CN114823738B - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制造方法，属于半导体技术领域。所述半导体器件包括：衬底，所述衬底包括第一表面、第二表面以及第三表面，且所述第二表面和所述第三表面设置在所述第一表面两侧，所述第二表面低于所述第一表面，所述第三表面与所述第二表面位于同一水平面；浅沟槽隔离结构，所述第二表面位于所述第一表面和所述浅沟槽隔离结构之间，所述第二表面上方形成凹槽部；栅极，设置在所述第一表面上；源极，设置在所述第二表面下方的衬底中；漏极，设置在所述第三表面下方的衬底中；第一侧墙，设置在所述栅极的两侧且分别延伸至所述第二表面和所述第三表面。通过本发明提供的一种半导体器件及其制造方法，可提高半导体器件的性能。
Description
技术领域
本发明属于半导体技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
在半导体装置中，为了构成各电路，在衬底上形成金氧半场效晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET），金氧半场效晶体管是一种可以广泛使用在模拟电路与数字电路的场效晶体管。在源极或漏极使用硅锗（SiGe）可以提高MOSFET的特性，但会增加化学气相沉积装置，成本较高，且只能用于部分高性能晶体管。因此，如何提高晶体管的性能及降低成本成为亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，通过本发明提供的半导体器件及其制造方法，可以提高半导体器件的性能，并简化制备工艺。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体器件，其至少包括：
衬底，所述衬底包括第一表面、第二表面以及第三表面，其中，所述第二表面设置在所述第一表面的一侧，且所述第二表面低于所述第一表面，所述第三表面设置在所述第一表面的另一侧，所述第三表面与所述第二表面位于同一水平面；
浅沟槽隔离结构，所述第二表面位于所述第一表面和所述浅沟槽隔离结构之间，且所述第二表面低于所述浅沟槽隔离结构的表面，所述第二表面的上方形成凹槽部；
栅极，设置在所述第一表面上，且所述栅极与所述第一表面之间设置有栅极氧化层；
源极，所述源极设置在所述第二表面下方的所述衬底中；
漏极，所述漏极设置在所述第三表面下方的所述衬底中；以及
第一侧墙，设置在所述栅极的两侧且分别延伸至所述第二表面和所述第三表面。
在本发明一实施例中，所述第一侧墙覆盖所述栅极的侧壁以及位于所述栅极下方的所述凹槽部的侧壁。
在本发明一实施例中，所述第一侧墙通过热氧化工艺形成，且热氧化区域包括所述栅极的侧壁和位于所述栅极下方的所述凹槽部的侧壁。
在本发明一实施例中，所述凹槽部的深度为10nm~20nm。
在本发明一实施例中，所述第一侧墙的宽度为10nm~20nm。
在本发明一实施例中，所述第一侧墙包括第一侧壁面和第二侧壁面，其中，所述第一侧壁面为所述栅极一侧的所述第一侧墙与所述栅极的接触面，所述第二侧壁面为所述栅极另一侧的所述第一侧墙与所述栅极的接触面，由所述栅极的顶部至所述衬底的方向，所述第一侧壁面与所述第二侧壁面之间的距离增大。
在本发明一实施例中，由所述栅极氧化层的顶部至所述衬底的方向上，所述栅极氧化层的宽度增大。
本发明的另一目的在于提供一种半导体器件的制造方法，包括：
提供一衬底；
在所述衬底上形成栅极氧化层和栅极；
对所述栅极两侧紧邻所述栅极的所述衬底进行刻蚀，分别形成两个凹槽部，与所述栅极氧化层接触的所述衬底表面为第一表面，所述栅极一侧的所述凹槽部的底面为第二表面，所述栅极另一侧的所述凹槽部的底面为第三表面，所述第二表面和所述第三表面位于同一水平面，所述第一表面高出所述第二表面。
在本发明一实施例中，在形成所述凹槽部之后，通过热氧化工艺形成第一侧墙。
在本发明一实施例中，所述半导体器件的制造方法还包括形成轻掺杂区，形成所述轻掺杂区在所述第一侧墙形成后进行。
通过本发明提供的一种半导体器件及其制造方法，形成第一侧墙，第一侧墙对沟道区域产生压力，提高沟道迁移率，导通电流提高，从而提高半导体器件的性能。本发明制作工艺简单，不需要沉积硅锗，即不需要沉积硅锗的设备，能够简化制备工艺，降低制造成本。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中半导体器件的截面图。
图2为一实施例中第一阱区的结构示意图。
图3为一实施例中第一栅极结构示意图。
图4为一实施例中凹槽部结构示意图。
图5为一实施例中氧化层结构示意图。
图6为一实施例中第一侧墙以及掺杂区结构示意图。
图7为一实施例中阱区分布示意图。
图8为一实施例中第一栅极和第二栅极结构示图。
图9为一实施例中凹槽部结构示意图。
图10为一实施例中氧化层结构示意图。
图11为一实施例中第一侧墙示意图。
图12为一实施例中PMOS中掺杂区的形成示意图。
图13为一实施例中NMOS中掺杂区的形成示意图。
图14为一实施例中第二侧墙示意图。
图15为一实施例中PMOS中源极和漏极形成示意图。
图16为一实施例中NMOS中源极和漏极形成示意图。
图17为一实施例中半导体器件进行退火后示意图。
图18为一实施例中硅化物阻挡层的形成示意图。
图19为一实施例中半导体器件结构示意图。
图20为一实施例中PMOS的沟道区域周边的截面图。
图21为一实施例中沟道区域内沿层叠方向的压缩应力变化图。
图22为一实施例中沟道区域中心迁移率于栅极电压的模拟结果的图。
图23为一实施例中沟道区域边缘迁移率于栅极电压的模拟结果的图。
图24为一实施例中PMOS的沟道区域周边的截面图。
图25为图24的局部放大图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明提供的一种半导体器件及其制造方法，提供一种改善沟道迁移率的MOSFET结构及制作方法，能够提高MOSFET的性能并降低制作成本，且该方法可广泛应用在各类晶体管的制造。
请参阅图1所示，在本发明一实施例中，半导体器件10例如为P型金氧半场效晶体管(P-type Metal Oxide Semiconductor，PMOS)。半导体器件10包括衬底Sub、第一栅极G、第一源极S和第一漏极D，其中，第一栅极G与衬底Sub之间设置有栅极氧化层GO，第一栅极G的下侧设有沟道区域C，第一源极S和第一漏极D在衬底Sub中且位于沟道区域C的两侧。且第一栅极G所在的第一表面SF1与第一源极S所在的第二表面SF2和第一漏极D所在的第三表面SF3不在同一平面，即存在凹槽部RC，在第一栅极G的两侧且位于凹槽部RC内设置有第一侧墙OS，通过设置第一侧墙OS，可对沟道区域C产生的压缩应力，并改善PMOS的沟道迁移率，提高PMOS的性能。
请参阅图2所示，在本实施例中，首先提供衬底Sub，且衬底Sub例如为硅衬底。先在衬底Sub上形成两个浅沟槽隔离结构11，在浅沟槽隔离结构11形成后，对衬底Sub进行离子注入，且注入离子为砷（As）或磷（P）等N型杂质，以形成第一阱区12，即第一阱区12为N型阱区。
请参阅图3所示，在本实施例中，在第一阱区12形成后，在浅沟槽隔离结构11之间的衬底Sub上形成栅极氧化层GO以及位于栅极氧化层GO上的多晶硅栅极电极，且多晶硅栅极电极作为PMOS的第一栅极G，第一栅极G例如通过光刻形成。在本实施例中，栅极氧化层GO的厚度例如为1.2nm，多晶硅栅极电极的厚度例如为200nm，且第一栅极G的长度例如为60nm。
请参阅图4所示，在本实施例中，在第一栅极G形成后，在第一栅极G上形成图案化光阻层PR，以图案化光阻层PR为掩膜，对衬底Sub进行刻蚀。即对位于第一栅极G和浅沟槽隔离结构11之间的衬底Sub进行刻蚀，以形成凹槽部RC，即凹槽部RC是衬底Sub的表面凹陷的部分。其中，凹槽部RC中的衬底Sub的表面相对于第一栅极G正下方的衬底Sub的表面，位于层叠方向上较低的位置，其中，层叠方向为衬底Sub的表面对元件进行层叠的方向。
请参阅图1和图4所示，在本实施例中，将与栅极氧化层GO接触的衬底Sub表面定义为第一表面SF1，将相对于栅极氧化层GO设置的第一源极S侧的衬底Sub表面定义为第二表面SF2，将相对于栅极氧化层GO设置的第一漏极D侧的衬底Sub表面定义为第三表面SF3。即从栅极氧化层GO至靠近第一源极S侧的浅沟槽隔离结构11之间的衬底Sub的表面存在第二表面SF2，在从栅极氧化层GO至靠近第一漏极D侧的浅沟槽隔离结构11之间的衬底Sub的表面存在第三表面SF3。
请参阅图1和图4所示，在本实施例中，凹槽部RC为第二表面SF2及第三表面SF3的凹处，即第二表面SF2及第三表面SF3相对于第一表面SF1分别在层叠方向上具有层差距离X，即将第二表面SF2或第三表面SF3的表面相对于第一表面SF1的表面的层叠方向上的高度差定义为层差距离X，即为凹槽部RC的深度。其中，当层差距离X例如小于10nm时，来自第一侧墙OS的压缩力变弱而无法得到足够的效果，当层差距离X例如大于40nm时，第一轻掺杂区14和第一袋状注入区15的接合位置难以调整，可能对晶体管的工作造成影响，例如造成截止电流增加或阈值电压向正方向偏移等问题，因此，层差距离X在层叠方向上选择例如为10nm~40nm。
请参阅图4和图5所示，在本实施例中，在形成凹槽部RC后，去除图案化光阻层PR，在第一栅极G的顶部和侧壁、第二表面SF2上以及第三表面SF3上形成氧化层16，且氧化层16的厚度例如为10nm~20nm。在本实施例中，氧化层16例如采用热氧化工艺获得，且在浅沟槽隔离结构11之间的表面上整体发生氧化，以从第一栅极G的顶部及侧壁遍及衬底Sub的侧壁及表面。
请参阅图1、图5和图6所示，在本实施例中，对形成的氧化层16进行刻蚀，例如可采用反应式离子蚀刻法（Reactive ion etch，RIE）进行蚀刻，去除浅沟槽隔离结构11上、第一栅极G顶部以及部分衬底Sub上的氧化层16，即保留第一栅极G侧壁以及位于层差距离X上的衬底Sub的侧壁区域上的氧化层16，层差距离X上的衬底Sub的侧壁以及栅极侧壁上的氧化层16形成第一侧墙OS。即第一栅极G的侧壁的第一侧墙OS是第一栅极G氧化而成的区域，栅极氧化层GO的侧壁的第一侧墙OS是栅极氧化层GO氧化而成的区域，第一栅极G下部的衬底Sub的侧壁的第一侧墙OS是衬底Sub氧化而成的区域。且第一侧墙OS覆盖部分凹槽部RC。因在层差距离X上的衬底Sub的侧壁形成有第一侧墙OS，所以在凹槽部RC靠近沟道区域C的层差距离X上的衬底Sub的侧壁形成第一侧墙OS，能够对沟道区域C产生压缩应力。将第一侧墙OS与层叠方向正交的方向上的第一侧墙OS的长度定义为第一侧墙OS的宽度W，在本实施例中，当第一侧墙OS的宽度W小于10nm时，第一侧墙OS对沟道区域C产生压缩应力变弱，无法得到足够的效果，当第一侧墙OS的宽度W大于20nm时，第一轻掺杂区14和第一袋状注入区15的接合位置的调整变得困难，可能对晶体管的工作造成影响，例如造成截止电流增加或阈值电压向正方向偏移等问题，因此，第一侧墙OS的宽度W例如为10nm~20nm。
请参阅图1和图20所示，在本实施例中，将层差距离X例如设置为40nm，第一侧墙OS的宽度W例如设为20nm时，同时，确保晶圆以MOS的第一源极S与第一漏极D之间的沟道方向与晶体取向＜110＞平行的方式配置，对沟道区域C的中心处在层叠方向的压缩应力变化的进行模拟。由于在层差距离X上的衬底Sub通过氧化形成第一侧墙OS，且形成的第一侧墙OS发生体积膨胀，因此，向其内侧，即沟道区域C的中心的方向产生压缩应力，即图20中箭头24标记的方向，在凹槽部RC之间的凸部衬底Sub的侧面产生压缩应力。
请参阅图1和图6所示，在本实施例中，在第一侧墙OS形成后，在第二表面SF2和第三表面SF3进行离子注入，形成第一袋状注入区（Halo）15。在本实施例中，注入的离子例如为砷（As）或磷（P）等N型离子，即第一袋状注入区15为N型袋状注入区。在第一袋状注入区15上再进行离子注入，形成第一轻掺杂区（LDD）14，且第一轻掺杂区14的注入离子例如为硼（B）等P型离子，即第一轻掺杂区14为P型轻掺杂区。在第一轻掺杂区14进行离子注入时，设定预设的倾斜角进行注入，以确保第一侧墙OS和第一轻掺杂区14具有部分重叠。在本发明中，第一轻掺杂区14和第一袋状注入区15的设置和第一栅极G的长度有关，当第一栅极G的长度较小时，例如第一栅极G的长度为60nm时，此时可选形成第一轻掺杂区14和第一袋状注入区15，当第一栅极G的长度较大时，例如第一栅极G的长度例如为0.5μm时，此时，也可以省略第一轻掺杂区14和第一袋状注入区15。
请参阅图1和图6所示，在本实施例中，在第一轻掺杂区14形成后，通过化学气相沉积在浅沟槽隔离结构11之间的区域的表面上形成例如为80nm的氧化层，通过反应式离子蚀刻法去除位于第一栅极G两侧以外区域的氧化层，以在第一栅极G两侧形成第二侧墙13，即在第一栅极G两侧的第一侧墙OS上形成第二侧墙13。在第二表面SF2的第一轻掺杂区14内，通过注入例如硼等P型离子，形成第一源极S，且第一源极S以接合部的方式埋入衬底Sub，且接合部的深度以比第一轻掺杂区14深。在第三表面SF3的第一轻掺杂区14内，通过注入例如硼等P型离子，形成第一漏极D，且第一漏极D以接合部的方式埋入衬底Sub，且接合部的深度大于第一轻掺杂区14的深度。在形成第一源极S和第一漏极D后，对第一轻掺杂区14、源极以及漏极进行激活。例如采用将衬底Sub进行快速热退火（Rapid Thermal Annealing，RTA）。通过快速热退火，能够修复制作过程中产生的晶格缺陷、激活掺杂离子和最小化掺杂离子扩散三者之间取得优化，进而激活第一轻掺杂区14、源极以及漏极，且RTA还能减小瞬时增强扩散。
请参阅图1、图20和图21所示，在本实施例中，沟道区域C的中心位置P处压缩应力随深度方向上的变化而变化。其中，将完成第一侧墙OS、第一轻掺杂区14和第一袋状注入区15的注入工序后，中心位置P处的压缩应力定义为C1，将完成第二侧墙13工序后，中心位置P处的压缩应力定义为C2，将完成第一轻掺杂区14、第一栅极G以及第一漏极D退火激活工序后，中心位置P处的压缩应力定义为C3。图21中Y位置处的层叠方向与图20中的Y对应，通过不同工序后沟道区域C的中心位置P处压缩应力不同，在完成第一侧墙OS、第一轻掺杂区14和第一袋状注入区15的注入工序后，对沟道区域C产生较大的压缩应力，且在其后的工序中也维持压缩应力的产生。即在PMOS制作完成之后，第一侧墙OS对沟道区域C残留有压缩应力，导致PMOS中的载流子的迁移率提高，即导通电流提高，动作速度提高。且第一栅极G的长度越小，对沟道区域C产生的压缩应力更大，即越是微小工艺，迁移率提高的效果越大。因此，能够通过沟道区域C的压缩应力使离子强化，从而提高PMOS的特性，并不使用需要特别装置的硅锗。
请参阅图1、图24至图25所示，在本实施例中，凹槽部RC蚀刻工序之后，虚线J1表示凹槽部RC的表面形状。在进行热氧化工艺时，则蚀刻工序后的表面J1被氧化，如L2所示的，第一侧墙OS朝向J1内部侧及外部侧扩张地形成。通过热氧化工艺形成第一侧墙OS时，第一侧墙OS在层差距离X上的衬底Sub的侧壁形成凹状的曲面B1，例如为圆形形状。其中，层差距离X远离衬底Sub一侧的第一表面SF1和层差距离X靠近衬底Sub一侧的第二表面SF2经由第一侧壁面WA1相连，层差距离X远离衬底Sub一侧的第一表面SF1和层差距离X靠近衬底Sub一侧的第三表面SF3经由第二侧壁面WA2相连。其中，第一侧壁面WA1和第二侧壁面WA2是层差距离X上的衬底Sub的侧壁，第一侧壁面WA1与第二侧壁面WA2之间的距离是与层叠方向正交的方向上的距离，将第一侧壁面WA1与第二侧壁面WA2之间的距离定义为L1，且L1随着朝向层叠方向的下侧而增大，即朝着第一栅极G的方向而减小。若采用学气相沉积法制备第一侧墙OS，则在虚线J1出朝外部扩张形成，不会形成曲面B1。
请参阅图24至图25所示，在本实施例中，通过热氧化工艺，在栅极氧化层GO的端部周边形成例如为鸟嘴形状。且在第一栅极G和衬底Sub的连接处产生角度，即栅极氧化层GO在第一栅极G与衬底Sub层叠方向上的宽度随着朝向与层叠方向正交的方向而增大。
请参阅图9和图19所示，在本发明另一实施例中，在同一衬底Sub上，可形成不同类型的半导体器件。例如，衬底Sub上包括具有凹槽部RC的PMOS以及不具有凹槽部RC的N型金氧半场效晶体管（N-type Metal Oxide Semiconductor，NMOS），且PMOS和NMOS可以邻近设置，也可以分隔设置，以下，结合附图对在同一衬底Sub上形成不同半导体器件的制作过程进行说明。
请参阅图7所示，在本实施例中，首先提供衬底Sub，且衬底Sub例如为硅衬底。先在衬底Sub上形成多个浅沟槽隔离结构11，且不同类型的半导体器件之间包括浅沟槽隔离结构11。在浅沟槽隔离结构11形成后，对形成不同类型的半导体器件的衬底Sub形成不同类型的掺杂，以形成不同类型的阱区，例如对形成PMOS的衬底Sub进行离子注入，且注入离子为砷或磷等N型杂质，以形成第一阱区12，即第一阱区12为N型阱区。例如对形成NMOS的衬底Sub进行离子注入，且注入离子为硼等P型杂质，以形成第二阱区17，即第二阱区17为P型阱区。
请参阅图8所示，在本实施例中，在形成阱区后，在衬底Sub及浅沟槽隔离结构11上形成栅极氧化层GO，并在栅极氧化层GO上形成第一栅极G和第二栅极Gn的多晶硅层栅极电极，且栅极氧化层GO的厚度例如为1.2nm，多晶硅栅极电极的厚度例如为200nm。其中，第一栅极G为PMOS的栅极，第二栅极Gn为NMOS的栅极。在栅极形成后，在栅极上形成氮化层的遮蔽层18，遮蔽层18例如为氮化硅（SiN）层。在遮蔽层18上形成图案化光阻层PR，以图案化光阻层PR为掩膜，对栅极的多晶硅栅极电极进行刻蚀，以形成相应栅极，然后去除光阻层PR。
请参阅图9所示，在本实施例中，在栅极形成后，在PMOS的衬底上形成凹槽部RC。在形成凹槽部RC时，在形成NMOS的区域形成新的光阻层PR进行完全覆盖，以在形成凹槽部RC时，保护NMOS的栅极Gn不受蚀刻的破坏。然后在PMOS区域，以遮蔽层18为掩膜，对衬底Sub进行刻蚀，即对位于第一栅极G和浅沟槽隔离结构11之间的衬底Sub进行刻蚀，以形成凹槽部RC，凹槽部RC中的衬底Sub的表面相对于第一栅极G正下方的衬底Sub的表面或浅沟槽隔离结构11的表面在层叠方向上位于较低的位置，层叠方向为衬底Sub的表面对元件进行层叠的方向。在凹槽部RC形成后，去除NMOS的光阻层PR，再去除遮蔽层18。在本实施例中，例如采用湿法刻蚀去除遮蔽层18，例如采用高温的磷酸作为刻蚀液。
请参阅图9至图10所示，在本实施例中，在形成凹槽部RC后，去除衬底Sub和浅沟槽隔离结构11上的栅极氧化层GO，然后在第一栅极G的顶部和侧壁、第二栅极Gn的顶部和侧壁以及凹槽部RC上形成氧化层16，且氧化层16的厚度例如为10nm~20nm。在本实施例中，氧化层16例如采用热氧化工艺获得，即在浅沟槽隔离结构11之间的表面整体上发生氧化，栅极上的氧化层16通过栅极氧化而成，衬底Sub上的氧化层16通过衬底Sub氧化而成。由于在NMOS区域未形成凹槽部RC，所以NMOS区域氧化层16几乎不对沟道区域C产生压缩应力。
请参阅图10至图12所示，在本实施例中，对形成的氧化层16进行刻蚀，例如可采用反应式离子蚀刻法进行蚀刻，去除浅沟槽隔离结构11上、第一栅极G顶部以及部分衬底Sub上的氧化层16，即保留第一栅极G两侧壁以及第二栅极Gn两侧壁上的氧化层16，以形成第一侧墙OS。其中，第一栅极G两侧的第一侧墙OS从第一栅极G的顶部至凹槽部RC，且在凹槽部RC靠近沟道区域C的第一侧墙OS，能够对沟道区域C产生压缩应力，第二栅极Gn两侧的第一侧墙OS从第二栅极Gn的顶部至衬底Sub。将第一侧墙OS与层叠方向正交的方向上的第一侧墙OS的长度定义为第一侧墙OS的宽度W，在本实施例中，当第一侧墙OS的宽度W小于10nm时，第一侧墙OS对沟道区域C产生压缩应力变弱，无法得到足够的效果，当第一侧墙OS的宽度W大于20nm时，第一轻掺杂区14和第一袋状注入区15的接合位置的调整变得困难，可能对晶体管的工作造成影响，例如造成截止电流增加或阈值电压向正方向偏移等问题，因此，第一侧墙OS的宽度W例如为10nm~20nm。
请参阅图12所示，在本实施例中，PMOS区和NMOS区的轻掺杂区和袋状注入区通过分步形成。在形成NMOS的区域使用光阻层PR进行完全覆盖，对PMOS区的衬底Sub进行离子注入，且注入的离子例如为砷或磷等N型离子，以形成第一袋状注入区15，即第一袋状注入区15为N型袋状注入区。在第一袋状注入区15上再进行离子注入，形成第一轻掺杂区14，且第一轻掺杂区14的注入离子例如为硼（B）等P型离子，即第一轻掺杂区14为P型轻掺杂区。在第一轻掺杂区14进行离子注入时，设定预设的倾斜角进行注入，以确保第一侧墙OS和第一轻掺杂区14具有部分重叠。
请参阅图13所示，在本实施例中，在PMOS区形成第一袋状注入区15和第一轻掺杂区14后，在形成PMOS的区域形成新的光阻层PR进行完全覆盖。对NMOS区的衬底Sub进行离子注入，且注入的离子例如为硼（B）等P型离子，以形成第二袋状注入区20，即第二袋状注入区20为P型袋状注入区。在第二袋状注入区20上再进行离子注入，形成第二轻掺杂区（LDD）19，且第二轻掺杂区19的注入离子例如为砷或磷等N型离子，即第二轻掺杂区19为N型轻掺杂区。在第二轻掺杂区19进行离子注入时，设定预设的倾斜角进行注入，以确保第一侧墙OS和第二轻掺杂区19具有部分重叠。
请参阅图14所示，在本实施例中，在轻掺杂区和袋状注入区形成后，通过化学气相沉积在浅沟槽之间区域的表面上形成氧化层，且氧化层的厚度例如为80nm。通过反应式离子蚀刻法去除除栅极两侧以外区域的氧化层，以在栅极两侧形成第二侧墙13，即第二侧墙13覆盖第一侧墙OS。
请参阅图15所示，在本实施例中，在第二侧墙13形成后，在PMOS区域和NMOS区域分别形成源极和漏极。在本实施例中，在衬底Sub上形成图案化光阻层PR，且图案化光阻层PR覆盖NMOS所在区域。在第一栅极G的两侧的轻掺杂区内分别进行离子注入，且注入的离子例如为硼等P型离子，以形成第一源极S及第一漏极D，且第一源极S和第一漏极D以接合部的方式埋入衬底Sub，且接合部的深度大于第一轻掺杂区14的深度。在形成第一源极S和第一漏极D后，形成PMOS结构。
请参阅图16所示，在本实施例中，在PMOS结构形成后，去除NMOS区域上的光阻层PR，再在衬底Sub上形成新的图案化光阻层PR，且新形成的图案化光阻层PR覆盖PMOS区域。在第二栅极Gn的两侧的第二轻掺杂区19内分别进行离子注入，且注入的离子例如为砷或磷等N型离子，以形成第二源极Sn及第二漏极Dn，且第二源极Sn及第二漏极Dn以接合部的方式埋入衬底Sub，且接合部的深度大于第二轻掺杂区19的深度。在形成第一源极S和第一漏极D后，形成NMOS结构。
请参阅图17所示，在本实施例中，在PMOS结构和NMOS结构形成后，对轻掺杂区、源极以及漏极进行激活。例如采用将衬底Sub进行快速热退火。通过快速热退火，能够在修复制作过程中产生的晶格缺陷、激活掺杂离子和最小化掺杂离子扩散三者之间取得优化，进而激活轻掺杂区、源极以及漏极，且快速热退火还能减小瞬时增强扩散。
请参阅图18所示，在本实施例中，分别在PMOS和NMOS的栅极、源极以及漏极上形成硅化物阻挡层21。具体的，在衬底Sub的表面沉积一层例如金属镍层，例如可通过物理气相沉积法(Physical Vapor Deposition，PVD)在衬底的表面沉积金属镍层。后对金属镍层进行退火处理，在高温下，金属镍与硅硅发生反应生成硅化镍（NiSi），而金属镍不与第一侧墙OS以及浅沟槽隔离结构11反应，通过化学处理可选择性地仅去除第一侧墙OS以及浅沟槽隔离结构11上的硅化镍，即在栅极、源极以及漏极上形成硅化物阻挡层21。
请参阅图19所示，在本实施例中，在衬底Sub表面上形成绝缘层22，绝缘层22例如通过化学气相沉积形成，在绝缘层22形成后，采用平坦化工艺，将绝缘层22远离衬底Sub的一端位于同于平面。在本实施例中，平坦化工艺例如采用化学机械研磨（ChemicalMechanical Polish，CMP）工艺。且在绝缘层22上例如通过干法刻蚀设置多个通道，直至暴露出栅极、源极以及漏极上的硅化物阻挡层21，在通道内设置金属连线，以形成连接部23。且栅极的连接部23与源极以及漏极的连接部23不在同一剖面上，因此，在图19中未显示。通过对制作工艺的选择，可在同一衬底Sub上制造包括PMOS和NMOS的半导体器件10。
请参阅图1和图22所示，在本发明一实施例中，将层差距离X例如设置为40nm，第一侧墙OS的宽度W例如设为20nm时，且漏极的电压（Vd）例如为0.05V时，沟道区域C的中心部分的迁移率对栅极电压（Vg）具有不同的影响，将栅极电压例如设置为−1V，将没有凹槽部RC的PMOS的特性定义为W1，具有凹槽部RC的PMOS的特性定义为W2。且W2相对于W1提高20%，即设置凹槽部RC的PMOS的特性比未设置RC的PMOS的特性提高了20%，进一步说明设置凹槽部RC可以提高PMOS的特性。
请参阅图1和图23所示，在本发明一实施例中，将层差距离X例如设置为40nm，第一侧墙OS的宽度W例如设为20nm时，且漏极的电压（Vd）例如为0.05V时，沟道区域C的端部两侧的迁移率对栅极电压（Vg）具有不同的影响，将栅极电压例如设置为−1V，将没有凹槽部RC的PMOS的特性定义为Q1，将具有凹槽部RC的PMOS的特性定义为Q2。且Q2相对于Q1提高14%，即设置凹槽部RC的PMOS的特性比未设置RC的PMOS的特性提高了14%，进一步说明设置凹槽部RC可以提高PMOS的特性。因此，通过设置凹槽部RC并在凹槽部RC的外侧形成第一侧墙OS，能够提高沟道区域C内的迁移率，从而改善元件特性。
综上所述，本发明提供一种半导体器件及其制造方法，通过设置与第一表面具有层差距离的第二表面和第三表面，在层差距离上的衬底侧壁形成第一侧墙，由此对沟道区域产生压缩应力。从而提高沟道区域内的迁移率，提高导通电流。因此，制备的半导体器件的性能提高，即不使用需要特别装置的硅锗，也能够提高半导体器件特性。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (6)
1.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括第一表面、第二表面以及第三表面，其中，所述第二表面设置在所述第一表面的一侧，且所述第二表面低于所述第一表面，所述第三表面设置在所述第一表面的另一侧，所述第三表面与所述第二表面位于同一水平面；
浅沟槽隔离结构，所述第二表面位于所述第一表面和所述浅沟槽隔离结构之间，且所述第二表面低于所述浅沟槽隔离结构的表面，所述第二表面的上方形成凹槽部，所述凹槽部位于栅极两侧紧邻所述栅极的所述衬底内，所述凹槽部的深度为10nm~20nm；
所述 栅极，设置在所述第一表面上，且所述栅极与所述第一表面之间设置有栅极氧化层；
源极，所述源极设置在所述第二表面下方的所述衬底中；
漏极，所述漏极设置在所述第三表面下方的所述衬底中；以及
第一侧墙，设置在所述栅极的两侧且分别延伸至所述第二表面和所述第三表面，其中，所述第一侧墙覆盖所述栅极的侧壁以及位于所述栅极下方的所述凹槽部的侧壁，所述第一侧墙的宽度为10nm~20nm。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一侧墙通过热氧化工艺形成，且热氧化区域包括所述栅极的侧壁和位于所述栅极下方的所述凹槽部的侧壁。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一侧墙包括第一侧壁面和第二侧壁面，其中，所述第一侧壁面为所述栅极一侧的所述第一侧墙与所述栅极的接触面，所述第二侧壁面为所述栅极另一侧的所述第一侧墙与所述栅极的接触面，由所述栅极的顶部至所述衬底的方向，所述第一侧壁面与所述第二侧壁面之间的距离增大。
4.根据权利要求1所述的半导体器件，其特征在于，由所述栅极氧化层的顶部至所述衬底的方向上，所述栅极氧化层的宽度增大。
5.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底；
在所述衬底上形成栅极氧化层和栅极；
对所述栅极两侧紧邻所述栅极的所述衬底进行刻蚀，分别形成两个凹槽部，所述凹槽部的深度为10nm~20nm，与所述栅极氧化层接触的所述衬底表面为第一表面，所述栅极一侧的所述凹槽部的底面为第二表面，所述栅极另一侧的所述凹槽部的底面为第三表面，所述第二表面和所述第三表面位于同一水平面，所述第一表面高出所述第二表面；
在形成所述凹槽部之后，通过热氧化工艺形成第一侧墙，且所述第一侧墙设置在所述栅极的两侧且分别延伸至所述第二表面和所述第三表面，其中，所述第一侧墙覆盖所述栅极的侧壁以及位于所述栅极下方的所述凹槽部的侧壁，所述第一侧墙的宽度为10nm~20nm。
6.根据权利要求5所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括形成轻掺杂区，形成所述轻掺杂区在所述第一侧墙形成后进行。
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