CN116525450A - 一种ldmos器件及其制造方法 - Google Patents
一种ldmos器件及其制造方法 Download PDFInfo
- Publication number
- CN116525450A CN116525450A CN202310636678.8A CN202310636678A CN116525450A CN 116525450 A CN116525450 A CN 116525450A CN 202310636678 A CN202310636678 A CN 202310636678A CN 116525450 A CN116525450 A CN 116525450A
- Authority
- CN
- China
- Prior art keywords
- type
- field plate
- layer
- region
- buried layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 50
- 238000000034 method Methods 0.000 claims abstract description 34
- 238000002955 isolation Methods 0.000 claims abstract description 32
- 229920005591 polysilicon Polymers 0.000 claims abstract description 32
- 230000008569 process Effects 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 210000000746 body region Anatomy 0.000 claims abstract description 21
- 238000001259 photo etching Methods 0.000 claims abstract description 16
- 238000005468 ion implantation Methods 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 230000003647 oxidation Effects 0.000 claims abstract description 10
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 129
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 17
- 229910052760 oxygen Inorganic materials 0.000 claims description 17
- 239000001301 oxygen Substances 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 3
- 239000011229 interlayer Substances 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- -1 phosphorus (P) Chemical class 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种LDMOS器件及其制造方法，方法包括提供衬底，在衬底上形成N型埋层和P型埋层；在N型埋层和P型埋层上方形成外延层；在外延层中形成浅沟槽隔离结构；对外延层进行光刻和离子注入形成N型漂移区、P型隔离结构和P型体区；采用局部热氧化工艺在P型体区两侧的N型漂移区表面形成场氧；对外延层进行光刻和离子注入形成N型阱和P型阱；淀积多晶硅并刻蚀形成多晶硅栅极及多晶硅场板；对外延层进行源漏离子注入形成源漏区；形成场板结构，场板结构包括SAB介电层和形成在SAB介电层上的孔场板。本发明采用热氧工艺形成场氧并形成场板结构实现65nm以下节点高压LDMOS工艺，不仅减小了多晶硅刻蚀时高度差带来的工艺窗口问题，而且极大提高了器件可靠性。
Description
技术领域
本发明涉及半导体制造技术领域，具体涉及一种LDMOS器件及其制造方法。
背景技术
在半导体技术领域中，LDMOS(LaterallyDiffusedMetal OxideSemiconductor，横向扩散金属氧化物半导体)由于在增益、线性度、开关性能、散热性能等方面的优势而被广泛应用于通讯类半导体器件之中。然而，目前业界常规LDMOS器件结构如图1和图2中所示，在应用到65nm下工艺节点时，存在一些问题。如图1中采用以SAB为介电层的CFP结构，由于SAB多为低温CVD生长，膜质较差，而65/55nm节点，结深更浅，如图3所示，HCI效应尤为显著，LDMOS可靠性很差；如图2中以台阶氧化层及Poly场板的LDMOS，在90nm以下节点工艺应用广泛，然而为了兼容高压，氧化层(GO)厚度一般大于1000A，如图4所示，由于高度差较大且55nm多晶硅刻蚀光阻(PR)较薄，实际氧化层与Si上Barc/PR厚度差异较大，导致多晶硅刻蚀时GO上方Poly受损严重，而无法与55LL工艺兼容。
发明内容
有鉴于此，本发明提出了一种LDMOS器件及其制造方法，用以在65nm及以下节点实现高压LDMOS工艺，减小多晶硅刻蚀时高度差带来的工艺窗口问题，提高器件可靠性。
本发明提供一种LDMOS器件的制造方法，包括以下步骤：
步骤一、提供衬底，在所述衬底上形成N型埋层和P型埋层；
步骤二、在所述N型埋层和所述P型埋层上方形成外延层；
步骤三、在所述外延层中形成浅沟槽隔离结构；
步骤四、对所述外延层进行光刻和离子注入形成N型漂移区、P型隔离结构和P型体区；
步骤五、采用局部热氧化工艺在所述P型体区两侧的所述N型漂移区表面形成场氧；
步骤六、对所述外延层继续进行光刻和离子注入形成N型阱和P型阱；
步骤七、淀积多晶硅并刻蚀形成多晶硅栅极及多晶硅场板，所述多晶硅场板连接所述多晶硅栅极且沿着所述场氧的侧壁延伸覆盖到所述场氧的部分顶面；
步骤八、对所述外延层进行源漏离子注入形成源区和漏区；
步骤九、形成场板结构，所述场板结构包括SAB介电层和形成在所述SAB介电层上的孔场板。
优选地，步骤一中所述衬底为P型衬底。
优选地，步骤三中利用光刻和刻蚀在所述外延层中形成沟槽，之后在所述沟槽中填充二氧化硅，并进行化学机械研磨形成所述浅沟槽隔离结构。
优选地，步骤四中所述P型隔离结构位于所述N型漂移区和所述N型埋层之间，所述P型体区位于所述N型漂移区内。
优选地，步骤五包括以下步骤：
步骤S11：在外延层表面热氧化生长出氧化硅；
步骤S12：淀积氮化硅；
步骤S13：光刻定义出场氧区并蚀刻,去除所述场氧区上的氮化硅；
步骤S14：在暴露的氧化硅表面进行热氧化生长工艺；
步骤S15：采用湿法刻蚀工艺去除所述氮化硅。
优选地，步骤五中所述场氧呈阶梯状且一半位于所述N型漂移区内。
优选地，步骤六中所述N型阱和P型阱包括：位于所述N型漂移区两侧与所述P型隔离结构接在一起的P型阱；位于所述P型阱外侧与所述N型埋层连接的N型阱；以及位于所述P型埋层上方的P型阱。
优选地，在步骤七之后步骤八之前，还包括形成侧墙的步骤。
优选地，步骤九包括以下步骤：
步骤S21：形成SAB介电层，所述SAB介电层覆盖于所述多晶硅场板的部分顶面以及所述场氧的顶面上，并进一步连续延伸覆盖远离所述栅极方向上的部分所述外延层顶面上；
步骤S22：淀积层间介质层并刻蚀形成位于所述SAB介电层上的场板孔；
步骤S23：在所述场板孔中填充导电材料以形成孔场板。
本发明还提供一种RFLDMOS器件，包括：
衬底；
位于所述衬底上方的N型埋层、P型埋层；位于所述N型埋层和所述P型埋层上方的外延层；
位于所述外延层中的浅沟槽隔离结构、N型漂移区、P型隔离结构、P型体区和源漏区；所述P型隔离结构位于所述N型漂移区和所述N型埋层之间，所述P型体区位于所述N型漂移区内；
位于所述N型漂移区两侧与所述P型隔离结构接在一起的P型阱，位于所述P型阱外侧与所述N型埋层连接的N型阱，位于所述P型埋层上方的P型阱；
位于所述P型体区两侧的所述N型漂移区表面的场氧；
多晶硅栅极及多晶硅场板，所述多晶硅场板连接所述多晶硅栅极且沿着所述场氧的侧壁延伸覆盖到所述场氧的部分顶面；以及
场板结构，所述场板结构包括SAB介电层和形成在所述SAB介电层上的孔场板；所述SAB介电层覆盖于所述多晶硅场板的部分顶面以及所述场氧的顶面上，并进一步连续延伸覆盖远离所述栅极方向上的部分所述外延层顶面上。
本发明对现有LDMOS结构进行改进，采用热氧工艺形成场氧并形成场板结构实现65nm以下节点高压LDMOS工艺，不仅减小了多晶硅刻蚀时高度差带来的工艺窗口问题，而且极大提高了器件可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1和图2显示为目前业界常规LDMOS器件的结构示意图；
图3显示为图1所示的LDMOS器件结构在65/55nm节点HCI效应的示意图；
图4显示为图2所示的LDMOS器件结构在90nm以下节点多晶硅刻蚀的示意图；
图5显示为本发明实施例的LDMOS器件的制造方法的流程图；
图6显示为本发明实施例的LDMOS器件的结构示意图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
除非上下文明确要求，否则整个申请文件中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
图5显示为本发明实施例的LDMOS器件的制造方法的流程图。
如图5所示，包括以下步骤：
步骤一、提供衬底，在衬底上形成N型埋层和位于N型埋层两侧的P型埋层。
衬底可以是任意合适的衬底材料，例如为硅、绝缘体上硅、锗、碳化硅、锗化硅等等，也可以是基底上外延生长有碳化硅等半导体外延层的衬底材料。本发明实施例中，衬底为P型衬底。
本发明实施例中，通过光罩定义出N型埋层(NBL)注入区域，进行锑(Sb)注入；注完之后进行高温推阱，形成N型埋层；接着再通过光罩定义出P型埋层(PBL)注入区域，进行硼(B)注入，并通过快速热退火(RTA)处理，形成P型埋层。
步骤二、在N型埋层和P型埋层上方形成外延层。
外延层的浓度和厚度由高压LDMOS器件的耐压以及漏端隔离需要的耐压共同决定。
步骤三、在外延层中形成浅沟槽隔离结构。
本发明实施例中，利用光刻和刻蚀在外延层中形成沟槽，之后在沟槽中填充二氧化硅，并进行化学机械研磨形成浅沟槽隔离结构。具体地，淀积SiN，然后通过光罩定义出有源区，刻蚀掉有源区上的SiN，然后刻蚀出浅沟槽隔离(STI)，并填充二氧化硅(HTO)，通过化学机械研磨(CMP)磨平后，去掉SiN，形成浅沟槽隔离结构。
步骤四、在外延层中形成N型漂移区、P型隔离结构和P型体区。
本发明实施例中，首先采用NGRD光罩对外延层进行光刻和离子注入形成N型漂移区，然后通过N型漂移区继续对外延层进行光刻和离子注入在N型漂移区与N型埋层之间形成位于N型漂移区下方的P型隔离结构；通过光罩定义出P型体区(Pbody)，对N型漂移区进行光刻和离子注入形成P型体区。其中，N型对应N-type离子，如磷(P)，P型对应P-type离子，如硼。
步骤五、采用局部热氧化工艺在P型体区两侧的N型漂移区表面形成场氧。
本发明实施例中，通过光刻打开场氧区域，刻蚀场氧区，生长场氧形成所述场氧。具体地：包括以下步骤：
步骤S11：在外延层表面热氧化生长出氧化硅；
步骤S12：淀积氮化硅；
步骤S13：光刻定义出场氧区并蚀刻,去除场氧区上的氮化硅；
步骤S14：在暴露的氧化硅表面进行热氧化生长工艺；
步骤S15：采用湿法刻蚀工艺去除所述氮化硅。
本发明实施例中，在阱区形成前，在漂移区表面采用局部热氧化工艺形成场氧，场氧为阶梯形状且一半位于N型漂移区内，减小多晶硅刻蚀(Polyetch)时高度差带来的工艺窗口问题，而且热氧生长的氧化层质量高，形貌圆滑，抗HCI效应能力提升，提高器件可靠性。
步骤六、对外延层继续进行光刻和离子注入形成N型阱和P型阱。
通过光罩定义出N阱(NW)注入区域，进行磷(P)的注入，注完之后高温推阱，形成深N阱，通过光罩定义出P阱(PW)注入区域，进行硼注入，形成P阱。漂移区和阱区的离子掺杂浓度均需要根据LDMOS器件的耐压要求以及导通电阻需求来进行合理设计。本发明实施例中，N型阱和P型阱包括：位于N型漂移区两侧与P型隔离结构接在一起的P型阱；位于P型阱外侧与N型埋层连接的N型阱；以及位于P型埋层上方的P型阱。需要说明的是，本发明实施例中的LDMOS的外延层中各区的形成分布只是其中一种，也可以为其他分布的外延层的LDMOS器件，本发明不作限定。
步骤七、淀积多晶硅并刻蚀形成多晶硅栅极及多晶硅场板，多晶硅场板连接多晶硅栅极且沿着场氧的侧壁延伸覆盖到场氧的部分顶面。
本发明实施例中，经过步骤五，外延层表面形成有氧化层，因而步骤八中不需先通过热氧化工艺生长栅介质层(GOX)，可直接沉积多晶硅，然后刻蚀。本发明实施例中，可通过化学气相沉积等工艺沉积多晶硅层。刻蚀后形成的多晶硅栅极和多晶硅场板连接在一起。位于场氧上方的为多晶硅场板，场氧一侧的为多晶硅栅极。多晶硅场板连接多晶硅栅极且沿着场氧的侧壁延伸覆盖到场氧的部分顶面。
步骤八、对外延层进行源漏离子注入形成源区和漏区。
本发明实施例中，通过光罩定义出源漏注入区域，进行离子注入形成源漏区。
另外，本发明实施例在步骤七之后步骤八之前，还包括形成侧墙的步骤。
步骤九、形成场板结构，场板结构包括SAB介电层和形成在SAB介电层上的孔场板。
本发明实施例中，采用以以SAB为介电层的引线孔场板(contactfieldplate，CFP)结构。
具体地，场板结构的形成包括以下步骤：
步骤S21：形成SAB介电层，SAB介电层覆盖于多晶硅场板的部分顶面以及场氧的顶面上，并进一步连续延伸覆盖远离栅极方向上的部分外延层顶面上；
步骤S22：淀积层间介质层并刻蚀形成位于SAB介电层上的场板孔；
步骤S23：在场板孔中填充导电材料以形成孔场板。
其中，在步骤S21之后步骤S22之前还包括在SAB介电层的掩蔽作用下，形成金属硅化物层于栅极、源区和漏区上的步骤，而且步骤S22和步骤S23中还可以一起形成其他的接触孔和接触插塞，如栅极接触孔和栅极插塞。
在本发明实施例，形成了覆盖在多晶硅场板部分顶面、场氧顶面以及远离栅极方向上的部分外延层顶面上的SAB介电层，且进一步在SAB介电层顶面上形成孔场板，由此，利用场氧和SAB介电层形成的台阶差，提高多晶硅场板和孔场板的组合作用下的RESURF结果，进而能实现更高的击穿电压和更低的导通电阻。
图6显示为本发明实施例的LDMOS器件的示意图。如图6所示，本发明实施例的LDMOS器件包括：衬底，位于衬底上方的N型埋层和P型埋层，位于N型埋层和P型埋层上方的外延层，位于外延层中的浅沟槽隔离结构、N型漂移区、P型隔离结构、P型体区和源漏区，位于N型漂移区两侧与P型隔离结构接在一起的P型阱，位于P型阱外侧与N型埋层连接的N型阱，位于P型埋层上方的P型阱，位于P型体区两侧的N型漂移区表面的场氧，多晶硅栅极、多晶硅场板以及场板结构。其中P型隔离结构位于N型漂移区和N型埋层之间，P型体区位于N型漂移区内。多晶硅场板连接多晶硅栅极且沿着场氧的侧壁延伸覆盖到场氧的部分顶面。场板结构包括SAB介电层和形成在SAB介电层上的孔场板，SAB介电层覆盖于多晶硅场板的部分顶面以及场氧的顶面上，并进一步连续延伸覆盖远离栅极方向上的部分外延层顶面上。
本发明对现有LDMOS结构进行改进，采用热氧工艺形成场氧并形成场板结构实现65nm以下节点高压LDMOS工艺，不仅减小了多晶硅刻蚀时高度差带来的工艺窗口问题，而且极大提高了器件可靠性。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种LDMOS器件的制造方法，其特征在于，包括以下步骤：
步骤一、提供衬底，在所述衬底上形成N型埋层和P型埋层；
步骤二、在所述N型埋层和所述P型埋层上方形成外延层；
步骤三、在所述外延层中形成浅沟槽隔离结构；
步骤四、对所述外延层进行光刻和离子注入形成N型漂移区、P型隔离结构和P型体区；
步骤五、采用局部热氧化工艺在所述P型体区两侧的所述N型漂移区表面形成场氧；
步骤六、对所述外延层继续进行光刻和离子注入形成N型阱和P型阱；
步骤七、淀积多晶硅并刻蚀形成多晶硅栅极及多晶硅场板，所述多晶硅场板连接所述多晶硅栅极且沿着所述场氧的侧壁延伸覆盖到所述场氧的部分顶面；
步骤八、对所述外延层进行源漏离子注入形成源区和漏区；
步骤九、形成场板结构，所述场板结构包括SAB介电层和形成在所述SAB介电层上的孔场板。
2.根据权利要求1所述的LDMOS器件的制造方法，其特征在于，步骤一中所述衬底为P型衬底。
3.根据权利要求1所述的LDMOS器件的制造方法，其特征在于，步骤三中利用光刻和刻蚀在所述外延层中形成沟槽，之后在所述沟槽中填充二氧化硅，并进行化学机械研磨形成所述浅沟槽隔离结构。
4.根据权利要求1所述的LDMOS器件的制造方法，其特征在于，步骤四中所述P型隔离结构位于所述N型漂移区和所述N型埋层之间，所述P型体区位于所述N型漂移区内。
5.根据权利要求1所述的LDMOS器件的制造方法，其特征在于，步骤五包括以下步骤：
步骤S11：在外延层表面热氧化生长出氧化硅；
步骤S12：淀积氮化硅；
步骤S13：光刻定义出场氧区并蚀刻,去除所述场氧区上的氮化硅；
步骤S14：在暴露的氧化硅表面进行热氧化生长工艺；
步骤S15：采用湿法刻蚀工艺去除所述氮化硅。
6.根据权利要求1所述的LDMOS器件的制造方法，其特征在于，步骤五中所述场氧呈阶梯状且一半位于所述N型漂移区内。
7.根据权利要求1所述的LDMOS器件的制造方法，其特征在于，步骤六中所述N型阱和P型阱包括：位于所述N型漂移区两侧与所述P型隔离结构接在一起的P型阱；位于所述P型阱外侧与所述N型埋层连接的N型阱；以及位于所述P型埋层上方的P型阱。
8.根据权利要求1所述的LDMOS器件的制造方法，其特征在于，在步骤七之后步骤八之前，还包括形成侧墙的步骤。
9.根据权利要求1所述的LDMOS器件的制造方法，其特征在于，步骤九包括以下步骤：
步骤S21：形成SAB介电层，所述SAB介电层覆盖于所述多晶硅场板的部分顶面以及所述场氧的顶面上，并进一步连续延伸覆盖远离所述栅极方向上的部分所述外延层顶面上；
步骤S22：淀积层间介质层并刻蚀形成位于所述SAB介电层上的场板孔；
步骤S23：在所述场板孔中填充导电材料以形成孔场板。
10.一种采用权利要求1至9中任一项所述LDMOS器件的制造方法形成的LDMOS器件，其特征在于，包括：
衬底；
位于所述衬底上方的N型埋层、P型埋层；位于所述N型埋层和所述P型埋层上方的外延层；
位于所述外延层中的浅沟槽隔离结构、N型漂移区、P型隔离结构、P型体区和源漏区；所述P型隔离结构位于所述N型漂移区和所述N型埋层之间，所述P型体区位于所述N型漂移区内；
位于所述N型漂移区两侧与所述P型隔离结构接在一起的P型阱，位于所述P型阱外侧与所述N型埋层连接的N型阱，位于所述P型埋层上方的P型阱；
位于所述P型体区两侧的所述N型漂移区表面的场氧；
多晶硅栅极及多晶硅场板，所述多晶硅场板连接所述多晶硅栅极且沿着所述场氧的侧壁延伸覆盖到所述场氧的部分顶面；以及
场板结构，所述场板结构包括SAB介电层和形成在所述SAB介电层上的孔场板；所述SAB介电层覆盖于所述多晶硅场板的部分顶面以及所述场氧的顶面上，并进一步连续延伸覆盖远离所述栅极方向上的部分所述外延层顶面上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310636678.8A CN116525450A (zh) | 2023-05-31 | 2023-05-31 | 一种ldmos器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310636678.8A CN116525450A (zh) | 2023-05-31 | 2023-05-31 | 一种ldmos器件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116525450A true CN116525450A (zh) | 2023-08-01 |
Family
ID=87402997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310636678.8A Pending CN116525450A (zh) | 2023-05-31 | 2023-05-31 | 一种ldmos器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116525450A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117894850A (zh) * | 2024-03-14 | 2024-04-16 | 粤芯半导体技术股份有限公司 | 抗hci效应的ldmos器件 |
-
2023
- 2023-05-31 CN CN202310636678.8A patent/CN116525450A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117894850A (zh) * | 2024-03-14 | 2024-04-16 | 粤芯半导体技术股份有限公司 | 抗hci效应的ldmos器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6106310B2 (ja) | ハイブリッド能動フィールドギャップ拡張ドレインｍｏｓトランジスタ | |
| KR101637718B1 (ko) | 반도체 디바이스의 핀 구조체 | |
| CN104934472B (zh) | Finfet结构及其制造方法 | |
| US8502316B2 (en) | Self-aligned two-step STI formation through dummy poly removal | |
| US10103252B2 (en) | Vertical junction FinFET device and method for manufacture | |
| TWI548086B (zh) | 溝渠式橫向擴散金屬氧化半導體元件及其製造方法 | |
| US6773995B2 (en) | Double diffused MOS transistor and method for manufacturing same | |
| KR101057651B1 (ko) | 반도체 소자의 제조방법 | |
| JP5105835B2 (ja) | 突起型トランジスタ製造方法 | |
| US10586730B2 (en) | Trench isolated IC with transistors having LOCOS gate dielectric | |
| US11616064B2 (en) | Semiconductor structure | |
| US9806190B2 (en) | High voltage drain extension on thin buried oxide SOI | |
| CN112825327A (zh) | 半导体结构及其形成方法 | |
| CN104425520B (zh) | 半导体器件及形成方法 | |
| KR20070068736A (ko) | 매몰절연막 상에 형성된 다중 채널을 갖는 모스트랜지스터를 구비하는 반도체 장치 제조 방법 | |
| CN116525450A (zh) | 一种ldmos器件及其制造方法 | |
| US6566680B1 (en) | Semiconductor-on-insulator (SOI) tunneling junction transistor | |
| CN106206578B (zh) | 半导体结构及其制造方法 | |
| KR100853799B1 (ko) | 트렌치 게이트 반도체 소자 및 그의 제조 방법 | |
| TWI485783B (zh) | 具有封裝的壓力源區域的半導體裝置及製作方法 | |
| CN113270320B (zh) | 一种半导体元件的制备方法及半导体元件 | |
| CN117423659B (zh) | 一种半导体结构及其制造方法 | |
| CN117153866B (zh) | 一种半导体器件及其制作方法 | |
| TWI770439B (zh) | 半導體結構及其製備方法 | |
| KR100625394B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |