CN117153866B - 一种半导体器件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体器件及其制作方法，属于半导体技术领域，半导体器件包括：衬底，包括第一区域和第二区域；浅沟槽隔离结构，设置在第一区域和第二区域之间；第一内衬氧化层，设置在靠近第一区域两侧浅沟槽隔离结构的内壁上，所述第一内衬氧化层通过第一退火后存在压应力；第二内衬氧化层，设置在靠近第二区域两侧浅沟槽隔离结构的内壁上，所述第二内衬氧化层通过第二退火后存在拉应力；栅极结构，设置在第一区域和第二区域上；源掺区和漏掺区，分别设置在栅极结构两侧衬底内；应力氮化层，设置在第二区域上的栅极、侧墙结构和衬底上。通过本发明提供的一种半导体器件及其制作方法，提高半导体器件的性能。

Description

一种半导体器件及其制作方法
技术领域
本发明属于半导体技术领域，特别涉及一种半导体器件及其制作方法。
背景技术
在半导体制造技术中，需要在有源区上集成多种类型的晶体管区域，例如互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)的P型金氧半场效晶体管（Positive Channel Metal Oxide Semiconductor，PMOS）和N型金氧半场效晶体管（Negative Channel Metal Oxide Semiconductor，NMOS），且不同类型的晶体管区域之间通过浅沟槽隔离结构（Shallow Trench Isolation，STI）用来实现有源器件的隔离。然而，不同类型的晶体管区域的制程工艺仍需再改进，以改善载流子迁移率。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法，能够提高半导体器件的性能。
为解决上述技术问题，本发明是通过以下技术方案实现的：
如上所述，本发明提供一种半导体器件，包括：
衬底，所述衬底包括第一区域和第二区域；
多个浅沟槽隔离结构，设置在所述第一区域和所述第二区域之间；
第一内衬氧化层，设置在靠近所述第一区域两侧的所述浅沟槽隔离结构的内壁上，所述第一内衬氧化层通过第一退火后存在压应力；
第二内衬氧化层，设置在靠近所述第二区域两侧的所述浅沟槽隔离结构的内壁上，且所述第二内衬氧化层通过第二退火后存在拉应力；
隔离介质，设置在所述第一内衬氧化层和所述第二内衬氧化层上；
栅极结构，设置在所述第一区域和所述第二区域上；
侧墙结构，设置在所述栅极结构两侧；
源掺区，设置在所述栅极结构一侧的所述衬底内；
漏掺区，设置在所述栅极结构的另一侧的所述衬底内；以及
应力氮化层，设置在所述第二区域上的所述栅极、所述侧墙结构和所述衬底上。
在本发明一实施例中，所述第一内衬氧化层内的压应力的大小为150Mpa~250Mpa。
在本发明一实施例中，所述第二内衬氧化层内的拉应力的大小为217Mpa~1156Mpa。
在本发明一实施例中，所述第一区域上设置有应力区，所述应力区设置在所述栅极结构和所述浅沟槽隔离结构之间的所述衬底内。
在本发明一实施例中，所述应力区的形状为多边形，且所述多边形的一边高于所述浅沟槽隔离结构和所述侧墙结构之间的所述衬底的平面。
本发明还提供一种半导体器件的制作方法，包括：
提供一衬底，所述衬底包括第一区域和第二区域；
在所述第一区域和所述第二区域之间的所述衬底上形成浅沟槽隔离结构；
在靠近所述第一区域两侧的所述浅沟槽隔离结构的内壁上形成第一内衬氧化层；
在靠近所述第二区域两侧的所述浅沟槽隔离结构的内壁上形成和所述第一内衬氧化层的应力类型相反的第二内衬氧化层；
在所述第一内衬氧化层和所述第二内衬氧化层上形成隔离介质；
在所述第一区域和所述第二区域上形成多个栅极结构；
在所述栅极结构两侧形成侧墙结构；
在所述栅极结构两侧的所述衬底内注入杂质离子，形成源掺区和漏掺区；以及
在所述第二区域上的所述栅极、所述侧墙结构和所述衬底上形成应力氮化层。
在本发明一实施例中，所述第一内衬氧化层的形成步骤包括：
在所述衬底上形成浅沟槽；
在所述衬底和所述浅沟槽的内壁上形成缓冲氧化层；以及
将所述缓冲氧化层进行第一退火处理，在所述第一区域上形成第一内衬氧化层。
在本发明一实施例中，所述第二内衬氧化层的形成步骤包括：
在所述缓冲氧化层上沉积缓冲氮化层；
在所述第二区域上形成光刻胶层；
去除所述第一区域上暴露的所述缓冲氮化层；
去除所述光刻胶层；
将所述缓冲氮化层进行第二退火处理；以及
去除所述第二区域上的所述缓冲氮化层，在所述第二区域上形成第二内衬氧化层。
在本发明一实施例中，所述制作方法还包括：
在所述第二区域上的所述衬底、所述栅极结构和所述侧墙结构上沉积应力氮化层；
将所述应力氮化层进行第三退火处理；以及
去除所述衬底、所述栅极结构和所述侧墙结构上的所述应力氮化层。
在本发明一实施例中，所述应力氮化层的应力类型为拉应力，且所述应力氮化层覆盖在第二区域上。
综上所述，本发明提供一种半导体器件及其制作方法，在NMOS晶体管区域两侧的浅沟槽隔离结构的内壁上形成具有拉应力的氧化层，意想不到的效果是提高了NMOS区域的电子迁移率，提升半导体器件性能。同时保证在PMOS晶体管区域两侧的浅沟槽隔离结构的内壁上形成的氧化层仍具有压应力，满足不同类型晶体管区域的应力需求。且可以根据需求调节浅沟槽隔离结构的内壁上氧化层的应力大小，最大化提升器件性能，提升产品竞争力。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中衬底、垫氧化层和垫氮化层结构示意图。
图2为一实施例中开口在衬底上的示意图。
图3为一实施例中形成浅沟槽示意图。
图4为一实施例中形成缓冲氧化层示意图。
图5为一实施例中形成缓冲氮化层示意图。
图6为一实施例中形成第一光刻胶层示意图。
图7为一实施例中去除PMOS晶体管区域的缓冲氮化层示意图。
图8为一实施例中去除第一光刻胶层示意图。
图9为一实施例中形成第一内衬氧化层和第二内衬氧化层的示意图。
图10为一实施例中形成浅沟槽隔离结构、第一有源区和第二有源区示意图。
图11为一实施例中去除垫氧化层示意图。
图12为一实施例中形成栅极结构示意图。
图13为一实施例中形成轻掺杂区示意图。
图14为一实施例中形成侧墙结构示意图。
图15为一实施例中形成应力区示意图。
图16为一实施例中形成源掺区和漏掺区示意图。
图17为一实施例中形成应力氮化层示意图。
图18为一实施例中去除应力氮化层示意图。
标号说明：
100、衬底；101、垫氧化层；102、垫氮化层；103、开口；104、浅沟槽；105、第一光刻胶层；110、第一有源区；120、第二有源区；201、缓冲氧化层；202、缓冲氮化层；203、第二光刻胶层；210、第一内衬氧化层；220、第二内衬氧化层；200、浅沟槽隔离结构；300、栅极结构；310、栅极氧化层；320、栅极材料层；400、侧墙结构；401、第一绝缘层；402、第一应力层；403、第二绝缘层；404、第二应力层；405、第三绝缘层；406、第三应力层；500、轻掺杂区；510、应力区；520、掺杂区；530、重掺杂区；600、应力氮化层；1、第一区域；2、第二区域。
具体实施方式
下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
本发明提供的一种半导体器件及其制作方法，能够改变浅沟槽隔离结构内氧化层的应力类型，可以根据不同需求调节浅沟槽隔离结构内侧壁氧化层的应力大小，以满足不同类型晶体管区域的应力需求，同时提高PMOS和NMOS晶体管的性能，提高半导体的生产良率，且制作方法简单，可广泛应用在具有不同类型晶体管区域的半导体结构的生产中。
请参阅图1和图10所示，在本发明一实施例中，首先提供衬底100，衬底100包括第一区域1和第二区域2，且第一区域1例如用于形成P型金氧半场效晶体管，第二区域2例如用于形成N型金氧半场效晶体管。本发明并不限制金氧半场效晶体管的个数，例如PMOS晶体管和NMOS晶体管交替分布，即第一区域1和第二区域2交替分布，且第一区域1和第二区域2之间通过浅沟槽隔离结构200进行隔离。衬底100可以为任意适于形成半导体器件的材料，例如为碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）、磷化铟（InP）、砷化镓（GaAs）、硅锗（GeSi）、蓝宝石、硅片或者其它III/V化合物形成的半导体材料等，还包括这些半导体材料构成的叠层结构，或者为绝缘体上硅、绝缘体上层叠硅、绝缘体上锗化硅以及绝缘体上锗等。在本实施例中，衬底100例如选择P型硅片。
请参阅图1所示，在本发明一实施例中，在衬底100上形成垫氧化层101，且垫氧化层101例如为致密的氧化硅等材料，垫氧化层101例如通过热氧化法、原位水汽生长法（In-Situ Steam Generation，ISSG）或化学气相沉积（Chemical Vapor Deposition，CVD）等方法制备。其中，垫氧化层101的厚度例如为20nm~40nm。在垫氧化层101上形成垫氮化层102，且垫氮化层102例如为氮化硅层或氮化硅和氧化硅的混合物层，垫氮化层102例如通过化学气相淀积等方法形成。其中，垫氮化层102的厚度例如为50nm~150nm。
请参阅图2至图3所示，在本发明一实施例中，在垫氮化层102上形成第一光刻胶层105，在第一光刻胶层105上设置多个开口103，开口103用来定义浅沟槽104的位置，且开口103暴露出垫氮化层102。在形成图案化光阻层后，以图案化光阻层为掩膜，例如使用干法刻蚀向衬底100的方向进行刻蚀，形成浅沟槽104，且刻蚀气体例如为氯气（Cl2）、三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）或溴化氢（HBr）等中的一种或几种混合。在形成浅沟槽104过程中，垫氧化层101用于缓冲垫氮化层102中的应力，避免应力对衬底100造成缺陷，同时，在后续制程中，作为刻蚀去除垫氮化层102时的停止层。
请参阅图3至图4所示，在本发明一实施例中，在形成浅沟槽104后，在浅沟槽104的侧壁和底部形成缓冲氧化层201，缓冲氧化层201的形成方法例如为炉管原位水汽生长工艺或快速热制程工艺等中的一种。在本实施例中，例如将衬底100放入压力例如为8torr~9torr、温度例如为1000℃～1100℃的炉管中，向炉管中通入混入少量氢气的氧气。衬底100与氧气在高温下反应，生成致密的缓冲氧化层201。在高温下，氧气与浅沟槽104的侧壁和底部反应，且在此条件下与衬底100上的部分垫氮化层102反应，形成氧化硅层，即缓冲氧化层201，且缓冲氧化层201的厚度例如为20Å~150Å。在形成缓冲氧化层201的过程中，缓冲氧化层201使浅沟槽104的底角变圆滑，形成圆角，以防止电荷在尖角积累而造成漏电，并修复隔离沟槽刻蚀过程中在衬底100中形成的缺陷。
请参阅图4所示，在本发明一实施例中，在形成缓冲氧化层201后，将形成缓冲氧化层201的衬底100进行第一退火工艺处理。在本实施例中，例如采用尖峰退火制程（SpikeAnnealing），第一退火温度例如为1200℃~1300℃，第一退火时间例如为0.3ms~0.5ms，且第一退火制程是在稳定气体氛围下进行，例如在氮气氛围下进行。在其他实施例中，例如采用其他退火工艺，或其他退火条件进行。通过第一退火工艺，对缓冲氧化层201进行晶格修复和应力释放，应力释放之后缓冲氧化层201仍然具有压应力，压应力的大小例如为150Mpa~250Mpa。
请参阅图4至图5所示，在本发明一实施例中，在第一退火后，在缓冲氧化层201上形成缓冲氮化层202，缓冲氮化层202例如为氮化硅层，缓冲氮化层202例如通过物理气相沉积或化学气相淀积等方法形成，且缓冲氮化层202的厚度例如为50Å~200Å。缓冲氮化层202具有拉应力，拉应力的大小例如为642Mpa~1660Mpa，且拉应力的强度大于缓冲氧化层201具有的压应力的强度，即缓冲氮化层202内的拉应力能够抵消缓冲氧化层201内的压应力。
请参阅图5至图7所示，在本发明一实施例中，在缓冲氮化层202上形成第二光刻胶层203，第二光刻胶层203例如通过旋转涂胶法或自动喷涂法等方法形成，经过曝光，显影工艺，使得第一区域1和两侧浅沟槽104靠近第一区域1的内壁上的缓冲氮化层202暴露，且第二区域2和两侧浅沟槽104靠近第二区域2的内壁上的缓冲氮化层202覆盖在第二光刻胶层203下。在形成第二光刻胶层203后，以第二光刻胶层203为掩膜，例如使用干法刻蚀向衬底100的方向进行刻蚀，且例如以缓冲氧化层201为刻蚀停止层，去除暴露的缓冲氮化层202。在其他实施例中，例如通过其他刻蚀方法去除暴露的缓冲氮化层202。保留第二区域2上的缓冲氮化层202，使第二区域2处于拉应力中。
请参阅图7至图8所示，在本发明一实施例中，在刻蚀部分缓冲氮化层202后，使第一区域1处于缓冲氧化层201的压应力下，再去除第二光刻胶层203。对第二区域2和两侧浅沟槽104靠近第二区域2的内壁上的缓冲氮化层202进行第二退火工艺处理，第二退火工艺例如与缓冲氧化层201的退火工艺相同，又例如为尖峰退火制程。在本实施例中，在例如氮气的氛围下，将衬底100在例如1200℃~1300℃的温度下退火处理0.3ms~0.5ms。通过第二退火工艺，使缓冲氮化层202中的拉应力转移到缓冲氧化层201上，使缓冲氮化层202覆盖的第二区域2的有源区处于拉应力状态下。再将第二退火后的缓冲氮化层202去除，例如通过湿法刻蚀或干法刻蚀等去除缓冲氮化层202。在本实施例中，例如通过湿法刻蚀去除缓冲氮化层202，又例如通过55℃~70℃的磷酸进行刻蚀去除。
请参阅图8至图9所示，在本发明一实施例中，在去除衬底100上剩余的缓冲氮化层202后，将在第一区域1和两侧浅沟槽104内靠近第一区域1的内壁上的缓冲氧化层201定义为第一内衬氧化层210，将在第二区域2和两侧浅沟槽104内靠近第二区域2的内壁上的缓冲氧化层201定义为第二内衬氧化层220，且第一内衬氧化层210具有压应力，第二内衬氧化层220具有拉应力。通过在第二区域2上沉积缓冲氮化层202并进行第二退火处理，使缓冲氮化层202内的拉应力转移至第二内衬氧化层220内，且第二内衬氧化层220内拉应力的大小例如为217Mpa~1156Mpa，提升了第二区域2电子的迁移速度。而在第一区域1上，第二退火工艺前去除缓冲氮化层202，使第一内衬氧化层210保留缓冲氧化层201具有的压应力，即第一内衬氧化层210的压应力的大小例如为150Mpa~250Mpa，最大化提升了半导体器件的性能。
请参阅图9至图10所示，在本发明一实施例中，在形成第一内衬氧化层210和第二内衬氧化层220后，在浅沟槽104内例如通过高密度等离子体化学气相淀积（High DensityPlasma CVD，HDP-CVD）或高深宽比化学气相淀积（High Aspect Ratio Process CVD，HARP-CVD）等方式沉积隔离介质，且隔离介质例如为氧化硅等绝缘物质。在隔离介质沉积完成后，例如通过化学机械抛光（Chemical Mechanical Polishing，CMP）工艺平坦化隔离介质和部分垫氮化层102，确保隔离介质与垫氮化层102齐平，再通过湿法刻蚀去除垫氮化层102，使隔离介质高于垫氧化层101，且隔离介质与两侧的垫氧化层101之间形成台阶，以形成浅沟槽隔离结构200。
请参阅图10至图11所示，在本发明一实施例中，在浅沟槽隔离结构200制备完成后，对衬底100进行离子注入，以形成不同类型的有源区。在本实施例中，衬底100例如选择P型硅片，即第二区域2的衬底100例如可以直接作为NMOS晶体管的形成区域，定义为第二有源区120。在第一区域1的衬底100上注入N型掺杂离子，又例如为磷（P）或砷（As）等，使第一区域1的衬底100例如作为PMOS晶体管的形成区域，定义为第一有源区110。在第一有源区110和第二有源区120形成后，对在第一有源区110和第二有源区120进行快速热退火制程（Rapid Thermal Anneal，RTA），使得第一有源区110和第二有源区120的离子注入扩散至合适深度，同时提高半导体器件的抗雪崩击穿能力。
请参阅图11至图12所示，在本发明一实施例中，在第一有源区110和第二有源区120形成之后，去除垫氧化层101。在本实施例中，例如采用湿法刻蚀去除垫氧化层101，且湿法刻蚀液例如选用氢氟酸，在常温下进行刻蚀。在其他实施例中，也可采用其他刻蚀方式，根据具体的制作要求进行选择。在衬底100上形成栅极结构300，栅极结构300例如包括栅极氧化层310和栅极材料层320。其中，栅极氧化层310例如采用热氧化法、化学气相沉积或物理气相沉积等方法形成。在本实施例中，栅极氧化层310的材料例如为氧化硅材料，栅极氧化层310例如通过干氧氧化法形成，且栅极氧化层310的厚度例如为3nm~10nm。在其他实施例中，栅极氧化层310的材料以及厚度也可以根据实际需要进行设定。
请参阅图12所示，在本发明一实施例中，在形成栅极氧化层310后，在栅极氧化层310上形成栅极材料层320。在本实施例中，栅极材料层320例如为多晶硅层，例如采用原子层沉积方法（Atomic Layer Deposition，ALD）制备获得，且栅极材料层320的厚度例如为200nm~400nm。形成栅极材料层320后，在栅极材料层320上形成光刻胶层（图中未显示），然后对光刻胶进行曝光以及显影，形成图案化的光刻胶层。然后例如以光刻胶层为掩膜，以栅极氧化层310为刻蚀停止层，通过例如干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀栅极材料层320和栅极氧化层310，形成完整的栅极结构300。
请参阅图12至图13所示，在本发明一实施例中，在栅极结构300形成后，在栅极结构300两侧的衬底100上形成轻掺杂区500，且轻掺杂区500位于栅极结构300与浅沟槽隔离结构200之间，且在不同类型的有源区内形成掺杂类型不同的轻掺杂区500。具体地，以较低注入能量注入掺杂离子，其中，在第一有源区110内的衬底100上注入的掺杂离子例如为磷或砷等N型离子，在第二有源区120内的衬底100上注入的掺杂离子例如为硼或镓等P型离子。通过保留衬底100上的部分栅极氧化层310，防止在形成轻掺杂区500时，对有源区的损伤，从而提高半导体器件的性能。
请参阅图13至14所示，在本发明一实施例中，在轻掺杂区500形成后，在栅极结构300的两侧形成侧墙结构400。在本实施例中，侧墙结构400为叠层结构，其中，侧墙结构400例如包括第一绝缘层401、第一应力层402、第二绝缘层403、第二应力层404、第三绝缘层405以及第三应力层406等，绝缘层例如为氧化硅等，应力层例如为氮化硅等。通过将侧墙结构400设置为多层结构，提高栅极结构300的均匀性，从而提高半导体结构的阈值电压的稳定性，减少侧墙结构400在后续制程中的损失。在栅极结构300上依次形成第一绝缘层401、第一应力层402、第二绝缘层403、第二应力层404、第三绝缘层405以及第三应力层406后，例如采用干法刻蚀等刻蚀工艺去除位于栅极结构300和衬底100上的部分应力层和绝缘层，保留衬底100上的第一绝缘层401，在栅极结构300上形成例如圆弧形的侧墙结构400。
请参阅图14至图15所示，在本发明一实施例中，在形成轻掺杂区500后，在第一有源区110内形成凹槽，且凹槽位于侧墙结构400与浅沟槽隔离结构200之间。具体地，在衬底100上形成图案的化光阻层（图中未显示），通过干法刻蚀和湿法刻蚀第一有源区110上的侧墙结构400两侧的衬底100，形成凹槽。在本实施例中，凹槽的侧壁呈开口多边形设置。在凹槽内沉积半导体材料以形成应力区510，且应力区510可以作为PMOS晶体管的源掺区或漏掺区，提高了载流子迁移率。在本实施例中，应力区510例如为硅锗（SiGe），且SiGe为掺杂了P型杂质的SiGe。其中，应力区510的形状和凹槽形状一致，例如为多边形形状，且多边形的一边与衬底100平行，且高于浅沟槽隔离结构200的平面，应力区510的深度例如根据实际情况设定，又例如小于浅沟槽隔离结构200的深度，应力区510的最大的宽度例如小于栅极结构300至浅沟槽隔离结构200之间的距离。在本实施例中，应力区510例如通过低温外延工艺沉积制备，采用低温外延工艺的外延气体包括锗源气体、硅源气体、氯化氢气体和氢气等，通过调整锗源气体和硅源气体的比例，调节应力区510中锗的比例。通过控制锗的含量，可以减小应力区510与凹槽内壁的晶格常数差异，减少应力区510内的缺陷。应力区510形成后，向应力区510内注入杂质离子，在应力区510顶部形成掺杂区520，注入的杂质离子例如为硼或镓等P型掺杂离子，掺杂区520的掺杂深度和宽度例如根据具体生产要求设定。在本实施例中，杂质离子又例如为硼离子，降低了PMOS晶体管的电阻，提高载流子迁移速率。
请参阅图15至图16所示，在本发明一实施例中，在形成轻掺杂区500后，在第二有源区120上的栅极结构300两侧衬底100内形成重掺杂区530，作为后续NMOS晶体管的源掺区和漏掺区。在第二有源区120的轻掺杂区500上形成源掺区和漏掺区，源掺区和漏掺区例如通过以较高注入能量注入与轻掺杂区500掺杂类型相同的杂质离子形成。在本实施例中，源掺区和漏掺区的掺杂离子例如为磷（P）或砷（As）等N型掺杂离子，且源掺区和漏掺区的掺杂深度和宽度例如根据具体生产要求设定。在本实施例中，源掺区和漏掺区的掺杂宽度例如小于轻掺杂区500的掺杂宽度，源掺区和漏掺区的掺杂深度例如大于轻掺杂区500的掺杂深度。
请参阅图16至图18所示，在本发明一实施例中，在形成源掺区和漏掺区后，在第二有源区120的浅沟槽隔离结构200、栅极结构300、侧墙结构400和衬底100上形成应力氮化层600，应力氮化层600例如为氮化硅层，例如通过物理气相沉积或化学气相淀积等方法形成。缓冲氮化层202具有拉应力，拉应力的大小例如为642Mpa~1660Mpa。并对应力氮化层600进行第三退火工艺处理，第三退火工艺例如为尖峰退火制程。第三退火工艺处理后，去除应力氮化层600，例如通过湿法刻蚀或干法刻蚀中的一种刻蚀去除，以便后续半导体器件其他制备步骤的进行。通过第三退火工艺，使应力氮化层600的拉应力转移至第二有源区120栅极结构300、侧墙结构400上和衬底100上，增强第二有源区120上NMOS晶体管区域的拉应力状态，提高电子迁移率，提升半导体结构性能。
综上所述，本发明提供一种半导体器件及其制作方法，通过引入氮化硅层结合退火工艺，在PMOS晶体管区域的衬底和两侧的浅沟槽隔离结构的内壁上形成具有压应力的第一内衬氧化层，意想不到的效果是在NMOS晶体管区域的衬底和两侧的浅沟槽隔离结构的内壁上形成具有拉应力的第二内衬氧化层，满足不同类型晶体管的应力需求，提高了NMOS区域的电子迁移率，提升半导体器件性能。同时可以根据产品需求调节内衬氧化层的应力大小，最大化提升器件性能，提升产品竞争力，适用范围广。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (9)

1.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括第一区域和第二区域，所述第一区域用于设置PMOS晶体管，所述第二区域用于设置NMOS晶体管；
多个浅沟槽隔离结构，设置在所述第一区域和所述第二区域之间；
第一内衬氧化层，设置在靠近所述第一区域两侧的所述浅沟槽隔离结构的内壁上，所述第一内衬氧化层通过第一退火后存在压应力，所述第一内衬氧化层通过缓冲氧化层第一退火后获得；
第二内衬氧化层，设置在靠近所述第二区域两侧的所述浅沟槽隔离结构的内壁上，且所述第二内衬氧化层通过第二退火后存在拉应力，所述第二内衬氧化层通过在所述缓冲氧化层上形成缓冲氮化层，并通过第二退火后再去除所述缓冲氮化层获得，所述缓冲氮化层的拉应力的强度大于所述缓冲氧化层的压应力的强度；
隔离介质，设置在所述第一内衬氧化层和所述第二内衬氧化层上；
栅极结构，设置在所述第一区域和所述第二区域上；
侧墙结构，设置在所述栅极结构两侧；
源掺区，设置在所述栅极结构一侧的所述衬底内；
漏掺区，设置在所述栅极结构的另一侧的所述衬底内。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一内衬氧化层内的压应力的大小为150Mpa~250Mpa。
3.根据权利要求1所述的半导体器件，其特征在于，所述第二内衬氧化层内的拉应力的大小为217Mpa~1156Mpa。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一区域上设置有应力区，所述应力区设置在所述栅极结构和所述浅沟槽隔离结构之间的所述衬底内。
5.根据权利要求4所述的半导体器件，其特征在于，所述应力区的形状为多边形，且所述多边形的一边高于所述浅沟槽隔离结构和所述侧墙结构之间的所述衬底的平面。
6.一种半导体器件的制作方法，其特征在于，包括：
提供一衬底，所述衬底包括第一区域和第二区域，所述第一区域用于形成PMOS晶体管，所述第二区域用于形成NMOS晶体管；
在所述第一区域和所述第二区域之间的所述衬底上形成浅沟槽隔离结构；
在靠近所述第一区域两侧的所述浅沟槽隔离结构的内壁上形成第一内衬氧化层，通过第一退火在所述第一内衬氧化层内形成压应力，所述内衬氧化层通过缓冲氧化层第一退火后获得；
在靠近所述第二区域两侧的所述浅沟槽隔离结构的内壁上形成第二内衬氧化层，通过第二退火在所述第二内衬氧化层内形成拉应力，所述第二内衬氧化层通过在所述缓冲氧化层上形成缓冲氮化层，并通过第二退火后再去除所述缓冲氮化层获得，所述缓冲氮化层的拉应力的强度大于所述缓冲氧化层的压应力的强度；
在所述第一内衬氧化层和所述第二内衬氧化层上形成隔离介质；
在所述第一区域和所述第二区域上形成多个栅极结构；
在所述栅极结构两侧形成侧墙结构；
在所述栅极结构两侧的所述衬底内注入杂质离子，形成源掺区和漏掺区；以及
在所述第二区域上的所述栅极、所述侧墙结构和所述衬底上形成应力氮化层，将所述应力氮化层进行第三退火处理后，去除所述衬底、所述栅极结构和所述侧墙结构上的所述应力氮化层。
7.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述第一内衬氧化层的形成步骤包括：
在所述衬底上形成浅沟槽；
在所述衬底和所述浅沟槽的内壁上形成所述缓冲氧化层；以及
将所述缓冲氧化层进行第一退火处理，从而将所述第一区域上的所述缓冲氧化层形成为第一内衬氧化层。
8.根据权利要求7所述的半导体器件的制作方法，其特征在于，所述第二内衬氧化层的形成步骤包括：
在所述缓冲氧化层上沉积缓冲氮化层；
在所述第二区域上形成光刻胶层；
去除所述第一区域上暴露的所述缓冲氮化层；
去除所述光刻胶层；
将所述缓冲氮化层进行第二退火处理；以及
去除所述第二区域上的所述缓冲氮化层，从而将所述第二区域上的所述缓冲氧化层形成为第二内衬氧化层。
9.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述应力氮化层的应力类型为拉应力，且所述应力氮化层覆盖在第二区域上。
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