CN115863396B - 一种半导体器件及其制作方法 - Google Patents
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Abstract
本发明提出了一种半导体器件及其制作方法，属于半导体制造技术领域，所述半导体器件至少包括：衬底；阱区，设置在所述衬底内；栅极，设置在所述阱区上；源掺杂区，设置在所述栅极一侧的所述衬底内；漏掺杂区，设置在所述栅极另一侧的所述衬底内；第一隔离结构，设置在所述栅极和所述源掺杂区之间、所述栅极和所述漏掺杂区之间，且所述第一隔离结构由所述衬底表面延伸至所述阱区中；以及第二隔离结构，设置在所述源掺杂区和所述漏掺杂区表面。本发明提供的一种半导体器件及其制作方法，能有效改善半导体器件的短沟道效应。
Description
技术领域
本发明涉及半导体制造技术领域，具体为一种半导体器件及其制作方法。
背景技术
在半导体制造工业中，随着芯片尺寸的缩小，金属-氧化物-半导体(Metal-Oxide-Semiconductor，MOS)晶体管的尺寸随之缩小。当MOS晶体管的尺寸缩小时，会出现短沟道效应，导致阈值电压随着沟道长度降低而降低、漏致势垒降低、载流子表面散射、速度饱和、离子化和热电子效应等，都会使器件性能劣化，甚至无法正常工作。
发明内容
本发明提出了一种半导体器件及其制作方法，能有效改善器件的短沟道效应，半导体器件在尺寸缩小的同时保持优良性能，满足小体积集成电路的需求。
为解决上述技术问题，本发明是通过如下的技术方案实现的：
本发明提出一种半导体器件，至少包括：
衬底；
阱区，设置在所述衬底内；
栅极，设置在所述阱区上；
源掺杂区，设置在所述栅极一侧的所述衬底内；
漏掺杂区，设置在所述栅极另一侧的所述衬底内；
第一隔离结构，设置在所述栅极和所述源掺杂区之间、所述栅极和所述漏掺杂区之间，且所述第一隔离结构由所述衬底表面延伸至所述阱区中；以及
第二隔离结构，设置在所述源掺杂区和所述漏掺杂区表面。
在本发明一实施例中，所述半导体器件还包括第一绝缘层，所述第一绝缘层位于所述栅极与所述衬底之间，且所述第一绝缘层的厚度为1nm-10nm。
在本发明一实施例中，所述第一隔离结构的宽度为1nm-25nm。
在本发明一实施例中，所述第一隔离结构在所述阱区内的深度为0.1nm-2nm。
本发明还提出一种半导体器件的制作方法，至少包括以下步骤：
提供一衬底，且所述衬底内形成多个隔离沟槽；
提供一衬底；
在所述衬底内形成阱区；
在所述阱区上形成栅极；
在所述栅极一侧的所述衬底内形成源掺杂区；
在所述栅极另一侧的所述衬底内形成漏掺杂区；
在所述栅极两侧形成第一隔离结构，所述第一隔离结构设置在所述栅极和所述源掺杂区之间、所述栅极和所述漏掺杂区之间，且所述第一隔离结构由所述衬底表面延伸至所述阱区中；以及
在所述衬底上形成第二隔离结构，所述第二隔离结构设置在所述源掺杂区和所述漏掺杂区表面。
在本发明一实施例中，所述制作方法还包括：在所述栅极上形成刻蚀牺牲层。
在本发明一实施例中，所述制作方法还包括：
在所述栅极与所述衬底之间形成第一绝缘层；
在所述栅极两侧的所述第一绝缘层表面形成牺牲侧墙。
在本发明一实施例中，所述制作方法还包括：在所述第一绝缘层表面形成第二绝缘层，且所述第二绝缘层位于所述牺牲侧墙与所述隔离沟槽之间。
在本发明一实施例中，所述第一绝缘层的厚度和所述第二绝缘层的厚度之和，等于所述刻蚀牺牲层的厚度。
在本发明一实施例中，所述第一隔离结构的形成过程包括：
去除所述牺牲侧墙；
刻蚀所述第一绝缘层和所述衬底，在所述衬底内形成凹槽，且所述凹槽设置在所述栅极的两侧；以及
在所述凹槽内形成所述第一隔离结构。
本发明提出一种半导体器件及其制作方法，能有效减小半导体器件中沟道与源漏交界处电场强度，从而改善热载流子注入效应、栅诱导漏掺杂区泄漏电流效应，且增大半导体器件阈值电压。增加栅极与源掺杂区/漏掺杂区的距离，降低了栅极与源掺杂区/漏掺杂区交界处的尖角形成静电放电的现象，半导体器件在尺寸缩小的同时保持优良性能，满足小体积集成电路的需求。
附图说明
图1为一实施例中图案化光阻层的结构示意图。
图2为一实施例中阱区的结构示意图。
图3为一实施例中栅极的结构示意图。
图4为一实施例中牺牲侧墙的结构示意图。
图5为一实施例中刻蚀到第二绝缘层的结构示意图。
图6为一实施例中刻蚀到第一绝缘层的结构示意图。
图7为一实施例中凹槽的结构示意图。
图8为硅和二氧化硅的刻蚀速率与刻蚀气体中氢气的含量的变化图。
图9为一实施例中第一隔离结构的结构示意图。
图10为一实施例中栅极侧墙的结构示意图。
图11为一实施例中半导体器件的结构示意图。
图12为本发明中半导体器件的阈值电压与沟道长度的变化图。
附图说明：
110、衬底；120、垫氧化层；130、垫氮化层；140、图案化光阻层；141、凹部；150、隔离沟槽；160、阱区；170、第一绝缘层；171、裸露区；172、覆盖区；180、栅极；190、刻蚀牺牲层；200、牺牲侧墙；210、第二绝缘层；220、凹槽；230、第二隔离结构；231、第一隔离结构；240、栅极侧墙；250、源掺杂区；260、漏掺杂区。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
下面结合若干实施例及附图对本发明的技术方案做进一步详细说明，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
场效应晶体管器件（MOS晶体管）由于具有电压驱动激励功率小、少数载流子的存储速率高、没有次击穿现象、并联工作比较容易以及热稳定性好等特性，满足存储器、微处理机等小规模集成电路的需求，广泛应用于开关电源、电机控制领域、汽车领域及航空航天领域等。本申请提出一种半导体器件及其制作方法，能够有效降低因为半导体器件尺寸缩小导致半导体器件性能恶劣的现象，可广泛应用于小体积半导体器件内。
请参阅图11所示，本发明提出一种半导体器件，半导体器件包括衬底110、隔离沟槽150、阱区160、第一绝缘层170、栅极180、源掺杂区250和漏掺杂区260，在隔离沟槽150与栅极180之间沉积有第二隔离结构230，第二隔离结构230中包括第一隔离结构231。第一隔离结构231位于栅极180两侧，且部分第一隔离结构231延伸至阱区160内。在栅极180设置有源掺杂区250和漏掺杂区260，第一隔离结构231可以抑制源掺杂区250和漏掺杂区260中的离子进行横向沟道扩散，确保了半导体器件的沟道长度。且半导体器件工作时，源漏电流需绕过第一隔离结构231，减小了沟道与源漏交界处电场强度，改善了因短沟道引起的热载流子注入效应、栅诱导漏极泄漏电流效应等。
请参阅图1所示，在本发明一实施例中，首先提供一衬底110，可根据制作不同种类的半导体器件，选择不同种类的衬底。在本实施例中，衬底110例如选用硅（Si）衬底，制作MOS场效应晶体管。在其他实施例中，衬底110也可以选择碳化硅（SiC）衬底、氮化镓（GaN）衬底、蓝宝石（Al2O3）衬底等。在本发明的一实施例中，可对衬底110进行掺杂，以减小衬底110的电阻，防止闩锁效应。具体地，可以在衬底110中掺杂硼（B）或镓（Ga），形成P型掺杂衬底，也可以在在衬底110中掺杂磷（P）或砷（As），形成N型掺杂衬底。在本实施例中，衬底110为N型掺杂衬底。
请参阅图1和图2所示，在本发明一实施例中，在衬底110上的不同区域制备多个半导体器件，提高生产效率，降低生产成本，且多个半导体器件之间通过隔离沟槽进行隔离。在本实施例中，以一个半导体器件为例进行阐述。首先，在衬底110上制作隔离沟槽150，制作隔离沟槽150的工艺例如可以采用浅沟槽隔离（Shallow Trench Isolation，STI）工艺。具体地，在衬底110上形成垫氧化层120，且垫氧化层120例如为致密的氧化硅等材料。垫氧化层120例如可以通过热氧化法、原位水汽生长法或化学气相沉积（Chemical VaporDeposition，CVD）等方法制备。在垫氧化层120上形成垫氮化层130，且垫氮化层130例如为氮化硅或氮化硅和氧化硅的混合物，垫氮化层130可通过化学气相沉积等方法形成。在形成隔离沟槽150过程中，垫氧化层120可以改善衬底110与垫氮化层130之间的应力，同时可在进行离子注入形成阱区时，保护衬底110，防止衬底110被高能量离子损伤。在垫氮化层130上形成图案化光阻层140，图案化光阻层140上设置多个凹部141，凹部141用来定义隔离沟槽150的位置，且凹部141暴露出垫氮化层130。
请参阅图1至图2所示，在本发明一实施例中，在形成图案化光阻层140后，以图案化光阻层140为掩膜，例如使用干法刻蚀向衬底110的方向进行刻蚀，形成浅沟槽，且刻蚀气体例如包括氯气（Cl2）、三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）、溴化氢（HBr）或氮气（N2）等中的一种或几种混合。例如可以通过热氧化法在浅沟槽内形成一内衬氧化层（图中未显示），以修复在形成浅沟槽的过程中的刻蚀损伤，减少半导体器件漏电情况。在浅沟槽内例如通过高密度等离子体化学气相淀积（High Density PlasmaCVD，HDP-CVD）或高深宽比化学气相淀积（High Aspect Ratio Process CVD，HARP-CVD）等方式沉积隔离介质，且隔离介质例如为氧化硅等绝缘物质。在隔离介质沉积完成后，例如通过化学机械抛光（ChemicalMechanical Polishing，CMP）工艺平坦化隔离介质和垫氮化层130，然后去除残留的垫氮化层130，以形成隔离沟槽150，且隔离沟槽150高于垫氧化层120。
请参阅图1和图2所示，在本发明一实施例中，在隔离沟槽150制备完成后，对衬底110进行离子注入，以形成阱区。首先，以高注入能量注入比衬底110浓度高的掺杂区，即在衬底110内形成阱区160。在本实施例中，阱区160例如设置为P型阱区，且掺杂离子为硼（B）或镓（Ga）等。在阱区160形成后，对阱区160进行快速热退火制程（Rapid Thermal Anneal，RTA）。在本实施例中，退火温度例如为1000℃~1400℃，退火时间例如为10s~60s，且退火制程是在保护气体氛围下进行，例如在氮气氛围下进行。通过退火制程，使得阱区160的离子注入至合适深度，同时提高半导体器件的抗雪崩击穿能力。
请参阅图1和图2所示，在本发明一实施例中，在阱区160形成之后，去除垫氧化层120。在本实施例中，例如采用湿法刻蚀去除垫氧化层120，且湿法刻蚀液例如选用氢氟酸，并在常温下进行刻蚀。在其他实施例中，也可以采用其他刻蚀方式去除垫氧化层120，根据具体的制作要求进行选择。
请参阅1至图3所示，在本发明的一实施例中，去除垫氧化层120后，在阱区160表面形成第一绝缘层170，第一绝缘层170例如可以为氧化硅层。本发明对第一绝缘层170的形成方法不加以限制，例如可以采用原子层沉积法（Atomic Layer Deposition，ALD）、等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)、化学气相沉积法、物理气相沉积法（PhysicalVapor Deposition，PVD）或原位水气生长法(In-SituSteam Generation，ISSG）等方法形成第一绝缘层170。在本实施例中，例如采用ISSG工艺在阱区160表面形成第一绝缘层170，获得的第一绝缘层170的体内缺陷少，界面态密度也比较小。具体地，ISSG工艺例如采用掺入少量氢气的氧气作为反应气氛，在高温下氢气和氧气产生类似于燃烧的化学反应，生成大量的气相活性自由基，其中主要成分是氧原子自由基。由于氧原子自由基的强氧化作用，最终在阱区160表面得到一层超薄的第一绝缘层170，其中，第一绝缘层170的厚度例如可以为1nm-10nm。在本发明的一实施例中，第一绝缘层170位于相邻隔离沟槽150之间。在阱区160表面形成一层超薄的第一绝缘层170，可对阱区160起到保护作用，防止阱区160在后续的刻蚀过程中被损伤。
请参阅图3所示，在本发明的一实施例中，制作第一绝缘层170后，在第一绝缘层170表面形成栅极180，栅极180的材质例如为多晶硅或热膨胀系数小的金属材料，例如镍、钼或钨等金属材料。在本申请中，栅极180的材质例如为多晶硅，例如采用原子层沉积法或射频溅射物理气相沉积法(Radio Frequency Physical Vapor Deposition，RFPVD)等在第一绝缘层170表面沉积一层多晶硅，再对多晶硅进行图案化和刻蚀，形成栅极180，且栅极180位于相邻隔离沟槽150之间。
请参阅图3所示，在本发明的一实施例中，第一绝缘层170包括裸露区171和覆盖区172，其中，将栅极180覆盖的第一绝缘层170区域定义为覆盖区172，将覆盖在阱区160上，且位于栅极180两侧的第一绝缘层170定义为裸露区171。且为满足半导体器件的尺寸不断减小的需求，第一绝缘层170的厚度比较小，以保证施加在栅极180的电位得以有效影响衬底110中的电荷载流子，进而形成沟道。
请参阅图3所示，在本发明的一实施例中，在栅极180制作完成后，在栅极180表面沉积一层氧化物，形成刻蚀牺牲层190，防止在后续刻蚀过程中栅极180被损伤。在本发明的一实施例中，刻蚀牺牲层190例如可以为二氧化硅层，刻蚀牺牲层190例如通过原子层沉积法、化学气相沉积法或物理气相沉积法等方法形成，且刻蚀牺牲层190的厚度例如为2nm-20nm。
请参阅图4所示，在本发明的一实施例中，刻蚀牺牲层190制作完成后，在栅极180和刻蚀牺牲层190的两侧形成牺牲侧墙200。具体地，先在隔离沟槽150、第一绝缘层170和刻蚀牺牲层190的表面沉积侧墙介质层（图中未显示），再利用干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀相结合的工艺，去除刻蚀牺牲层190、隔离沟槽150以及部分第一绝缘层170上的侧墙介质层，保留栅极180和刻蚀牺牲层190周围的侧墙介质层，以形成牺牲侧墙200。在本发明的一实施例中，牺牲侧墙200的宽度例如为1nm-25nm。在本发明的一实施例中，牺牲侧墙200的介质例如可以为氮化硅（Si3N4）。在其他实施例中，牺牲侧墙200的介质可以选择与刻蚀牺牲层190的刻蚀选择比大的其他材料。
请参阅图3至图4所示，在本发明的一实施例中，在牺牲侧墙200制作完成后，在第一绝缘层170表面形成第二绝缘层210，第二绝缘层210表面与隔离沟槽150的表面齐平，且第二绝缘层210位于第一绝缘层170中的裸露区171表面，第二绝缘层210位于牺牲侧墙200与隔离沟槽150之间。在本发明的一实施例中，第二绝缘层210例如为氧化硅层，且第二绝缘层210例如可以采用ISSG工艺制备得到。采用ISSG工艺制备的薄膜厚度可达到20nm，由于第一绝缘层170的厚度比较小，采用ISSG工艺，氧原子自由基可穿透第一绝缘层170，继续对第一绝缘层170覆盖的硅衬底进行氧化，以形成第二绝缘层210，且第二绝缘层210的厚度例如可以为1nm-10nm。在本发明的一实施例中，第二绝缘层210的厚度和第一绝缘层170的厚度之和等于刻蚀牺牲层190的厚度。通过形成第二绝缘层210，加深裸露区171的厚度，以防止后续刻蚀过程中第一绝缘层170厚度较小被刻蚀穿，从而对衬底110造成损伤。
请参阅图4至图5所示，在本发明的一实施例中，形成第二绝缘层210后，去除牺牲侧墙200，暴露牺牲侧墙200覆盖的第一绝缘层170。在本发明的一实施例中，例如可以采用湿法刻蚀工艺，将牺牲侧墙200刻蚀去除。其中，湿法刻蚀工艺中清洗液例如为热磷酸，热磷酸对氮化硅和氮氧化硅刻蚀具有良好的均匀性和较高的选择比。在本发明的一实施例中，热磷酸清洗液例如可以由80%-90%的浓磷酸和10%-20%的去离子水（DIW）配合而成，且刻蚀温度例如为155℃-165℃。进一步的，热磷酸清洗液例如由85%的浓磷酸和15%的去离子水配合而成，且刻蚀温度例如为160℃。
请参阅图5至图7所示，在本发明的一实施例中，在刻蚀去除牺牲侧墙200后，对栅极180两侧的衬底110进行刻蚀，以形成凹槽220。具体地，对裸露区171、刻蚀牺牲层190、第二绝缘层210以及隔离沟槽150进行一次刻蚀，且刻蚀分为两步进行，完成第一步刻蚀后改变刻蚀条件，进行第二步刻蚀。首先，第一步刻蚀去除栅极180两侧裸露的第一绝缘层170、第二绝缘层210和部分刻蚀牺牲层190，暴露出栅极180两侧的阱区160。在第二步刻蚀中，刻蚀栅极180两侧的部分阱区160，以形成凹槽220，同时去除阱区160上的第一绝缘层170、栅极180上的刻蚀牺牲层190以及部分隔离沟槽150。
请参阅图6和图8所示，在本发明的一实施例中，刻蚀例如采用干法刻蚀，且刻蚀气体例如包括四氟化碳（CF4）、全氟丙烷(C3F8)、三氟甲烷(CHF3)或氯气（Cl2）等刻蚀气体中的一种或几种混合。在本实施例中，第一步刻蚀的刻蚀气体例如包括四氟化碳（CF4），稀释气体选用氢气（H2）。且氢气占刻蚀气体的体积比例如为5%-40%，第一步刻蚀的深度为第二绝缘层210的厚度，能够快速去除部分二氧化硅材料，暴露栅极180两侧的部分阱区160。
请参阅图7和图8所示，在本发明一实施例中，在第一步刻蚀的基础上进行第二步刻蚀，以在栅极180两侧的阱区160内形成凹槽220，并将隔离沟槽150的高度刻蚀至与阱区160的高度一致。在本实施例中，第二步刻蚀例如采用干法刻蚀，且刻蚀气体例如包括四氟化碳（CF4），稀释气体选用氢气（H2）。在本发明的一实施例中，刻蚀第一绝缘层170与刻蚀阱区160的刻蚀速率不同，氧化硅与硅的刻蚀选择比随着氢气占刻蚀气体的体积比的增大而增大，凹槽220的深度可根据第二次刻蚀过程中，氢气占刻蚀气体的体积比来进行调整，以满足不同器件的需求。在本实施例中，为减小第一绝缘层170与阱区160之间的刻蚀深度差，可将氢气占刻蚀气体的体积比控制为0-20%。在本实施例中，凹槽220的深度例如为0.1nm-2nm。
请参阅图7和9所示，在本发明的一实施例中，在形成凹槽220后，在裸露的阱区160表面形成第二隔离结构230，以防止后期形成源漏掺杂区时，离子注入对裸露的阱区160的损伤。在本发明的一实施例中，第二隔离结构230例如为氧化硅层，且第二隔离结构230例如采用ISSG工艺获得。在本发明的一实施例中，第二隔离结构230的厚度例如为1nm-10nm。在本发明的一实施例中，第二隔离结构230包括第一隔离结构231，第一隔离结构231填充凹槽220，第一隔离结构231位于栅极180两侧。在ISSG工艺中，凹槽220两侧裸露的硅被氧化，形成的氧化硅在凹槽220内堆积，凹槽220内形成的第一隔离结构231的厚度大于第二隔离结构230的厚度，且第一隔离结构231的厚度例如为1nm-12nm，在阱区内的深度例如为0.1nm-2nm。在本实施例中，第一隔离结构231的宽度等于牺牲侧墙200的宽度，且第一隔离结构231的宽度例如为1nm-25nm。第一隔离结构231的存在，可以改善形成的半导体器件的短沟道效应。
请参阅图10所示，在本发明的一实施例中，形成第一隔离结构231之后，在栅极180的两侧形成栅极侧墙240。具体地，先在隔离沟槽150、第二隔离结构230和栅极180的表面沉积侧墙介质层（图中未显示），再利用干法刻蚀工艺、湿法刻蚀或干法刻蚀工艺和湿法刻蚀相结合的工艺，刻蚀去除栅极180、隔离沟槽150以及第二隔离结构230表面上的侧墙介质层，保留栅极180周围的侧墙介质层，以在栅极180两侧形成栅极侧墙240。在本发明的一实施例中，栅极侧墙240的介质例如可以为二氧化硅（SiO2）。在其他实施例中，栅极侧墙240的介质例如还可以为二氧化硅（SiO2）和氮化硅Si3N4的叠层结构，即依次沉积二氧化硅和氮化硅层，提高隔离效果，同时防止因Si3N4应力过大而导致器件漏电、饱和电流降低等问题。且SiO2层可作为干法刻蚀停止层，防止干法刻蚀损伤衬底110，同时缓解Si3N4的应力过大和介电常数大造成的影响，有较好的隔离效果。
请参阅图11所示，在本发明一实施例中，在栅极侧墙240形成后，在阱区160中进行离子注入（Ion Implantation，IMP）形成重掺杂区，形成源漏掺杂区。具体地，在栅极侧墙240与相邻的隔离沟槽150之间的阱区160内，以较低注入能量注入掺杂离子，注入的掺杂离子例如为磷、砷或铝等N型离子，形成重掺杂区。其中，将栅极180一侧的重掺杂区定义为源掺杂区250，源掺杂区250位于第一隔离结构231与隔离沟槽150之间，并与第一隔离结构231和隔离沟槽150相邻。将栅极180另一侧的重掺杂区定义为漏掺杂区260，且漏掺杂区260位于第一隔离结构231与隔离沟槽150之间，并与第一隔离结构231和隔离沟槽150相邻，以改善形成的半导体器件的短沟道效应。
请参阅图11所示，在本发明的一实施例中，第一隔离结构231位于源掺杂区250和/或漏掺杂区260与栅极180之间，当栅极180两侧进行离子注入或退火时，第一隔离结构231可以抑制离子横向沟道扩散，确保了此半导体器件的沟道长度。当此半导体器件工作时，漏极电流（Ids）（图中箭头方向所示）需绕过第一隔离结构231，减小了沟道与源掺杂区250和/或漏掺杂区260交界处电场强度，改善了短沟道效应，如改善了热载流子注入（Hot-carrierInjection，HCI）效应、栅诱导漏极泄漏电流（Gate-induced Drain Leakage，GIDL）效应等，也增加了半导体器件的阈值电压。其次，第一隔离结构231的存在，可以加大栅极180下侧角与源掺杂区250和/或漏掺杂区260的距离，降低了该位置尖角形成静电放电（Electro-static Discharge，ESD）的现象。
请参阅图11和图12所示，在本发明的一实施例中，当器件的沟道长度逐渐减小，器件的阈值电压也会随之降低。当器件的沟道长度在100nm时，器件的阈值电压降至-1.5V，在器件中制作第一隔离结构231，此时器件的阈值电压仅降为-0.2V。因此，在器件中制作第一隔离结构231，能有效减少阈值电压随沟道长度减小而迅速降低的现象。
综上所述，本发明提出一种半导体器件及其制作方法，通过在栅极两侧的衬底内制作隔离结构，后续对栅极两侧进行离子注入或退火时，隔离结构可以抑制离子横向沟道扩散，确保了半导体器件的沟道长度。隔离结构的存在，可以加大栅极与源极/漏极的距离，降低了栅极与源极/漏极交界处形成静电放电的现象。且半导体器件工作时，漏极电流需绕过隔离结构，减小了沟道与源漏交界处电场强度，改善短沟道效应。保证半导体器件在尺寸缩小的同时保持优良性能，满足小体积集成电路的需求。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明，本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案，例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
除说明书所述的技术特征外，其余技术特征为本领域技术人员的已知技术，为突出本发明的创新特点，其余技术特征在此不再赘述。
Claims (7)
1.一种半导体器件的制作方法，其特征在于，包括以下步骤：
提供一衬底；
在所述衬底内形成阱区；
在所述阱区表面形成第一绝缘层；
在所述第一绝缘层上形成栅极；
在所述栅极上形成刻蚀牺牲层；
在所述栅极和所述刻蚀牺牲层的两侧形成牺牲侧墙；
在所述栅极两侧形成第一隔离结构，且所述第一隔离结构由所述衬底表面延伸至所述阱区中；
在所述衬底上形成第二隔离结构；
在所述栅极一侧的所述衬底内形成源掺杂区；以及
在所述栅极另一侧的所述衬底内形成漏掺杂区；
其中，所述第一隔离结构设置在所述栅极和所述源掺杂区之间、所述栅极和所述漏掺杂区之间，所述第二隔离结构设置在所述源掺杂区和所述漏掺杂区表面。
2.根据权利要求1所述的一种半导体器件的制作方法，其特征在于，所述第一绝缘层位于所述栅极与所述衬底之间，且所述第一绝缘层的厚度为1nm-10nm。
3.根据权利要求1所述的一种半导体器件的制作方法，其特征在于，所述第一隔离结构的宽度为1nm-25nm。
4.根据权利要求1所述的一种半导体器件的制作方法，其特征在于，所述第一隔离结构在所述阱区内的深度为0.1nm-2nm。
5.根据权利要求1所述的一种半导体器件的制作方法，其特征在于，所述制作方法还包括：在所述第一绝缘层表面形成第二绝缘层，且所述第二绝缘层位于所述牺牲侧墙与隔离沟槽之间。
6.根据权利要求5所述的一种半导体器件的制作方法，其特征在于，所述第一绝缘层的厚度和所述第二绝缘层的厚度之和，等于所述刻蚀牺牲层的厚度。
7.根据权利要求6所述的一种半导体器件的制作方法，其特征在于，所述第一隔离结构的形成过程包括：
去除所述牺牲侧墙；
刻蚀所述第一绝缘层和所述衬底，在所述衬底内形成凹槽，且所述凹槽设置在所述栅极的两侧；以及
在所述凹槽内形成所述第一隔离结构。
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Legal Events
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