CN108695158B - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，所述方法包括：提供半导体衬底；在所述半导体衬底内形成沟槽，所述沟槽用于填充源/漏掺杂层以构成源/漏极；执行离子注入，以在所述沟槽底部的衬底中形成包含有空隙的离子注入层；在所述沟槽中形成源/漏掺杂层以构成源/漏极。根据本发明形成的半导体器件，在形成构成源漏极的源/漏掺杂层之前，形成包含有空隙的离子注入层，一方面在形成源/漏极的过程中所述空隙被填充，形成与源/漏掺杂层之间具有掺杂元素的浓度梯度的扩散缓冲层，减少了源漏结的漏电流和PN结反向漏电流，另一方面可增强源/漏极掺杂元素的暂态加速扩散(TED)，进一步减少PN结反向漏电流。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体制造领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
随着集成电路器件尺寸的减小，短沟道效应越来越明显。为了控制短沟道效应，有效且精确的控制掺杂在半导体晶片中的含量和分布形成超浅结和突变结，是集成电路的制造中一直探索的问题。然而，即使是对于FinFET器件来说，利用掺杂工艺对短沟道滚降(roll off)特性以及短沟道效应的控制也成为其越来越大的挑战。为了克服这个问题，半导体制造过程中尝试各种制造工艺，如预非晶化注入(PAI)，应力技术等，以改善这个问题。这些方法存在一些不足之处，例如预非晶化离子注入并不能很好地控制器件的源/漏区的掺杂形态，应力技术只是通过提供额外的应力于器件的沟道区来提升其载流子迁移率。
探索新的半导体制造方法改善器件的源漏极漏电流是半导体器件制造工艺中长期关注的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种半导体器件的制造方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底内形成沟槽，所述沟槽用于填充源/漏掺杂层以构成源/漏极；
执行离子注入，以在所述沟槽底部的衬底中形成包含有空隙的离子注入层；
在所述沟槽中填充源/漏掺杂层以形成源/漏极，所述源/漏掺杂层中的掺杂元素扩散至所述离子注入层的所述空隙内，以在所述沟槽的底部形成扩散缓冲层，所述掺杂元素在所述源/漏掺杂层、扩散缓冲层中的浓度呈梯度变化；或者，
在所述执行离子注入之后、所述填充源/漏掺杂层之前，在所述沟槽中形成掺杂外延层，所述掺杂外延层含有所述掺杂元素，所述掺杂外延层中的掺杂元素扩散至所述离子注入层的所述空隙内，以在所述沟槽的底部形成扩散缓冲层，所述掺杂元素在所述源/漏掺杂层、掺杂外延层、扩散缓冲层中的浓度呈梯度变化。
示例性的，所述离子注入为包含有Si的离子注入。
示例性的，所述离子注入的离子注入能量范围为2KeV-5KeV，离子注入的剂量为1.0×e13cm-2-1.0×e14cm-2。
示例性的，所述半导体衬底为Si衬底，所述掺杂外延层包括含有所述掺杂元素的Si外延层。
示例性的，所述形成外延层的形成温度为700℃～800℃。
示例性的，所述离子注入还包括包括碳和氮的共注入。
示例性的，所述源/漏掺杂层包括含有所述掺杂元素的SiGe层。
示例性的，所述形成源/漏极的步骤还包括在形成所述源/漏掺杂层之后执行退火的步骤。
本发明还提供了一种半导体器件，所述器件包括：
半导体衬底，和
形成在所述半导体衬底中的源/漏掺杂层；其中，
在所述源/漏掺杂层下方形成有扩散缓冲层，
所述扩散缓冲层由所述源/漏掺杂层中的掺杂元素扩散至形成在所述源/漏掺杂层底部的离子注入层的空隙而成，所述掺杂元素在所述源/漏掺杂层、扩散缓冲层中的浓度呈梯度变化；或者，
所述扩散缓冲层由形成在所述源/漏掺杂层底部的掺杂外延层中的掺杂元素扩散至形成在所述掺杂外延层底部的离子注入层的空隙而形成，所述掺杂外延层中的掺杂元素与所述源/漏掺杂层中的掺杂元素相同，所述掺杂元素在所述源/漏掺杂层、掺杂外延层、扩散缓冲层中的浓度呈梯度变化。
示例性的，所述离子注入层为含Si离子注入层。
示例性的，所述含Si离子注入层深度为5nm～20nm，浓度为1.0×e18-5.0×e19cm-3。
示例性的，所述掺杂外延层包括包含所述掺杂元素的Si外延层。
示例性的，所述源/漏掺杂层包括含有所述掺杂元素的SiGe层。
根据本发明形成的半导体器件，在形成构成源漏极的源/漏掺杂层之前，形成包含有空隙的离子注入层，一方面在形成源/漏极的过程中所述空隙被填充，形成与源/漏掺杂层之间具有掺杂元素的浓度梯度的扩散缓冲层，减少了源漏结的漏电流和PN结反向漏电流，另一方面可增强源/漏极掺杂元素的暂态加速扩散(TED)，进一步减少PN结反向漏电流。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为本发明的一个实施例提出的半导体器件制造方法的示意性流程图；
图2A～2F为一个实施例提出的半导体器件的制造方法中相关步骤形成的器件的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件制造方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
下面将以鳍式场效应晶体管(FinFET)为示例对本发明提供的一种半导体器件的制造方法进行说明，需要理解的是，本实施例以鳍式场效应晶体管(FinFET)为实施例实施例进行说明仅仅是示例性地，任何根据本发明的半导体器件的制造方法均使用于本发明。
为了改善器件的短沟道效应，本发明提供了一种半导体器件的制造方法，包括：
提供半导体衬底；
在所述半导体衬底内形成沟槽，所述沟槽用于填充源/漏掺杂层以构成源/漏极；
执行离子注入，以在所述沟槽底部的衬底中形成包含有空隙的离子注入层；
在所述沟槽中填充源/漏掺杂层以形成源/漏极，所述源/漏掺杂层中的掺杂元素扩散至所述离子注入层的所述空隙内，以在所述沟槽的底部形成扩散缓冲层，所述掺杂元素在所述源/漏掺杂层、扩散缓冲层中的浓度呈梯度变化；或者，
在所述执行离子注入之后、所述填充源/漏掺杂层之前，在所述沟槽中形成掺杂外延层，所述掺杂外延层含有所述掺杂元素，所述掺杂外延层中的掺杂元素扩散至所述离子注入层的所述空隙内，以在所述沟槽的底部形成扩散缓冲层，所述掺杂元素在所述源/漏掺杂层、掺杂外延层、扩散缓冲层中的浓度呈梯度变化。
根据本发明形成的半导体器件，在形成构成源漏极的源/漏掺杂层之前，形成包含有空隙的离子注入层，一方面在形成源/漏极的过程中所述空隙被填充，形成与源/漏掺杂层之间具有掺杂元素的浓度梯度的扩散缓冲层，减少了源漏结的漏电流和PN结反向漏电流，另一方面可增强源/漏极掺杂元素的暂态加速扩散(TED)，进一步减少PN结反向漏电流。
实施例一
参考图1和图2A～2F来描述本发明的一个实施例提出的一种半导体器件的制造方法，其中，图1为本发明的一个实施例提出的半导体器件的制造方法的示意性流程图，图2A～2F为本发明的一个实施例提出的半导体器件的制造方法中相关步骤涉及的半导体器件的结构示意图。
首先，执行步骤S101：提供半导体衬底。
如图2A所示，提供半导体衬底200半导体衬底200的构成材料可以是未掺杂的单晶硅、掺有杂质的单晶硅、绝缘体上硅(SOI)等。在一个示例中，所述半导体衬底为待形成FinFET器件的鳍片结构，所述沟道201位于鳍片结构中。半导体衬底200上可以形成有其他器件器件，例如NMOS、PMOS器件等。同样，半导体衬底中还可以形成有导电构件、隔离结构等。导电构件可以是晶体管的栅极，也可以是与晶体管电连接的金属互连结构，等等。在本实施例中，半导体衬底200的构成材料选用单晶硅，所述半导体衬底上形成有PMOS区。
示例性的，所述半导体衬底上还形成有伪栅极结构，所述伪栅极结构包括栅介电层201和伪栅极材料层202。所述伪栅极材料层202为多晶硅层，所述栅极介电层201为高k介电层、氧化硅层、氮氧化硅等介电材料。示例性的，所述伪栅极结构外侧还形成有间隙壁203。
示例性的，在半导体衬底200上形成的伪栅极结构包括栅极介电层201和伪栅极材料层202。示例性的，所述伪栅极材料层202为多晶硅层，所述栅极介电层201为高k介电层、氧化硅层、氮氧化硅等介电材料。示例性的，在所述半导体衬底上形成伪栅极结构的步骤：首先，在半导体衬底上形成伪栅极介电层；接着，在所述伪栅极介电层上共沉积形成多晶硅材料层；接着，图案化所述伪栅极介电层和多晶硅材料层以形成伪栅极结构。在一个示例中，所述半导体衬底为待形成FinFET器件的鳍片结构，所述形成的伪栅极结构形成在鳍片结构上方。需要理解的是，本实施例以多晶硅栅极结构为示例进行说明并不是要对本发明进行限定，任何半导体衬底上的栅极结构均适用于本发明。
示例性的，形成伪栅极结构之后，进一步在伪栅极结构两侧形成间隙壁203。间隙壁203可以采用氧化物、氮化物或氮氧化物等合适的材料，其可以通过首先在栅极叠层侧壁上顶部沉积间隙壁材料层，然后通过刻蚀区域栅极叠层顶部的部分，保留位于侧壁的部分来形成。
示例性的，在形成多晶硅栅极之后形成间隙壁之前还包括多晶硅栅极二次氧化步骤，所述二次氧化步骤形成多晶硅栅极材料层侧壁上薄的氧化硅层，一方面用于修复多晶硅栅极形成过程中对多晶硅栅极介电层造成的损伤，另一方面可以作为后续间隙壁形成过程中间隙壁与多晶硅栅极之间的缓冲层。所述多晶硅栅极二次氧化步骤采用热氧化的方法在多晶硅栅极侧壁和半导体衬底上形成薄的二氧化硅层。
示例性的，在所述半导体衬底中还形成有隔离结构，所述隔离结构将半导体衬底有源区或鳍片结构隔离。在所述半导体衬底上形成隔离结构的方法采用：首先，图案化半导体衬底以形成沟槽；接着，在沟槽内填充隔离材料，所述隔离材料可以为氧化硅等任何绝缘的氧化物材料；接着，执行化学机械研磨去除沟槽外的氧化物材料。所述形成隔离结构的方法可以是本领域技术人员所熟知的任何方法，在此不再赘述。
需要理解的是，所述伪栅极结构上形成间隙壁、半导体衬底上形成隔离结构作为示例对本发明进行说明并不是要对本发明进行限定，任何具有伪栅极结构的半导体衬底均适用于本发明。
接着，执行步骤S302：在所述半导体衬底内形成沟槽，所述沟槽用于填充待形成的源/漏掺杂层以构成源/漏极。
如图2B所示，去除所述伪栅极结构两侧的半导体衬底，以形成沟槽204和205，所述沟槽204和205用于填充构成源漏极的源/漏掺杂层。
示例性的，在所述半导体衬底内形成沟槽的步骤包括：在衬底200表面形成光刻胶层；图案化所述光刻胶层，以露出所述半导体衬底上待形成源漏区的区域；执行刻蚀，去除所述半导体衬底上露出的区域，以在所述待形成源漏区的区域形成沟槽，所述沟槽用于填充构成源漏极的源/漏掺杂层。所述形成光刻胶层、图案化光刻胶层以及刻蚀工艺的过程均为本领域技术人员所熟知的工艺，在此不再赘述。
本实施例中，所述半导体衬底为PMOS区半导体衬底，所述沟槽用于后续填充PMOS晶体管的源/漏掺杂层，示例性的，所述PMOS晶体管的源/漏掺杂层为掺杂B的SiGe层。
在一个示例中，所述半导体衬底为待形成FinFET器件的鳍片结构，所述去除沟道两侧的半导体衬底为去除所述鳍片结构两侧待形成源漏极的衬底。
接着，执行步骤S103：执行离子注入，以在所述沟槽底部的衬底中形成包含有空隙的离子注入层。
如图2C所示，执行硅离子注入，在沟槽204和205的衬底中形成离子注入层206和207，所述离子注入层206和207中包含有空隙208。所述包含有空隙208的离子注入层206和207可增强源漏极中掺杂元素，如B，向衬底底部的扩散通道，一方面在形成源/漏极的过程中被填充，从而形成具有浓度梯度的扩散缓冲层，有效减少了源漏极的漏电流；另一方面可增强源源漏极掺杂元素的暂态加速扩散(TED)，进一步减少PN结反向漏电流。
示例性的，所述离子注入可以是Si的离子注入，也可以是包含有III-V族离子(如Ge、B等)，所述空隙为{311}缺陷，所述{311}缺陷在离子注入后形成在半导体衬底中分布密集，高浓度空隙，从而有利于掺杂元素的扩散，并且所述缺陷可以通过后续退火工艺去除。示例性的，所述Si的离子注入还包括氮和碳的离子注入。所述包含有氮和碳的共注入的离子注入可抑制短沟道效应，并增强沟道应变，从而提高载流子迁移率，进一步提高器件性能。
示例性的，所述离子注入采用包含有Si的离子注入使得衬底表面形成预非晶化的离子注入效果，也可以减小短沟道效应。示例性的，所述离子注入采用Si离子注入，所述Si离子注入的能量范围为2K～5KeV，离子注入的剂量为1.0×e13-1.0×e14cm-2。所述Si的离子注入深度为5nm～20nm，离子注入浓度为1.0×e18-5.0×e19cm-3。
接着，执行步骤S104：在所述沟槽中填充源/漏掺杂层以形成源/漏极，所述源/漏掺杂层中的掺杂元素扩散至所述离子注入层的所述空隙内，以在所述沟槽的底部形成扩散缓冲层，所述掺杂元素在所述源/漏掺杂层、扩散缓冲层中的浓度呈梯度变化。
参看图2D，示出了在所述沟槽中形成源/漏掺杂层后的器件结构示意图。在沟槽204和205中形成源/漏掺杂层209和210，所述源/漏掺杂层构成半导体器件的源极和漏极。所述源/漏掺杂层的形成过程中，其掺杂元素扩散至所述离子注入层206和207中的所述空隙208内，从而在沟槽204和205的底部形成扩散缓冲层，所述掺杂元素在所述源/漏掺杂层、扩散缓冲层中的浓度呈梯度变化，可有效减少了源漏极的漏电流；所述离子注入层206和207中的空隙208形成和填充的过程可增强源源漏极掺杂元素的暂态加速扩散(TED)，进一步减少PN结反向漏电流。示例性的，形成所述源/漏掺杂层的方法采用外延工艺，例如气相外延、分子束外延、选择性外延等形成，在外延工艺中可以进行掺杂，以获得所需要的材料。示例性的，对于PMOS器件采用SiGe或SiGeSn来形成源/漏掺杂层，所述外延工艺的温度示例性地为700～800℃，同时在外延工艺中进行Ge和B的掺杂。
示例性的，所述形成源漏极的过程还包括在形成源/漏掺杂层之后对所述半导体衬底执行退火的步骤。在形成源/漏掺杂层之后对所述半导体衬底执行退火一方面增强沟道应变，提升电子迁移率；另一方面促进掺杂元素向离子注入层中空隙的扩散，消除离子注入层中的间隙，进一步促进扩散缓冲层的形成，同时提升器件性能。所述退火工艺可以是瞬间退火，激光退火或者两者的结合，所述退火工艺为本领域技术人员所熟知的工艺，在此不再赘述。
示例性的，所述方法还包括在所述执行步骤S103执行离子注入之后、执行步骤S104共沉积形成所述填充源/漏掺杂层之前，在所述沟槽中形成掺杂外延层，所述掺杂外延层含有所述源漏掺杂层的掺杂元素，所述掺杂外延层中的掺杂元素扩散至所述离子注入层的空隙，以在所述沟槽底部形成扩散缓冲层，所述掺杂元素在所述扩散缓冲层层、所述掺杂外延层以及所述源/漏掺杂层中的浓度呈梯度变化。
参看图2E和图2F，示出了在所述沟槽中形成掺杂外延层覆盖所述离子注入层之后的器件截面示意图以及在所述形成有掺杂外延层的沟槽中形成源/漏掺杂层的器件截面示意图。首先，在所述沟槽204和205中形成掺杂外延层211和212以覆盖所述离子注入层。所述掺杂外延层211和212中的掺杂元素填充离子注入层206和207中的空隙208。所述掺杂的外延层的形成过程中掺杂元素填充所述离子注入层中的空隙208，从而在所述沟槽底部形成扩散缓冲层。接着，在所述形成有掺杂外延层211和212的沟槽204和205中形成源/漏掺杂层213和214，从而，所述掺杂元素在所述扩散缓冲层层、所述掺杂外延层以及所述源/漏掺杂层中的浓度呈梯度变化，进一步形成具有更小浓度梯度变化的扩散缓冲层。所述离子注入层中的空隙形成和被填充的过程，也诱导掺杂元素的增强扩散，进一步增强掺杂元素向衬底中扩散形成具有浓度梯度的扩散缓冲层。
示例性的，所述外延层采用外延共沉积的方法形成。所述外延共沉积工艺可以是常用的外延工艺，例如气相外延、分子束外延、选择性外延等，在外延工艺中可以进行掺杂，也可以在形成外延工艺之后进行离子掺杂，本领域技术人员可以根据需要进行选择，而并不违背本发明的实质精神。示例性的，所述掺杂外延层包括掺杂的Si外延层。所述掺杂的Si外延层可进一步作为与衬底200晶格匹配度高的材料，以获得良好的外延效果，从而便于后续源/漏掺杂层的形成。示例性的，采用选择性外延工艺沉积Si层，同时进行掺杂Ge和B，所述外延工艺在700～800℃下进行。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤。
示例性的，在形成源/漏掺杂层之后还包括形成金属栅极的步骤，在形成金属栅极的过程中通过功函数层调整所形成器件的阈值电压。其中，形成金属栅极结构的方法可以采用后高k介电层后金属栅极形成工艺也可以采用先高k介电层后金属栅极工艺，这些工艺路线均不违背本发明的实质精神。示例性的，采用后高k后金属栅极工艺形成所述金属栅极的步骤包括：去除位于所述半导体衬底上的伪栅极结构的伪栅极材料层，以形成沟槽；在所述沟槽中依次形成高k介电层、功函数层以及金属栅极材料；执行化学机械掩膜去除所述沟槽外的高k介电层、功函数层以及金属栅极材料。
实施例二
本发明还提供了一种半导体器件，所述器件包括：半导体衬底，和
形成在所述半导体衬底中的源/漏掺杂层；其中，
在所述源/漏掺杂层下方形成有扩散缓冲层，
所述扩散缓冲层由所述源/漏掺杂层中的掺杂元素扩散至形成在所述源/漏掺杂层底部的离子注入层的空隙而成，所述掺杂元素在所述源/漏掺杂层、扩散缓冲层中的浓度呈梯度变化；或者，
所述扩散缓冲层由形成在所述源/漏掺杂层底部的掺杂外延层中的掺杂元素扩散至形成在所述掺杂外延层底部的离子注入层的空隙而形成，所述掺杂外延层中的掺杂元素与所述源/漏掺杂层中的掺杂元素相同，所述掺杂元素在所述源/漏掺杂层、掺杂外延层、扩散缓冲层中的浓度呈梯度变化。
参看图2D，半导体器件包括：半导体衬底200，和形成在所述半导体衬底200中的源/漏掺杂层211和212，所述源/漏掺杂层211和212构成源/漏极；其中，所述源/漏掺杂层底部形成有扩散缓冲层，所述扩散缓冲层形成源漏极扩散梯度。
所述半导体衬底200的构成材料可以是未掺杂的单晶硅、掺有杂质的单晶硅、绝缘体上硅(SOI)等，半导体衬底上可以形成有其他器件器件，例如NMOS、PMOS器件等。同样，半导体衬底中还可以形成有导电构件、隔离结构等。导电构件可以是晶体管的栅极，也可以是与晶体管电连接的金属互连结构，等等。在本实施例中，半导体衬底200的构成材料选用单晶硅，所述半导体衬底上形成有伪栅极结构，所述伪栅极结构包括栅介电层201和伪栅极材料层202。所述伪栅极材料层202为多晶硅层，所述栅极介电层201为高k介电层、氧化硅层、氮氧化硅等介电材料。示例性的，所述伪栅极结构外侧还形成有间隙壁203。
示例性的，所述形成在所述半导体衬底200上的源/漏掺杂层209和210，所述源/漏掺杂层209和210构成源/漏极。示例性的，所述器件为PMOS器件，所述源/漏掺杂层为SiGe外延层，其中掺杂有Ge和B，构成所述PMOS器件的源漏极。
在所述源/漏掺杂层下方形成有扩散缓冲层，示例性的，所述扩散缓冲层由所述源/漏掺杂层中的掺杂元素扩散至所述源/漏掺杂层底部的离子注入层的空隙而成，所述掺杂元素在所述源/漏掺杂层、扩散缓冲层中的浓度呈梯度变化。继续参看图2D，所述扩散缓冲层由所述源/漏掺杂层209和210中的掺杂元素扩散至离子注入层206和207中的空隙208而形成。所述掺杂元素在所述源/漏掺杂层、扩散缓冲层中的浓度呈梯度变化，可有效减少了源漏极的漏电流；所述离子注入层206和207中的空隙208形成和填充的过程可增强源源漏极掺杂元素的暂态加速扩散(TED)，进一步减少PN结反向漏电流。
在所述源/漏掺杂层下方形成有扩散缓冲层，示例性的，所述扩散缓冲层由形成在所述源/漏掺杂层底部的掺杂外延层中的掺杂元素扩散至形成在所述掺杂外延层底部的离子注入层的空隙而形成，所述掺杂外延层中的掺杂元素与所述源/漏掺杂层中的掺杂元素相同，所述掺杂元素在所述源/漏掺杂层、掺杂外延层、扩散缓冲层中的浓度呈梯度变化。参看图2F，所述半导体衬底上形成有源/漏掺杂层213和214，所述源/漏掺杂层底部形成有掺杂外延层209和210，所述掺杂外延层209和210中掺杂有所述源/漏掺杂层的掺杂元素，所述掺杂外延层209和210在形成过程中，其中的掺杂元素扩散至所述掺杂外延层209和210底部的离子注入层206和207中的空隙208而形成扩散缓冲层。从而，所述掺杂元素在所述扩散缓冲层、所述掺杂外延层207和208以及所述源/漏掺杂层213和214中的浓度呈梯度变化，进一步形成具有更小浓度梯度变化的扩散缓冲层。所述离子注入层中的空隙形成和被填充的过程，也诱导掺杂元素的增强扩散，进一步增强掺杂元素向衬底中扩散形成具有浓度梯度的扩散缓冲层。
示例性的，所述离子注入层206和207为含Si的离子注入层，可实现衬底的预非晶化，减小短沟道效应。所述含Si离子注入层深度为5nm～20nm，浓度为1.0×e18-5.0×e19cm-3。示例性的，所述离子注入层还也可以是包含有III-V族离子(如Ge、B等)的Si离子注入层，从而在离子注入过程中形成为{311}缺陷的空隙，所述{311}缺陷在离子注入后形成在半导体衬底中分布密集，高浓度空隙，从而有利于掺杂元素的扩散，并且所述缺陷可以通过后续退火工艺去除。示例性的，所述含Si的离子注入还包括氮和碳的离子注入层。所述包含有氮和碳的共注入的离子注入层可抑制短沟道效应，并增强沟道应变，从而提高载流子迁移率，进一步提高器件性能。
示例性的，所述半导体衬底为Si衬底，所述掺杂外延层包括包含所述掺杂元素的Si外延层。所述掺杂的Si外延层可进一步作为与衬底200晶格匹配度高的材料，以获得良好的外延效果，从而便于后续源/漏掺杂层的形成。
综上所述，根据本发明形成的半导体器件，在形成构成源漏极的源/漏掺杂层之前，形成包含有空隙的离子注入层，一方面在形成源/漏极的过程中所述空隙被填充，形成与源/漏掺杂层之间具有掺杂元素的浓度梯度的扩散缓冲层，减少了源漏结的漏电流和PN结反向漏电流，另一方面可增强源/漏极掺杂元素的暂态加速扩散(TED)，进一步减少PN结反向漏电流。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (13)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底；
在所述半导体衬底内形成沟槽，所述沟槽用于填充源/漏掺杂层以构成源/漏极；
执行离子注入，以在所述沟槽底部的衬底中形成包含有空隙的离子注入层；
在所述沟槽中填充源/漏掺杂层以形成源/漏极，所述源/漏掺杂层中的掺杂元素扩散至所述离子注入层的所述空隙内，以在所述沟槽的底部形成扩散缓冲层，所述掺杂元素在所述源/漏掺杂层、扩散缓冲层中的浓度呈梯度变化；或者，
在所述执行离子注入之后、所述填充源/漏掺杂层之前，在所述沟槽中形成掺杂外延层，所述掺杂外延层含有所述掺杂元素，所述掺杂外延层中的掺杂元素扩散至所述离子注入层的所述空隙内，以在所述沟槽的底部形成扩散缓冲层，所述掺杂元素在所述源/漏掺杂层、掺杂外延层、扩散缓冲层中的浓度呈梯度变化。
2.如权利要求1所述的方法，其特征在于，所述离子注入为包含有Si的离子注入。
3.如权利要求2所述的方法，其特征在于，所述离子注入的离子注入能量范围为2KeV-5KeV，离子注入的剂量为1.0×e13cm-2-1.0×e14cm-2。
4.如权利要求1所述的方法，其特征在于，所述半导体衬底为Si衬底，所述掺杂外延层包括含有所述掺杂元素的Si外延层。
5.如权利要求4所述的方法，其特征在于，所述掺杂外延层的形成温度为700℃～800℃。
6.如权利要求2所述的方法，其特征在于，所述离子注入还包括碳和氮的共注入。
7.如权利要求1所述的方法，其特征在于，所述源/漏掺杂层包括含有所述掺杂元素的SiGe层。
8.如权利要求1所述的方法，其特征在于，所述形成源/漏极的步骤还包括在形成所述源/漏掺杂层之后执行退火的步骤。
9.一种半导体器件，其特征在于，所述器件包括：
半导体衬底，和
形成在所述半导体衬底中的源/漏掺杂层；
其中，
在所述源/漏掺杂层下方形成有扩散缓冲层，
所述扩散缓冲层由所述源/漏掺杂层中的掺杂元素扩散至形成在所述源/漏掺杂层底部的离子注入层的空隙而成，所述掺杂元素在所述源/漏掺杂层、扩散缓冲层中的浓度呈梯度变化；或者，
所述扩散缓冲层由形成在所述源/漏掺杂层底部的掺杂外延层中的掺杂元素扩散至形成在所述掺杂外延层底部的离子注入层的空隙而形成，所述掺杂外延层中的掺杂元素与所述源/漏掺杂层中的掺杂元素相同，所述掺杂元素在所述源/漏掺杂层、掺杂外延层、扩散缓冲层中的浓度呈梯度变化。
10.如权利要求9所述的半导体器件，其特征在于，所述离子注入层为含Si离子注入层。
11.如权利要求10所述的半导体器件，其特征在于，所述含Si离子注入层深度为5nm～20nm，Si离子注入浓度为1.0×e18-5.0×e19cm-3。
12.如权利要求9所述的半导体器件，其特征在于，所述半导体衬底为Si衬底，所述掺杂外延层包括包含所述掺杂元素的Si外延层。
13.如权利要求9所述的半导体器件，其特征在于，所述源/漏掺杂层包括含有所述掺杂元素的SiGe层。
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