CN111403339B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：形成基底，包括衬底以及凸出于衬底的鳍部，基底包括用于形成输入/输出器件的外围区和用于形成核心器件的核心区；形成横跨鳍部的栅极结构，栅极结构覆盖鳍部的部分顶部和部分侧壁；对外围区栅极结构所覆盖的部分鳍部进行第一离子掺杂处理，形成非晶化区；形成非晶化区后，对非晶化区远离栅极结构一侧的鳍部进行第二离子掺杂处理，且对外围区进行第一退火处理以形成第一轻掺杂区；形成第一轻掺杂区后，在栅极结构两侧的鳍部内形成源漏掺杂层。本发明实施例有利于改善输入/输出器件的GIDL问题和带间隧穿效应。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
此外，半导体器件按照功能区分主要分为核心(Core)器件和输入/输出(I/O)器件。通常情况下，输入/输出器件的工作电压比核心器件的工作电压大的多。而且，随着核心器件沟道长度的缩小，为了获得所需的驱动电流并抑制短沟道效应，通常采用高浓度掺杂的源漏掺杂层。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：一种半导体结构的形成方法，其特征在于，包括：形成基底，包括衬底以及凸出于所述衬底的鳍部，所述基底包括用于形成输入/输出器件的外围区、以及用于形成核心器件的核心区；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；对所述外围区栅极结构所覆盖的部分鳍部进行第一离子掺杂处理，形成非晶化区；形成所述非晶化区后，对所述非晶化区远离栅极结构一侧的鳍部进行第二离子掺杂处理，且对外围区进行第一退火处理以形成第一轻掺杂区；形成所述第一轻掺杂区后，在所述栅极结构两侧的鳍部内形成源漏掺杂层。
相应的，本发明实施例还提供一种半导体结构，包括：基底，包括衬底以及凸出于所述衬底的鳍部，所述基底包括用于形成输入输出器件的外围区、以及用于形成核心器件的核心区；栅极结构，横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；非晶化区，位于所述外围区栅极结构所覆盖的部分鳍部内；初始第一轻掺杂区，位于所述非晶化区远离栅极结构的一侧的鳍部内。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例通过在所述外围区栅极结构所覆盖的部分鳍部内形成非晶化区以产生晶格缺陷，而非晶化区中的晶格缺陷会引起掺杂离子在第一退火处理的过程中发生增强扩散，即瞬时增强扩散(Transient Enhanced Diffusion，TED)效应，从而有利于使所述第二离子掺杂处理的掺杂离子向所述靠近栅极结构一侧的鳍部内进一步扩散，从而在所述外围区栅极结构所覆盖的部分鳍部内形成缓变结，有利于改善输入/输出器件的栅诱导漏极泄漏电流(gate-induced drain leakage，GIDL)问题和带间隧穿(band-to-bandtunneling，BBT)效应，提升了半导体结构的电学性能。
可选方案中，所述第一退火处理采用的工艺为瞬时增强扩散退火工艺，与所述第一退火处理未采用瞬时增强性扩散退火工艺的方案相比，所述瞬时增强性扩散退火工艺有利于进一步增强所述第二离子掺杂处理中的掺杂离子在第一退火处理过程中的扩散，从而进一步在所述外围区形成浓度梯度随位置改变较小的缓变结，有利于进一步改善输入/输出器件的GIDL问题和带间隧穿效应，进一步优化了半导体结构的电学性能。
附图说明
图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图；
图8至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
半导体器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图7，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1和图2，图1是立体图，图2是图1沿aa1方向的剖视图，形成基底，包括衬底500以及凸出于衬底500的鳍部510，所述基底包括用于形成输入/输出器件的外围区I(如图2所示)、以及用于形成核心器件的核心区II(如图2所示)。
参考图3和图4，图3是基于图1的立体图，图4是图3沿aa1方向的剖视图，形成横跨所述鳍部510的栅极结构513，所述栅极结构513覆盖鳍部510的部分顶部和部分侧壁。
参考图5，对所述外围区I栅极结构513两侧的鳍部510进行第一离子掺杂处理600，形成第一轻掺杂区520。
参考图6，对所述核心区II栅极结构513两侧的鳍部510进行第二离子掺杂处理700，形成第二轻掺杂区525。
参考图7，形成所述第一轻掺杂区520和第二轻掺杂区525后，在所述栅极结构513两侧的鳍部510内形成源漏掺杂层530。
在半导体领域中，为提高核心器件的电学性能，所述源漏掺杂层530中的掺杂离子浓度比较高，因此所述栅极结构513所覆盖的部分鳍部510内容易产生突变结，而且，输入/输出器件的工作电压通常比核心器件的工作电压大的多，容易导致输入/输出器件的GIDL问题和带间隧穿效应较严重，形成的输入/输出器件性能不佳。
为了解决所述技术问题，本发明实施例通过在所述外围区栅极结构所覆盖的部分鳍部内形成非晶化区以产生晶格损伤，由于瞬时增强扩散效应，非晶化区中的晶格损伤会引起掺杂离子在退火处理的过程中发生增强扩散，从而有利于使所述第二离子掺杂处理的掺杂离子在第一退火处理的过程中，向外围区靠近栅极结构一侧的鳍部内进一步扩散，从而在所述外围区栅极结构所覆盖的部分鳍部内形成缓变结，因此有利于改善输入/输出器件的GIDL问题和带间隧穿效应，提升了半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图8至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图8至图9，图8是立体图，图9是图8沿AA1方向的剖视图，形成基底，包括衬底100以及凸出于所述衬底100的鳍部110，所述基底包括用于形成输入/输出器件的外围区I、以及用于形成核心器件的核心区II。其中，输入/输出器件指芯片与外部接口交互时所使用的器件，核心器件指芯片内部所使用的器件。
所述衬底100用于为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，所述基底还包括隔离层111，位于所述鳍部110露出的衬底100上且覆盖鳍部110的部分侧壁。所述隔离层111用于对相邻器件之间起到电隔离作用。
本实施例中，所述隔离层111的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料。
参考图10至图11，图10是基于图8的立体图，图11是图10沿AA1方向的剖视图，形成横跨所述鳍部110的栅极结构120，所述栅极结构120覆盖所述鳍部110的部分顶部和部分侧壁。
所述栅极结构120包括栅氧化层112(如图11所示)以及位于栅氧化层112上的栅极层113(如图11所示)。
所述栅氧化层112的材料为氧化硅或氮氧化硅，所述栅极层113的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅氧化层112的材料为氧化硅，所述栅极层113的材料为多晶硅。在其他实施例中，所述栅极结构还可以为金属栅结构。
本实施例中，所述栅极结构120顶部还形成有缓冲层121(如图11所示)以及位于所述缓冲层121上的栅极掩膜层122(如图11所示)。
所述栅极掩膜层122用于作为形成所述栅极层113的刻蚀掩膜，栅极掩膜层122还能够在后续工艺制程中保护栅极层113顶部。本实施例中，所述栅极掩膜层122的材料为氮化硅。
所述缓冲层121位于所述栅极掩膜层122和栅极层113之间，能够起到应力缓冲的作用，从而提高所述栅极掩膜层122和栅极层113的粘附性。本实施例中，所述缓冲层121的材料为氧化硅。
结合参考图12，需要说明的是，形成所述栅极结构120之后，还包括：在所述栅极结构120的侧壁上形成第一侧墙124。具体地，所述第一侧墙124位于所述栅极层113、缓冲层121和栅极掩膜层122的侧壁上。
本实施例中，所述第一侧墙124作为偏移侧墙(Offset Spacer)，用于定义后续轻掺杂漏(Lightly Doped Drain，LDD)注入工艺的注入区域。所述第一侧墙124还用于在后续工艺制程中对栅极层113的侧壁起到保护作用。
本实施例中，所述第一侧墙124的材料为氮化硅。在其他实施例中，所述第一侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
参考图13，对所述外围区I栅极结构120所覆盖的部分鳍部110进行第一离子掺杂处理200，形成非晶化区130。
后续制程还包括：对所述非晶化区130远离栅极结构120两侧的鳍部110进行第二离子掺杂处理，且对所述外围区I进行退火处理以形成第一轻掺杂区。由于瞬时增强扩散效应，非晶化区130中的晶格缺陷会引起掺杂离子在退火处理的过程中发生增强扩散，从而有利于使所述第二离子掺杂处理200的掺杂离子向外围区I靠近栅极结构120一侧的鳍部110内进一步扩散，从而在外围区I栅极结构120所覆盖的鳍部110内形成缓变结，因此有利于改善输入/输出器件的GIDL问题和带间隧穿效应，提升了半导体结构的电学性能。
本实施例中，所述第一离子掺杂处理200的掺杂离子为中性离子。中性离子不会在半导体材料中引入载流子，而且能够在所述外围区I栅极结构120所覆盖的部分鳍部110内产生晶格缺陷。具体地，所述中性离子为硅离子、氮离子、碳离子或锗离子。本实施例中，所述第一离子掺杂处理200的掺杂离子为硅离子。本实施例中，所述鳍部110的材料也为硅，通过选用硅离子，有利于提高工艺兼容性。
具体地，形成所述非晶化区130的步骤包括：形成覆盖所述核心区II的保护层(图未示)，对所述外围区I栅极结构120所覆盖的部分鳍部110进行第一离子掺杂处理200，形成非晶化区130。通过所述保护层，从而避免将离子掺杂到核心区II内。
本实施例中，所述第一离子掺杂处理200的工艺为非晶化注入工艺。
需要说明的是，本实施例中，所述非晶化注入方向与所述衬底100表面法线的夹角不宜过小，也不宜过大。如果所述非晶化注入方向与所述衬底100表面法线的夹角过小，则所述非晶化区130的位置相对远离所述栅极结构120，后续第二离子掺杂处理中的掺杂离子在第一退火处理的过程中向靠近栅极结构120一侧的鳍部110内扩散的距离相应较小，容易降低在外围区I形成缓变结的效果，所述非晶化区130用于改善外围区I的GIDL问题和带间隧穿效应的效果不显著；如果所述非晶化注入方向与所述衬底100表面法线的夹角过大，则非晶化注入离子容易被相邻器件的栅极结构或者核心区II上的保护层所遮挡而产生遮蔽效应(shadowing effect)，使注入到鳍部110内的离子剂量难以达到预设要求甚至使离子难以注入到栅极结构120所覆盖的鳍部110内。为此，本实施例中，所述非晶化注入方向与所述衬底100表面法线的夹角15°至35°。
所述非晶化注入方向与所述鳍部110侧壁法线的夹角也不宜过小或过大。如果所述非晶化注入方向与所述鳍部110侧壁法线的夹角过小，难以将掺杂离子注入到栅极结构120所覆盖的鳍部110内；如果所述非晶化注入方向与所述鳍部110与所述鳍部110侧壁法线的夹角过大，容易使所述非晶化区130的位置过于靠近栅极结构120底部，不利于改善输入/输出器件的短沟道效应。为此，本实施例中，所述非晶化注入方向与所述鳍部110侧壁法线的夹角为40°至50°，例如：45°。
本实施例中，通过合理搭配所述非晶化注入方向与所述衬底100表面法线、以及与所述鳍部110侧壁法线的夹角，从而能够将离子注入到预设区域内。
还需要说明的是，所述非晶化注入工艺的注入能量不宜过小，也不宜过大。如果所述注入能量过小，则在所述非晶化区130中产生的晶格缺陷不足，难以增强后续第二掺杂处理中的掺杂离子在第一退火处理的过程中向靠近栅极结构120一侧的鳍部110内的扩散；如果所述注入能量过大，则容易引入难以修复的晶格缺陷，从而对半导体结构的电学性能产生不良影响。为此，本实施例中，所述非晶化注入的离子为硅离子，硅离子的注入能量为1.0KeV至20KeV。
在其他实施例中，所述非晶化注入的离子为氮离子、碳离子或锗离子，氮离子的注入能量为1.0KeV至15KeV，或者，碳离子的注入能量为1.0KeV至15KeV，或者，锗离子的注入能量为1.0KeV至15KeV。
同样地，为避免在所述非晶化区130中产生的晶格缺陷过少导致所述非晶化区130用于增强离子扩散的效果降低、以及避免产生难以修复的晶格缺陷，所述非晶化注入工艺的注入剂量不宜过小，也不宜过大。本实施例中，所述非晶化注入的离子为硅离子，硅离子的注入剂量为1.0e13原子每平方厘米至1.0e16原子每平方厘米。
在其他实施例中，所述非晶化注入的离子为氮离子、碳离子或锗离子，氮离子的注入剂量为5.0e13原子每平方厘米至1.5e16原子每平方厘米，或者，碳离子的注入剂量为5.0e13原子每平方厘米至1.5e16原子每平方厘米，或者，锗离子的注入剂量为5.0e13原子每平方厘米至1.5e16原子每平方厘米。
参考图14至图15，形成所述非晶化区130后，对非晶化区130远离栅极结构120一侧的鳍部110进行第二离子掺杂处理300，且对外围区I进行第一退火处理350以形成第一轻掺杂区140(如图14所示)。
本发明实施例在第二离子掺杂处理300之前，形成所述非晶化区130，从而增强所述第二离子掺杂处理300中的离子在所述第一退火处理350的过程中向栅极结构120底部鳍部110内的扩散，有利于在外围区I形成缓变结。
所述第一轻掺杂区140用于改善输入/输出器件的短沟道效应。
具体地，形成所述第一轻掺杂区140的步骤包括：
结合参考图14，对所述非晶化区130远离栅极结构120一侧的鳍部110进行第二离子掺杂处理300，形成初始第一轻掺杂区135，所述初始第一轻掺杂区135位于所述非晶化区130远离栅极结构120的一侧且覆盖部分所述非晶化区130。具体地，以所述第一侧墙124为掩膜，对所述外围区I栅极结构120两侧的鳍部110进行第二离子掺杂处理300。
所述初始第一轻掺杂区135位于所述非晶化区130远离所述栅极结构120的一侧，从而后续初始第一轻掺杂区135中的离子可以向靠近栅极结构120一侧的鳍部110内扩散，在外围区I形成缓变结。
本实施例中，所述核心区II上形成有保护层，因此在进行第二离子掺杂处理300的步骤中，能够避免将离子掺杂到核心区II的鳍部110内。
本实施例中，所述外围区I基底用于形成NMOS晶体管，因此所述第二离子掺杂处理300的掺杂离子为N型离子，例如：P离子、As离子或Sb离子。在其他实施例中，所述外围区I基底用于形成PMOS晶体管，所述第二离子掺杂处理的掺杂离子相应为P型离子，例如：B离子、Ga离子或In离子。
具体地，所述第二离子掺杂处理300的工艺为轻掺杂漏注入工艺。
需要说明的是，所述轻掺杂漏注入与衬底100表面法线的夹角不宜过小，也不宜过大。如果所述轻掺杂漏注入与衬底100表面法线的夹角过小，则容易仅从鳍部110顶部进行轻掺杂漏注入，不利于离子注入的均匀性；如果所述轻掺杂漏注入与所述衬底100表面法线的夹角过大，则从鳍部110侧壁注入的离子较多，也不利于离子注入的均匀性。为此，本实施例中，进行所述第二离子掺杂处理300的步骤中，所述轻掺杂漏注入与衬底100表面法线的夹角为15°至35°。
还需要说明的是，所述轻掺杂漏注入与鳍部110侧壁法线的夹角不宜过大。如果所述轻掺杂漏注入与鳍部110侧壁法线的夹角过大，容易将离子注入到栅极结构120覆盖的部分鳍部110内，从而对后续在栅极结构120覆盖的部分鳍部110内形成缓变结产生不良影响，而且，还容易降低所述第一轻掺杂区140用于改善短沟道效应的效果。为此，本实施例中，所述轻掺杂漏注入与鳍部110侧壁法线的夹角为0°至5°。
还需要说明的是，本实施例中，所述第二离子掺杂处理300的掺杂离子为N型离子，为将离子注入到预设区域内，N型离子的注入能量为10KeV至25KeV。在其他实施例中，当所述外围区基底用于形成PMOS晶体管时，所述第二离子掺杂处理的掺杂离子为P型离子，P型离子的注入能量为12KeV至25KeV。
此外，本实施例中，所述第二离子掺杂处理300的步骤中，N型离子的注入剂量为5.0e13原子每平方厘米至1.0e15原子每平方厘米，从而能够在减小对半导体结构影响的同时，也能够改善NMOS晶体管的短沟道效应。在其他实施例中，所述第二离子掺杂处理的掺杂离子为P型离子时，P型离子的注入5.0e13原子每平方厘米至1.0e15原子每平方厘米。
结合参考图15，形成初始第一轻掺杂区135之后，对所述外围区I进行第一退火处理350，形成第一轻掺杂区140。
由于瞬时增强扩散效应，杂质离子在晶格缺陷的情况下会在退火的过程中增强扩散，本实施例中所述初始第一轻掺杂区135位于所述非晶化区130远离栅极结构120的一侧，所述初始第一轻掺杂区135中的掺杂离子能够在第一退火处理350的过程中向靠近栅极结构120一侧的鳍部内110扩散，形成缓变结。
需要说明的是，本实施例中，为避免第一离子掺杂处理200和第二离子掺杂处理300对所述核心区II产生影响，所述核心区II上形成有保护层，所述保护层的材料通常为光刻胶。本实施例中，进行第二离子掺杂处理300之后，进行第一退火处理350之前，去除所述保护层，从而避免所述保护层在第一退火处理350的过程中对半导体结构产生不良影响。
本实施例中，所述第一退火处理350采用的工艺为瞬时增强退火工艺。
与所述未采用瞬时增强退火工艺的方案相比，瞬时增强退火工艺的温度较低，和用于激活杂质离子、晶格缺陷的作用相比，瞬时增强退火工艺用于增强离子扩散的效果更加显著，从而有利于进一步增强所述初始第一轻掺杂区135中掺杂离子向靠近栅极结构120一侧的鳍部110内的扩散，进一步在所述外围区I形成浓度梯度随位置改变较小的缓变结，进一步改善输入/输出器件的GIDL问题和带间隧穿效应。
因此，本实施例中，所述第一退火处理350的退火温度不宜过低，也不宜过高。如果所述第一退火处理350的退火温度过低，容易降低离子扩散的速度，从而降低工艺制造效率；如果所述第一退火处理350的退火温度过高，容易导致所述第一退火处理350主要用于修复晶格缺陷、激活杂质离子，而用于增强离子扩散的效果不够显著。为此，本实施例中，所述第一退火处理350的退火温度为700℃至800℃。
需要说明的是，本实施例中，所述第一退火处理350的退火时间不宜过短，也不宜过长。如果所述第一退火处理350的退火时间过短，容易导致所述初始第一轻掺杂区135中掺杂离子在所述第一退火处理350的过程中扩散的距离过小；如果所述第一退火处理350的退火时间过长，不利于半导体结构的稳定性，而且容易增加工艺成本。为此，本实施例中，所述第一退火处理350的退火时间为10分钟至60分钟。
还需要说明的是，本实施例中，所述第一退火处理350的压强为一个大气压。通过将所述第一退火处理的退火温度、退火时间以及压强设定在合理范围内，并相互配合，从而能够提高处理效率和稳定性，而且能够降低工艺成本、减少副作用。
此外，由于所述第一退火处理350还用于激活第一掺杂区140中的掺杂离子以及修复晶格缺陷。因此，对所述外围区I进行第一退火处理350之后，非晶化区130中的晶格缺陷被修复，非晶化区130不再存在。
在其他实施例中，所述第一退火处理还可以为尖峰退火工艺或激光退火工艺。尖峰退火工艺和激光退火工艺为半导体领域中常用的退火工艺，有利于提高工艺兼容性。
需要说明的是，结合参考图16至图17，形成所述第一轻掺杂区140之后，所述形成方法还包括：对所述核心区II栅极结构120两侧的鳍部110进行第三离子掺杂处理400，形成第二轻掺杂区150。
所述第二轻掺杂区150用于改善核心器件的短沟道效应。
具体地，进行第三离子掺杂处理400的步骤包括：在所述外围区I上形成保护层(图未示)，对所述核心区II栅极结构120两侧的鳍部110进行第三离子掺杂处理400。本实施例中，以所述第一侧墙124为掩膜，对所述核心区II栅极结构120两侧的鳍部100进行第三离子掺杂处理400。
本实施例中，所述第三离子掺杂处理400的工艺为轻掺杂漏注入工艺。
本实施例中，所述核心区II基底用于形成NMOS晶体管，所述第三离子掺杂处理400的掺杂离子为N型离子，例如：P离子、As离子或Sb离子。在其他实施例中，所述核心区基底用于形成PMOS晶体管时，所述第三离子掺杂处理的掺杂离子相应为P型离子，例如：B离子、Ga离子或In离子。
本实施例中，进行第三离子掺杂处理400之后，去除所述外围区I上的保护层，从而避免所述保护层在后续第二退火处理的过程中对半导体结构产生不良影响。
结合参考图17，形成所述第二轻掺杂区150的步骤包括：在第三离子掺杂处理400之后，对所述核心区II进行第二退火处理450。
所述第二退火处理450用于激活第二轻掺杂区150中的掺杂离子以及修复第三离子掺杂处理400过程中产生的晶格损伤。本实施例中，所述第二退火处理的工艺为尖峰退火工艺或激光退火工艺，有利于提高工艺兼容性。
需要说明的是，本实施例中，所述第二退火处理450的退火温度不宜过低，也不宜过高。如果退火温度过低，则激活掺杂离子以及修复晶格损伤的速率较慢，从而容易降低工艺制造效率，而且还容易导致第二轻掺杂区150中的离子向靠近栅极结构120一侧的鳍部110内扩散，不利于改善核心器件的短沟道效应；如果退火温度过高，容易对半导体结构造成不良影响。为此，本实施例中，所述第二退火处理450的温度900℃至1050℃。
还需要说明的是，所述第二退火处理450的退火时间不宜过长，否则容易对半导体结构产生不良影响，而且还容易导致工艺成本的增加。为此，本实施例中，所述第二退火处理的退火时间为0秒至2秒。
此外，本实施例中，所述第二退火处理450的压强为一个大气压，通过将所述第二退火处理450的退火温度、退火时间以及压强设定在合理范围内，并相互配合，从而能够提高处理效率和稳定性，并能够降低工艺成本、减少副作用。
参考图18至图19，形成所述第一轻掺杂区140之后，在所述栅极结构120两侧的鳍部110内形成源漏掺杂层160。
本实施例中，为提高核心器件的电学性能，所述源漏掺杂层160中的掺杂离子浓度较高，容易在栅极结构120所覆盖的鳍部110内产生突变结，而且，输入/输出器件的工作电压通常比核心器件的工作电压大的多，通过使所述初始第一轻掺杂区135的离子向靠近栅极结构120一侧的鳍部110内扩散，从而在外围区I栅极结构120所覆盖的鳍部形成缓变结，有利于在提高核心器件电学性能的同时，改善输入/输出器件的GIDL问题和带间隧穿效应。
具体地，在所述栅极结构120两侧的鳍部110内形成源漏掺杂层160的步骤包括：
参考图18，在所述栅极结构120两侧的鳍部110内形成凹槽500。
所述凹槽500用于为形成源漏掺杂层160提供空间位置。
需要说明的是，形成所述第一轻掺杂区140和第二轻掺杂区150后，形成所述源漏掺杂层160之前，所述形成方法还包括：在所述第一侧墙124的侧壁上形成第二侧墙125。
所述第二侧墙125用于在半导体结构的形成过程中保护所述栅极层113的侧壁，还用于定义源漏掺杂层160的形成区域。
本实施例中，所述第二侧墙125的材料为氮化硅。在其他实施例中，所述第二侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
因此，本实施例中，以所述第二侧墙125为掩膜，刻蚀所述栅极结构120两侧的鳍部110，形成所述凹槽500。
参考图19，采用原位自掺杂工艺，在所述凹槽500内形成源漏掺杂层160。
通过采用原位自掺杂工艺形成所述源漏掺杂层160，有利于减小源漏掺杂层160中的应力释放以及离子掺杂所产生的晶格损伤。
本实施例中，所述基底用于形成NMOS晶体管，所述源漏掺杂层160的材料包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，从而为NMOS晶体管的沟道区提供拉应力作用，有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子。本实施例中，所述N型离子的掺杂浓度为8.0e20原子每立方厘米至1.8e21原子每立方厘米，从而有利于提高核心器件的电学性能，如驱动电流等。
在其他实施例中，所述基底用于形成PMOS晶体管时，所述源漏掺杂层的材料包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，从而为PMOS晶体管的沟道区提供压应力作用，有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
相应的，本发明还提供一种半导体结构。参考图14，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底，包括衬底100以及凸出于所述衬底100的鳍部110，所述基底包括用于形成输入/输出器件的外围区I、以及用于形成核心器件的核心区II；栅极结构120，横跨所述鳍部110且覆盖所述鳍部110的部分顶部和部分侧壁；非晶化区130，位于所述外围区I栅极结构120所覆盖的部分鳍部110内；初始第一轻掺杂区135，位于所述非晶化区130远离栅极结构120一侧的鳍部110内。
后续制程通常还包括：对外围区I进行第一退火处理，由于瞬时增强扩散效应，非晶化区130中的晶格缺陷会引起掺杂离子在第一退火处理的过程中发生增强扩散，通过设定所述非晶化区130，有利于使所述初始第一轻掺杂区135中的掺杂离子在第一退火处理的过程中向所述初始第一轻掺杂区135靠近栅极结构120一侧的鳍部110内进一步扩散，从而在所述外围区I栅极结构120所覆盖的鳍部110内形成缓变结，因此有利于改善所述输入/输出器件的GIDL问题和带间隧穿效应，提升半导体结构的电学性能。
所述衬底100用于为半导体结构的形成提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，所述半导体结构还包括隔离层111，位于所述鳍部110露出的衬底100上且覆盖所述鳍部110的部分侧壁。所述隔离层111用于对相邻器件之间起到电隔离作用。
本实施例中，所述隔离层111的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料。
所述栅极结构120包括栅氧化层112以及位于所述栅氧化层112上的栅极层113。
所述栅氧化层112的材料为氧化硅或氮氧化硅，所述栅极层113的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅氧化层112的材料为氧化硅，所述栅极层113的材料为多晶硅。在其他实施例中，所述栅极结构还可以为金属栅结构。
本实施例中，所述半导体结构还包括：缓冲层121，位于所述栅极结构114顶部；栅极掩膜层122，位于所述缓冲层121上。
所述栅极掩膜层122用于作为形成所述栅极层113的刻蚀掩膜，还能够在半导体结构的形成过程中保护所述栅极层113顶部。本实施例中，所述栅极掩膜层122的材料为氮化硅。
所述缓冲层121位于所述栅极掩膜层122和栅极层113之间，能够起到应力缓冲的作用，从而提高所述栅极掩膜层122和所述栅极层113的粘附性。本实施例中，所述缓冲层121的材料为氧化硅。
还需要说明的是，所述半导体结构还包括：第一侧墙124，位于所述栅极结构120的侧壁上。具体地，所述第一侧墙124位于所述栅极层113、缓冲层121和栅极掩膜层122的侧壁上。
本实施例中，所述第一侧墙124作为偏移侧墙，用于定义初始第一轻掺杂区135的形成区域，还用于在半导体结构的形成过程中对栅极层113侧壁起到保护作用。
本实施例中，所述第一侧墙124的材料为氮化硅。在其他实施例中，所述第一侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
所述非晶化区130中具有晶格缺陷，由于瞬时增强效应，晶格缺陷会引起掺杂离子在退火处理的过程中发生增强扩散，因此能够使所述初始第一轻掺杂区135中的掺杂离子在后续第一退火处理的过程中进一步向初始第一轻掺杂区135靠近栅极结构120一侧的鳍部110内扩散，有利于在外围区I形成缓变结。
本实施例中，所述非晶化区130中的掺杂离子为中性离子。中性离子不会在半导体材料中引入载流子，而且能够在所述外围区I栅极结构120所覆盖的部分鳍部110内产生晶格缺陷。具体地，所述中性离子为硅离子、氮离子、碳离子或锗离子。本实施例中，所述非晶化区130中的掺杂离子为硅离子，所述鳍部110的材料也为硅，有利于提高工艺兼容性。
本实施例中，所述非晶化区130中离子的掺杂浓度不宜过小，也不宜过大。如果所述的掺杂浓度过小，则容易导致在所述非晶化区130内引入的晶格缺陷不足，从而降低了所述非晶化区130用于增强初始第一轻掺杂区135中离子扩散的效果；如果所述非晶化区130中离子的掺杂浓度过大，则容易引入难以修复的晶格缺陷，从而对半导体结构的电学性能产生不良影响。为此，本实施例中，所述非晶化区130中的掺杂离子为硅离子，硅离子的掺杂浓度为1.0e18原子每立方厘米至5.0e20原子每立方厘米。
在其他实施例中，所述非晶化区中的掺杂离子为氮离子、碳离子或锗离子，氮离子的掺杂浓度为1.0e18原子每立方厘米至8.0e20原子每立方厘米，或者，碳离子的掺杂浓度为1.0e18原子每立方厘米至8.0e20原子每立方厘米，或者，锗离子的掺杂浓度为1.0e18原子每立方厘米至8.0e20原子每立方厘米。
所述初始第一轻掺杂区135用于后续形成第一轻掺杂区，从而改善输入/输出器件的短沟道效应。
所述初始第一轻掺杂区135位于所述非晶化区130远离栅极结构120的一侧且覆盖部分所述非晶化区130，因此后续对所述外围区I进行退火处理的过程中，所述初始第一轻掺杂区135中的掺杂离子能够向初始第一轻掺杂区135靠近栅极结构120一侧的鳍部110内进一步扩散，形成缓变结。
本实施例中，所述外围区I基底用于形成NMOS晶体管，所述初始第一轻掺杂区135中的掺杂离子为N型离子，例如：P离子、As离子或Sb离子。本实施例中，所述N型离子的掺杂浓度为1.0e18原子每立方厘米至5.0e19原子每立方厘米，从而能够在减小对半导体结构影响的同时，能够改善NMOS晶体管短沟道效应。
在其他实施例中，所述外围区I基底用于形成PMOS晶体管时，所述初始第一轻掺杂区中的掺杂离子相应为P型离子，例如：B离子、Ga离子或In离子，所述P型离子的掺杂浓度为1.0e18原子每立方厘米至5.0e19原子每立方厘米，从而有利于改善PMOS晶体管的短沟道效应。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，包括衬底以及凸出于所述衬底的鳍部，所述基底包括用于形成输入/输出器件的外围区、以及用于形成核心器件的核心区；
形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；
对所述外围区栅极结构所覆盖的部分鳍部进行第一离子掺杂处理，形成非晶化区；
形成所述非晶化区后，对所述非晶化区远离栅极结构一侧的鳍部进行第二离子掺杂处理，且对外围区进行第一退火处理以形成第一轻掺杂区；
形成所述第一轻掺杂区后，在所述栅极结构两侧的鳍部内形成源漏掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一离子掺杂处理的掺杂离子为中性离子。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一离子掺杂处理的掺杂离子为硅离子、氮离子、碳离子或锗离子。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述外围区栅极结构侧壁底部的部分鳍部进行第一离子掺杂处理的步骤中，所述第一离子掺杂处理的工艺为非晶化注入工艺。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，在所述第一离子掺杂处理的步骤中，非晶化注入方向与衬底表面法线的夹角为15°至35°，非晶化注入方向与鳍部侧壁法线的夹角为40°至50°。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一离子掺杂处理的参数包括：注入离子为硅离子，注入能量为1.0KeV至20KeV，注入剂量为1.0e13原子每平方厘米至1.0e16原子每平方厘米；
或者，注入离子为氮离子，注入能量为1.0KeV至15KeV，注入剂量为5.0e13原子每平方厘米至1.5e16原子每平方厘米；
或者，注入离子为碳离子，注入能量为1.0KeV至15KeV，注入剂量为5.0e13原子每平方厘米至1.5e16原子每平方厘米；
或者，注入离子为锗离子，注入能量为1.0KeV至15KeV，注入剂量为5.0e13原子每平方厘米至1.5e16原子每平方厘米。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二离子掺杂处理的工艺为轻掺杂漏注入工艺，所述第二离子掺杂处理的参数包括：注入离子为N型离子，注入能量为10KeV至25KeV，注入剂量为5.0e13原子每平方厘米至1.0e15原子每平方厘米，所述轻掺杂漏注入工艺与衬底表面法线的夹角为15°至35°，所述轻掺杂漏注入工艺与鳍部侧壁法线的夹角为0°至5°；
或者，
注入离子为P型离子，注入能量为12KeV至25KeV，注入剂量为5.0e13原子每平方厘米至1.0e15原子每平方厘米，所述轻掺杂漏注入工艺与衬底表面法线的夹角为15°至35°，所述轻掺杂漏注入工艺与鳍部侧壁法线的夹角为0°至5°。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述外围区进行第一退火处理的步骤中，所述第一退火处理采用的工艺为瞬时增强扩散退火工艺。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一退火处理的退火温度为700℃至800℃。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一退火处理的退火时间为10分钟至60分钟，压强为一个大气压。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一轻掺杂区之后，在所述栅极结构两侧的鳍部内形成源漏掺杂层之前，还包括：对所述核心区栅极结构两侧的鳍部进行第三离子掺杂处理，形成第二轻掺杂区。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，形成第二轻掺杂区的步骤包括：在进行第三离子掺杂处理之后，进行第二退火处理。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第二退火处理的工艺为尖峰退火工艺或激光退火工艺。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第二退火处理的参数包括：退火温度为900℃至1050℃，退火时间为0秒至2秒，压强为一个大气压。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述栅极结构两侧的鳍部内形成源漏掺杂层的步骤包括：在所述栅极结构两侧的鳍部内形成凹槽；
采用原位自掺杂工艺，在所述凹槽内形成所述源漏掺杂层。
16.一种半导体结构，其特征在于，包括：
基底，包括衬底以及凸出于所述衬底的鳍部，所述基底包括用于形成输入输出器件的外围区、以及用于形成核心器件的核心区；
栅极结构，横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；
非晶化区，位于所述外围区栅极结构所覆盖的部分鳍部内；
初始第一轻掺杂区，位于所述非晶化区远离栅极结构的一侧的鳍部内。
17.如权利要求16所述的半导体结构，其特征在于，所述非晶化区中具有掺杂离子且所述掺杂离子为中性离子。
18.如权利要求16所述的半导体结构，其特征在于，所述非晶化区中的掺杂离子为硅离子、氮离子、碳离子或锗离子。
19.如权利要求16所述的半导体结构，其特征在于，所述非晶化区中的掺杂离子为硅离子，硅离子的掺杂浓度为1.0e18原子每立方厘米至5.0e20原子每立方厘米；
或者，所述非晶化区中的掺杂离子为氮离子，氮离子的掺杂浓度为1.0e18原子每立方厘米至8.0e20原子每立方厘米；
或者，所述非晶化区中的掺杂离子为碳离子，碳离子的掺杂浓度为1.0e18原子每立方厘米至8.0e20原子每立方厘米；
或者，所述非晶化区中的掺杂离子为锗离子，锗离子的掺杂浓度为1.0e18原子每立方厘米至8.0e20原子每立方厘米。
20.如权利要求16所述的半导体结构，其特征在于，所述初始第一轻掺杂区中的掺杂离子为N型离子，所述N型离子的掺杂浓度为1.0e18原子每立方厘米至5.0e19原子每立方厘米；
或者，
所述初始第一轻掺杂区中的掺杂离子为P型离子，所述P型离子的掺杂浓度为1.0e18原子每立方厘米至5.0e19原子每立方厘米。
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