JP2006019727A - 勾配付き組み込みシリコン−ゲルマニウムのソース−ドレイン及び／又は延長部をもつ、歪みｐ型ｍｏｓｆｅｔの構造及びこれを製造する方法 - Google Patents

勾配付き組み込みシリコン−ゲルマニウムのソース−ドレイン及び／又は延長部をもつ、歪みｐ型ｍｏｓｆｅｔの構造及びこれを製造する方法 Download PDF

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Abstract

【課題】歪みシリコンをもつＰ型ＭＯＳＦＥＴの構造及びこれを製造する方法を提供する。
【解決手段】Ｐ型ＭＯＳＦＥＴは、ゲート１１０を絶縁体で封止し、ゲルマニウム含有層を側壁１０５の外側に成層させ、次いで、アニーリング又は酸化により、ゲルマニウムを絶縁体上シリコン層又はバルクシリコンの中に拡散させて、勾配付き組み込みシリコン−ゲルマニウムのソース−ドレイン４０及び／又は延長部（ｇｅＳｉＧｅ−ＳＤＥ）を形成する。ＳＯＩデバイスにおいては、ｇｅＳｉＧｅ−ＳＤＥは、水平方向の（ゲート誘電面に対して平行な）圧縮応力と、垂直方向の（該ゲート誘電面に対して直角の）引張り応力とをＰＭＯＳＦＥＴのチャネルに生成し、これによって、ＰＭＯＳＦＥＴ性能を向上させる構造を形成する。
【選択図】図１

Description

本発明は、一般に、半導体の製造及び集積回路の成型加工の分野に関する。より詳細には、本発明は、高性能のための歪みシリコンをもつ相補型金属酸化物半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥＴ）、及びこれを製造するための方法に関する。
スケーリングの継続によって、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の性能を改善することがますます困難になってきているため、スケーリングなしでＭＯＳＦＥＴの性能を向上させる方法が重要になっている。歪みシリコン（Ｓｉ）は、電子及び正孔の両方に対して移動度の向上を示す。したがって、現代の相補型ＣＭＯＳ技術においては、歪み材料をＦＥＴチャネルに使用することに多大の関心及び作業が向けられている。
１つの手法においては、シリコン−ゲルマニウム合金（ＳｉＧｅ）を用いて、表面チャネル歪みＳｉ／緩和ＳｉＧｅのｎ型ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ又はＮＦＥＴ）を形成する。その手法においては、非常に薄いエピタキシャルＳｉ層に二軸方向の引張り歪みが誘起される。引張り歪みは、電子の有効質量を減少させて、電子の移動度の向上をもたらす。
ｐ型ＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ又はＰＦＥＴ）においては、ゲルマニウム（Ｇｅ）濃度は、正孔移動度を有効に増加させるために、約３０％より多くなければならない。
この手法は、以下の欠点を有する。
１）歪みシリコンは緩和ＳｉＧｅ上で成長されるものであり、したがって、デバイスの漏れを制御するのが困難である。
２）性能を向上させるために、ゲルマニウム濃度を３０％以上にするという要求は、さらに、欠陥の密度を増加させる。
３）ＳｉＧｅにおけるヒ素及びリンのようなドーパントの高い拡散率は、浅いｐ−ｎ接合を形成するのを困難にする。サブミクロン又はディープ・サブミクロンのＭＯＳＦＥＴにおいては、デバイスをスケーリングするのに浅い接合が要求される。
したがって、この技術においては、従来技術における低収率特性がなく、歪みシリコンの利点を有する回路を製造する方法についての必要性がある。
本発明は、ＰＭＯＳＦＥＴのチャネル上に圧縮応力を有するＰＭＯＳＦＥＴを形成し、したがって正孔移動度を改善する方法に関する。
本発明の特徴は、ソース及びドレインになる領域のシリコン格子の中にゲルマニウムを導入することにより、集積回路の選択された領域に圧縮応力を導入することである。
本発明の特徴は、ＳｉＧｅエピタキシャル層により与えられる歪み生成のために、勾配付きゲルマニウムがドーピングされたソース／ドレイン及び／又は延長部をもつＰＭＯＳＦＥＴを使用することである。ゲルマニウムの勾配形状は、ＳｉＧｅとＳｉとの間にシャープな界面（転位が発生する）をもたないため、容易に転位が生じることはない。このことにより、転位が原因となるデバイスの漏れを減少させることができる。ゲルマニウムの勾配形状は、さらに、デバイスの性能を向上させるために、応力を最適化する方法を提供する。
本発明の別の特徴は、ゲルマニウムによる垂直方向の完全な又は部分的な浸透によって、ＳＯＩ層の中にＳｉＧｅ領域を形成することである。
本発明の別の特徴は、アニールによる拡散及び／又は酸化プロセスによる拡散の間の選択である。
図１は、埋め込み絶縁体層２０及びシリコン又は半導体のデバイス層（又はＳＯＩ層）３０を有するシリコンウェハー１０の一部に形成された簡略化された電界効果トランジスタ１００の断面を示す。トランジスタゲート１１０及び側壁１０５が、本体３０の横方向範囲を定めるゲート酸化物１０３の上に配置される。ソース及びドレイン４０は、前のステップでゲルマニウムによりドーピングされたＳＯＩ層３０の部分から形成される。ゲルマニウムは、絶縁体層３０の方向に下方に、及びゲート下のチャネルの中心に向かって内方に拡散されている。このことは、水平方向の（ＳＯＩ表面に対して平行な）圧縮応力をＳＯＩに課し、垂直方向の（該ＳＯＩ表面に対して直角の）引張り応力をデバイスの中心に課すものとなる。これらの部品は、例示的には、ｐ型電界効果トランジスタ（ＰＭＯＳＦＥＴ）のためのチャネルを形成するｎ型本体を有する電界効果トランジスタを完成させる。
ＰＦＥＴが例示のために示される。典型的には、現在の技術においては、回路は、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの両方を含むＣＭＯＳ技術を用いる。
ウェハーは、例示的には、ＳＩＭＯＸ（酸素を打ち込むことによる分離）プロセスにより生成される商業的に入手可能なウェハーである。ウェハーを生成する他の方法もまた用いることができる。
図１に戻ると、ゲートの両側にあるソース及びドレイン４０は、上部において最大値を有し、ＢＯＸ（埋め込み酸化物）層２０の方向にその大きさが減少する、ゲルマニウムの濃度勾配を有する。このことは、ゲルマニウムが、ＳｉＧｅ又はゲルマニウムの上層からシリコンＳＯＩ層の中に拡散することにより生じる。ゲルマニウムの注入は、可能な代替的手法ではあるが、必要なドーズ量を送給するには時間がかかりすぎるために、ほとんどの適用例に対しては不十分である。さらに、ゲルマニウムの典型的なドーズ量の注入は、除去するのが困難になる広範囲にわたる結晶の損傷の原因になる。
ＳｉＧｅ層の形成のためにエピタキシャルステップを用いる利点は、エピタキシャル層が選択的なものであり、ＳｉＧｅを露出したシリコン上にだけ形成できることである。このことは、他の場合において、デバイス上のあらゆる場所（例えば、ゲート、スペーサ、及びＳＤ）にわたりＳｉＧｅ又はＧｅを形成させるのに要求されることになる清掃の量を減少させる。
拡散プロセスは、ゲルマニウム濃度を相当な程度まで均一に拡げるのに十分なだけ行ってもよいし、又は、ＳＯＩ層の上部から底部まで顕著な濃度勾配が生じるように、時間を制限して行ってもよい。
シリコン格子にゲルマニウムが存在すると、ソース及びドレインにおいて図面上で左から右に延びる圧縮応力を生じる。この応力は、次いで、水平方向の（ＳＯＩ表面に対して平行な）圧縮応力をＳＯＩに生成し、垂直方向の（該ＳＯＩ表面に対して直角の）引張り応力をデバイス１００のチャネルに生成する。
ＳＯＩにおける水平方向の圧縮応力及びデバイスのチャネルにおける垂直方向の引張り応力の両方が、正孔移動度を大きくして、ＰＭＯＳＦＥＴの性能を向上させる。
ゲルマニウム濃度は、上部から底部に向けて勾配付けされるように、すなわち、ゲルマニウムが層３０全体にわたり一様に拡がらないように、特に、デバイスのチャネル領域の中に拡がらないように、拡散時間が制限されることが好ましい。この濃度は、上部において最大値を有し、ＳＯＩ層の厚さより少ないドーパント深さまで減少する。この勾配は、シャープな形状がもたらすものより少ない結晶構造転位をもたらす。
ここで図４を参照すると、基板１０がＢＯＸ２０を支持し、その上にＳＯＩ層３０が配置された、本発明を実施するための出発材料が示されている。
現代の技術においては、層３０の厚さは５ないし１００ｎｍの範囲である。このような薄層は、通常の方法により処理するのは困難であり、薄いＳＯＩ層が問題にならないことが本発明の有利な側面である。
ＰＭＯＳＦＥＴにおいては、通常は、ホウ素を用いてＳＤ領域をドーピングし、ヒ素を用いてチャネル領域をドーピングする。ホウ素の拡散は、ＳｉにおけるよりＳｉＧｅにおける方が遅い。ヒ素の拡散は、ＳｉＧｅにおけるよりＳｉにおける方が遅い。結果としてもたらされる構造は、浅いＳＤ及び延長部のｐ−ｎ接合、及びＰＭＯＳＦＥＴのシャープなハロ（円形）形状を形成するものとなる。
図４においては、０．５ないし２ｎｍの厚さのゲート酸化物層１０３が層３０の表面上に成長されている。窒化物、オキシナイトライド又は高Ｋ材料のような代替的なゲート絶縁体層もまた用いることができる。
多結晶シリコン（ポリ）１１０のゲート層が酸化物層３０上に成層され、その上部には、窒化物のハードマスク層１０７がある。
図５は、フォトレジスト層１０８を形成し、露光させて硬化させ、次いで、形成されるＦＥＴにおいて使用されるゲートスタックをエッチングした結果を示す。例示的には、反応性イオンエッチング（ＲＩＥ）がその指向性のために用いられる。通常のエッチング材料は、要求に応じて、種々の材料を綺麗にエッチングし、ＳＯＩ層３０の上面において停止するように用いられる。
図６は、例示的には約１０ｎｍの厚さの窒化物の薄いコンフォーマル層を形成し、次いで、後続の処理においてゲートスタックの側面を保護し、さらに、ゲート酸化物１０３の下にあるトランジスタ本体と後に続くゲルマニウムの拡散との間の変位距離を定める封止層１１７を残すように、窒化物の水平方向部分をエッチングした結果を示す。ゲート１１０の上部における層１１７の部分は、水平方向の窒化物表面をエッチングするステップの後の層１０７の残りである。
さらに選択的なエピタキシャル成長プロセスを行って、露出したシリコン表面上にエピタキシャル材料１３０を成長させている。
エピタキシャル層１３０は、約２０％より多いことが好ましいゲルマニウム濃度と、ＳＯＩ層３０の中に十分なゲルマニウムが拡散することができるような厚さとを有する。例示的には、エピタキシャル層１３０の厚さは、約１５ないし３０ｎｍである。
図７は、１０００℃で１０分間だけ行われるアニールステップの結果を示し、これにより、ＳＯＩ層３０の上部における最大ゲルマニウム濃度値から底部における低い値まで減少するようになる、ドーパント層１３０から該ＳＯＩ層３０の中への望ましいゲルマニウムの拡散がもたらされる。アニールの温度及び時間は、望ましいゲルマニウム濃度勾配を生成するように選択され、この場合においては、層３０の底面まで全体にわたって顕著なゲルマニウム濃度を有するＳＤ４０’を形成する。
ゲルマニウムをシリコンＳＯＩ層の結晶構造に加えることは、図１のソース及びドレイン４０の材料に圧縮歪みを課すことになる。その圧縮歪みは、次いで、水平方向の圧縮応力をＳＯＩに作用させ、垂直方向の引張り応力をデバイス１００のチャネルに作用させる。
ハロ注入、延長部注入、スペーサ形成、Ｓ／Ｄ注入及びメタライゼーションを行うことといった、当業者に周知のプロセスにおける後のステップは、特許請求の範囲の目的のために、「トランジスタを完成させる」と呼ばれる。この手法は、高性能ＭＯＳＦＥＴを製造するために使い捨てスペーサ法と組み合わせることができる。すなわち、窒化物スペーサの除去、必要に応じたポリゲートの再酸化、ハロ及び延長部のイオン注入、スペーサ形成、これに続くＳＤイオン注入及びＳＤアニールである。
要約すると、このプロセスは、
シリコンＳＯＩウェハーで開始し、
ゲート酸化物（又はこれと等価のもの）を成長させ、
ポリゲート層を成層し（又は金属ゲートデバイスの金属を成層し）、
窒化物マスク層を成層し、
フォトレジスト、ＲＩＥ窒化物、ポリ−Ｓｉ（金属ゲートのためのＲＩＥ金属）及び酸化物を成層してパターン加工し、
薄い窒化物スペーサ（〜１０ないし３０ｎｍ）を形成し、
露出したシリコン上に、選択的にエピタキシャルＳｉＧｅ（又はゲルマニウム）を形成し、
高温でアニールし、ゲルマニウムをＳｉデバイス層の中に拡散し、ゲルマニウム濃度を垂直方向及び水平方向に勾配付けするが、好ましくは、ゲルマニウムの濃度勾配形状がチャネル領域に入らないようにし、
ハロ注入、延長部注入、スペーサ形成、Ｓ／Ｄ注入、ＲＴＡ、メタライゼーションを含んで、トランジスタを完成させる。
図８は、本発明の第２の形態におけるステップを示すもので、ここでは、図６までの及びこれを含むステップは同じである。この代替的な方法の結果としてもたらされる構造は、図１におけるものと同じである。図８は、ＳｉＧｅ層１３０の上面における酸化物層１３５の成長を示す。この例においては、酸化物はＳｉＧｅ全体を使って、これを酸化物１３５にした。ＳｉＧｅにおける酸化の雪かき効果のために、ＳｉＧｅにおけるＧｅ原子はＳＯＩ層の中に駆動される。この酸化手法は、アニーリングだけによるものより、ＧｅをＳｉの中に駆動することに関しては効率的である。しかし、酸化法は、デバイスの漏れの原因になる欠陥を生成することがある。さらに、ＳｉＧｅの角において酸化プロセスを制御するのは容易なことではない。
熱酸化の過程においては、要求される熱が、この場合においてはＢＯＸ層２０までずっと下方に延びるＳＯＩ層３０の中にゲルマニウムを駆動して、勾配付きＳｉＧｅのＳＤ４０’を形成する。
図９は、湿式エッチングにより酸化物１３５を剥離して、後続の処理のためにクリーンな表面を残した結果を示す。
図９の構造は、さらに、図７に関連して上述された同じ通常の完成ステップにより完成させることができる。
図２は、ソース及びドレイン４０がＳＯＩ層を通り途中まで延びて、ＳＯＩ層３０を下方シリコン３５として残す、本発明の代替的な形態を示す。ゲート構造は、図１及び図２で同じである。
図２の構造は、ゲルマニウムがＳＯＩ層３０の上部に集中させられるため、応力もまた、そこに集中させられるという利点を有する。表面チャネルトランジスタにおいては、ＳＯＩ層の下部における歪みの存在は、何ら実質的な利益をもたらすものではないが、浅い深さへの拡散は、より短時間で済む。
ＢＯＸに到達することなく、制御可能にＳＤ領域を下方にエッチングするのは非常に困難であるため、図１に示される構造は、特に、超薄型ＳＯＩデバイスにとって重要である。しかし、ＳＤ領域においてＳｉＧｅをエピタキシャル成長させるためには、該ＳＤ領域にＳｉを残しておくことが要求される（組み込みＳｉＧｅのＳＤの通常の方法により）。歪みＳｉＧｅが所定のＧｅの割合に対する臨界厚さを超えるときには、望ましくない不適合転位がもたらされることがある。このことは、厚さの大きな歪みＳｉＧｅにおいて高いＧｅ割合を使用するのを制限する。図１と図２との間で構造を変化させて、チャネルにおける応力を最適化することができる。例えば、薄い勾配付きＳｉＧｅのＳＤにおける高Ｇｅ割合、又は、厚い勾配付きＳｉＧｅのＳＤにおける低Ｇｅ割合である。
上述の２つの方法のいずれをもこの構造を生成するのに用いることができ、ＳＯＩ層の中へのゲルマニウムの拡散は、層全体がゲルマニウムで充填される前に停止するように制御される。
図２に示される構造を形成する際には、ゲルマニウムの垂直方向の拡散範囲を制限するために、熱に対する露出を制限する必要がある。
図３は、ウェハーがバルクシリコンウェハーであり、ソース及びドレイン４０がバルクシリコンの中に途中まで延びて、下方にシリコン１０の一部が残された本発明の別の代替的な形態を示す。図３の構造を形成する別の方法は、ＳＤ領域におけるＳｉを下方にエッチングし、この後に、選択的なｅｐｉＳｉＧｅが続くものである（従来技術により提案されるような）。
次いで、アニールにより、ＳＤ領域において勾配付きＳｉＧｅが形成される。この方法は、ｅｐｉ界面がチャネルから離れていることにより、チャネルにおいてより強い応力が生成されるという利点を有する。したがって、このことは、ｅｐｉ界面における欠陥が原因である漏れを減少させることができる。
バルク対ＳＯＩウェハーの利点及び欠点は当業者にはよく知られており、ここで繰り返す必要はない。集積回路の設計者は、バルク又はＳＯＩウェハーを選択するために、妥協しなければならない。
本発明のこの態様は、さらに、アニーリング又は拡散のための酸化法を利用することができる。
本発明は、単一の好ましい実施形態を用いて述べられたが、当業者であれば、本発明は、特許請求の範囲の精神及び範囲内にある種々の態様により実施できることを認識するであろう。
勾配付きＳｉＧｅのソース／ドレイン（ＳＤ）が埋め込み絶縁体に到達するＳＯＩのＰＭＯＳＦＥＴ構造として、本発明の１つの形態により形成された構造を示す。 勾配付きＳｉＧｅのＳＤが埋め込み絶縁体に到達しないＳＯＩのＰＭＯＳＦＥＴ構造として、本発明の第２の形態により形成された構造を示す。 勾配付きＳｉＧｅのＳＤをもつバルクＰＭＯＳＦＥＴ構造として、本発明の第３の形態により形成された構造を示す。 図１の構造の形成における初期ステップを示す。 ゲートスタックのパターン加工を示す。 エピタキシャルドーパント層の形成を示す。 ゲルマニウムをシリコンＳＯＩ層の中に拡散した後の構造を示す。 図７の構造の代替物である構造を示す。 図８のステップに続くステップを示す。
符号の説明
１０：シリコンウェハー
２０：埋め込み絶縁体
３０：ＳＯＩ
４０：ソース及びドレイン
１００：電界効果トランジスタ
１０３：ゲート酸化物
１０５：側壁
１０７：ハードマスク
１０８：フォトレジスト
１１０：ゲート
１３０：エピタキシャル材料

Claims (25)

  1. ＰＭＯＳＦＥＴを形成する方法であって、
    埋め込み絶縁体層と前記埋め込み絶縁体層の上のＳＯＩ層とを有するＳＯＩウェハーを準備し、
    ゲート絶縁体層を前記ＳＯＩ層の上方に形成し、
    下側にチャネルを有するトランジスタゲートを前記ＳＯＩ層の上に形成し、
    絶縁体側壁を前記ゲートの第１の側面及び第２の側面に形成し、
    ドーパントを含有するドーピング層を、前記ＳＯＩ層上で前記絶縁体側壁に隣接してエピタキシャル形成し、
    前記ドーパントを前記ドーピング層から前記ＳＯＩ層の中に拡散させ、これによって、ＳＯＩ表面に対して平行な水平方向の圧縮応力と、前記ＳＯＩ表面に対して直角の垂直方向の引張り応力とを前記チャネルに生成し、
    前記ＰＭＯＳＦＥＴを完成させる、
    ステップを含む方法。
  2. 前記拡散ステップが、高温アニールにより行われる請求項１に記載の方法。
  3. 前記ドーパントが前記ＳＯＩ層の底面に到達するまで前記拡散ステップが継続される請求項１に記載の方法。
  4. 前記ドーパントが前記ＳＯＩ層の底面に到達する前に前記拡散ステップが停止される請求項１に記載の方法。
  5. 前記ドーピング層がＳｉＧｅである請求項１に記載の方法。
  6. 前記ドーパント層が、原子番号２０％より大きいゲルマニウム濃度をもつＳｉＧｅである請求項３に記載の方法。
  7. 熱酸化物の層を前記ドーピング層上に成長させ、これによって、該ドーピング層内の前記ドーパントを前記ＳＯＩ層の中に拡散させるステップをさらに含む請求項１に記載の方法。
  8. 前記ドーパントを拡散させる前記ステップの後に、前記熱酸化物を除去するステップをさらに含む請求項７に記載の方法。
  9. 前記ドーパントが前記ＳＯＩ層の底面に到達するまで前記拡散ステップが継続される請求項７に記載の方法。
  10. 前記ドーパントが前記ＳＯＩ層の底面に到達する前に前記拡散ステップが停止される請求項７に記載の方法。
  11. 前記ドーピング層がＳｉＧｅである請求項７に記載の方法。
  12. 前記ドーピング層が、２０％より大きいゲルマニウム濃度をもつＳｉＧｅである請求項１１に記載の方法。
  13. ＰＭＯＳＦＥＴを形成する方法であって、
    バルクシリコンウェハーを準備し、
    ゲート絶縁体層を前記バルクシリコンの上方に形成し、
    下側にチャネルを有するトランジスタゲートを前記バルクシリコンの上に形成し、
    絶縁体側壁を前記ゲートの第１の側面及び第２の側面に形成し、
    ゲルマニウム又は不純物を含有するドーピング層を、前記バルクシリコン上で前記絶縁体側壁に隣接してエピタキシャル形成し、
    ゲルマニウムを前記ゲルマニウムがドーピングされた層から前記バルクシリコンの中に拡散させ、これによって、（ＳＯＩ表面に対して平行な）水平方向の圧縮応力と、（ＳＯＩ表面に対して直角の）垂直方向の引張り応力とを前記チャネルに生成し、
    前記ＰＭＯＳＦＥＴを完成させる、
    ステップを含む方法。
  14. 前記拡散ステップが、高温アニールにより行われる請求項１３に記載の方法。
  15. 前記ドーピング層がＳｉＧｅである請求項１３に記載の方法。
  16. 前記ドーパント層が、２０％より大きいゲルマニウム濃度をもつＳｉＧｅである請求項１３に記載の方法。
  17. 熱酸化物の層を前記ドーパント層上に成長させ、これによって、前記ドーパントを前記バルクシリコンの中に拡散させるステップをさらに含む請求項１３に記載の方法。
  18. 前記ドーパントを拡散させる前記ステップの後に、前記熱酸化物を除去するステップをさらに含む請求項１７に記載の方法。
  19. 前記ドーパント層がＳｉＧｅである請求項１７に記載の方法。
  20. 前記ドーパント層が、２０％より大きいゲルマニウム濃度をもつＳｉＧｅである請求項１９に記載の方法。
  21. 埋め込み絶縁体層と前記埋め込み絶縁体層の上のＳＯＩ層とを有するＳＯＩウェハーに形成された少なくとも１つのＰＭＯＳＦＥＴを含む集積回路であって、
    前記少なくとも１つのＰＭＯＳＦＥＴが、前記ＳＯＩ層の上方のゲート絶縁体と、該ＳＯＩ層の上にあって下側にチャネルを有するトランジスタゲートとを有し、前記チャネルは、該チャネルにおいてＳＯＩ表面に対して平行な水平方向の圧縮応力と、前記ＳＯＩ表面に対して直角の垂直方向の引張り応力とを有し、
    前記ＳＯＩ層が、前記水平方向の前記圧縮応力を生成するドーパントの濃度勾配を有し、前記ドーパントの前記濃度が、該ＳＯＩ層の上面において最大値を有することを特徴とする集積回路。
  22. 前記ドーパントの濃度勾配が、前記ＳＯＩ層の厚さより少ないドーパント深さまで延びる請求項２１に記載の集積回路。
  23. 前記ＳＯＩ層がシリコンであり、前記ドーパントがゲルマニウムである請求項２２に記載の集積回路。
  24. 前記濃度勾配が高温アニールにより形成された請求項２２に記載の集積回路。
  25. 前記濃度勾配が、前記ＳＯＩ層の上に配設された成層ドーパント層を熱酸化することにより形成された請求項２２に記載の集積回路。
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