KR100844933B1 - 반도체 소자의 트랜지스터 및 그 제조 방법 - Google Patents

반도체 소자의 트랜지스터 및 그 제조 방법 Download PDF

Info

Publication number
KR100844933B1
KR100844933B1 KR1020070062779A KR20070062779A KR100844933B1 KR 100844933 B1 KR100844933 B1 KR 100844933B1 KR 1020070062779 A KR1020070062779 A KR 1020070062779A KR 20070062779 A KR20070062779 A KR 20070062779A KR 100844933 B1 KR100844933 B1 KR 100844933B1
Authority
KR
South Korea
Prior art keywords
transistor
manufacturing
semiconductor device
epitaxial layer
gate
Prior art date
Application number
KR1020070062779A
Other languages
English (en)
Inventor
김용수
양홍선
피승호
안태항
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070062779A priority Critical patent/KR100844933B1/ko
Priority to US11/965,679 priority patent/US7687357B2/en
Priority to CN200810002749A priority patent/CN100594593C/zh
Application granted granted Critical
Publication of KR100844933B1 publication Critical patent/KR100844933B1/ko
Priority to US12/749,176 priority patent/US7968912B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 본 발명의 반도체 소자의 트랜지스터 제조 방법은, 반도체 기판상에 게이트를 형성하는 단계; 상기 게이트 양측벽에 게이트 스페이서를 형성하는 단계; 상기 게이트 스페이서 양측의 상기 반도체 기판을 식각하여 상기 반도체 기판의 소스/드레인 영역에 리세스를 형성하는 단계; 상기 리세스를 매립하도록 Ge를 포함하는 제1 에피택셜층을 형성하는 단계; 및 고온 산화 공정을 수행하여 상기 반도체 기판과 상기 제1 에피택셜층 계면에 상기 제1 에피택셜층보다 높은 Ge 농도를 갖는 제2 에피택셜층을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 제조방법은, 종래 기술에 따른 트랜지스터의 제조 기술을 개선하여 결함 발생이 없는 정도로 낮은 Ge 농도를 갖는 에피택셜 SiGe층을 형성한 후 고온 산화 공정을 수행하여 반도체 기판과 상기 낮은 Ge 농도의 에피택셜 SiGe층 계면에 높은 Ge 농도의 에피택셜 SiGe층을 형성함으로써, 결함 발생 및 게이트 스페이서 폭의 영향을 감소시키면서 캐리어의 이동도를 증가시켜 온커런트를 향상시킬 수 있다.
트랜지스터, 캐리어 이동도, 에피택셜 SiGe층, 고온 산화 공정, Ge 농도

Description

반도체 소자의 트랜지스터 및 그 제조 방법{TRANSISTOR IN SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도1은 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 단면도.
도2a 내지 도2h는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도.
도3은 도2f의 에피택셜 SiGe층 산화 공정을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
20 : 반도체 기판 21 : 소자 분리막
22 : 게이트 절연막 23 : 게이트 전극
24 : 게이트 하드마스크 25 : 식각 정지막
26a : 게이트 스페이서 27 : 리세스
28 : 제1 에피택셜 SiGe층 28a : 제2 에피택셜 SiGe층
28b : SiO2막 29 : 채널 영역
30 : 식각 보호용 질화막 31 : 층간 절연막
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 좁은 면적에서 높은 전류 구동 능력(current drivability) 및 채널 길이(channel length)의 마진(margin) 확보가 가능한 트랜지스터를 제조하는 것이 매우 중요한 문제로 대두되고 있다. 특히, 높은 전류 구동 능력의 확보는 고속(high speed) 제품을 구현하는데 있어서 필수적인 요소이다.
종래에는 높은 전류 구동 능력을 확보하기 위하여 게이트 절연막(gate dielectric)의 두께를 조절(scaling)하는 방법을 이용하여 왔다. 그러나, 최근 반도체 소자의 고집적화 경향에 따라 등가 산화막 두께(equivalent oxide thickness : EOT)가 2nm 이하가 되면서, 게이트 절연막 자체의 누설 전류(leakage current) 로 인하여 이러한 방법으로는 높은 전류 구동 능력을 확보하는데 한계가 존재하게 되었다.
이러한 한계를 극복하기 위하여 최근에는 캐리어(carrier)의 이동도(mobility)를 향상시킴으로써 높은 전류 구동 능력을 확보하는 기술이 제안되었 다. 예를 들어, 미국특허 제6,861,318호 등에서는 게이트 하부에 형성되는 채널 영역에 스트레스(stress)를 인가함으로써 캐리어의 이동도를 증가시켜 온커런트(on current)의 향상을 도모하는 방법이 제시되었으며, 이하 도1을 참조하여 좀더 상세히 설명하기로 한다.
도1은 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 단면도이다. 특히, 본 도면에서는 PMOS 트랜지스터를 일례로 하여 설명을 진행하기로 한다.
도1에 도시된 바와 같이, 반도체 기판(10)에 소자 분리막(11)을 형성하여 반도체 기판(10)의 활성 영역을 한정한다. 이때, 반도체 기판(10)은 일반적으로 실리콘으로 이루어진다.
이어서, 반도체 기판(10) 상에 게이트 절연막(12), 게이트 전극(13) 및 게이트 하드마스크(14)가 적층된 게이트(100)를 형성한다.
이어서, 게이트(100)가 형성된 결과물의 전체 구조 상에 게이트 스페이서용 절연막을 형성한 후, 전면 식각을 수행하여 게이트(100) 양측벽에 게이트 스페이서(15)를 형성한다.
이어서, 게이트(100) 및 게이트 스페이서(15)를 식각 베리어로 반도체 기판(10)을 식각하여 반도체 기판(10)의 소스/드레인 영역에 리세스(16)를 형성한 후, 이 리세스(16)를 매립하도록 에피택셜(epitaxial) SiGe층(17)을 형성한다.
이러한 방법으로 트랜지스터를 제조하는 경우, 실리콘으로 이루어진 반도체 기판(10)과 에피택셜 SiGe층(17)의 격자 상수 차이로 인하여 채널 영역(18)에 스트 레스가 인가되어 캐리어의 이동도가 증가한다. 좀더 상세하게는, 도1의 PMOS 트랜지스터의 다수 캐리어인 홀(hole)의 이동도를 증가시키기 위해서는 채널 방향의 실리콘 격자 간격을 줄여 압축 스트레스(compressive stress)를 인가하여야 하는데, 실리콘으로 이루어진 반도체 기판(10)의 격자 상수보다 에피택셜 SiGe층(17)의 격자 상수가 더 크기 때문에 채널 영역(18)에 압축 스트레스가 인가되어 홀의 이동도가 증가하게 된다. 특히, 에피택셜 SiGe층(17)의 격자 상수는 에피택셜 SiGe층(17)에 함유된 Ge의 농도가 증가할수록 더욱 커지게 된다.
그러나, 이와 같은 트랜지스터의 제조 방법은 다음과 같은 문제점을 갖는다.
우선, 반도체 기판(10)과 에피택셜 SiGe층(17)의 격자 상수 차이로 인하여 채널 영역(18)에 인가되는 스트레스는 게이트 스페이서(15)의 폭이 증가함에 따라 급격히 감소한다(참고문헌 : K.Ota, et al, "Scalable eSiGe S/D Technology with less layout dependence for 45nm, VLSI 2006). 즉, 게이트 스페이서(15)의 폭에 따라 채널 영역(18)에 인가되는 스트레스의 변동으로 캐리어의 이동도에 따른 온커런트의 향상 정도를 조절하기 어려운 문제점이 있다.
또한, 캐리어의 이동도를 증가시키기 위하여 채널 영역(18)에 인가되는 스트레스를 증가시키기 위해서는 반도체 기판(10)과 에피택셜 SiGe층(17)의 격자 상수 차이를 크게 하는 것이 유리하다. 따라서, 에피택셜 SiGe층(17)에 함유된 Ge의 농도를 증가시켜야 한다. 그러나, 에피택셜 SiGe층(17)에 함유된 Ge의 농도가 일정 수준 이상(예를 들어, 0.2 이상)으로 증가하면 에피택셜 SiGe층(17)에 디스로케이션(dislocation) 등과 같은 결함이 발생할 수 있다. 이러한 결함은 누설 전류의 원 인이 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 종래 기술에 따른 트랜지스터의 제조 기술을 개선하여 결함 발생이 없는 정도로 낮은 Ge 농도를 갖는 에피택셜 SiGe층을 형성한 후 고온 산화 공정을 수행하여 반도체 기판과 상기 낮은 Ge 농도의 에피택셜 SiGe층 계면에 높은 Ge 농도의 에피택셜 SiGe층을 형성함으로써, 결함 발생 및 게이트 스페이서 폭의 영향을 감소시키면서 캐리어의 이동도를 증가시켜 온커런트를 향상시킬 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조 방법은, 반도체 기판상에 게이트를 형성하는 단계; 상기 게이트 양측벽에 게이트 스페이서를 형성하는 단계; 상기 게이트 스페이서 양측의 상기 반도체 기판을 식각하여 상기 반도체 기판의 소스/드레인 영역에 리세스를 형성하는 단계; 상기 리세스를 매립하도록 Ge를 포함하는 제1 에피택셜층을 형성하는 단계; 및 고온 산화 공정을 수행하여 상기 반도체 기판과 상기 제1 에피택셜층 계면에 상기 제1 에피택셜층보다 높은 Ge 농도를 갖는 제2 에피택셜층을 형성하는 단계를 포함한다.
또한 상기 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터는, 반 도체 기판; 상기 반도체 기판 상에 형성된 게이트; 상기 게이트 양측벽의 게이트 스페이서; 및 상기 게이트 스페이서 양측의 상기 반도체 기판내에 형성된 소스/드레인 영역을 포함하고, 여기서, 상기 소스 드레인 영역은 Ge를 포함하는 제1 에피택셜층 및 제2 에피택셜층을 포함하고, 상기 제2 에피택셜층은 상기 제1 에피택셜층과 상기 반도체 기판의 계면에 존재하면서 상기 제1 에피택셜층보다 높은 Ge 농도를 갖는다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2h는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도이다.
도2a에 도시된 바와 같이, 반도체 기판(20)에 STI(Shallow Trench Isolation) 공정으로 소자 분리막(21)을 형성하여 반도체 기판(20)의 활성 영역을 한정한다. 이때, 반도체 기판(20)으로 플랫존(flat zone) 또는 노치(notch)의 방향이 (110)이고 표면이 (100)인 실리콘 웨이퍼를 사용하는 것이 바람직하며, 이와 같이 표면이 (100)인 반도체 기판(20)에 대해 채널의 캐리어 방향은 (100) 방향과 평행하게 유지되도록 형성한다. 그러나, 이에 한정되는 것은 아니며 반도체 기판(20)으로 SOI(Silicon On Insulator) 기판을 사용할 수도 있다.
이어서, 반도체 기판(20) 상에 공지의 방법으로 게이트 절연막(22), 게이트 전극(23) 및 게이트 하드마스크(24)가 적층된 게이트(200)를 형성한다. 이때, 게이트 전극(23)으로는 폴리실리콘막을 이용하거나, 또는, 폴리실리콘막 및 금속막의 적층구조, 폴리실리콘막 및 금속 실리사이드막의 적층 구조 등을 이용할 수 있다.
이어서, 게이트(200) 형성을 위한 식각시 발생하는 손상(damage)을 제거하기 위하여 게이트 재산화(re-oxidation) 공정을 수행한다.
이어서 본 도면에는 도시되지 않았으나, 게이트(200)를 마스크로 저농도 이온주입을 수행하여 게이트(200) 양측의 반도체 기판(20) 내에 소스/드레인 확장(extension) 영역을 형성한다. 이는 트랜지스터의 단채널 효과를 감소시키기 위함이다.
이어서, 게이트(200)를 포함하는 결과물의 표면 프로파일을 따라 식각 정지막(25)을 형성한다. 식각 정지막(25)은 후속 게이트 스페이서 형성을 위한 식각 공정시 반도체 기판(20)의 손상을 방지하기 위한 것으로, 질화막으로 이루어지는 것이 바람직하다. 그러나, 이러한 식각 정지막(25)의 형성이 반드시 요구되는 것은 아니며 필요에 따라 생략될 수도 있다.
도2b에 도시된 바와 같이, 식각 정지막(25) 상에 게이트 스페이서용 절연막(26)을 증착한다. 이때, 게이트 스페이서용 절연막(26)은 식각 정지막(25)과의 식각 선택비를 확보하기 위하여 산화막으로 이루어지는 것이 바람직하다.
도2c에 도시된 바와 같이, 식각 정지막(25)이 드러날 때까지 게이트 스페이서용 절연막(26)을 전면 식각하여 게이트(200)의 양측벽에 게이트 스페이서(26a)를 형성한다.
도2d에 도시된 바와 같이, 게이트 스페이서(26a) 양측의 식각 정지막(25)을 제거한 후, 드러난 반도체 기판(20)을 식각하여 반도체 기판(20)의 소스/드레인 영역에 리세스(27)를 형성한다. 이때, 리세스(27) 형성을 위한 반도체 기판(20)의 식각은 게이트 스페이서(26a)를 이루는 산화막에 대한 식각 선택비가 큰 조건하에서 등방성 특성을 갖는 습식 식각 공정으로 수행되는 것이 바람직하다. 이와 같이 형성된 리세스(27)의 깊이는 100nm 이하가 됨이 바람직하다.
도2e에 도시된 바와 같이, 리세스(27)를 매립하도록 제1 에피택셜 SiGe층(28)을 형성한다. 이때, 제1 에피택셜 SiGe층(28)에 함유된 Ge의 농도는 디스로케이션 등의 결함 발생이 없는 정도로 낮아야 하며, 바람직하게는 제1 에피택셜 SiGe층(28)에 함유된 Ge의 농도, 즉, 몰 비율(mole fraction)이 0.2보다 작아야 한다. 제1 에피택셜 SiGe층(28)은 리세스(27)의 깊이보다 두껍게, 즉, 제1 에피택셜 SiGe층(28)의 일부가 반도체 기판(20)의 표면위로 돌출되는 정도로 형성될 수 있다.
이러한 낮은 Ge 농도를 갖는 제1 에피택셜 SiGe층(28)의 형성은 HCl, Cl2, DCS(Dichlorosilane) 또는 SiH4 중 선택된 하나 이상의 가스를 베이스(base) 가스로 사용하여 수행될 수 있다. 이때, 제1 에피택셜 SiGe층(28)의 형성시 반도체 기판(20)의 온도를 750℃ 이하로 유지하는 것이 바람직하다. 따라서, 반도체 기판(20)의 온도를 낮추기 위하여 제1 에피택셜 SiGe층(28)의 형성 전에 H2 분위기에서 프리베이킹(pre-baking) 공정을 더 수행할 수도 있다.
이어서, 제1 에피택셜 SiGe층(28)에 보론(boron)을 도핑(doping)하는 공정을 수행한다. 이때, 보론의 도핑 농도는 5E19~5E20(atoms/㎤) 정도가 되는 것이 바람직하다. 여기서, 도핑된 보론이 후속 열공정에 의하여 반도체 기판(20)으로 확산되는 것을 방지하기 위하여 보론의 도핑 전에 언도프드(undoped) SiGe층(미도시됨)을 별도로 10nm 정도 형성할 수도 있다.
도2f에 도시된 바와 같이, 고온 산화 공정을 수행한다. 그 결과, 반도체 기판(20)과 접하는 부분의 제1 에피택셜 SiGe층(28) 일부가 제1 에피택셜 SiGe층(28)보다 높은 Ge 농도를 갖는 제2 에피택셜 SiGe층(28a)으로 변화하여, 반도체 기판(20)과 제1 에피택셜 SiGe층(28) 계면에 높은 Ge 농도를 갖는 제2 에피택셜 SiGe층(28a)이 형성된다. 동시에, 반도체 기판(20)의 표면위로 돌출된 제1 에피택셜 SiGe층(28) 상부가 SiO2막(28b)으로 변하게 된다. 이와 같은 과정은 이하의 도3을 참조하여 좀더 상세히 설명하기로 한다.
도3은 도2f의 에피택셜 SiGe층의 고온 산화 공정을 설명하기 위한 도면이다.
도3의 좌측 도면을 참조하면, 실리콘 기판 상에 에피택셜 SiGe층이 형성되어 있다. 이때, 에피택셜 SiGe층은 이에 함유된 Ge의 농도가 0.2보다 작게 형성된다. 즉, 에피택셜 Si1 - xGex층에서 x의 값이 0.2보다 작다.
이와 같은 결과물에 대해 고온 산화 공정을 수행한다. 고온 산화 공정의 수행시 다음과 같은 <관계식>이 성립하게 된다.
<관계식>
(1) Si + O2 → SiO2(△G = -732kJ/mol)
(2) Ge + O2 → GeO2(△G = -376kJ/mol)
(3) GeO2 + Si → SiO2 + Ge(△G = -356kJ/mol)
상기의 <관계식>을 참조하면, 깁스 에너지(G : Gibbs Energy) 차이에 의해 GeO2와 Si가 반응하는 경우 SiO2가 형성되고 Ge는 석출되는 현상이 발생한다. 이와 같이 석출된 Ge는 미반응된 SiGe층으로 확산되어 SiGe층의 Ge 함량을 증가시킨다.
따라서, 도3의 우측 도면에 도시된 바와 같이, 에피택셜 SiGe층의 상부는 SiO2막으로 변하게 되고, 에피택셜 SiGe층의 하부, 즉, 실리콘 기판과 접하는 부분은 Ge의 확산으로 높은 Ge 농도를 갖는 에피택셜 SiGe층로 변하게 된다. 즉, 에피택셜 Si1 - xGex층에서 x의 값이 0.2보다 크다.
다시 말하면, 고온 산화 공정을 통하여 낮은(예를 들어, 0.2보다 작은) Ge 농도를 갖는 에피택셜 SiGe층이 변화하여, 실리콘 기판 상에 높은(예를 들어, 0.2보다 큰) Ge 농도를 갖는 에피택셜 SiGe층, 낮은(예를 들어, 0.2보다 작은) Ge 농도를 갖는 에피택셜 SiGe층 및 SiO2막이 순차적으로 적층된 구조가 형성된다.
이와 같은, 고온 산화 공정은 500℃ 이상의 O2 분위기 또는 H2O 분위기에서 수행될 수 있다.
다시 도2를 참조하면, 도2g에 도시된 바와 같이, 습식 세정으로 SiO2막(28b) 을 제거한다.
이와 같이 도2e 내지 도2g에 도시된 공정을 통하여 반도체 기판(20)과 제1 에피택셜 SiGe층(28) 계면 부분에 높은 Ge 농도를 갖는 제2 에피택셜 SiGe층(28a)의 형성을 유도할 수 있기 때문에, 결함 발생 및 게이트 스페이서 폭의 영향을 감소시키면서 채널 영역(29)에 인가되는 스트레스를 증가시켜 캐리어의 이동도 증가 및 그에 따른 온커런트 향상을 도모할 수 있다.
도2h에 도시된 바와 같이, 후속 랜딩 플러그 콘택(landing plug contact) 공정에서의 단락 방지 등을 위해 결과물의 전체 구조상에 식각 보호용 질화막(30) 및 층간 절연막(31) 등을 추가적으로 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들어, 본 발명은 PMOS 트랜지스터에 적용되는 것이 바람직하나, 이에 한정되는 것은 아니며 인장 스트레스(tensile stress)를 갖는 질화막을 게이트 스페이서로 하여 형성되는 NMOS 트랜지스터 등에도 적용이 가능하다.
상술한 본 발명에 의한 반도체 소자의 트랜지스터 및 그 제조방법은, 종래 기술에 따른 트랜지스터의 제조 기술을 개선하여 결함 발생이 없는 정도로 낮은 Ge 농도를 갖는 에피택셜 SiGe층을 형성한 후 고온 산화 공정을 수행하여 반도체 기판과 상기 낮은 Ge 농도의 에피택셜 SiGe층 계면에 높은 Ge 농도의 에피택셜 SiGe층을 형성함으로써, 결함 발생 및 게이트 스페이서 폭의 영향을 감소시키면서 캐리어의 이동도를 증가시켜 온커런트를 향상시킬 수 있다.

Claims (36)

  1. 반도체 기판상에 게이트를 형성하는 단계;
    상기 게이트 양측벽에 게이트 스페이서를 형성하는 단계;
    상기 게이트 스페이서 양측의 상기 반도체 기판을 식각하여 상기 반도체 기판의 소스/드레인 영역에 리세스를 형성하는 단계;
    상기 리세스를 매립하도록 Ge를 포함하는 제1 에피택셜층을 형성하는 단계; 및
    고온 산화 공정을 수행하여 상기 반도체 기판과 상기 제1 에피택셜층 계면에 상기 제1 에피택셜층보다 높은 Ge 농도를 갖는 제2 에피택셜층을 형성하는 단계
    를 포함하는 반도체 소자의 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 기판은 실리콘 기판인
    반도체 소자의 트랜지스터 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 기판은 SOI 기판인
    반도체 소자의 트랜지스터 제조 방법.
  4. 제2항에 있어서,
    상기 반도체 기판은 플랫존 또는 노치의 방향이 (110)이고 표면 방향이 (100)인
    반도체 소자의 트랜지스터 제조 방법.
  5. 제4항에 있어서,
    상기 게이트 하부의 상기 반도체 기판에 형성되는 채널의 캐리어 방향은 상기 반도체 기판의 (100) 표면 방향과 평행한
    반도체 소자의 트랜지스터 제조 방법.
  6. 제1항에 있어서,
    상기 게이트 형성 단계 후에,
    게이트 재산화 공정을 수행하는 단계; 및
    상기 게이트 양측의 상기 반도체 기판 내에 저농도 이온주입에 의한 소스/드레인 확장 영역을 형성하는 단계
    를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
  7. 제1항에 있어서,
    상기 게이트 형성 단계 후에,
    상기 게이트를 포함하는 결과물의 표면 프로파일을 따라 식각 정지막을 형성하는 단계
    를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
  8. 제7항에 있어서,
    상기 식각 정지막은 질화막으로 이루어지는
    반도체 소자의 트랜지스터 제조 방법.
  9. 제1항, 제7항, 또는 제8항 중 어느 한 항에 있어서,
    상기 게이트 스페이서는 산화막으로 이루어지는
    반도체 소자의 트랜지스터 제조 방법.
  10. 제1항에 있어서,
    상기 리세스 형성 단계는,
    상기 게이트 스페이서에 대한 상기 반도체 기판의 식각 선택비가 큰 조건에서 수행되는
    반도체 소자의 트랜지스터 제조 방법.
  11. 제1항 또는 제10항에 있어서,
    상기 리세스 형성 단계는,
    습식 식각 공정으로 수행되는
    반도체 소자의 트랜지스터 제조 방법.
  12. 제1항에 있어서,
    상기 리세스의 깊이는 100nm 이하인
    반도체 소자의 트랜지스터 제조 방법.
  13. 제1항 또는 제2항에 있어서,
    상기 제1 에피택셜층에 함유된 Ge의 농도는 0.2보다 작은
    반도체 소자의 트랜지스터 제조 방법.
  14. 제1항 또는 제12항에 있어서,
    상기 제1 에피택셜층의 두께는 상기 리세스의 깊이보다 두꺼운
    반도체 소자의 트랜지스터 제조 방법.
  15. 제13항에 있어서,
    상기 제1 에피택셜층 형성 단계는,
    HCl, Cl2, DCS 또는 SiH4 중 선택된 하나 이상의 가스를 베이스 가스로 사용하여 수행되는
    반도체 소자의 트랜지스터 제조 방법.
  16. 제13항에 있어서,
    상기 제1 에피택셜층 형성 단계는,
    상기 반도체 기판의 온도가 750℃ 이하로 유지되는 상태에서 수행되는
    반도체 소자의 트랜지스터 제조 방법.
  17. 제16항에 있어서,
    상기 제1 에피택셜층 형성 단계 전에,
    H2 분위기에서 프리베이킹 공정을 수행하는 단계
    를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
  18. 제1항 또는 제2항에 있어서,
    상기 제1 에피택셜층 형성 단계 후에,
    보론을 도핑하는 단계
    를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
  19. 제18항에 있어서,
    도핑되는 상기 보론의 농도는 5E19~5E20(atoms/㎤) 정도인
    반도체 소자의 트랜지스터 제조 방법.
  20. 제18항에 있어서,
    상기 보론을 도핑하는 단계 전에,
    언도프드 SiGe층을 형성하는 단계를 더 포함하는
    반도체 소자의 트랜지스터 제조 방법.
  21. 제13항에 있어서,
    상기 제2 에피택셜층에 함유된 Ge의 농도는 0.2보다 큰
    반도체 소자의 트랜지스터 제조 방법.
  22. 제21항에 있어서,
    상기 고온 산화 공정은 500℃ 이상의 온도에서 수행되는
    반도체 소자의 트랜지스터 제조 방법.
  23. 제22항에 있어서,
    상기 고온 산화 공정은 O2 분위기 또는 H2O 분위기에서 수행되는
    반도체 소자의 트랜지스터 제조 방법.
  24. 제1항 또는 제2항에 있어서,
    상기 제2 에피택셜층 형성 단계는,
    상기 제2 에피택셜층 형성과 동시에 상기 제1 에피택셜층의 상부가 산화막으로 변화되는 과정을 포함하는
    반도체 소자의 트랜지스터 제조 방법.
  25. 제24항에 있어서,
    상기 제2 에피택셜층 형성 단계 후에,
    상기 산화막을 제거하는 단계
    를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
  26. 제25항에 있어서,
    상기 산화막 제거 단계는,
    습식 세정으로 수행되는
    반도체 소자의 트랜지스터 제조 방법.
  27. 제1항에 있어서,
    상기 제2 에피택셜층 형성 단계 후에,
    결과물의 전체 구조 상부에 식각 보호막을 형성하는 단계; 및
    상기 식각 보호막 상에 층간 절연막을 형성하는 단계
    를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
  28. 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트;
    상기 게이트 양측벽의 게이트 스페이서; 및
    상기 게이트 스페이서 양측의 상기 반도체 기판내에 형성된 소스/드레인 영역을 포함하고,
    여기서, 상기 소스 드레인 영역은 Ge를 포함하는 제1 에피택셜층 및 제2 에피택셜층을 포함하고,
    상기 제2 에피택셜층은 상기 제1 에피택셜층과 상기 반도체 기판의 계면에 존재하면서 상기 제1 에피택셜층보다 높은 Ge 농도를 갖는
    반도체 소자의 트랜지스터.
  29. 제28항에 있어서,
    상기 반도체 기판은 실리콘 기판인
    반도체 소자의 트랜지스터.
  30. 제28항에 있어서,
    상기 반도체 기판은 SOI 기판인
    반도체 소자의 트랜지스터.
  31. 제29항에 있어서,
    상기 반도체 기판은 플랫존 또는 노치의 방향이 (110)이고 표면 방향이 (100)인
    반도체 소자의 트랜지스터.
  32. 제31항에 있어서,
    상기 게이트 하부의 상기 반도체 기판에 형성되는 채널의 캐리어 방향은 상기 반도체 기판의 (100) 표면 방향과 평행한
    반도체 소자의 트랜지스터.
  33. 제28항에 있어서,
    상기 게이트 스페이서와 상기 반도체 기판 및 상기 게이트 사이에 개재되는 식각 정지막
    을 더 포함하는 반도체 소자의 트랜지스터.
  34. 제33항에 있어서,
    상기 식각 정지막은 질화막으로 이루어지는
    반도체 소자의 트랜지스터.
  35. 제28항 또는 제34항에 있어서,
    상기 게이트 스페이서는 산화막으로 이루어지는
    반도체 소자의 트랜지스터.
  36. 제28항 또는 제29항에 있어서,
    상기 제1 에피택셜층에 함유된 Ge의 농도는 0.2보다 작고,
    상기 제2 에피택셜층에 함유된 Ge의 농도는 0.2보다 큰
    반도체 소자의 트랜지스터.
KR1020070062779A 2007-06-26 2007-06-26 반도체 소자의 트랜지스터 및 그 제조 방법 KR100844933B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070062779A KR100844933B1 (ko) 2007-06-26 2007-06-26 반도체 소자의 트랜지스터 및 그 제조 방법
US11/965,679 US7687357B2 (en) 2007-06-26 2007-12-27 Semiconductor device and method for fabricating the same
CN200810002749A CN100594593C (zh) 2007-06-26 2008-01-16 半导体器件及其制造方法
US12/749,176 US7968912B2 (en) 2007-06-26 2010-03-29 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070062779A KR100844933B1 (ko) 2007-06-26 2007-06-26 반도체 소자의 트랜지스터 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR100844933B1 true KR100844933B1 (ko) 2008-07-09

Family

ID=39824108

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070062779A KR100844933B1 (ko) 2007-06-26 2007-06-26 반도체 소자의 트랜지스터 및 그 제조 방법

Country Status (3)

Country Link
US (2) US7687357B2 (ko)
KR (1) KR100844933B1 (ko)
CN (1) CN100594593C (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101136617B1 (ko) * 2009-07-28 2012-04-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 고 게르마늄 농도 ＳｉＧｅ 스트레서 형성방법
KR101369907B1 (ko) 2007-10-31 2014-03-04 주성엔지니어링(주) 트랜지스터 및 그 제조 방법

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100971414B1 (ko) * 2008-04-18 2010-07-21 주식회사 하이닉스반도체 스트레인드 채널을 갖는 반도체 소자 및 그 제조방법
US8368147B2 (en) * 2010-04-16 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained semiconductor device with recessed channel
US8877646B2 (en) * 2010-04-19 2014-11-04 Hewlett-Packard Development Company, L.P. Film stacks and methods thereof
KR20120023968A (ko) * 2010-09-03 2012-03-14 삼성전자주식회사 트랜지스터 형성 방법, 상보형 트랜지스터 형성 방법 및 이를 이용한 반도체 소자 제조 방법
CN102856259A (zh) * 2011-07-01 2013-01-02 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN102931082B (zh) * 2011-08-10 2015-04-22 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US8853035B2 (en) 2011-10-05 2014-10-07 International Business Machines Corporation Tucked active region without dummy poly for performance boost and variation reduction
CN103165448B (zh) * 2011-12-08 2016-01-06 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的形成方法
CN103165464B (zh) * 2011-12-19 2016-02-17 中芯国际集成电路制造(上海)有限公司 采用e-SiGe的PMOS制造方法
FR2986369B1 (fr) * 2012-01-30 2016-12-02 Commissariat Energie Atomique Procede pour contraindre un motif mince et procede de fabrication de transistor integrant ledit procede
CN102655112B (zh) * 2012-04-18 2014-08-06 北京大学 实现锗基mos器件有源区之间隔离的方法
CN103578994B (zh) * 2012-07-26 2016-04-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US8900958B2 (en) * 2012-12-19 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation mechanisms of source and drain regions
CN104867821B (zh) * 2014-02-25 2018-06-08 中芯国际集成电路制造(上海)有限公司 减少锗硅源漏区外延工艺中的颗粒缺陷的方法
CN105304481A (zh) * 2014-06-10 2016-02-03 联华电子股份有限公司 半导体元件及其制作方法
CN105206530A (zh) * 2014-06-27 2015-12-30 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的形成方法
CN104332389A (zh) * 2014-08-20 2015-02-04 上海集成电路研发中心有限公司 一种高锗浓度锗硅沟道的制备方法
US9502412B2 (en) * 2014-09-19 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device structure with gate spacer having protruding bottom portion and method for forming the same
CN104392930A (zh) * 2014-11-26 2015-03-04 上海华力微电子有限公司 嵌入式锗硅器件的制作方法
US9812570B2 (en) * 2015-06-30 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9691901B2 (en) * 2015-10-02 2017-06-27 United Microelectronics Corp. Semiconductor device
US10141426B2 (en) * 2016-02-08 2018-11-27 International Business Macahines Corporation Vertical transistor device
US20170259271A1 (en) * 2016-03-08 2017-09-14 Imex Sourcing Inc. Tooth and toothholder for industrial mulching apparatus
KR20220020715A (ko) 2020-08-12 2022-02-21 삼성전자주식회사 집적회로 소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050121479A (ko) * 2004-06-22 2005-12-27 삼성전자주식회사 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터
KR20060134772A (ko) * 2005-06-22 2006-12-28 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
KR20070061219A (ko) * 2005-12-08 2007-06-13 삼성전자주식회사 임베디드 스트레서 구조 및 방법
KR20070064231A (ko) * 2005-12-16 2007-06-20 삼성전자주식회사 ＰＦＥＴ에는 임베디드 ＳｉＧｅ, ＮＦＥＴ에는 레이즈드소스/드레인 구조 형성

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621131B2 (en) 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
JP3657915B2 (ja) * 2002-01-31 2005-06-08 株式会社東芝 半導体装置および半導体装置の製造方法
US20040206951A1 (en) * 2003-04-18 2004-10-21 Mirabedini Mohammad R. Ion implantation in channel region of CMOS device for enhanced carrier mobility
US7288443B2 (en) 2004-06-29 2007-10-30 International Business Machines Corporation Structures and methods for manufacturing p-type MOSFET with graded embedded silicon-germanium source-drain and/or extension
US20060017079A1 (en) * 2004-07-21 2006-01-26 Srinivasan Chakravarthi N-type transistor with antimony-doped ultra shallow source and drain
US7538387B2 (en) * 2006-12-29 2009-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Stack SiGe for short channel improvement
JP5141029B2 (ja) * 2007-02-07 2013-02-13 富士通セミコンダクター株式会社 半導体装置とその製造方法
US7456087B2 (en) * 2007-02-09 2008-11-25 United Microelectronics Corp. Semiconductor device and method of fabricating the same
JP5380794B2 (ja) * 2007-06-22 2014-01-08 富士通セミコンダクター株式会社 半導体装置の製造方法および半導体層の形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050121479A (ko) * 2004-06-22 2005-12-27 삼성전자주식회사 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터
KR20060134772A (ko) * 2005-06-22 2006-12-28 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
KR20070061219A (ko) * 2005-12-08 2007-06-13 삼성전자주식회사 임베디드 스트레서 구조 및 방법
KR20070064231A (ko) * 2005-12-16 2007-06-20 삼성전자주식회사 ＰＦＥＴ에는 임베디드 ＳｉＧｅ, ＮＦＥＴ에는 레이즈드소스/드레인 구조 형성

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101369907B1 (ko) 2007-10-31 2014-03-04 주성엔지니어링(주) 트랜지스터 및 그 제조 방법
KR101136617B1 (ko) * 2009-07-28 2012-04-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 고 게르마늄 농도 ＳｉＧｅ 스트레서 형성방법

Also Published As

Publication number Publication date
US20090001418A1 (en) 2009-01-01
CN101335207A (zh) 2008-12-31
US7968912B2 (en) 2011-06-28
US7687357B2 (en) 2010-03-30
US20100181599A1 (en) 2010-07-22
CN100594593C (zh) 2010-03-17

Similar Documents

Publication Publication Date Title
KR100844933B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
US7332439B2 (en) Metal gate transistors with epitaxial source and drain regions
KR101629085B1 (ko) 패시베이팅되고 각진 핀 전계 효과 트랜지스터 형성방법
US8502316B2 (en) Self-aligned two-step STI formation through dummy poly removal
US6225173B1 (en) Recessed channel structure for manufacturing shallow source/drain extensions
US10312155B2 (en) FinFET device and fabrication method thereof
US8324038B2 (en) Method of removing a spacer, method of manufacturing a metal-oxide-semiconductor transistor device, and metal-oxide-semiconductor transistor device
US10707134B2 (en) Fin field-effect transistor and fabrication method thereof
KR100639679B1 (ko) 매립 절연막을 구비하는 트랜지스터의 제조방법 및 그에의하여 제조된 트랜지스터
JP5315889B2 (ja) 半導体装置の製造方法
TWI525823B (zh) 積體電路裝置及其製造方法
KR100414735B1 (ko) 반도체소자 및 그 형성 방법
JP3874716B2 (ja) 半導体装置の製造方法
JP2009111046A (ja) 半導体装置および半導体装置の製造方法
KR20030057889A (ko) 반도체 소자의 트랜지스터 제조 방법
US20040203210A1 (en) Method of fabricating a semiconductor device having a shallow source/drain region
US6720224B2 (en) Method for forming transistor of semiconductor device
CN110047753B (zh) 一种半导体器件的形成方法和半导体器件
KR100933798B1 (ko) 반도체 소자 제조방법
KR100968422B1 (ko) 반도체 소자의 제조방법
KR101231229B1 (ko) 반도체 소자의 트랜지스터 제조 방법
CN111463202A (zh) 半导体器件及其形成方法
KR20050009497A (ko) 반도체 소자의 트랜지스터 제조 방법
KR20070069368A (ko) 반도체 소자의 제조방법
KR20050040417A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120625

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee