CN102931082B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN102931082B
CN102931082B CN201110227476.5A CN201110227476A CN102931082B CN 102931082 B CN102931082 B CN 102931082B CN 201110227476 A CN201110227476 A CN 201110227476A CN 102931082 B CN102931082 B CN 102931082B
Authority
CN
China
Prior art keywords
sige
content
sige layer
layer
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110227476.5A
Other languages
English (en)
Other versions
CN102931082A (zh
Inventor
何永根
涂火金
林静
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Beijing Corp
Priority to CN201110227476.5A priority Critical patent/CN102931082B/zh
Priority to US13/313,979 priority patent/US8587026B2/en
Publication of CN102931082A publication Critical patent/CN102931082A/zh
Application granted granted Critical
Publication of CN102931082B publication Critical patent/CN102931082B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

本发明公开了一种半导体器件及其制造方法，旨在减少嵌入式SiGe结构中高Ge含量引起的堆垛层错。该半导体器件包括Si衬底，在衬底中形成有用于源区或漏区的凹槽。在凹槽的侧壁上形成有SiGe种子层，在凹槽的未被SiGe种子层覆盖的底壁上形成有Ge含量从下往上逐渐增大的第一SiGe层，在第一SiGe层上形成有Ge含量恒定的第二SiGe层。第一SiGe层的厚度小于凹槽的深度。SiGe种子层的Ge含量小于第二SiGe层中的Ge含量，并且第一SiGe层上表面的Ge含量小于等于第二SiGe层的Ge含量。由于SiGe种子层和第一SiGe层可以分别作为侧壁与第二SiGe层之间和底壁与第二SiGe层之间的过渡层，因此，在凹槽侧壁和底壁处的堆垛层错可以减少甚至消除。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体领域，特别涉及半导体器件及其制造方法。
背景技术
随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用。提高沟道区的载流子迁移率能够增大MOS器件的驱动电流，提高器件的性能。
提高载流子迁移率的一种有效机制是在沟道区中产生应力。为此，嵌入式SiGe技术被广泛应用以提高PMOS的性能。嵌入式SiGe技术通过在PMOS的源区和漏区嵌入SiGe材料，能够向沟道区施加压应力，使得PMOS的性能得到显著提升。
在嵌入式SiGe技术中，可以通过提高SiGe材料中的Ge含量来提升沟道区的应力。然而，Si衬底与SiGe材料之间高的Ge含量差(例如，源/漏区的SiGe材料中Ge的原子百分比超过30％时)会引起主要发生在Si和SiGe界面处的堆垛层错(stacking fault)问题，使得器件性能劣化。
为此，需要一种新的技术方案，以在嵌入式SiGe源/漏区中实现高Ge含量的同时，消除或减少堆垛层错的发生。
发明内容
本发明的一个目的是消除或减少嵌入式SiGe源/漏区中高的Ge含量所引起的堆垛层错。
根据本发明的第一方面，提供了一种制造半导体器件的方法，包括：在Si衬底中形成用于源区或漏区的凹槽；在所述凹槽的侧壁上形成SiGe种子层；在所述凹槽的未被所述SiGe种子层覆盖的底壁上形成Ge含量从下往上逐渐增大的第一SiGe层，该第一SiGe层的厚度小于所述凹槽的深度；以及在第一SiGe层上形成Ge含量恒定的第二SiGe层，其中，SiGe种子层中的Ge含量小于第二SiGe层中的Ge含量，并且第一SiGe层上表面的Ge含量小于等于第二SiGe层的Ge含量。
可选地，第一SiGe层下表面的Ge含量为0％，第一SiGe层上表面的Ge含量等于第二SiGe层的Ge含量。
可选地，SiGe种子层中Ge的原子百分比含量为1％至20％，第二SiGe层中Ge的原子百分比含量为20％至40％。
可选地，SiGe种子层的厚度为10埃至200埃，第一SiGe层的厚度为10埃至200埃，第二SiGe层的厚度为100埃至500埃。
可选地，在第二SiGe层上形成SiGe或Si的帽层，该帽层的上表面与Si衬底的上表面齐平或高出Si衬底的上表面。
可选地，所述帽层的厚度为50埃至250埃；并且在所述帽层由SiGe构成的情况下，帽层中Ge的原子百分比含量小于等于20％。
可选地，形成第二SiGe层的步骤还包括：通过原位掺杂，在第二SiGe层中掺杂B。
可选地，第二SiGe层中B的浓度小于等于2×1020cm-3。
可选地，通过选择性外延生长形成SiGe种子层、第一SiGe层和第二SiGe层，其中，反应温度为600℃至1100℃，反应腔压力为1Torr至500Torr，所使用的气体包含：SiH4或者SiH2Cl2；GeH4；HCl；以及H2，其中H2的气体流速为0.1slm至50slm，其它气体的气体流速为1sccm至1000sccm。
可选地，在形成第二SiGe层的步骤中，所使用的气体还包含B2H6或者BH3，其中B2H6或者BH3的气体流速为1sccm至1000sccm。
可选地，在形成SiGe种子层的过程中，GeH4与SiH2Cl2的流速之比在1∶50到1∶150之间，GeH4与H2的流速之比在1∶5000到1∶15000之间，并且反应腔压力在20Torr到50Torr之间。
可选地，在形成SiGe种子层的过程中，GeH4与HCl的流速之比在1∶25到1∶50之间。
根据本发明的第二方面，提供一种半导体器件，包括：Si衬底，在所述Si衬底中形成有用于源区或漏区的凹槽；形成在所述凹槽的侧壁上的SiGe种子层；形成在所述凹槽的未被所述SiGe种子层覆盖的底壁上的第一SiGe层，第一SiGe层中的Ge含量从下往上逐渐增大，并且第一SiGe层的厚度小于所述凹槽的深度；以及形成在第一SiGe层上的第二SiGe层，第二SiGe层中的Ge含量恒定，其中，SiGe种子层中的Ge含量小于第二SiGe层中的Ge含量，并且第一SiGe层上表面的Ge含量小于等于第二SiGe层的Ge含量。
可选地，第一SiGe层下表面的Ge含量为0％，第一SiGe层上表面的Ge含量等于第二SiGe层的Ge含量。
可选地，SiGe种子层中Ge的原子百分比含量为1％至20％，第二SiGe层中Ge的原子百分比含量为20％至40％。
可选地，SiGe种子层的厚度为10埃至200埃，第一SiGe层的厚度为10埃至200埃，第二SiGe层的厚度为100埃至500埃。
可选地，所述半导体器件还包括：位于第二SiGe层上的SiGe或Si的帽层，该帽层的上表面与Si衬底的上表面齐平或高出Si衬底的上表面。
可选地，所述帽层的厚度为50埃至250埃，在所述帽层由SiGe构成的情况下，帽层中Ge的原子百分比含量小于等于20％。
可选地，在第二SiGe层中掺杂有B，其中B的浓度小于等于2×1020cm-3。
本发明的一个优点在于，可以在嵌入式SiGe源/漏区中实现高Ge含量的同时，消除或减少堆垛层错的发生，从而提升PMOS的性能。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同描述一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1A-1E示出根据本发明的一个实施例的制造半导体器件的方法的各步骤相应结构的示意性截面图。
图2示出根据本发明的一个实施例的半导体器件的结构示意图。
具体实施方式
现在将参照附图来详细描述本发明的示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1A-1E示出根据本发明的一个实施例的制造半导体器件的方法的各步骤相应结构的示意性截面图。
半导体器件中往往既有NMOS，也有PMOS，在CMOS器件中尤其如此。而使用嵌入式SiGe形成的源区或漏区一般用于PMOS。因此，在执行下面描述的各个步骤之前，可以用掩模遮蔽要形成NMOS的部分，而暴露要形成PMOS的部分，从而只在要形成PMOS的部分中形成凹槽，并填充嵌入式SiGe。
首先，如图1A所示，在衬底110中形成凹槽210。衬底110的材料例如可以是Si(硅)。凹槽210可以用于形成源区或漏区。
凹槽210可以采用各种公知的技术来形成，例如通过干法刻蚀。可以以形成在衬底110上的栅极及栅极侧壁间隔件(图中均未示出)作为掩模来对衬底110进行刻蚀以形成凹槽210。
凹槽210可以是图1A中例示的那样为“U”形的，也可以是所需要的其它任何形状，例如“∑”形、阶梯形，等等。凹槽210的深度可以根据所期望的源区/漏区的深度来确定。
接下来，如图1B所示，在凹槽210的侧壁上形成SiGe种子层220。
SiGe种子层220由SiGe材料形成，通常，SiGe种子层220的Ge含量可以是恒定的，并且小于第二SiGe层240(见图1D，将在下面描述)中的Ge含量。例如，SiGe种子层220中Ge的原子百分比含量可以为1％至20％，诸如1％、5％、10％、20％，等等。
SiGe种子层220的厚度(即，SiGe种子层220沿垂直于凹槽侧壁的方向的厚度)可以根据需要而确定，例如，可以为10埃至200埃。
可以通过选择性外延生长来形成SiGe种子层220。在该选择性外延生长的过程中，所使用的气体可以包含：SiH4或者SiH2Cl2；GeH4；HCl；以及H2。其中H2的气体流速可以为0.1slm至50slm，其它气体的气体流速可以为1sccm至1000sccm。反应温度可以为600℃至1100℃，反应腔压力可以为1Torr至500Torr。
通过在选择性外延生长过程中适当调节反应条件，例如调节所使用的各气体之比(例如GeH4、SiH2Cl2(或SiH4)、H2、HCl的流速之比)以及调节反应腔压力等，可以使得SiGe在凹槽侧壁上的生长速度远大于凹槽底壁上的生长速度。例如，当GeH4与SiH2Cl2的流速之比(GeH4∶SiH2Cl2)在1∶50到1∶150之间，GeH4与H2的流速之比(GeH4∶H2)在1∶5000到1∶15000之间，且反应腔压力在20Torr到50Torr之间时，外延生长的SiGe主要在凹槽侧壁上，而不是底壁上。调节HCl的流速也可以影响SiGe的侧壁生长。例如，可以选择GeH4与HCl的流速之比(GeH4∶HCl)在1∶25到1∶50之间，以有利于SiGe的侧壁生长。需要说明的是，上述参数仅仅是作为示例，本领域技术人员可以根据实际工艺条件进行各种调整和选择而不背离本发明的精神。在优化反应参数之后，SiGe种子层220可以基本上仅形成在凹槽侧壁上。在一些实施例中，取决于反应条件，在凹槽210的底壁上也有可能会形成较薄的SiGe种子层。该可能形成在底壁上的SiGe种子层在图中未示出，以避免不必要地模糊本发明的主旨。需要说明的是，即使在凹槽210的底壁上也形成有SiGe种子层，也不会不利地影响本发明的实现及其技术效果。本领域技术人员在阅读了本说明书之后即可明了这一点。
然后，如图1C所示，在凹槽210的未被SiGe种子层220覆盖的底壁上形成第一SiGe层230。
第一SiGe层230由SiGe材料形成，其中的Ge含量是渐变的，从下往上逐渐增大，即，从凹槽210的底壁向上逐渐增大。通常，第一SiGe层230上表面的Ge含量小于或等于将在其上形成的第二SiGe层240(见图1D，将在下面描述)的Ge含量。例如，第一SiGe层230中的Ge含量可以这样选择：在其下表面处的Ge含量为0％，在其上表面处的Ge含量等于第二SiGe层240的Ge含量。第一SiGe层230中的Ge含量可以从下往上线性增大，或者可以具有别的变化形式。
第一SiGe层230的厚度小于凹槽210的深度。具体地，第一SiGe层230的厚度可以根据需要而确定，例如，可以为10埃至200埃。
可以通过选择性外延生长来形成第一SiGe层230。在该选择性外延生长的过程中，所使用的气体可以包含：SiH4或者SiH2Cl2；GeH4；HCl；以及H2。其中，H2的气体流速可以为0.1slm至50slm，其它气体的气体流速可以为1sccm至1000sccm。反应温度可以为600℃至1100℃，反应腔压力可以为1Torr至500Torr。在实际操作中，通过例如调节所使用的各气体之比以及调节反应腔压力等，可以实现主要从底壁向上外延生长。此外，通过调节GeH4气体的流速，可以调节形成的SiGe层中的Ge含量。例如，在生长第一SiGe层230的过程中，逐渐增大GeH4气体的流速，可以使得所形成的第一SiGe层230中的Ge含量从下往上逐渐增大，直到等于将在其上形成的第二SiGe层240的Ge含量。
接下来，如图1D所示，在第一SiGe层230上形成第二SiGe层240。
第二SiGe层240由SiGe材料形成，其中的Ge含量是恒定的。例如，第二SiGe层240中的Ge原子百分比含量可以为20％至40％。如上所述，SiGe种子层220、第一SiGe层230和第二SiGe层240中的Ge含量可以被选择为使得：SiGe种子层220中的Ge含量小于第二SiGe层240中的Ge含量，并且第一SiGe层230上表面的Ge含量小于等于第二SiGe层240的Ge含量。
第二SiGe层240的厚度可以根据需要而确定，例如可以为100埃至500埃。尽管图1D中示出的第二SiGe层240的上表面与衬底110的上表面齐平，然而，根据具体的工艺条件或者根据需要，第二SiGe层240的上表面也可以高于或低于衬底110的上表面，这并不影响本发明的实现。
可以通过选择性外延生长来形成第二SiGe层240。在该选择性外延生长的过程中，所使用的气体可以包含：SiH4或者SiH2Cl2；GeH4；HCl；以及H2。其中，H2的气体流速可以为0.1slm至50slm，其它气体的气体流速可以为1sccm至1000sccm。反应温度可以为600℃至1100℃，反应腔压力可以为1Torr至500Torr。在生长第二SiGe层240的过程中，可以使GeH4的流速保持固定，从而得到恒定的Ge含量。
可选地，在外延生长第二SiGe层240的同时，可以利用B(硼)进行原位(in situ)掺杂，得到p型掺杂的第二SiGe层240，以便形成PMOS的源/漏区。如果采用原位掺杂B的方式，则在反应气体中还可以包含B2H6或者BH3，其中B2H6或者BH3的气体流速可以为1sccm至1000sccm。优选地，在第二SiGe层240中，B的浓度(每立方厘米包含的B原子数)小于等于2×1020cm-3。当然，得到p型掺杂的第二SiGe层240的方式不限于此，也可以在形成第二SiGe层240之后对其进行B离子注入。
由此，通过图1A-1D所示的步骤，在凹槽210中填充了具有如图1D所示结构的SiGe材料，其包括形成在凹槽210侧壁上的SiGe种子层220，形成在凹槽210底壁上的第一SiGe层230，以及形成在第一SiGe层230上的第二SiGe层240。该结构与传统的在凹槽中直接生长具有恒定的高Ge含量(例如原子百分比含量为30％)的SiGe材料的情况(相当于在凹槽210中仅填充第二SiGe层240)相比，能够有效地减少甚至消除堆垛层错。具体地，SiGe种子层220中的Ge含量小于第二SiGe层240中的Ge含量，其可以作为侧壁与第二SiGe层240之间的过渡层，减少甚至消除侧壁与第二SiGe层240之间高的Ge含量差引起的堆垛层错。此外，SiGe种子层220还可以有效地阻挡第二SiGe层240中的B的扩散。另一方面，第一SiGe层230具有渐变的Ge含量，类似地，其可以作为底壁与第二SiGe层240之间的过渡层，减少甚至消除底壁与第二SiGe层240之间高的Ge含量差引起的堆垛层错。
此外，如果如上所述的，在图1B所示的步骤中，在底壁与第一SiGe层230之间也形成有种子层，则该种子层也可以起到减少底壁处的堆垛层错的作用。
可选地，在得到图1D所示的结构后，可以进一步地在第二SiGe层240上形成帽层250。可选地，帽层250也可以覆盖SiGe种子层230，如图1E所示。帽层250的材料可以是SiGe或Si。在帽层250的材料为SiGe的情况下，其中Ge的原子百分比含量可以小于等于20％。可以通过选择性外延生长来形成帽层250，或者也可以采用别的适当方式来形成帽层250。
帽层250的上表面通常可以如图1E所示的那样高出衬底110的上表面，或者也可以与衬底110的上表面齐平。这样，即使在形成第二SiGe层240时由于工艺原因使其未能完全填满凹槽210，帽层250也可以帮助进一步地填充凹槽210，以有助于后续的工艺步骤。例如，帽层250可以为后续在源/漏区表面形成金属硅化物时提供足够的Si。因此，帽层250的厚度可以根据需要而确定，例如可以为50埃至250埃。
图2示出根据本发明的一个实施例的半导体器件200的结构示意图。半导体器件200可以采用图1A-1E示出的方法来得到。
如图2所示，半导体器件200包括衬底110，其可以是Si衬底。在衬底110中形成有用于源区或漏区的凹槽。半导体器件200还包括形成在凹槽的侧壁上的SiGe种子层220；形成在凹槽的未被SiGe种子层220覆盖的底壁上的第一SiGe层230；以及形成在第一SiGe层230上的第二SiGe层240。第一SiGe层230的厚度小于凹槽的深度。第一SiGe层230中的Ge含量从下往上逐渐增大，而第二SiGe层中的Ge含量恒定。SiGe种子层220中的Ge含量小于第二SiGe层240中的Ge含量，并且第一SiGe层230上表面的Ge含量小于等于第二SiGe层240的Ge含量。
例如，第一SiGe层230下表面的Ge含量可以为0％，而第一SiGe层230上表面的Ge含量等于第二SiGe层240的Ge含量。举例而言，各层的Ge含量可以是这样的：SiGe种子层220中Ge的原子百分比含量为1％至20％，第二SiGe层240中Ge的原子百分比含量为20％至40％，而第一SiGe层230的Ge含量从下往上递增，从下表面的0％逐渐增大到上表面处等于第二SiGe层240中的Ge含量。
在第二SiGe层240中可以掺杂有B，其中B的浓度可以根据需要进行选择。例如，第二SiGe层240中，B的浓度(每立方厘米包含的B原子数)可以小于等于2×1020cm-3。
SiGe种子层220的厚度可以为10埃至200埃，第一SiGe层230的厚度可以为10埃至200埃，而第二SiGe层240的厚度可以为100埃至500埃。
可选地，尽管图2中未示出，半导体器件200还可以包括位于第二SiGe层240上的SiGe或Si的帽层，该帽层的上表面可以与衬底110的上表面齐平或高出衬底110的上表面。可选地，帽层也可以覆盖SiGe种子层220(可参考图1E，其中示出了帽层250)。帽层250的厚度可以根据需要而确定，例如，其可以为50埃至250埃。在帽层由SiGe构成的情况下，其中Ge的原子百分比含量可以小于等于20％。
如上结合图1D所述，与传统的直接在Si衬底的凹槽中生长高Ge含量的SiGe材料以形成嵌入式SiGe结构相比，半导体器件200中的SiGe种子层220和第一SiGe层230能够大大减少甚至消除界面处的堆垛层错，从而提升PMOS的性能。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (19)

1.一种制造半导体器件的方法，包括：
在Si衬底中形成用于源区或漏区的凹槽；
在所述凹槽的侧壁上形成Ge含量恒定的SiGe种子层；
随后在所述凹槽的未被所述SiGe种子层覆盖的底壁上形成Ge含量从下往上逐渐增大的第一SiGe层，该第一SiGe层的厚度小于所述凹槽的深度；以及
在第一SiGe层上形成Ge含量恒定的第二SiGe层，
其中，SiGe种子层中的Ge含量小于第二SiGe层中的Ge含量，并且第一SiGe层上表面的Ge含量小于等于第二SiGe层的Ge含量。
2.如权利要求1所述的方法，其中：
第一SiGe层下表面的Ge含量为0％，第一SiGe层上表面的Ge含量等于第二SiGe层的Ge含量。
3.如权利要求1所述的方法，其中：
SiGe种子层中Ge的原子百分比含量为1％至20％，第二SiGe层中Ge的原子百分比含量为20％至40％。
4.如权利要求1所述的方法，其中：
SiGe种子层的厚度为10埃至200埃，第一SiGe层的厚度为10埃至200埃，第二SiGe层的厚度为100埃至500埃。
5.如权利要求1所述的方法，还包括：
在第二SiGe层上形成SiGe或Si的帽层，该帽层的上表面与Si衬底的上表面齐平或高出Si衬底的上表面。
6.如权利要求5所述的方法，其中：
所述帽层的厚度为50埃至250埃；并且
在所述帽层由SiGe构成的情况下，帽层中Ge的原子百分比含量小于等于20％。
7.如权利要求1所述的方法，其中，形成第二SiGe层的步骤还包括：
通过原位掺杂，在第二SiGe层中掺杂B。
8.如权利要求7所述的方法，其中：
第二SiGe层中B的浓度小于等于2×1020cm-3。
9.如权利要求1所述的方法，其中：
通过选择性外延生长形成SiGe种子层、第一SiGe层和第二SiGe层，其中，反应温度为600℃至1100℃，反应腔压力为1Torr至500Torr，所使用的气体包含：
SiH4或者SiH2Cl2；
GeH4；
HCl；以及
H2，
其中H2的气体流速为0.1slm至50slm，其它气体的气体流速为1sccm至1000sccm。
10.如权利要求9所述的方法，其中：
在形成第二SiGe层的过程中，所使用的气体还包含B2H6或者BH3，其中B2H6或者BH3的气体流速为1sccm至1000sccm。
11.如权利要求9所述的方法，其中：
在形成SiGe种子层的过程中，GeH4与SiH4或SiH2Cl2的流速之比在1∶50到1∶150之间，GeH4与H2的流速之比在1∶5000到1∶15000之间，并且反应腔压力在20Torr到50Torr之间。
12.如权利要求11所述的方法，其中：
在形成SiGe种子层的过程中，GeH4与HCl的流速之比在1∶25到1∶50之间。
13.一种半导体器件，包括：
Si衬底，在所述Si衬底中形成有用于源区或漏区的凹槽；
形成在所述凹槽的侧壁上的SiGe种子层，所述SiGe种子层中的Ge含量恒定；
形成在所述凹槽的未被所述SiGe种子层覆盖的底壁上的第一SiGe层，第一SiGe层中的Ge含量从下往上逐渐增大，并且第一SiGe层的厚度小于所述凹槽的深度；以及
形成在第一SiGe层上的第二SiGe层，第二SiGe层中的Ge含量恒定，
其中，SiGe种子层中的Ge含量小于第二SiGe层中的Ge含量，并且第一SiGe层上表面的Ge含量小于等于第二SiGe层的Ge含量。
14.如权利要求13所述的半导体器件，其中：
第一SiGe层下表面的Ge含量为0％，第一SiGe层上表面的Ge含量等于第二SiGe层的Ge含量。
15.如权利要求13所述的半导体器件，其中：
SiGe种子层中Ge的原子百分比含量为1％至20％，第二SiGe层中Ge的原子百分比含量为20％至40％。
16.如权利要求13所述的半导体器件，其中：
SiGe种子层的厚度为10埃至200埃，第一SiGe层的厚度为10埃至200埃，第二SiGe层的厚度为100埃至500埃。
17.如权利要求13所述的半导体器件，还包括：
位于第二SiGe层上的SiGe或Si的帽层，该帽层的上表面与Si衬底的上表面齐平或高出Si衬底的上表面。
18.如权利要求17所述的半导体器件，其中：
所述帽层的厚度为50埃至250埃，在所述帽层由SiGe构成的情况下，帽层中Ge的原子百分比含量小于等于20％。
19.如权利要求13所述的半导体器件，其中：
在第二SiGe层中掺杂有B，其中B的浓度小于等于2×1020cm-3。
CN201110227476.5A 2011-08-10 2011-08-10 半导体器件及其制造方法 Active CN102931082B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201110227476.5A CN102931082B (zh) 2011-08-10 2011-08-10 半导体器件及其制造方法
US13/313,979 US8587026B2 (en) 2011-08-10 2011-12-07 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110227476.5A CN102931082B (zh) 2011-08-10 2011-08-10 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN102931082A CN102931082A (zh) 2013-02-13
CN102931082B true CN102931082B (zh) 2015-04-22

Family

ID=47645856

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110227476.5A Active CN102931082B (zh) 2011-08-10 2011-08-10 半导体器件及其制造方法

Country Status (2)

Country Link
US (1) US8587026B2 (zh)
CN (1) CN102931082B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9673244B2 (en) * 2012-03-08 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor isolation region and method of forming the same
CN105679645A (zh) * 2014-11-17 2016-06-15 上海华力微电子有限公司 嵌入式锗硅外延位错缺陷的改善方法
US9761667B2 (en) * 2015-07-30 2017-09-12 International Business Machines Corporation Semiconductor structure with a silicon germanium alloy fin and silicon germanium alloy pad structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100444336C (zh) * 2004-06-29 2008-12-17 国际商业机器公司 一种p型mosfet的结构及其制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7338886B2 (en) * 2005-04-15 2008-03-04 Chartered Semiconductor Manufacturing, Ltd. Implantation-less approach to fabricating strained semiconductor on isolation wafers
US8017487B2 (en) * 2006-04-05 2011-09-13 Globalfoundries Singapore Pte. Ltd. Method to control source/drain stressor profiles for stress engineering
JP5076388B2 (ja) * 2006-07-28 2012-11-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
DE102007009915B4 (de) * 2007-02-28 2020-07-30 Globalfoundries Inc. Halbleiterbauelement mit verformter Halbleiterlegierung mit einem Konzentrationsprofil und Verfahren zu dessen Herstellung
KR100844933B1 (ko) * 2007-06-26 2008-07-09 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100444336C (zh) * 2004-06-29 2008-12-17 国际商业机器公司 一种p型mosfet的结构及其制作方法

Also Published As

Publication number Publication date
US8587026B2 (en) 2013-11-19
CN102931082A (zh) 2013-02-13
US20130037856A1 (en) 2013-02-14

Similar Documents

Publication Publication Date Title
CN102931083B (zh) 半导体器件及其制造方法
CN102194755B (zh) 鳍式场效晶体管及其制造方法
US9287399B2 (en) Faceted intrinsic epitaxial buffer layer for reducing short channel effects while maximizing channel stress levels
CN108305875B (zh) 使用用于源极/漏极限域的间隔物的半导体器件的制作方法
US20120241815A1 (en) Semiconductor devices and methods of fabricating the same
CN105448991B (zh) 晶体管及其形成方法
US10658175B2 (en) Semiconductor device and manufacturing method therefor
JP2008192989A (ja) 半導体装置とその製造方法
WO2005067014A1 (en) Strained transistor integration for cmos
US8900978B1 (en) Methods for making a semiconductor device with shaped source and drain recesses and related devices
US9099324B2 (en) Semiconductor device with trench isolation
CN102956445A (zh) 一种锗硅外延层生长方法
CN102931082B (zh) 半导体器件及其制造方法
CN105529268B (zh) 晶体管及其形成方法
CN104576391A (zh) 一种pmos器件及其制备方法
CN105742284A (zh) 半导体器件制备方法以及半导体器件
CN105097520B (zh) 半导体结构的形成方法
JP5070779B2 (ja) 半導体装置の製造方法および半導体装置
CN103187269B (zh) 晶体管的形成方法
CN105575763A (zh) 应力层的形成方法和晶体管的形成方法
CN105632927B (zh) Pmos晶体管的形成方法
CN105321882B (zh) 用于制作嵌入式锗硅的方法
CN103311122B (zh) 晶体管的形成方法
CN109920837B (zh) 半导体器件及其形成方法
CN105321881A (zh) 一种用于形成嵌入式锗硅的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant