CN104576391A - 一种pmos器件及其制备方法 - Google Patents
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Abstract
本发明提供一种PMOS器件及其制备方法，所述制备方法至少包括：在半导体衬底中形成沟槽；在所述沟槽内壁上依次外延生长第一种子层和SiGe种子层，所述SiGe种子层中掺杂有硼；将获得的结构进行退火处理，使SiGe种子层的硼扩散进入第一种子层，在第一种子层和SiGe种子层中形成均匀的硼掺杂；生长SiGe填充层，直至所述SiGe填充层填充满所述沟槽形成PMOS器件的源区或漏区，所述SiGe填充层中掺杂有硼。本发明通过退火工艺将SiGe种子层中的受主掺杂离子扩散进入第一种子层中，使受主掺杂离子在SiGe种子层和第一种子层中分布均匀，避免了掺杂离子在Si与SiGe界面处聚集，降低源漏区的电阻，有利于提高空穴迁移率。
Description
技术领域
本发明涉及伴半导体工艺领域，特别是涉及一种PMOS器件及其制备方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)是集成电路最重要的基本有源器件，以NMOS与PMOS互补形成的CMOS是深亚微米超大集成电路的组成单元。其中，Si CMOS集成电路因具有低功耗、高集成度、低噪声和高可靠性等优点，在半导体集成电路产业中占据着支配地位。然而随着集成电路规模的进一步增大、器件特征尺寸的减小、集成度和复杂性的增加，尤其是器件特征尺寸进入纳米尺度以后，Si CMOS器件的材料、物理特征的局限性逐步显现了出来，限制了Si集成电路及其制造工艺的进一步发展。
目前，影响CMOS器件性能的主要因素在于载流子的迁移率，载流子的迁移率会影响沟道中电流的大小。CMOS器件中载流子迁移率的下降不仅会降低晶体管的切换速度，而且还会使开和关时的电阻差异缩小。因此，有效提高载流子迁移率是CMOS器件结构设计的重点之一。
由于电子和空穴对相同类型的应变具有不同的响应。例如，在电流流动的方向上施加压应力对空穴迁移率有利，但是对电子迁移率有害；而施加张应力对电子迁移率有利,但是对空穴迁移率有害。因此，为了提高CMOS器件中载流子的迁移率，一般是将PMOS和NMOS分开处理。具体而言，对于NMOS器件，在沿沟道方向引入张应力来提高其沟道中电子的迁移率；对于PMOS器件，在沿沟道方向引入压应力来提高其沟道中空穴的迁移率。
嵌入式硅锗技术是针对提高PMOS器件中空穴的迁移率而提出的，通常是通过选择性外延技术在源漏区生长锗硅，实现沟道区引入应变。PMOS器件中的源漏区一般引入B（硼）作为杂质原子，但是由于B的半径较Si和Ge小，因此，在离子注入B之后，小半径的B原子会聚集在Si与SiGe的界面处，使界面处B的掺杂浓度过高，影响PMOS器件的性能，如图1所示，横坐标为距离半导体衬底表面的深度，纵坐标为B的掺杂浓度，由图1可看到曲线上有明显的浓度峰值（虚线所示），这就代表B在Si与SiGe的界面处确实有聚集；另一方面，由于Si与SiGe界面处Ge原子含量的剧烈变化，该界面处会因为晶格适配等原因产生位错、缺陷，使沟道内压应力减小，限制空穴迁移率的有效提高。
因此，提供一种能有效提高空穴迁移率的PMOS器件及其制备方法是本领域技术人员需要解决的课题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种PMOS器件及其制备方法，用于解决现有技术中Si和SiGe的界面处硼原子聚集且界面处易产生缺陷等导致器件性能下降的问题。
为实现上述目的及其他相关目的，本发明提供一种PMOS器件的制备方法，所述PMOS器件的制备方法至少包括步骤：
1）提供一半导体衬底，刻蚀所述半导体衬底形成沟槽；
2）在所述沟槽内壁上依次外延生长第一种子层和SiGe种子层，所述SiGe种子层中掺杂有硼；
3）将步骤2）获得的结构进行退火处理，使SiGe种子层的硼扩散进入第一种子层，在第一种子层和SiGe种子层中形成均匀的硼掺杂；
4）在所述SiGe种子层内壁外延生长SiGe填充层，直至所述SiGe填充层填充满所述沟槽，形成PMOS器件的源区或漏区，所述SiGe填充层中掺杂有硼。
优选地，所述第一种子层为Si或SiGe，所述第一种子层为SiGe时，Ge的原子百分比含量为10%～30%。
优选地，所述SiGe种子层中Ge的原子百分比含量为10%～30%，所述SiGe种子层中硼的掺杂浓度范围为1E18～5E20atoms/cm3。
优选地，所述第一种子层的厚度范围为10～100埃，所述SiGe种子层的厚度范围为20～200埃。
优选地，进行退火处理时以H2作为载气，退火处理的温度范围为600～900度，退火处理的时间范围为10～500秒。
优选地，所述SiGe填充层中Ge的原子百分比含量为30%～50%，SiGe填充层中硼的掺杂浓度范围为1E19～5E20atoms/cm3。
优选地，所述制备方法还包括在所述SiGe填充层上表面沟槽外形成帽层的步骤，所述帽层由Si或SiGe构成。
本发明还提供一种PMOS器件，所述PMOS器件至少包括：
半导体衬底，在所述半导体衬底中刻蚀形成有沟槽；
含有均匀硼掺杂的第一种子层，外延于所述沟槽的内壁；
含有均匀硼掺杂的SiGe种子层，外延于所述第一种子层内壁；
SiGe填充层，外延于所述SiGe种子层内壁并填充满所述沟槽，所述SiGe填充层中掺杂有硼。
优选地，所述第一种子层的厚度范围为10～100埃，所述SiGe种子层的厚度范围为20～200埃。
优选地，所述沟槽呈“Σ”形状。
优选地，所述PMOS器件还包括形成于所述SiGe填充层上表面、所述沟槽外的帽层，所述帽层由Si或SiGe构成。
如上所述，本发明的PMOS器件及其制备方法，具有以下有益效果：本发明在形成SiGe填充层之前制作第一种子层和SiGe种子层，这两层种子层中的Ge原子含量均小于SiGe填充层中Ge原子含量，可以减少Si与SiGe界面处产生的位错及缺陷；另外，本发明通过先制备未掺杂硼的第一种子层，再在第一种子层上制备掺杂硼的SiGe种子层，之后通过退火工艺将SiGe种子层中掺杂的硼扩散进入第一种子层中，使硼在SiGe种子层和第一种子层中分布均匀，避免了硼掺杂在Si与SiGe界面处聚集，降低源漏区的电阻，有利于提高空穴迁移率。
附图说明
图1为现有技术的PMOS器件中硼掺杂浓度的变化曲线图。
图2为本发明的PMOS器件的制备方法的流程示意图。
图3为本发明的PMOS器件的制备方法步骤1）所呈现的结构示意图。
图4～图5为本发明的PMOS器件的制备方法步骤2）所呈现的结构示意图。
图6为本发明的PMOS器件的制备方法步骤4）所呈现的结构示意图。
图7为本发明的PMOS器件的制备方法步骤4）后在SiGe填充层上形成帽层的结构示意图。
元件标号说明
1 半导体衬底
2 沟槽
3 第一种子层
4 SiGe种子层
5 SiGe填充层
6 帽层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅附图。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图2所示，本发明提供一种PMOS器件的制备方法，所述PMOS器件的制备方法至少包括以下步骤：
首先执行步骤S1，如图3所示，提供一半导体衬底1，刻蚀所述半导体衬底形成沟槽2。
所述半导体1衬底可为任意公知的半导体衬底，包括但不限于Si衬底或SOI衬底。本实施例中所述半导体衬底1以Si衬底为例进行说明。
所述沟槽2可以采用公知的工艺手段来形成，例如，采用干法刻蚀、湿法刻蚀等。形成的沟槽2形状包括但不限于sigma形状，即“Σ”形状。当然，所述沟槽2也可以根据需要为长方形、倒梯形等形状。本实施例中，所述沟槽2形状为“Σ”形状，以增强后续形成在沟槽2中的SiGe填充层的压应力效果。需要说明的是，“Σ”形状是由半导体衬底表面、沟槽2一侧的侧壁、以及沟槽2底部的延长线（如图1中的虚线）构成，但为了便于描述，一般用“Σ”代表如图1所示沟槽2的整体形状，这也是半导体制造业业内承认的表示方式。所述沟槽2的深度可以根据源区或漏区所需要的深度的来确定。
形成“Σ”形沟槽2的具体步骤为：首先，在半导体衬底1表面形成掩膜层（未予以图示），图形化所述掩膜层后先对所述半导体衬底1进行干法刻蚀以形成U型沟槽；接着，对U型沟槽的槽壁进行具有晶向选择的湿法刻蚀，形成“Σ”形沟槽。需要说明的是，除了在半导体衬底2表面形成掩膜层作为掩膜外，也可以以形成在半导体衬底1上的栅极及栅极侧墙作为掩膜来对半导体衬底1进行干法刻蚀以形成U型沟槽。
然后执行步骤S2，如图4和图5所示，在所述沟槽2内壁上依次外延生长第一种子层（Seedlayer）3和SiGe种子层4，所述SiGe种子层4中掺杂有硼。
所述第一种子层3可以是Si或者SiGe。
优选地，生长形成的第一种子层3的厚度范围为10～100埃。本实施例中，所述第一种子层3的厚度选择为20埃。
所述外延生长第一种子层3可以采用低压化学气相沉积、等离子体增强化学气相沉积、快速热化学气相沉积、或者分子束外延技术等。生长的温度可以在600℃～800℃范围内。
作为一个示例，若第一种子层3为Si，形成第一种子层3所使用的工艺气体可以包含SiH2Cl2或者SiH4；HCl以及H2。其中，H2的气体流速可以为0.1slm至50slm（每分钟标准升），其他气体的流速可以为1sccm至1000sccm（每分钟标准毫升）。当然，也可以选择其他适合的工艺气体来作为生长Si第一种子层的源气体。
作为又一个示例，若第一种子层3为SiGe，形成第一种子层3所使用的工艺气体可以包含SiH2Cl2或者SiH4；GeH4；HCl以及H2。其中，H2的气体流速可以为0.1slm至50slm（每分钟标准升），其他气体的流速可以为1sccm至1000sccm（每分钟标准毫升）。形成的第一种子层3中Ge的原子百分比含量为10%～30%。作为示例，Ge的原子百分比含量为10%。当然，也可以选择其他适合的工艺气体来作为生长SiGe第一种子层的源气体。
外延生长SiGe种子层4可以采用与外延生长第一种子层3的工艺相同，例如，可以采用低压化学气相沉积、等离子体增强化学气相沉积、快速热化学气相沉积、或者分子束外延技术等。生长SiGe种子层4的温度同样可以在600℃～800℃范围内。
优选地，生长形成的SiGe种子层4的厚度范围为20～200埃。本实施例中，所述SiGe种子层4的厚度选择为100埃。
生长形成的SiGe种子层4中Ge的原子百分比含量在10%～30%范围内。作为示例，Ge的原子百分比含量可以是10%。
SiGe种子层4与第一种子层3不同的是，SiGe种子层4掺杂有硼，而第一种子层3中未掺杂硼。作为示例，SiGe种子层4中硼的掺杂浓度范围为1E18～5E20atoms/cm3，掺杂的硼为硼B。
需要说明的是，可以采用离子注入工艺在SiGe种子层4中掺杂硼，即外延生长形成SiGe种子层4后，对SiGe种子层4进行离子注入形成硼掺杂的SiGe种子层4，但形成硼掺杂的SiGe种子层4的方法并不限于此，也可以在外延生长SiGe种子层4的同时，利用硼进行原位掺杂，若采用原位掺杂形成硼掺杂的SiGe种子层4，则在工艺气体中还可以包括气体B2H6或BH3。
接着执行将步骤S3，将步骤S2获得的结构进行退火处理，使SiGe种子层4的硼扩散进入第一种子层3，在第一种子层3和SiGe种子层4中形成均匀的受主掺杂。
具体地，进行退火处理时以H2作为载气，促使SiGe种子层中受主掺杂离子在高温下进行热运动迁移，从而发生固态扩散。当然，也可以采用其他合适的气体作为载气来进行退火。
退火的温度可以在600～900℃范围内，退火处理的时间可以是10～500秒。作为示例，选择在650℃下进行退火500秒，之后进行降温处理。退火后在第一种子层3和SiGe种子层4中形成均匀的受主掺杂，避免小半径硼的界面聚集。
退火后，所述第一种子层和SiGe种子层中硼的掺杂浓度范围均为1E18～5E20atoms/cm3。在具体的实施例中，退火扩散后硼的掺杂浓度会略低于初始掺杂在第一种子层3中的浓度，例如，若初始掺杂在第一种子层3中的浓度为5E20atoms/cm3，则退火后，第一种子层和SiGe种子层中的掺杂浓度可以为5E19atoms/cm3。
最后执行步骤S4，如图6所示，如图在所述SiGe种子层4内壁外延生长SiGe填充层5，直至所述SiGe填充层5填充满所述沟槽2形成PMOS器件的源区或漏区，所述SiGe填充层5中掺杂有硼。
所述SiGe填充层5由SiGe材料组成，其中，所述SiGe填充层5中Ge的原子百分比含量为30%～50%，硼的掺杂浓度范围为1E19～5E20atoms/cm3。
作为示例，所述SiGe填充层5中Ge的原子百分比含量为50%。硼掺杂的浓度为5E20。
外延生长SiGe填充层5可以采用低压化学气相沉积、等离子体增强化学气相沉积、快速热化学气相沉积、或者分子束外延技术等。生长的温度可以在600℃～800℃范围内。
在外延生长SiGe填充层5的过程中，所使用的工艺气体可以包含SiH2Cl2或者SiH4；GeH4；HCl以及H2。其中，H2的气体流速可以为0.1slm至50slm（每分钟标准升），其他气体的流速可以为1sccm至1000sccm（每分钟标准毫升）。
可选地，可以采用离子注入工艺在SiGe填充层5掺杂硼，即外延生长形成SiGe填充层5后，对SiGe填充层5进行离子注入形成硼掺杂的SiGe填充层5，但形成硼掺杂的SiGe填充层5的方法并不限于此，也可以在外延生长SiGe填充层5的同时，利用硼进行原位掺杂，若采用原位掺杂形成硼掺杂的SiGe填充层5，则在工艺气体中还可以包括B2H6或BH3。
形成的SiGe填充层5中的Ge的原子百分比含量大于第一种子层及第二种子层中Ge的原子百分比含量，将Ge含量较低的第一种子层3及SiGe种子层4作为半导体衬底1与SiGe填充层5的过渡层，可以有效减少SiGe填充层5与半导体衬底1间高的Ge含量差引起的位错及缺陷。
进一步地，如图7所示，所述制备方法还包括在所述SiGe填充层5上表面沟槽2外形成帽层6的步骤，形成的方式可以是外延生长，也可以采用其他适合的工艺来形成。所述帽层6由Si或SiGe构成，用于提供足够的Si和源区或漏区表面的金属，比如Ni金属，反应生成金属硅化物。
实施例二
本发明还提供一种PMOS器件，该PMOS器件利用实施例一中的制备方法制成，如图6所示，所述PMOS器件至少包括：
半导体衬底1，在所述半导体衬底1中刻蚀形成有沟槽2；
含有均匀硼掺杂的第一种子层3，外延于所述沟槽2的内壁；
含有均匀硼掺杂的SiGe种子层4，外延于所述第一种子层3内壁；
SiGe填充层5，外延于所述SiGe种子层4内壁并填充满所述沟槽2，所述SiGe填充层5中掺杂有硼。
优选地，所述沟槽2呈“Σ”形状。当然，所述沟槽2也可以根据需要为长方形、倒梯形等形状。本实施例中，所述沟槽2形状为“Σ”形状，以增强后续形成在沟槽2中的SiGe填充层的压应力效果。
所述第一种子层3可以是Si或SiGe。作为示例，第一种子层3为SiGe，其中，Ge的原子百分比含量为10%～30%。
生长形成的第一种子层3的厚度范围为10～100埃。本实施例中，所述第一种子层3的厚度选择为20埃。
所述SiGe种子层4中Ge的原子百分比含量为10%～30%，作为示例，Ge的原子百分比含量可以是10%。
生长形成的SiGe种子层4的厚度范围为20～200埃。作为示例，所述SiGe种子层4的厚度选择为100埃。
所述SiGe填充层5由SiGe材料组成，其中，所述SiGe填充层5中Ge的原子百分比含量为30%～50%，作为示例，所述SiGe填充层5中Ge的原子百分比含量为50%。
所述第一种子层4和SiGe种子层5中有均匀掺杂的硼，其掺杂浓度均在1E18～5E20atoms/cm3范围内。
所述PMOS器件还包括形成于所述SiGe填充层5上表面、所述沟槽外的帽层6，如图7所示，所述帽层6由Si或SiGe构成。
综上所述，本发明提供一种PMOS器件及其制备方法，在形成SiGe填充层之前制作第一种子层和SiGe种子层，这两层种子层中的Ge原子含量均小于SiGe填充层中Ge原子含量，可以减少Si与SiGe界面处产生的位错及缺陷；另外，本发明通过先制备未掺杂硼的第一种子层，再在第一种子层上制备掺杂硼的SiGe种子层，之后通过退火工艺将SiGe种子层中掺杂的硼扩散进入第一种子层中，使硼在SiGe种子层和第一种子层中分布均匀，避免了硼掺杂在Si与SiGe界面处聚集，降低源漏区的电阻，有利于提高空穴迁移率。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (11)
1.一种PMOS器件的制备方法，其特征在于，所述PMOS器件的制备方法至少包括以下步骤：
1）提供一半导体衬底，刻蚀所述半导体衬底形成沟槽；
2）在所述沟槽内壁上依次外延生长第一种子层和SiGe种子层，所述SiGe种子层中掺杂有硼；
3）将步骤2）获得的结构进行退火处理，使SiGe种子层的硼扩散进入第一种子层，在第一种子层和SiGe种子层中形成均匀的硼掺杂；
4）在所述SiGe种子层内壁外延生长SiGe填充层，直至所述SiGe填充层填充满所述沟槽，形成PMOS器件的源区或漏区，所述SiGe填充层中掺杂有硼。
2.根据权利要求1所述的PMOS器件的制备方法，其特征在于：所述第一种子层为Si或SiGe，所述第一种子层为SiGe时，Ge的原子百分比含量为10%～30%。
3.根据权利要求1所述的PMOS器件的制备方法，其特征在于：所述SiGe种子层中Ge的原子百分比含量为10%～30%，所述SiGe种子层中硼的掺杂浓度范围为1E18～5E20atoms/cm3。
4.根据权利要求2或3所述的PMOS器件的制备方法，其特征在于：所述第一种子层的厚度范围为10～100埃，所述SiGe种子层的厚度范围为20～200埃。
5.根据权利要求1所述的PMOS器件的制备方法，其特征在于：进行退火处理时以H2作为载气，退火处理的温度范围为600～900度，退火处理的时间范围为10～500秒。
6.根据权利要求1所述的PMOS器件的制备方法，其特征在于：所述SiGe填充层中Ge的原子百分比含量为30%～50%，SiGe填充层中硼的掺杂浓度范围为1E19～5E20atoms/cm3。
7.根据权利要求1所述的PMOS器件的制备方法，其特征在于：所述制备方法还包括在所述SiGe填充层上表面沟槽外形成帽层的步骤，所述帽层由Si或SiGe构成。
8.一种PMOS器件，其特征在于，所述PMOS器件至少包括：
半导体衬底，在所述半导体衬底中刻蚀形成有沟槽；
含有均匀硼掺杂的第一种子层，外延于所述沟槽的内壁；
含有均匀硼掺杂的SiGe种子层，外延于所述第一种子层内壁；
SiGe填充层，外延于所述SiGe种子层内壁并填充满所述沟槽，所述SiGe填充层中掺杂有硼。
9.根据权利要求8所述的PMOS器件，其特征在于：所述第一种子层的厚度范围为10～100埃，所述SiGe种子层的厚度范围为20～200埃。
10.根据权利要求8所述的PMOS器件，其特征在于：所述沟槽呈“Σ”形状。
11.根据权利要求8所述的PMOS器件，其特征在于：所述PMOS器件还包括形成于所述SiGe填充层上表面、所述沟槽外的帽层，所述帽层由Si或SiGe构成。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9437427B1 (en) | 2015-12-30 | 2016-09-06 | International Business Machines Corporation | Controlled confined lateral III-V epitaxy |
| CN108630545A (zh) * | 2017-03-17 | 2018-10-09 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法 |
| CN109727866A (zh) * | 2017-10-30 | 2019-05-07 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN110400844A (zh) * | 2019-07-25 | 2019-11-01 | 上海华力集成电路制造有限公司 | 锗硅外延层、其形成方法及一pmos器件 |
| CN111048510A (zh) * | 2019-12-25 | 2020-04-21 | 上海华力集成电路制造有限公司 | 一种FinFET源漏外延三层结构及其形成方法 |
| CN111180311A (zh) * | 2019-11-15 | 2020-05-19 | 深圳第三代半导体研究院 | 一种降低GaN衬底与外延层界面处Si浓度的方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101925986A (zh) * | 2008-01-25 | 2010-12-22 | 富士通半导体股份有限公司 | 半导体器件及其制造方法 |
| CN102610637A (zh) * | 2011-01-19 | 2012-07-25 | 台湾积体电路制造股份有限公司 | 制造应变的源极/漏极结构的方法 |
| CN102637728A (zh) * | 2011-02-14 | 2012-08-15 | 台湾积体电路制造股份有限公司 | 制造应变源极/漏极结构的方法 |
| US20130207166A1 (en) * | 2012-02-10 | 2013-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and Apparatus for Doped SiGe Source/Drain Stressor Deposition |
-
2013
- 2013-10-18 CN CN201310492816.6A patent/CN104576391B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101925986A (zh) * | 2008-01-25 | 2010-12-22 | 富士通半导体股份有限公司 | 半导体器件及其制造方法 |
| CN102610637A (zh) * | 2011-01-19 | 2012-07-25 | 台湾积体电路制造股份有限公司 | 制造应变的源极/漏极结构的方法 |
| CN102637728A (zh) * | 2011-02-14 | 2012-08-15 | 台湾积体电路制造股份有限公司 | 制造应变源极/漏极结构的方法 |
| US20130207166A1 (en) * | 2012-02-10 | 2013-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and Apparatus for Doped SiGe Source/Drain Stressor Deposition |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9437427B1 (en) | 2015-12-30 | 2016-09-06 | International Business Machines Corporation | Controlled confined lateral III-V epitaxy |
| US9748098B2 (en) | 2015-12-30 | 2017-08-29 | International Business Machines Corporation | Controlled confined lateral III-V epitaxy |
| CN108630545A (zh) * | 2017-03-17 | 2018-10-09 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法 |
| CN109727866A (zh) * | 2017-10-30 | 2019-05-07 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN110400844A (zh) * | 2019-07-25 | 2019-11-01 | 上海华力集成电路制造有限公司 | 锗硅外延层、其形成方法及一pmos器件 |
| CN111180311A (zh) * | 2019-11-15 | 2020-05-19 | 深圳第三代半导体研究院 | 一种降低GaN衬底与外延层界面处Si浓度的方法 |
| CN111048510A (zh) * | 2019-12-25 | 2020-04-21 | 上海华力集成电路制造有限公司 | 一种FinFET源漏外延三层结构及其形成方法 |
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