CN103578996B - 晶体管制造方法 - Google Patents

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Abstract

本发明提供一种晶体管制造方法，在不增加器件尺寸的前提下，形成了掺杂的锗硅层‑无掺杂的锗硅层或者掺杂的碳硅层‑无掺杂的碳硅层的应变沟道区，一方面利用锗、碳与硅的不同晶格特点造成应变沟道区与其下方的半导体衬底的晶格失配，使得应变沟道区中产生应力；另一方面通过掺杂的锗硅层或掺杂的碳硅层作为反型层，无掺杂的锗硅层或无掺杂的碳硅层阻挡有掺杂的锗硅层或掺杂的碳硅层中的掺杂离子扩散，有效改善了短沟道效应，进而增大晶体管器件的载流子迁移率。

Description

晶体管制造方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种晶体管制造方法。
背景技术
随着半导体相关制造工艺的发展以及集成电路芯片按照比例尺寸缩小的趋势，载流子迁移率的提高成为晶体管制造的严峻挑战，应力工程在提高半导体器件性能方面所起的作用越来越明显，应力工程广泛适应于半导体器件上，例如，应用在金属氧化物半导体（Metal-Oxide-Semiconductor，MOS）晶体管上，用以改进MOS晶体管的载流子迁移率。
现有技术中一种提高MOS器件载流子迁移率的方法是在MOS器件的栅极、源/漏区的制造工艺完成后，在整个器件表面沉积应力层以向沟道区引入应力，提高沟道载流子迁移率，但是这种方法不仅牺牲了一定的MOS器件的尺寸，而且向沟道区中引入的应力有限，不能满足22nm技术节点以下的FinFET器件的制造要求。
发明内容
本发明的目的在于提供一种晶体管制造方法，在不增加器件尺寸的前提下，能够增大沟道载流子迁移率，提高MOS器件的驱动电流。
为解决上述问题，本发明提出一种晶体管制造方法，包括以下步骤：
提供半导体衬底，在所述半导体衬底上形成外延硅层；
刻蚀所述外延硅层至所述半导体衬底表面，形成沟道槽；
在所述沟道槽中依次外延填充掺杂的锗硅层和无掺杂的锗硅层，或者依次外延填充掺杂的碳硅层和无掺杂的碳硅层，形成应变沟道区；
在所述应变沟道区上方形成栅极堆叠结构。
进一步地，所述半导体衬底为体硅衬底或绝缘体上硅衬底。
进一步地，所述半导体衬底的晶向为<100>或<110>。
进一步地，所述外延硅层厚度为50nm~2μm。
进一步地，所述外延硅层为本征硅层、碳掺杂硅层或锗掺杂硅层。
进一步地，所述碳掺杂硅层中的碳浓度百分比为3%~10%，所述锗掺杂硅层中的锗浓度百分比为3%~10%。
进一步地，所述外延硅层为碳掺杂硅层时，在所述沟道槽中依次外延填充掺杂的锗硅层和无掺杂的锗硅层；所述外延硅层为锗掺杂硅层时，在所述沟道槽中依次外延填充掺杂的碳硅层和无掺杂的碳硅层。
进一步地，所掺杂的碳硅层或无掺杂的碳硅层的厚度为50nm~100nm，碳的浓度百分比为20%~50%。
进一步地，所掺杂的锗硅层或无掺杂的锗硅层的厚度为50nm~100nm，锗的浓度百分比为20%~50%。
进一步地，所述应变沟道区还包括位于所述沟道槽中的无掺杂的锗硅层或去掺杂的碳硅层上方的本征硅层，通过在所述沟道槽中外延填充无掺杂的锗硅层或无掺杂的碳硅层之后，继续外延填充本征硅而形成。
进一步地，所述晶体管为FinFET。
进一步地，刻蚀所述外延硅层至所述半导体衬底表面，形成沟道槽的步骤包括：
刻蚀所述外延硅层至所述半导体衬底表面，形成直立于所述半导体衬底上的多个鳍片基体；
在所述相邻鳍片基体之间的沟槽中填充绝缘介质；
刻蚀去除所述鳍片基体中的用作沟道的区域，形成沟道槽。
进一步地，所述栅极堆叠结构还包括围绕在所述应变沟道区两侧的部分。
与现有技术相比，本发明提供的晶体管制造方法，在不增加器件尺寸的前提下，形成了掺杂的锗硅层-无掺杂的锗硅层或者掺杂的碳硅层-无掺杂的碳硅层的应变沟道区，一方面利用锗、碳与硅的不同晶格特点造成应变沟道区与其下方的半导体衬底的晶格失配，使得应变沟道区中产生应力；另一方面通过掺杂的锗硅层或掺杂的碳硅层作为反型层，无掺杂的锗硅层或无掺杂的碳硅层阻挡有掺杂的锗硅层或掺杂的碳硅层中的掺杂离子扩散，有效改善了短沟道效应，进而增大晶体管器件的载流子迁移率。
附图说明
图1是本发明实施例一的晶体管制造方法流程图；
图2A~2D是本发明实施例一的晶体管制造方法中的器件结构剖面示意图；
图3是本发明实施例二的晶体管制造方法流程图；
图4A~4G是本发明实施例二的晶体管制造工艺的器件结构剖面示意图;
图5是本发明实施例二中在所述相邻鳍片基体之间的沟道槽中填充绝缘介质之后的器件结构俯视图；
图6是本发明实施例二中在应变沟道区上方和两侧形成栅极堆叠结构之后的器件结构俯视图。
具体实施方式
本发明提供的晶体管制造方法，与现有技术中直接包含栅极结构的器件表面上沉积应力层以向沟道中引入应力的方法不同，关键在于通过形成与衬底晶格失配的沟道，通过晶格失配向沟道中引入应力，以提高载流子迁移率，进而提高晶体管器件性能。
以下结合附图和具体实施例对本发明提出的晶体管制造方法作进一步详细说明。
实施例一
如图1所示，本实施例提出一种晶体管制造方法，该方法适用于常规外观形状的MOS管，包括以下步骤：
S11，提供半导体衬底，在所述半导体衬底上形成外延硅层；
S12，刻蚀所述外延硅层至所述半导体衬底表面，形成沟道槽；
S13，在所述沟道槽中依次外延填充掺杂的锗硅层和无掺杂的锗硅层，或者依次外延填充掺杂的碳硅层和无掺杂的碳硅层，形成应变沟道区；
S14，在所述应变沟道区上方形成栅极堆叠结构。
请参考图2A，在步骤S11中提供的半导体衬底200可以为体硅衬底，也可以为绝缘体上硅衬底，晶向为<100>或<110>。优选的，沿垂直半导体衬底200表面的方向，对半导体衬底200进行N型或P型阱区离子注入，形成N型阱区或P型阱区；然后，在所述半导体衬底200上生长外延层，该外延层的材质可以是Si（本征硅层）、SiGe（锗掺杂硅层）或SiC（碳掺杂硅层）。本实例中，首先采用硅烷、锗烷作为源气体，以氢气作为载气，通过LPCVD等工艺在半导体衬底200上形成锗硅外延层201。由于锗和硅的原子大小不同，所以锗硅外延层201的能带结构结构改变，半导体衬底200和锗硅外延层201界面处的晶格失配，进而在半导体衬底200和锗硅外延层201中产生应力，进而使得后续制得的MOS晶体管器件的载流子迁移率得以提高。
其中，通过改变锗硅外延层201的厚度和锗的浓度可以调整后续形成的沟道载流子迁移率，因此，形成的锗硅外延层201的厚度为50nm~2μm，例如是80nm、100nm、200nm、500nm、800nm、1μm、1.5μm、1.8μm，锗浓度百分比为3%~10%，例如是5%、6%、8%、9%。
请参考图2B，在步骤S12中，可以先在锗硅外延层201上形成硬掩膜层（图中未示出），该掩膜层暴露出锗硅外延层201用于形成沟道的区域；然后以所述硬掩膜层为掩膜，采用干法刻蚀工艺刻蚀锗硅外延层201，形成沟道槽202；接着移除所述硬掩膜层。
请参考图2C，在步骤S13中，采用CVD工艺在所述沟道槽202中依次外延填充掺杂的碳硅层203和无掺杂的碳硅层204，形成应变沟道区。或者先形成一定厚度无掺杂的碳硅层，再通过高剂量深度离子注入工艺对沟道槽202底部一定厚度的无掺杂的碳硅层进行B、As、P等沟道掺杂离子注入，进而形成掺杂的碳硅层203和无掺杂的碳硅层204。由于锗、碳和硅的原子大小不同，所以掺杂的碳硅层203和无掺杂的碳硅层204的能带结构结构改变，锗硅外延层201、掺杂的碳硅层203和无掺杂的碳硅层204的各界面处的晶格失配，进而在应变沟道区中产生双轴应力，进而使得后续制得的MOS晶体管器件的载流子迁移率得以提高。同时无掺杂的碳硅层204可以阻挡下方掺杂的碳硅层203中的掺杂离子的扩散，有效改善了短沟道效应，进而增大MOS器件的载流子迁移率。其中，所述掺杂的碳硅层203或无掺杂的碳硅层204的厚度为50nm~100nm，例如是60nm、70nm、80nm、90nm，碳的浓度百分比为20%~50%，例如是25%、30%、35%、40%、45%。
请参考图2D，在步骤S14中，采用CVD工艺或热氧化工艺在所述无掺杂的碳硅层204上形成栅极氧化层205；然后再采用CVD工艺在所述栅极氧化层205上沉积多晶硅层206；然后，采用栅极掩模工艺，在所述多晶硅层206上形成图案化的掩膜层（未图示），以所述图案化的掩膜层为掩膜，干法刻蚀工艺去除所述所述图案化的掩膜层未覆盖的多晶硅层206，形成多晶硅栅极；接着，继续以所述图案化的掩膜层为掩膜，利用湿法腐蚀工艺去除所述图案化的掩膜层未覆盖的栅极氧化层205，栅极氧化层205湿法腐蚀完成后，移除所述图案化的掩膜层，形成由剩余的栅极氧化层205和多晶硅层205构成的栅极堆叠结构。
在后续步骤中，采用CVD工艺在所述栅极堆叠结构以及暴露的半导体衬底200表面沉积绝缘介质，刻蚀绝缘介质形成侧墙；然后，为了降低短沟道效应，提高载流子迁移率，在形成侧墙之后，以栅极堆叠结构为掩膜，对栅极堆叠结构两侧的外延层进行LDD离子注入，注入方向可与垂直于半导体衬底表面的方向成一角度，角度范围为2°~45°；然后继续以栅极结构和侧墙为掩膜，对所述外延层及其下方的半导体衬底进行重掺杂源/漏极离子注入，退火后分别形成轻掺杂源/漏区和重掺杂源/漏区。
本实施例的晶体管制造方法，在不增加器件尺寸的前提下，形成了掺杂的碳硅层-无掺杂的碳硅层的应变沟道区，一方面利用锗、碳与硅的不同晶格特点造成应变沟道区各层间及与其下方的半导体衬底的晶格失配，使得应变沟道区中产生双轴应力；另一方面通过掺杂的碳硅层作为反型层，无掺杂的碳硅层阻挡有掺杂的碳硅层中的掺杂离子扩散，有效改善了短沟道效应，进而增大MOS器件的载流子迁移率。
实施例二
鳍式场效晶体管（Fin Field effect transistor，FinFET）是一种新型的MOS晶体管，其结构通常包括狭窄而孤立的硅条（即垂直型的沟道结构，也称鳍片），鳍片两侧带有栅极结构。FinFET结构使得器件更小，性能更高。
现有技术中一种提高FinFET器件驱动电流的方法是在形成栅极后的FinFET器件表面沉积应力层以向沟道区引入应力，提高沟道区的载流子迁移率，但是这种方法不仅牺牲了一定的FinFET器件的尺寸，而且向沟道区引入的应力有限，不能满足22nm技术节点以下的FinFET器件的制造要求。
请参考图3，本实施例提供一种FinFET的制造方法，包括以下步骤：
S31，提供半导体衬底，在所述半导体衬底上形成外延硅层；
S32，刻蚀所述外延硅层至所述半导体衬底表面，形成直立于所述半导体衬底上的多个鳍片基体；
S33，在所述相邻鳍片基体之间的沟道槽中填充绝缘介质；
S34，刻蚀去除所述鳍片基体中的用作沟道的区域，形成沟道槽；
S35，在所述沟道槽中依次外延填充掺杂的锗硅层、无掺杂的锗硅层本征硅层，形成应变沟道区；
S36，形成围绕在所述应变沟道区上方及两侧的栅极堆叠结构。
请参考图4A，在步骤S31中提供的半导体衬底400可以为体硅衬底，也可以为绝缘体上硅衬底，晶向为<100>或<110>。优选的，沿垂直半导体衬底400表面的方向，对半导体衬底400进行N型或P型阱区离子注入，形成N型阱区或P型阱区；然后，在所述半导体衬底400上生长外延层，该外延层的材质可以是Si（本征硅层）、SiGe（锗掺杂硅层）或SiC（碳掺杂硅层）。本实例中，首先采用硅烷、丙烷作为源气体，以氢气作为载气，通过LPCVD等工艺在半导体衬底400上形成碳硅外延层401。由于碳和硅的原子大小不同，所以碳硅外延层401的能带结构结构改变，半导体衬底400和碳硅外延层401界面处的晶格失配，进而在半导体衬底400和碳硅外延层401中产生应力，进而使得后续制得的FinFET器件的载流子迁移率得以提高。
其中，通过改变碳硅外延层401的厚度和锗的浓度可以调整后续形成的沟道载流子迁移率，因此，形成的碳硅外延层401的厚度为50nm~2μm，例如是60nm、75nm、150nm、300nm、400nm、660nm、1.2μm、1.6μm，碳浓度百分比为3%~10%，例如是4%、4.5%、6.6%、7.7%。
请参考图4B，在步骤S42中，可以先在碳硅外延层上形成光阻层，然后采用制造FinFET鳍片的掩模板对光阻进行曝光，无需额外制造新的掩膜版，然后以该光阻层为掩膜刻蚀碳硅外延层至暴露出所述半导体衬底400表面，形成直立于所述半导体衬底上的多个鳍片基体402，相邻鳍片基体402之间具有沟槽，鳍片基体402之间可以完全独立（未图示），用于制造相互独立的FinFET，也可以是两侧分别有共同的区域，用于制造多沟道FinFET（未图示，可参考图6）。
请参考图4C，在步骤S43中，采用CVD工艺在形成鳍片基体402之后的器件表面沉积绝缘介质404，直至填满相邻鳍片基体402之间的沟槽，化学机械平坦化所述绝缘介质404至鳍片基体402顶部，以在所述相邻鳍片基体402之间的沟槽中填充绝缘介质403（如图5所示）。接下来对鳍片基体402进行进一步地应变沟道区的制作。
请参考图4D和4E，图4D为沿图5中的XX’线的器件剖面结构示意图，在步骤S44中，可以先在器件表面上形成光阻层和/或硬掩膜层，然后采用制造FinFET鳍片的沟道制作的掩模板对光阻层和/或硬掩膜层进行处理，形成暴露出鳍片基体402的用于沟道的区域的图案化的光阻层和/或硬掩膜层，该过程中无需额外制造新的掩膜版，然后以该图案化的光阻层和/或硬掩膜层为掩膜刻蚀去除鳍片基体402的用于沟道的区域，形成沟道槽405；接着移除所述图案化的光阻层和/或硬掩膜层。
请参考图4F，在步骤S45中，采用CVD工艺在所述沟道槽405中依次外延填充掺杂的锗硅层406、无掺杂的锗硅层407和本征硅层408，形成应变沟道区。或者先形成一定厚度且未填满沟道槽405的无掺杂的锗硅层，再通过高剂量深度离子注入工艺对沟道槽405底部一定厚度的无掺杂的碳硅层进行B、As、P等沟道掺杂离子注入，进而形成掺杂的锗硅层406和无掺杂的锗硅层407，再在无掺杂的锗硅层407顶部继续外延生长本征硅层408，直至填满沟道槽。由于本实施例中，应变沟道区包括掺杂的锗硅层406、无掺杂的锗硅层407和本征硅层408，其锗、碳和硅的原子大小不同，所以半导体衬底400、掺杂的锗硅层406、无掺杂的锗硅层407以及鳍片基体402的各界面处的晶格失配，进而在应变沟道区中产生双轴应力，进而使得后续制得的FinFET器件的载流子迁移率得以提高。同时无掺杂的锗硅层407和本征硅层408可以阻挡下方掺杂的锗硅层406中的掺杂离子的扩散，可以有效改善了短沟道效应，进而增大FinFET器件的载流子迁移率。其中，所掺杂的锗硅层406或无掺杂的锗硅层407的厚度为50nm~100nm，例如是55nm、65nm、75nm、88nm，锗的浓度百分比为20%~50%，例如是24%、32%、36%、42%、48%。
请参考图4G和图6，在步骤S46中，采用CVD工艺或热氧化工艺在所述无掺杂的锗硅层406上形成栅极氧化层409；然后在采用CVD工艺在所述栅极氧化层406上沉积多晶硅层410；然后，采用栅极掩模工艺，在所述多晶硅层410上形成图案化的掩膜层（未图示），以所述图案化的掩膜层为掩膜，刻蚀去除所述所述图案化的掩膜层未覆盖的多晶硅层410和栅极氧化层409，形成围绕在应变沟道区两侧及上方的由剩余的栅极氧化层409和多晶硅层410构成的栅极堆叠结构。图6所示为形成栅极堆叠结构后的FinFET器件结构俯视图。
在后续步骤中，采用CVD工艺在所述栅极堆叠结构以及暴露的半导体衬底400表面沉积绝缘介质，刻蚀绝缘介质形成侧墙；然后，为了降低短沟道效应，提高载流子迁移率，在形成侧墙之后，以栅极堆叠结构为掩膜，对栅极堆叠结构两侧的鳍片基体进行LDD离子注入，注入方向可与垂直于半导体衬底表面的方向成一角度，角度范围为2°~45°；然后继续以栅极结构和侧墙为掩膜，对所述鳍片基体进行重掺杂源/漏极离子注入，退火后分别形成轻掺杂源/漏区和重掺杂源/漏区。
本实施例的FinFET器件制造方法，在不增加器件尺寸的前提下，形成了掺杂的锗硅层-无掺杂的锗硅层-本征硅层的应变沟道区，一方面利用锗、碳与硅的不同晶格特点造成应变沟道区各层间及与其下方的半导体衬底的晶格失配，使得应变沟道区中产生双轴应力；另一方面通过掺杂的锗硅层作为反型层，无掺杂的锗硅层阻挡有掺杂的锗硅层中的掺杂离子扩散，有效改善了短沟道效应，进而增大FinFET器件的载流子迁移率。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种晶体管制造方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成外延硅层；
刻蚀所述外延硅层至所述半导体衬底表面，形成沟道槽；
在所述沟道槽中依次外延填充掺杂的锗硅层和无掺杂的锗硅层，或者依次外延填充掺杂的碳硅层和无掺杂的碳硅层，形成应变沟道区；
在所述应变沟道区上方形成栅极堆叠结构；
其中，所述外延硅层为碳掺杂硅层时，在所述沟道槽中依次外延填充掺杂的锗硅层和无掺杂的锗硅层；所述外延硅层为锗掺杂硅层时，在所述沟道槽中依次外延填充掺杂的碳硅层和无掺杂的碳硅层。
2.如权利要求1所述的晶体管制造方法，其特征在于，所述半导体衬底为体硅衬底或绝缘体上硅衬底。
3.如权利要求1或2所述的晶体管制造方法，其特征在于，所述半导体衬底的晶向为<100>或<110>。
4.如权利要求1所述的晶体管制造方法，其特征在于，所述外延硅层厚度为50nm～2μm。
5.如权利要求1或4所述的晶体管制造方法，其特征在于，所述外延硅层为本征硅层、碳掺杂硅层或锗掺杂硅层。
6.如权利要求5所述的晶体管制造方法，其特征在于，所述碳掺杂硅层中的碳浓度百分比为3％～10％，所述锗掺杂硅层中的锗浓度百分比为3％～10％。
7.如权利要求1所述的晶体管制造方法，其特征在于，所述掺杂的锗硅层或掺杂的碳硅层中的掺杂离子包括硼离子、砷离子、磷离子、氟化硼离子中的至少一种。
8.如权利要求1所述的晶体管制造方法，其特征在于，所述掺杂的碳硅层或无掺杂的碳硅层的厚度为50nm～100nm，碳的浓度百分比为20％～50％。
9.如权利要求1所述的晶体管制造方法，其特征在于，所述掺杂的锗硅层或无掺杂的锗硅层的厚度为50nm～100nm，锗的浓度百分比为20％～50％。
10.如权利要求1所述的晶体管制造方法，其特征在于，所述应变沟道区还包括位于所述沟道槽中的无掺杂的锗硅层或去掺杂的碳硅层上方的本征硅层，通过在所述沟道槽中外延填充无掺杂的锗硅层或无掺杂的碳硅层之后，继续外延填充本征硅而形成。
11.如权利要求1所述的晶体管制造方法，其特征在于，所述晶体管为FinFET。
12.如权利要求11所述的晶体管制造方法，其特征在于，刻蚀所述外延硅层至所述半导体衬底表面，形成沟道槽的步骤包括：
刻蚀所述外延硅层至所述半导体衬底表面，形成直立于所述半导体衬底上的多个鳍片基体；
在相邻所述鳍片基体之间的沟槽中填充绝缘介质；
刻蚀去除所述鳍片基体中的用作沟道的区域，形成沟道槽。
13.如权利要求12所述的晶体管制造方法，其特征在于，所述栅极堆叠结构还包括围绕在所述应变沟道区两侧的部分。
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