CN105514158A - 半导体结构和测试结构的形成方法、测试方法 - Google Patents
半导体结构和测试结构的形成方法、测试方法 Download PDFInfo
- Publication number
- CN105514158A CN105514158A CN201410494750.9A CN201410494750A CN105514158A CN 105514158 A CN105514158 A CN 105514158A CN 201410494750 A CN201410494750 A CN 201410494750A CN 105514158 A CN105514158 A CN 105514158A
- Authority
- CN
- China
- Prior art keywords
- groove
- layer
- formation method
- gas
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体结构和测试结构的形成方法、测试方法，所述半导体结构的形成方法包括：提供半导体衬底；在所述半导体衬底上形成栅极结构；在所述栅极结构两侧的半导体衬底内形成凹槽，所述凹槽底部表面具有非晶层；对所述非晶层进行退火处理，使所述非晶层变为晶体层；在所述凹槽内的晶体层表面形成填充满所述凹槽的应力层。上述方法可以提高形成的晶体管的性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构和测试结构的形成方法、测试方法。
背景技术
随着半导体技术的不断发展，半导体器件的尺寸逐渐缩小，晶体管的性能也受到影响。为了进一步提高晶体管的性能，应力工程被引入晶体管的制程中。对晶体管的沟道区域施加压应力可以提高沟道区域内的空穴迁移率，而对晶体管的沟道区域施加张应力，则可以提高沟道区域内的电子迁移率。
由于电子在单晶硅中的迁移率大于空穴的迁移率，所以，现有技术通常通过应力工程提高PMOS晶体管的空穴迁移率，以使得PMOS晶体管的载流子迁移率与NMOS晶体管的载流子迁移率匹配。一般通过采用应力材料形成PMOS晶体管的源极和漏极，以对PMOS晶体管的沟道区域施加压应力，从而提高所述PMOS晶体管的沟道区域内的空穴迁移率。具体包括：在PMOS晶体管的栅极结构两侧的半导体衬底内形成凹槽，然后再在所述凹槽内填充应力材料作为PMOS晶体管的源极和漏极。所述应力材料的晶格常数大于半导体衬底沟道区域的晶格常数，从而会对PMOS晶体管的沟道区域施加压应力。所述PMOS晶体管采用的应力材料一般为SiGe。现有技术也可以采用SiC作为NMOS晶体管的源极和漏极，进一步提高NMOS晶体管的载流子迁移率。
但是，目前采用上述方法形成的晶体管的源极和漏极内具有较多缺陷，影响晶体管的性能。
发明内容
本发明解决的问题是提供一种半导体结构和测试结构的形成方法和测试方法，提高晶体管的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底；在所述半导体衬底上形成栅极结构；在所述栅极结构两侧的半导体衬底内形成凹槽，所述凹槽底部表面具有非晶层；对所述非晶层进行退火处理，使所述非晶层变为晶体层；在所述凹槽内的晶体层表面形成填充满所述凹槽的应力层。
可选的，所述退火处理为毫秒级退火工艺。
可选的，所述退火处理包括：尖峰退火或激光退火工艺。
可选的，所述退火处理的温度为800℃～1200℃，所述退火处理在N2、Ar或H2中的一种或几种气体氛围中进行，所述气体的流量为0.1slm～100slm。
可选的，所述应力层的材料为SiGe或SiC。
可选的，所述应力层包括位于凹槽内壁表面的种子层、位于种子层表面填充满凹槽的体层、位于种子层和体层表面的盖帽层。
可选的，所述种子层的厚度为20nm～30nm。
可选的，所述盖帽层的厚度为10nm～20nm。
可选的，所述体层内具有N型或P型掺杂离子，所述体层内的N型或P型掺杂离子的掺杂浓度为1E19atom/cm3～1E21atom/cm3；所述盖帽层内具有N型或P型掺杂离子，所述盖帽层内的N型或P型掺杂离子的掺杂浓度为1E19atom/cm3～1E21atom/cm3。
可选的，采用选择性外延工艺形成所述应力层。
可选的，所述选择性外延工艺采用的外延气体包括锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr，所述外延气体还包括掺杂气体，所述掺杂气体包括B2H6，所述掺杂气体的流量为1sccm～1000sccm。
可选的，所述选择性外延工艺采用的外延气体包括硅源气体、碳源气体、HCl和H2，其中，碳源气体包括CH4，硅源气体包括SiH4或SiH2Cl2，碳源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr，所述外延气体还包括掺杂气体，所述掺杂气体包括PH3，所述掺杂气体的流量为1sccm～1000sccm。
可选的，所述半导体衬底表面具有凸起的鳍部，所述栅极结构横跨所述鳍部，所述凹槽形成于栅极结构两侧的鳍部内。
可选的，所述凹槽具有与半导体衬底垂直的侧壁。
可选的，采用干法刻蚀工艺形成所述凹槽。
可选的，所述凹槽具有Σ形侧壁。
可选的，在形成所述凹槽之前，对所述栅极结构两侧的半导体衬底进行轻掺杂离子注入，形成轻掺杂区。
可选的，所述凹槽底部具有部分轻掺杂区。
为解决上述问题，本发明的技术方案还提供一种测试结构的形成方法，包括：提供半导体衬底和测试衬底；在所述半导体衬底上形成栅极结构；在所述栅极结构两侧的半导体衬底内形成凹槽，所述凹槽底部表面具有非晶层；在形成所述凹槽的同时，采用与形成凹槽相同的工艺，对测试衬底表面进行处理，在测试衬底表面也形成非晶层；对所述凹槽底部以及测试衬底表面的非晶层进行退火处理，使所述非晶层变为晶体层；在所述凹槽底部和测试衬底表面的晶体层上同时形成应力层。
为解决上述问题，本发明的技术方案还提供一种测试方法，包括：提供测试结构，所述测试结构包括：半导体衬底和测试衬底、位于所述半导体衬底上的栅极结构、位于所述栅极结构两侧的半导体衬底内的凹槽、位于所述凹槽底部表面和测试衬底表面的晶体层、位于所述凹槽底部表面的晶体层以及测试衬底表面的晶体层上的应力层；通过测试所述测试衬底上的应力层的质量，获得凹槽内的应力层质量的信息。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，在半导体衬底上形成栅极结构之后，在栅极结构两侧的半导体衬底内形成凹槽，所述凹槽底部具有非晶层，然后通过退火处理，使所述非晶层转变为晶体层，然后再在所述凹槽内形成应力层。由于形成所述凹槽过程会对凹槽底部造成损伤，使得所述凹槽底部具有非晶层，直接在所述非晶层表面形成应力层，会使得所述应力层的沉积质量较差，从而影响形成的晶体管的性能。对所述非晶层进行退火处理，可以修复所述非晶层内的缺陷，从而使所述非晶层转变为晶体层，所述晶体层表面没有缺陷，从而可以提高后续在所晶体层表面形成的应力层的性质，提高最终形成的晶体管的性能。
进一步，所述退火处理采用毫秒级退火工艺，与炉管退火等需要较长时间的退火工艺相比，所述退火处理采用的毫秒级退火工艺时间较短，可以避免在退火过程中，半导体衬底内的阱区或者掺杂区内的掺杂离子发生扩散，对最终形成的晶体管的性能造成影响。
本发明的技术方案中还提供一种测试结构的形成方法，对所述测试衬底以及栅极结构两侧的半导体衬底进行相同的工艺处理，使所述测试衬底上的晶体层、应力层与半导体衬底上的凹槽内的晶体层、应力层同时且采用同样的工艺形成，从而可以通过所述测试衬底上的应力层质量反映凹槽内的应力层的质量。
本发明的技术方案还提供一种采用上述测试结构进行的测试方法，所述测试衬底上的晶体层、应力层与半导体衬底上的凹槽内的晶体层、应力层同时且采用同样的工艺形成，可以通过所述测试衬底上的应力层质量反映凹槽内的应力层的质量。并且，由于所述测试衬底面积较大且为平面结构，比较容易对所述应力层的沉积质量进行检测，通过测试所述测试衬底上的应力层的质量，获得凹槽内的应力层质量的信息。
附图说明
图1至图12是本发明的实施例的半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术中所述，现有技术形成的晶体管的性能有待进一步的提高。
研究发现，现有技术在形成所述栅极结构两侧的凹槽之前，会对栅极结构两侧的半导体衬底进行轻掺杂离子注入，所述轻掺杂离子注入会在半导体衬底内造成损伤，形成非晶结构。对于鳍式场效应晶体管，所述栅极结构两侧的凹槽深度一般小于轻掺杂离子注入的深度，虽然所述凹槽的深度较小，但是由于鳍式场效应晶体管的沟道宽度较大，后续在所述凹槽内形成的应力层能够对沟道区域提供足够的应力。由于鳍式场效应晶体管的栅极结构两侧的凹槽深度小于轻掺杂离子注入的深度，所述凹槽底部会具有部分轻掺杂注入区，从而使得所述凹槽底部具有非晶层。并且，鳍式场效应晶体管的栅极结构两侧的凹槽一般采用干法刻蚀工艺形成，所述干法刻蚀工艺在刻蚀过程中，也会对凹槽底部造成损伤，从而使得所述凹槽底部具有非晶层。
由于非晶层没有完整的晶格结构，具有较多的缺陷，后续在所述凹槽内形成应力层，所述应力层的沉积质量会较差，进而影响形成的晶体管的性能。
本发明的实施例中，在栅极结构两侧的半导体衬底内形成凹槽之后，进行退火处理，修复所述凹槽底部的非晶层内的缺陷，从而使所述非晶层转变为晶体层，然后再在所述凹槽内形成应力层，从而可以提高所述应力层的沉积质量，进而提高形成的晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图1，提供半导体衬底100。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100的材料为单晶硅。
本实施例中，待形成的晶体管为鳍式场效应晶体管，所以所述半导体衬底100表面还具有鳍部110。可以直接刻蚀平面的半导体衬底，形成所述鳍部110。
在本发明的其他实施例中，所述待形成的晶体管为平面场效应晶体管，所述半导体衬底100表面平坦，后续直接在所述半导体衬底100表面形成栅极结构。
在本发明的其他实施例中，所述半导体衬底100可以包括多个分立的鳍部，本实施例中，以一个鳍部110作为示例。本实施例中，还可以在所述半导体衬底100表面形成隔离层400，所述隔离层400的表面低于鳍部110的顶部表面，且覆盖部分鳍部110的侧壁表面。所述隔离层400的材料可以是氧化硅、氮化硅、碳氧化硅等绝缘介质材料，所述隔离层400作为相邻鳍部之间的隔离结构，以及后续形成的栅极结构与半导体衬底100之间的隔离结构。
形成所述隔离层400的方法包括：采用化学气相沉积工艺或旋涂工艺，在所述半导体衬底100表面形成隔离介质材料，所述隔离介质材料覆盖鳍部110；对所述隔离介质材料进行平坦化，形成隔离材料层，所述隔离材料层的表面与鳍部110顶面齐平；回刻蚀所述隔离材料层，形成隔离层400，使所述隔离层400的表面低于鳍部110的顶部表面，暴露出鳍部110的顶面和部分侧壁。图2，为形成所述隔离层400之后的俯视示意图。
请参考图3和图4，在所述半导体衬底100上形成栅极结构101。图3为图2基础上形成栅极结构101之后的俯视示意图，图4为沿图3中割线AA’的剖面示意图。
本实施例中，在所述半导体衬底100上形成横跨所述鳍部110的栅极结构101。本实施例中，所述栅极结构101包括位于鳍部110表面的栅介质层和位于所述栅介质层表面的栅极层。所述栅介质层的材料可以是氧化硅或高K介质材料，所述栅极层的材料可以是多晶硅或金属材料。本实施例中，所述栅极结构作为最终形成的鳍式场效应晶体管的栅极结构。在本发明的其他实施例中，所述栅极结构为伪栅极结构，后续采用后栅工艺，形成金属栅极结构以取代所述栅极结构101。
在本发明的其他实施例中，所述半导体衬底100为平面结构，所述栅极结构101位于半导体衬底100表面，覆盖部分半导体衬底100表面。
所述栅极结构101的形成方法包括：在所述半导体衬底100上依次形成栅介质材料层和位于所述栅介质材料层表面的栅极材料层，在所述栅极材料层表面形成图形化掩膜层102(请参考图4)，所述图形化掩膜层102定义出待形成的栅极结构的位置和尺寸；以所述图形化掩膜层102为掩膜，刻蚀所述栅极材料层和栅介质材料层，形成栅极结构101。所述图形化掩膜层102在后续工艺中可以保护所述栅极结构101。图3中，为了便于表示出栅极结构101，省略了所述图形化掩膜层102。
本实施例中，以形成三个分立的栅极结构101作为示例，后续在相邻栅极结构101之间的半导体衬底100内形成源极和漏极，相邻栅极结构101对应的晶体管共享源极或漏极。
在本发明的其他实施例中，还可以形成其他数量的栅极结构101。
图4中虚线为鳍部110的底部位置。
请参考图5，在所述栅极结构101两侧的半导体衬底100内形成凹槽200，所述凹槽200底部表面具有非晶层201。
本实施例中，在形成所述凹槽200之前，在所述栅极结构101的侧壁表面形成侧墙103，所述侧墙103的材料为氧化硅、氮化硅或氧化硅与氮化硅的叠层结构。所述侧墙103可以在后续工艺过程中保护所述栅极结构101。
形成所述侧墙103之后，以所述侧墙103和栅极结构101作为掩膜，刻蚀所述栅极结构101两侧的半导体衬底100，形成凹槽200，后续在所述凹槽内填充应力材料，形成源极和漏极。本实施例中，以所述侧墙103和栅极结构101为掩膜，刻蚀鳍部110，在所述栅极结构101两侧的鳍部110内形成凹槽110。
在本实施例中，所述待形成的晶体管为鳍式场效应晶体管，刻蚀栅极结构101两侧的鳍部形成的凹槽200具有垂直于半导体衬底100表面的侧壁。由于鳍式场效应晶体管的沟道区域宽度较大，在具有垂直侧壁的凹槽内形成应力层已经能够对鳍式场效应晶体管的沟道区域施加足够的应力，所以，仅需形成具有垂直侧壁的凹槽200。
所述垂直侧壁的凹槽200可以采用干法刻蚀工艺形成。所述干法刻蚀工艺采用的刻蚀气体包括Cl2、CCl2F2、HBr或HCl。本实施例中，所述干法刻蚀工艺为各向异性干法刻蚀工艺，采用HBr和Cl2的混合气体作为刻蚀气体，O2作为缓冲气体，其中HBr的流量为50sccm～1000sccm，Cl2的流量为50sccm～1000sccm，O2的流量为5sccm～20sccm，压强为5mTorr～50mTorr，功率为400W～750W，O2的气体流量为5sccm～20sccm，温度为40℃～80℃，偏置电压为100V～250V。上述刻蚀工艺形成具有垂直侧壁的凹槽200。
所述凹槽200的深度为30nm～50nm。本实施例中，待形成的晶体管为鳍式场效应晶体管，由于鳍式场效应晶体管的沟道宽度较大，所述凹槽200的深度不需要太大，后续在凹槽200内形成的应力层就能够对鳍式场效应晶体管的沟道区域提供足够的应力。
上述干法刻蚀工艺采用的气体等离子体具有较高的能量，在刻蚀过程中轰击半导体衬底100，破坏晶格结构，使得形成的凹槽200底部会形成一层非晶层201。
在本发明的其他实施例中，待形成晶体管为平面场效应晶体管，为了对所述平面场效应晶体管的沟道区域提供足够的应力，可以在栅极结构101两侧的半导体衬底101内形成具有Σ形的凹槽200，以提高后续在所述凹槽200内形成的应力层与沟道区域的接触面积，对沟道区域提供足够的应力。可以采用干法刻蚀与湿法刻蚀工艺形成所述具有Σ形侧壁的凹槽200，具体的，首先采用干法刻蚀工艺刻蚀所述半导体衬底100，形成侧壁垂直的开口，然后采用湿法刻蚀工艺继续沿开口刻蚀半导体衬底100，由于所述半导体衬底100各个晶向上的刻蚀速率不同，最终形成具有Σ形侧壁的凹槽200。所述干法刻蚀工艺采用的刻蚀气体为Cl2、CCl2F2、HBr或HCl，所述湿法刻蚀采用的刻蚀溶液为氢氧化钾溶液或四甲基氢氧化铵(TMAH)溶液。
本发明的其他实施例中，在形成所述凹槽200之前，可以对所述栅极结构101两侧的半导体衬底100内进行轻掺杂离子注入，所述轻掺杂离子注入的掺杂离子类型与待形成的晶体管的类型相同。待形成晶体管为N型场效应晶体管，则所述轻掺杂离子注入的掺杂离子为N型掺杂离子，包括P、As或Sb等；待形成晶体管为P型场效应晶体管，则所述轻掺杂离子注入的掺杂离子为P型掺杂离子，包括B、Ga或In等。所述轻掺杂离子注入在栅极结构101两侧的半导体衬底100内形成轻掺杂区，由于注入过程，掺杂离子带有一定的能量，会破坏掺杂区内的晶格结构。在形成凹槽200过程中，凹槽200的深度较浅，仅能去除部分掺杂区，最终形成的凹槽200的底部以及侧壁还可能具有部分掺杂区，从而所述凹槽200底部及侧壁的晶格结构内存在较多的缺陷，具有非晶层201。
由于所述非晶层201表面具有较多的缺陷，后续直接在所述非晶层201表面形成应力层，所述应力层的沉积质量较差，作为晶体管的源极和漏极会影响晶体管的性能。
请参考图6，对所述非晶层201(请参考图5)进行退火处理，使所述非晶层201变为晶体层201a。
所述退火处理可以采用毫秒级退火工艺，例如可以包括：尖峰退火或激光退火工艺等。所述退火处理的温度为800℃～1200℃。在上述温度下，凹槽200底部和侧壁表面的原子具有较高的能量，能够发生移动，重新排列组成完整的晶格结构，从而所述退火处理能够修复所述非晶层201内的缺陷，使所述非晶层201转变为晶体层201a。
所述退火处理在N2、Ar或H2中的一种或几种气体氛围中进行，所述气体的流量为0.1slm～100slm。上述气体不会与半导体衬底100发生反应，也能够避免所述凹槽200的内壁表面发生氧化、或氮化等化学反应。
并且，与炉管退火等需要较长时间的退火工艺相比，所述退火处理采用的退火工艺时间较短，为毫秒量级，例如可以为10ms～500ms，由于退火时间较短，可以避免在退火过程中，半导体衬底100内的阱区或者掺杂区内的掺杂离子发生扩散，对最终形成的晶体管的性能造成影响。
所述非晶层201变为晶体层201a，所述晶体层201a具有完整的晶格，从而降低了所述凹槽200顶部以及侧壁表面的缺陷，可以提高后续在所述凹槽200内形成的应力层的沉积质量，进而提高最终形成的晶体管的性能。
请参考图7，在所述凹槽200的内壁表面形成种子层202。
本实施例中，待形成的晶体管为P型鳍式场效应晶体管，所述种子层202的材料为SiGe，可以对PMOS晶体管的沟道区域施加压应力，以提高PMOS晶体管的沟道区域内的空穴的迁移率。
采用选择性外延工艺形成所述种子层202，所述选择性外延工艺采用的外延气体包括：锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2等含硅气体，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm。所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。其中HCl作为选择性气体，用于增加沉积的选择性，使得所述种子层202仅形成在凹槽200的内壁表面。可以通过调整所述选择性外延过程中，锗源气体和硅源气体的比例，调整最终形成的种子层202内的Ge含量，所述Ge含量为Ge的摩尔百分比。
本实施例中，所述种子层202内的Ge含量为5％～25％，所述种子层202内的Ge含量较低，使得种子层202的晶格常数与鳍部110的晶格常数差距较小，由于晶格结构具有弛豫特性，而且，所述凹槽200底部的晶体层201a的表面不存在缺陷，从而使得所述种子层202与凹槽200的内壁的界面上不存在或仅存在少量缺陷，随着种子层202厚度的增加，种子层202内的缺陷数量也逐渐减少至消失。本实施例中，所述种子层202的厚度为20nm～30nm，使得所述种子层202表面没有缺陷，进而提高后续在种子层202表面形成的体层的质量。
所述种子层202内的Ge含量可以均匀分布，在本发明的其他实施例中，所述种子层202内的Ge含量也可以随着种子层202的厚度增加，Ge含量逐渐升高，从而进一步降低种子层202与凹槽200内壁的晶格常数差异，进一步减少种子层202内的缺陷。
在本发明的其他实施例中，待形成的晶体管为N型场效应晶体管，所述种子层202的材料为SiC，可以对N型场效应晶体管的沟道区域施加张应力，以提高N型场效应晶体管的沟道区域内的电子的迁移率。
形成所述SiC种子层202的选择性外延工艺采用的外延气体包括：碳源气体、硅源气体、HCl和H2，其中，碳源气体为CH4，硅源气体包括SiH4或SiH2Cl2等含硅气体，碳源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm。所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。可以通过调整所述选择性外延过程中，碳源气体和硅源气体的比例，调整最终形成的种子层202内的C含量，所述C含量为C的摩尔百分比。所述种子层202内的C含量为1％～3％，所述种子层202内的C含量较低，与凹槽200内壁的晶格常数差距较小，使得所述种子层202与凹槽200内壁的界面上不存在或仅存在少量缺陷，随着种子层202厚度的增加，种子层202内的缺陷数量也逐渐减少至消失。
所述种子层202内的C含量可以均匀分布也可以随着种子层202的厚度增加C的含量逐渐升高，从而进一步降低种子层202与凹槽200内壁的晶格常数差异，进一步减少种子层202内的缺陷。
请参考图8，在所述种子层202表面形成填充满凹槽200的体层203。
本实施例中，所述体层203的材料也为SiGe，可以对P型场效应晶体管的沟道区域提供压应力，从而提高P型场效应晶体管的性能。在本发明的其他实施例中，所述体层203的材料也可以是SiC。
采用选择性外延工艺形成所述体层203，所述选择性外延工艺采用的外延气体包括：锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2等含硅气体，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm。所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。其中HCl作为选择性气体，用于增加沉积的选择性，使得所述体层203仅形成在种子层202表面。可以通过调整所述选择性外延过程中，锗源气体和硅源气体的比例，调整最终形成的体层203内的Ge含量，所述Ge含量为Ge的摩尔百分比。
所述体层203内的Ge含量大于种子层202的Ge含量，可以提高所述体层203与半导体衬底100之间的晶格常数差距，从而对晶体管的沟道区域施加较大的应力。本实施例中，所述体层203内的Ge含量为25％～45％。
由于所述种子层202与体层203之间的晶格常数差异较小，与直接在凹槽200内壁表面形成所述体层203相比，在所述种子层202上形成所述体层203可以减少所述体层203内的缺陷。
所述体层203内的Ge含量可以均匀分布，在本发明的其他实施例中，所述体层203内的Ge含量也可以随着体层203的厚度增加，逐渐升高，从而进一步降低体层203与种子层202界面上的晶格常数差异，减少体层203内的缺陷。
在本发明的其他实施例中，在接近体层203的顶部表面区域，所述Ge的含量可以逐渐下降，以降低后续在体层203表面形成的盖帽层与体层203之间的晶格差异，从而提高后续形成的盖帽层的质量。
本实施例中，所述体层203内还可以具有P型掺杂离子，所述P型掺杂离子为B、Ga或In，所述P型掺杂离子可以为P型场效应晶体管提供载流子。
可以在采用选择性外延工艺形成所述体层203的过程中，采用原位掺杂工艺，使形成的体层203内具有P型掺杂离子。本实施例中，形成体层203的选择性外延工艺的外延气体中还包括掺杂气体，所述掺杂气体包括B2H6的等含有P型掺杂离子的气体，所述掺杂气体的流量为1sccm～1000sccm。所述体层203内的P型掺杂离子浓度为1E19atom/cm3～1E19atom/cm3。
在本发明的其他实施例中，所述体层203的材料也可以是SiC，可以采用选择性外延工艺形成所述体层203，将上述形成体层203的外延工艺中的锗源气体替换为碳源气体，所述碳源气体包括CH4，所述碳源气体的流量为1sccm～1000sccm。所述体层203内的C含量3％～10％，可以提高所述体层203与鳍部110之间的晶格常数差距，从而对晶体管的沟道区域施加较大的张应力，提高形成的NMOS晶体管的性能。
所述体层203内的C含量可以均匀分布，在本发明的其他实施例中，所述体层203内的C含量也可以随着体层203的厚度增加，逐渐升高，从而进一步降低体层203与种子层202界面上的晶格常数差异，减少体层203内的缺陷。在本发明的其他实施例中，在接近体层203的顶部表面区域，所述C的含量可以逐渐下降，以降低后续在体层203表面形成的盖帽层与体层203之间的晶格差异，从而提高后续形成的盖帽层的质量。所述体层203内还可以具有N型掺杂离子，所述N型掺杂离子为P、As或Sb，所述N型掺杂离子可以为P型场效应晶体管提供载流子。可以在形成所述体层203的过程中，在外延气体中加入N型掺杂气体，例如PH3，以形成具有N型掺杂离子的体层203。所述PH3流量可以是1sccm～1000sccm。
由于之前步骤中，将凹槽200底部的非晶层201(请参考图5)通过退火处理，转变为晶体层201a，从而提高了在所述凹槽200内壁表面形成的种子层202的沉积质量，降低了所述种子层202内的缺陷；从而可以提高在所述种子层202表面形成的体层203的沉积质量，降低所述体层203内的缺陷，进而可以提高后续在所述体层203表面形成的盖帽层的沉积质量。
请参考图9，在所述种子层202和体层203表面形成盖帽层204。
所述盖帽层204的材料也为应力材料，可以对晶体管的沟道区域施加一定的应力。并且，所述盖帽层204的表面高于半导体衬底100的表面，可以使得后续在源极和漏极表面形成的金属硅化物层也高于半导体衬底100表面。
本实施例中，所述盖帽层204的材料为SiGe。采用选择性外延工艺形成所述盖帽层204，所述选择性外延工艺采用的外延气体包括：锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2等含硅气体，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm。所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。其中HCl作为选择性气体，用于增加沉积的选择性，使得所述盖帽层204仅形成种子层202以及体层203表面。可以通过调整所述选择性外延过程中，锗源气体和硅源气体的比例，调整最终形成的盖帽层204内的Ge含量，所述Ge含量为Ge的摩尔百分比。
所述盖帽层的厚度为10nm～20nm。所述盖帽层204内的Ge含量可以均匀分布，在本发明的其他实施例中，所述盖帽层204内的Ge含量也可以随着盖帽层204的厚度增加，逐渐升高，从而降低盖帽层204与种子层202、体层203界面上的晶格常数差异，减少盖帽层204内的缺陷。
本实施例中，所述盖帽层204内还可以具有P型掺杂离子，所述P型掺杂离子为B、Ga或In，所述P型掺杂离子可以降低所述盖帽层204的电阻，从而降低晶体管的源极和漏极的电阻。所述P型掺杂离子也可以为源极和漏极提供载流子。
可以在采用选择性外延工艺形成所述盖帽层204的过程中，采用原位掺杂工艺，使形成的盖帽层204内具有P型掺杂离子。本实施例中，形成盖帽层204的选择性外延工艺的外延气体中还包括掺杂气体，所述掺杂气体包括B2H6的等含有P型掺杂离子的气体，所述掺杂气体的流量为1sccm～1000sccm。所述盖帽层204内的P型掺杂离子浓度为1E19atom/cm3～1E19atom/cm3。
在本发明的其他实施例中，所述盖帽层204的材料可以是SiC。可以采用选择性外延工艺形成所述盖帽层204，所述选择性外延工艺采用的外延气体包括：锗源气体、硅源气体、HCl和H2，其中，碳源气体为CH4，硅源气体包括SiH4或SiH2Cl2等含硅气体，碳源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm。所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr。可以通过调整所述选择性外延过程中，碳源气体和硅源气体的比例，调整最终形成的盖帽层204内的C含量，所述C含量为C的摩尔百分比。
所述盖帽层204内的C含量小于体层202内的C含量，所述盖帽层204内的C含量为0.5％～2％，所述盖帽层204内的C含量可以均匀分布，也可以随着盖帽层204的厚度增加，逐渐升高。
所述盖帽层204内还可以具有N型掺杂离子，所述N型掺杂离子为P、As或Sb，所述N型掺杂离子可以降低所述盖帽层204的电阻，从而降低晶体管的源极和漏极的电阻。所述N型掺杂离子也可以为源极和漏极提供载流子。可以在采用选择性外延工艺形成所述盖帽层204的过程中，在外延气体中加入掺杂气体，所述掺杂气体包括PH3的等含有N型掺杂离子的气体，所述掺杂气体的流量为1sccm～1000sccm。所述盖帽层204内的N型掺杂离子浓度为1E19atom/cm3～1E19atom/cm3。
所述种子层202、体层203和盖帽层204构成应力层，位于栅极结构101两侧的应力层分别作为晶体管的源极和漏极。
本实施例中，在形成栅极结构两侧的半导体衬底两侧的凹槽之后，进行退火处理，修复所述凹槽底部的非晶层内的缺陷，使所述非晶层转换为晶体层，从而减少所述凹槽内壁表面的缺陷，从而提高后续在所述凹槽内形成的应力层的质量，所述应力层作为晶体管的源极和漏极，从而可以提高形成的晶体管的源极和漏极。
本实施例中，在半导体衬底上形成晶体管的栅极结构两侧的应力层的同时，还可以在测试衬底上同时形成所述应力层，能够更方便的检测应力层的形成质量。
请参考图10，提供测试衬底120。
所述测试衬底120可以是半导体衬底100的部分用于测试的空白区域，也可以是单独的用于测试的衬底。
本实施例中，所述测试衬底120为半导体衬底100(请参考图1)的一部分。
在所述半导体衬底100上的栅极结构101(请参考图5)两侧的半导体衬底100内形成凹槽200(请参考图5)的同时，对所述测试衬底120表面同时进行刻蚀，在所述测试衬底120表面也形成非晶层130。
请参考图11，在对栅极结构101(请参考图5)两侧的凹槽200(请参考图5)内的非晶层201(请参考图5)进行退火处理，使所述非晶层201转变为晶体层200的同时，对所述测试衬底120表面的非晶层130也进行上述退火处理，使所述非晶层130也同样转变为晶体层130a，使所述晶体层130a表面没有缺陷。
请参考图12，在所述凹槽200(请参考图6)内形成应力层的同时，在所述测试衬底120上的晶体层130a表面也同时形成应力层。
所述测试衬底120上的应力层包括种子层140、位于所述种子层140表面的体层150，位于所述体层150表面的盖帽层160。
由于所述测试衬底120面积较大，比较容易对所述应力层的沉积质量进行检测，进而反映出半导体衬底100上形成的晶体管的作为源极和漏极的应力层的质量。
本实施例中，由于对测试衬底120表面的非晶层进行退火，修复了所述非晶层内的晶格缺陷，使所述非晶层转边为晶体层130a，所述晶体层130a的表面具有完整的晶格结构，缺陷较少，所以，使得后续在晶体层130a表面沉积形成的种子层140的沉积质量提高，降低种子层140内的缺陷，进而提高后续形成的体层150和盖帽层160的沉积质量。
本发明的实施例还提供一种采用上述形成的测试结构进行测试的方法，包括：提供测试结构(请参考图9和图12)，所述测试结构包括：半导体衬底100和测试衬底120、位于所述半导体衬底100上的栅极结构101、位于所述栅极结构101两侧的半导体衬底100内的凹槽、位于所述凹槽底部表面的晶体层201a和测试衬底表面的晶体层130a、位于所述凹槽底部表面的晶体层201a上的应力层以及测试衬底120表面的晶体层130a上的应力层；通过测试所述测试衬底120上的应力层的质量，获得凹槽内的应力层质量的信息。
所述测试衬底上的晶体层、应力层与半导体衬底上的凹槽内的晶体层、应力层同时且采用同样的工艺形成，可以通过所述测试衬底上的应力层质量反映凹槽内的应力层的质量。并且，由于所述测试衬底面积较大且为平面结构，比较容易对所述应力层的沉积质量进行检测，通过测试所述测试衬底上的应力层的质量，获得凹槽内的应力层质量的信息。发明人通过对测试衬底120上的应力层的沉积质量检测，发现，进行上述退火工艺能够显著提高所述应力层的沉积质量。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成栅极结构；
在所述栅极结构两侧的半导体衬底内形成凹槽，所述凹槽底部表面具有非晶层；
对所述非晶层进行退火处理，使所述非晶层变为晶体层；
在所述凹槽内的晶体层表面形成填充满所述凹槽的应力层。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述退火处理为毫秒级退火工艺。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述退火处理包括：尖峰退火或激光退火工艺。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述退火处理的温度为800℃～1200℃，所述退火处理在N2、Ar或H2中的一种或几种气体氛围中进行，所述气体的流量为0.1slm～100slm。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述应力层的材料为SiGe或SiC。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述应力层包括位于凹槽内壁表面的种子层、位于种子层表面填充满凹槽的体层、位于种子层和体层表面的盖帽层。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述种子层的厚度为20nm～30nm。
8.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述盖帽层的厚度为10nm～20nm。
9.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述体层内具有N型或P型掺杂离子，所述体层内的N型或P型掺杂离子的掺杂浓度为1E19atom/cm3～1E21atom/cm3；所述盖帽层内具有N型或P型掺杂离子，所述盖帽层内的N型或P型掺杂离子的掺杂浓度为1E19atom/cm3～1E21atom/cm3。
10.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用选择性外延工艺形成所述应力层。
11.根据权利要求10所述的半导体结构的形成方法，其特征在于，所述选择性外延工艺采用的外延气体包括锗源气体、硅源气体、HCl和H2，其中，锗源气体为GeH4，硅源气体包括SiH4或SiH2Cl2，锗源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr，所述外延气体还包括掺杂气体，所述掺杂气体包括B2H6，所述掺杂气体的流量为1sccm～1000sccm。
12.根据权利要求10所述的半导体结构的形成方法，其特征在于，所述选择性外延工艺采用的外延气体包括硅源气体、碳源气体、HCl和H2，其中，碳源气体包括CH4，硅源气体包括SiH4或SiH2Cl2，碳源气体、硅源气体和HCl的气体流量为1sccm～1000sccm，H2的流量为0.1slm～50slm，所述选择性外延工艺的温度为500℃～800℃，压强为1Torr～100Torr，所述外延气体还包括掺杂气体，所述掺杂气体包括PH3，所述掺杂气体的流量为1sccm～1000sccm。
13.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体衬底表面具有凸起的鳍部，所述栅极结构横跨所述鳍部，所述凹槽形成于栅极结构两侧的鳍部内。
14.根据权利要求13所述的半导体结构的形成方法，其特征在于，所述凹槽具有与半导体衬底垂直的侧壁。
15.根据权利要求14所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺形成所述凹槽。
16.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述凹槽具有Σ形侧壁。
17.根据权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述凹槽之前，对所述栅极结构两侧的半导体衬底进行轻掺杂离子注入，形成轻掺杂区。
18.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述凹槽底部具有部分轻掺杂区。
19.一种测试结构的形成方法，其特征在于，包括：提供半导体衬底和测试衬底；在所述半导体衬底上形成栅极结构；在所述栅极结构两侧的半导体衬底内形成凹槽，所述凹槽底部表面具有非晶层；在形成所述凹槽的同时，采用与形成凹槽相同的工艺，对测试衬底表面进行处理，在测试衬底表面也形成非晶层；对所述凹槽底部以及测试衬底表面的非晶层进行退火处理，使所述非晶层变为晶体层；在所述凹槽底部和测试衬底表面的晶体层上同时形成应力层。
20.一种测试方法，其特征在于，包括：提供测试结构，所述测试结构包括：半导体衬底和测试衬底、位于所述半导体衬底上的栅极结构、位于所述栅极结构两侧的半导体衬底内的凹槽、位于所述凹槽底部表面和测试衬底表面的晶体层、位于所述凹槽底部表面的晶体层以及测试衬底表面的晶体层上的应力层；通过测试所述测试衬底上的应力层的质量，获得凹槽内的应力层质量的信息。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410494750.9A CN105514158A (zh) | 2014-09-24 | 2014-09-24 | 半导体结构和测试结构的形成方法、测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410494750.9A CN105514158A (zh) | 2014-09-24 | 2014-09-24 | 半导体结构和测试结构的形成方法、测试方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN105514158A true CN105514158A (zh) | 2016-04-20 |
Family
ID=55721996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410494750.9A Pending CN105514158A (zh) | 2014-09-24 | 2014-09-24 | 半导体结构和测试结构的形成方法、测试方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105514158A (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107302028A (zh) * | 2016-04-15 | 2017-10-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109075167A (zh) * | 2018-05-24 | 2018-12-21 | 长江存储科技有限责任公司 | 用于修复衬底晶格以及选择性外延处理的方法 |
| CN109817713A (zh) * | 2017-11-22 | 2019-05-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN113281920A (zh) * | 2021-05-07 | 2021-08-20 | 三明学院 | 一种一阶电光效应硅调制器及其制备工艺 |
| CN113838857A (zh) * | 2021-10-12 | 2021-12-24 | 长江存储科技有限责任公司 | 三维存储器及制备三维存储器的方法 |
| CN114242778A (zh) * | 2022-02-23 | 2022-03-25 | 山东晶芯科创半导体有限公司 | 高频率大功率的新型沟槽mos场效应管 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080014688A1 (en) * | 2006-07-06 | 2008-01-17 | Voon-Yew Thean | Selective uniaxial stress modification for use with strained silicon on insulator integrated circuit |
| CN102479711A (zh) * | 2010-11-25 | 2012-05-30 | 中芯国际集成电路制造(北京)有限公司 | Pmos晶体管的形成方法 |
| CN103594370A (zh) * | 2012-08-16 | 2014-02-19 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
-
2014
- 2014-09-24 CN CN201410494750.9A patent/CN105514158A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080014688A1 (en) * | 2006-07-06 | 2008-01-17 | Voon-Yew Thean | Selective uniaxial stress modification for use with strained silicon on insulator integrated circuit |
| CN102479711A (zh) * | 2010-11-25 | 2012-05-30 | 中芯国际集成电路制造(北京)有限公司 | Pmos晶体管的形成方法 |
| CN103594370A (zh) * | 2012-08-16 | 2014-02-19 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107302028A (zh) * | 2016-04-15 | 2017-10-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN107302028B (zh) * | 2016-04-15 | 2020-04-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109817713A (zh) * | 2017-11-22 | 2019-05-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN109075167A (zh) * | 2018-05-24 | 2018-12-21 | 长江存储科技有限责任公司 | 用于修复衬底晶格以及选择性外延处理的方法 |
| US10515799B2 (en) | 2018-05-24 | 2019-12-24 | Yangtze Memory Technologies Co., Ltd. | Methods for repairing substrate lattice and selective epitaxy processing |
| TWI695417B (zh) * | 2018-05-24 | 2020-06-01 | 大陸商長江存儲科技有限責任公司 | 用於修復襯底晶格以及選擇性磊晶處理的方法 |
| CN109075167B (zh) * | 2018-05-24 | 2020-08-25 | 长江存储科技有限责任公司 | 用于修复衬底晶格以及选择性外延处理的方法 |
| US10854450B2 (en) | 2018-05-24 | 2020-12-01 | Yangtze Memory Technologies Co., Ltd. | Methods for repairing substrate lattice and selective epitaxy processing |
| CN113281920A (zh) * | 2021-05-07 | 2021-08-20 | 三明学院 | 一种一阶电光效应硅调制器及其制备工艺 |
| CN113838857A (zh) * | 2021-10-12 | 2021-12-24 | 长江存储科技有限责任公司 | 三维存储器及制备三维存储器的方法 |
| CN113838857B (zh) * | 2021-10-12 | 2023-12-12 | 长江存储科技有限责任公司 | 三维存储器及制备三维存储器的方法 |
| CN114242778A (zh) * | 2022-02-23 | 2022-03-25 | 山东晶芯科创半导体有限公司 | 高频率大功率的新型沟槽mos场效应管 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102074461B (zh) | 半导体装置及其制造方法 | |
| CN105448991B (zh) | 晶体管及其形成方法 | |
| US9224734B2 (en) | CMOS devices with reduced leakage and methods of forming the same | |
| US9064688B2 (en) | Performing enhanced cleaning in the formation of MOS devices | |
| US20140035000A1 (en) | Source and Drain Doping Profile Control Employing Carbon-Doped Semiconductor Material | |
| CN105514158A (zh) | 半导体结构和测试结构的形成方法、测试方法 | |
| US8426284B2 (en) | Manufacturing method for semiconductor structure | |
| TW201539528A (zh) | 電晶體應變誘導方案 | |
| US9502244B2 (en) | Manufacturing method for forming semiconductor structure | |
| US20160172495A1 (en) | Semiconductor structure and method for manufacturing the same | |
| US20150357436A1 (en) | Semiconductor device and method for fabricating the same | |
| CN102403227A (zh) | 台阶状硅锗源/漏结构的制造方法 | |
| CN104425377A (zh) | Cmos晶体管的形成方法 | |
| CN105226021A (zh) | 半导体结构及其形成方法 | |
| CN104752216A (zh) | 晶体管的形成方法 | |
| CN102931232B (zh) | Nmos晶体管及其形成方法 | |
| CN104183490B (zh) | Mos晶体管的形成方法 | |
| US9349864B1 (en) | Methods for selectively forming a layer of increased dopant concentration | |
| US20130292701A1 (en) | Doped Core Trigate FET Structure and Method | |
| CN103426766B (zh) | Pmos晶体管及其形成方法 | |
| CN108074870A (zh) | 晶体管及其形成方法 | |
| CN103123899A (zh) | FinFET器件制造方法 | |
| CN105826232A (zh) | 半导体结构的形成方法 | |
| CN105702723B (zh) | 晶体管及其形成方法 | |
| CN104425379A (zh) | 半导体器件的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20160420 |
|
| RJ01 | Rejection of invention patent application after publication |