CN108074870A - 晶体管及其形成方法 - Google Patents

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Abstract

一种晶体管及其形成方法，所述形成方法包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底内形成凹槽；在所述凹槽内形成第一外延层，所述第一外延层内具有掺杂离子；在所述栅极结构两侧的侧壁上形成掩膜层，所述掩膜层位于所述第一外延层上且露出部分第一外延层表面；在所述掩膜层露出的第一外延层上形成第二外延层，所述第二外延层内具有与第一外延层类型相同的掺杂离子，与所述第一外延层形成源漏掺杂区。本发明提供的晶体管的形成方法，可以减小源漏掺杂区与栅极结构之间的寄生电容，从而减少了半导体器件之间信号延迟现象的发生几率，进而提高了晶体管的性能。

Description

晶体管及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种晶体管及其形成方法。
背景技术
随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大MOS器件的驱动电流，提高器件的性能。
现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高MOS晶体管的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NMOS晶体管中的电子，PMOS晶体管中的空穴)迁移率，进而提高驱动电流，以此极大地提高MOS晶体管的性能。
目前，采用嵌入式锗硅(Embedded SiGe)技术可以提高PMOS晶体管的性能，具体地说，在需要形成源漏掺杂区的区域先形成锗硅材料，然后再进行掺杂形成PMOS晶体管的源漏掺杂区；形成所述锗硅材料是为了引入硅和锗硅(SiGe)之间晶格失配形成的压应力，提高PMOS晶体管中空穴的迁移率。相应的，采用嵌入式碳硅(Embedded SiC)技术，即在需要形成源漏掺杂区的区域先形成碳硅材料，然后再进行掺杂形成NMOS晶体管的源漏掺杂区；形成所述碳硅材料是为了引入硅和碳硅之间晶格失配形成的拉应力，提高NMOS晶体管中电子的迁移率。
嵌入式锗硅技术或嵌入式碳硅技术的引入在一定程度上可以提高半导体器件的载流子迁移率，但是在实际应用中发现，嵌入式锗硅技术或嵌入式碳硅技术的引入容易导致晶体管栅极结构周围的寄生电容较高，从而影响晶体管的性能。
发明内容
本发明解决的技术问题是提供一种晶体管及其形成方法，以提高晶体管的性能。
为解决上述技术问题，本发明提供一种晶体管的形成方法，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底内形成凹槽；在所述凹槽内形成第一外延层，所述第一外延层内具有掺杂离子；在所述栅极结构两侧的侧壁上形成掩膜层，所述掩膜层位于所述第一外延层上且露出部分第一外延层表面；在所述掩膜层露出的第一外延层上形成第二外延层，所述第二外延层内具有与第一外延层类型相同的掺杂离子，与所述第一外延层形成源漏掺杂区。
可选的，采用选择性外延工艺形成所述第一外延层和第二外延层。
可选的，形成所述第一外延层的步骤包括：在选择性外延工艺过程中原位掺杂N型或者P型离子，形成所述第一外延层。
可选的，在选择性外延工艺过程中原位掺杂N型离子，形成所述第一外延层，所述原位掺杂N型离子的工艺参数包括：腔室压强为10-600toor，腔室温度为650-850℃，H2气体流量为2000-20000sccm，HCl气体流量为30-150sccm，SiH2Cl2气体流量为50-1000sccm，PH3气体流量为10-2000sccm；或者，在选择性外延工艺过程中原位掺杂P型离子形成所述第一外延层，所述原位掺杂P型离子的工艺参数包括：腔室压强为8-300toor，腔室温度为600-850℃，H2气体流量为1000-30000sccm，HCl气体流量为10-200sccm，SiH2Cl2气体流量为20-2000sccm，GeH4气体流量为10-500sccm，B2H6气体流量为5-100sccm。
可选的，形成所述第二外延层的步骤包括：在选择性外延工艺过程中原位掺杂N型或者P型离子，形成所述第二外延层。
可选的，原位掺杂N型离子，形成所述第二外延层，所述原位掺杂N型离子的工艺参数包括：腔室压强为10-600toor，腔室温度为650-850℃，H2气体流量为2000-20000sccm，HCl气体流量为30-150sccm，SiH2Cl2气体流量为50-1000sccm，PH3气体流量为30-2000sccm；或者原位掺杂P型离子形成所述第二外延层，所述原位掺杂P型离子的工艺参数包括：腔室压强为8-300toor，腔室温度为600-850℃，H2气体流量为1000-30000sccm，HCl气体流量为10-200sccm，SiH2Cl2气体流量为20-2000sccm，GeH4气体流量为0-500sccm，B2H6气体流量为5-100sccm。
可选的，在形成第二外延层之前，形成所述掩膜层之后，所述形成方法还包括：对位于第一外延层下方的基底进行第一掺杂处理，所述第一掺杂处理的掺杂类型与所述第一外延层的掺杂类型相同；第一掺杂处理后，进行第一退火工艺处理。
可选的，所述第一退火工艺为尖峰退火，所述尖峰退火的工艺温度为950-1050℃。
可选的，在形成第二外延层之后，所述形成方法还包括：对所述第二外延层顶部进行第二掺杂处理，所述第二掺杂处理的掺杂离子类型与所述第二外延层的掺杂离子类型相同；第二掺杂处理后，进行第二退火工艺处理。
可选的，所述第二退火工艺处理的步骤包括：采用尖峰退火、激光退火或快速退火的方式进行第二退火工艺处理。
可选的，所述掩膜层的材料为低k介质材料。
可选的，所述掩膜层的材料为SiN、SiCN或者SiBCN。
可选的，所述掩膜层的厚度为
可选的，形成所述掩膜层的步骤包括：在栅极结构顶部和栅极结构侧壁上覆盖掩膜材料层，位于所述栅极结构侧壁上的掩膜材料层为所述掩膜层，位于所述栅极结构顶部的掩膜材料层为保护层。
可选的，所述晶体管为N型器件，所述第一外延层和第二外延层的材料为Si或者SiC；或者，所述晶体管为P型器件，所述第一外延层和第二外延层的材料为Si或者SiGe。
可选的，所述提供基底的步骤包括：形成衬底以及位于所述衬底上的多个分立鳍部；所述形成栅极结构的步骤包括：形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和侧壁；所述形成凹槽的步骤包括：刻蚀位于栅极结构两侧的部分厚度的鳍部，在所述栅极结构两侧的鳍部内形成凹槽。
相应的，本发明还提供一种晶体管，包括：基底；位于所述基底上的栅极结构；位于所述栅极结构两侧基底内的凹槽；位于所述凹槽内的第一外延层，所述第一外延层内具有掺杂离子；位于所述栅极结构两侧侧壁上的掩膜层，所述掩膜层位于所述第一外延层上且露出部分第一外延层表面；位于掩膜层露出的第一外延层上的第二外延层，所述第二外延层具有与所述第一外延层类型相同的掺杂离子，与所述第一外延层构成源漏掺杂区。
可选的，所述掩膜层的材料为低k介质材料。
可选的，所述掩膜层的材料为SiN、SiNC或者SiCB。
可选的，所述掩膜层的厚度为
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的晶体管的形成方法，通过在栅极结构两侧的基底内形成凹槽，然后在所述凹槽内形成第一外延层，之后在所述栅极结构两侧的侧壁上形成掩膜层，且所述掩膜层位于所述第一外延层上且露出部分第一外延层表面，再在所述掩膜层露出的第一外延层上形成第二外延层，所述第一外延层与所述第二外延层相连，共同构成了源漏掺杂区。由于在栅极结构两侧形成了掩膜层，所述掩膜层可以占据所述第一外延层上方靠近栅极结构的空间，从而使后续形成的第二外延层到栅极结构的距离增大，也就是说增大了源漏掺杂区到栅极结构的距离，从而减小了源漏掺杂区与栅极结构之间的寄生电容，且减少了半导体器件之间信号延迟现象的发生几率，进而提高了晶体管的性能。
可选方案中，所述掩膜层的材料为低k介质材料，也就是说减小了源漏掺杂区与栅极结构之间介质的介电常数，从而减小了源漏掺杂区与栅极结构之间的寄生电容，从而减少半导体器件之间信号延迟现象的发生几率，进而提高了晶体管的性能。
附图说明
图1至图4是一种晶体管形成方法各步骤对应的结构示意图；
图5至图16是本发明晶体管形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有技术形成的晶体管存在性能不够优良的问题，现结合一种晶体管的形成过程分析其存在性能问题的原因。
图1至图4，示出了一种晶体管形成方法各步骤对应的结构示意图。
参考图1，提供基底。所述基底包括衬底10以及位于所述衬底10上的多个鳍部11。
参考图2，图2为在图1基础上沿鳍部11延伸方向的剖面结构示意图。形成横跨所述鳍部11的栅极结构12，且所述栅极结构12覆盖鳍部11的部分顶部和侧壁表面。
参考图3，在所述栅极结构12两侧的鳍部11内形成凹槽13。形成所述凹槽13的步骤包括：以所述栅极结构12为掩膜，刻蚀栅极结构12两侧部分厚度的鳍部11，在栅极结构12两侧的鳍部11内形成凹槽13。
参考图4，在所述凹槽13(参考图3)内形成外延层14，所述外延层14内具有掺杂离子，所述外延层14用于形成源漏掺杂区(未标示)。
这种晶体管的形成方法中，由于所述外延层与栅极结构的距离较近，也就是说形成的源漏掺杂区与栅极结构距离较近，这容易导致源漏掺杂区与栅极结构之间的寄生电容较大，从而容易产生半导体器件之间信号延迟的问题，进而导致形成的晶体管性能较差。
为解决所述技术问题，本发明提供一种晶体管的形成方法，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构两侧的基底内形成凹槽；在所述凹槽内形成第一外延层，所述第一外延层内具有掺杂离子；在所述栅极结构两侧的侧壁上形成掩膜层，所述掩膜层位于所述第一外延层上且露出部分第一外延层表面；在所述掩膜层露出的第一外延层上形成第二外延层，所述第二外延层内具有与第一外延层类型相同的掺杂离子，与所述第一外延层形成源漏掺杂区。
本发明通过在栅极结构两侧的基底内形成凹槽，然后在所述凹槽内形成第一外延层，之后在所述栅极结构两侧的侧壁上形成掩膜层，且所述掩膜层位于所述第一外延层上且露出部分第一外延层表面，再在所述掩膜层露出的第一外延层上形成第二外延层，所述第一外延层与所述第二外延层相连，共同构成了源漏掺杂区。由于在栅极结构两侧形成了掩膜层，从而使第二外延层到栅极结构的距离增大，也就是说增大了源漏掺杂区到栅极结构的距离，从而减小了源漏掺杂区与栅极结构之间的寄生电容，且减少了半导体器件之间信号延迟现象的发生几率，进而提高了晶体管的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图16是本发明晶体管的形成方法一实施例中各步骤对应结构示意图。需要说明的是，本实施例以鳍式场效应晶体管为例，本发明的形成方法还可以用于其它半导体器件，例如：平面型晶体管。
参考图5和图6，提供基底。
所述基底为后续形成半导体器件提供工艺平台。所述提供基底的步骤包括：形成衬底100以及位于所述衬底100上的多个鳍部。
本实施例中，所述衬底100包括用于形成PMOS器件的P型器件区域Ⅰ和用于形成NMOS器件的N型器件区域Ⅱ。所述P型器件区域Ⅰ衬底100上具有第一鳍部110，所述N型器件区域Ⅱ衬底100上具有第二鳍部120。
在其他实施例中，所述衬底可以仅包括用来形成N型器件的区域，或者仅用来形成P型器件的区域。
本实施例中，所述P型器件区域Ⅰ和N型器件区域Ⅱ为相邻区域，在其他实施例中，所述P型器件区域和N型器件区域还可以相隔。
具体地，形成所述衬底100的步骤包括：提供初始基底，在所述初始基底上形成第一硬掩膜层130；以所述第一硬掩膜层130为掩膜，刻蚀所述初始基底，形成若干分立的凸起；所述凸起为鳍部，刻蚀后的初始基底作为衬底100，位于所述PMOS器件区域Ⅰ的鳍部为第一鳍部110，位于所述NMOS器件区域Ⅱ的鳍部为第二鳍部120。
所述衬底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述第一鳍部110和第二鳍部120的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底100为硅衬底，所述第一鳍部110和第二鳍部120的材料为硅。
本实施例中，在形成所述鳍部之后，保留位于鳍部顶部表面的第一硬掩膜层130。后续在进行平坦化工艺时，所述第一硬掩膜层130顶部表面能够作为平坦化工艺的停止位置，起到保护鳍部顶部的作用。
需要说明的是，参考图6，所述晶体管的形成方法还包括：在形成所述鳍部之后，还在所述鳍部之间的衬底100上形成隔离结构140。
所述隔离结构140用于相邻鳍部之间以及N型器件区域Ⅰ与P型器件区域Ⅱ之间的电隔离，所述隔离结构140的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离结构140的材料为氧化硅。
具体地，形成所述隔离结构140的步骤包括：在衬底100上形成隔离材料层(未图示)，所述隔离材料层填充于相邻鳍部之间，且所述隔离材料层的顶部表面高于所述鳍部的顶部表面；去除部分厚度的所述隔离材料层，露出所述鳍部的部分侧壁以形成隔离结构140。
本实施例中，在形成隔离材料层之后，去除部分厚度的隔离材料层之后，所述晶体管的形成方法还包括对所述隔离材料层的顶部表面进行平坦化处理，为后续半导体工艺提供平整的操作表面。具体的，采用化学机械研磨的方式对所述隔离材料层的顶部表面进行平坦化处理。
需要说明的是，所述第一硬掩膜层130(参考图5)的顶部表面在所述平坦化工艺中作为停止位置，且起到保护鳍部的作用。在所述去除隔离材料层顶部部分厚度的过程中，还去除所述第一硬掩膜层130。
本实施例中，所述隔离结构140是浅沟槽隔离结构。在其他实施例中，所述隔离结构还可以是局部硅氧化隔离结构。
参考图7，图7为在图6的基础上沿鳍部延伸方向的剖面结构示意图。在所述基底上形成栅极结构。
所述形成栅极结构的步骤包括：形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和侧壁。
本实施例中，由于所述衬底100包括用于形成PMOS器件的P型器件区域Ⅰ和用于形成NMOS器件的N型器件区域Ⅱ，因此所述形成栅极结构的步骤包括：形成横跨所述第一鳍部110的第一栅极结构111和横跨所述第二鳍部120的第二栅极结构121，所述第一栅极结构111覆盖第一鳍部110的部分顶部和侧壁，所述第二栅极结构121覆盖所述第二鳍部120的部分顶部和侧壁。
本实施例中，所述栅极结构包括：栅介质层以及位于所述栅介质层上的栅电极层，其中，所述栅介质层的材料为氧化硅或高K(介电常数大于3.9)栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。所述栅极结构还能够包括位于伪栅层侧壁表面的侧墙(未标示)。
具体地，形成所述栅极结构的工艺步骤包括：在所述隔离结构140、第一鳍部110以及第二鳍部120上覆盖栅介质膜(未图示)；在所述栅介质膜上形成栅电极膜(未图示)；在所述栅电极膜上形成第二硬掩膜层150，以所述第二硬掩膜层150为掩膜，刻蚀所述栅介质膜和栅电极膜形成栅极结构。其中，横跨所述第一鳍部110的为第一栅极结构111，所述第一栅极结构111覆盖第一鳍部110的部分顶部和侧壁，横跨所述第二鳍部120的第二栅极结构121，所述第二栅极结构121覆盖所述第二鳍部120的部分顶部和侧壁。
所述第二硬掩膜层150的材料为氮化硅；在形成所述栅极结构之后，保留位于栅极结构顶部表面的第二硬掩膜层150，所述第二硬掩膜层150可以起到保护栅极结构顶部的作用，从而防止栅极结构的图形形貌发生变化。
在其他实施例中，所述栅极结构还可以为伪栅结构(dummy gate)，在后续工艺中会去除所述伪栅结构，在所述伪栅结构的原位置处重新形成晶体管的实际栅极结构。所述伪栅结构包括伪栅层，所述伪栅层的材料为多晶硅或无定形碳。
参考图8，在所述栅极结构两侧的基底内形成凹槽112。
所述凹槽112用于形成第一外延层和第二外延层。
本实施例以在P型器件区域Ⅰ中形成凹槽112为例。由于本实施例中待形成的晶体管为鳍式场效应晶体管，因此，所述形成凹槽112的步骤包括刻蚀位于第一栅极结构111两侧部分厚度的第一鳍部110，在所述第一栅极结构111两侧的第一鳍部110内形成凹槽112。
采用干法刻蚀工艺或者湿法刻蚀工艺中的一种，刻蚀所述第一栅极结构111两侧部分厚度的第一鳍部110，形成所述凹槽112。
所述凹槽112的形状为“∑”形，后续在所述“∑”形的凹槽112中形成第一外延层和第二外延层可以为P型器件的沟道区提供压应力作用，从而提高P型器件的载流子迁移率。
参考图9，在所述凹槽112(参考图8)内形成第一外延层113，所述第一外延层113内具有掺杂离子。
所述第一外延层113为后续形成第二外延层和源漏掺杂区提供工艺基础，本实施例中，所述第一外延层113还可以为后续形成的源漏掺杂区提供应力，从而提高载流子迁移率，进而提高晶体管的电学性能；且所述第一外延层113为后续形成掩膜层提供支撑平台。
本实施例中，采用选择性外延工艺形成所述第一外延层113。具体地，形成所述第一外延层113的步骤包括：在选择性外延工艺过程中原位掺杂P型离子，形成所述第一外延层113。所述原位掺杂P型离子的工艺参数包括：腔室压强为8-300toor，腔室温度为600-850℃，H2气体流量为1000-30000sccm，HCl气体流量为10-200sccm，SiH2Cl2气体流量为20-2000sccm，GeH4气体流量为10-500sccm，B2H6气体流量为5-100sccm。B。所述第一外延层113的材料为Si或SiGe，且所述第一外延层113内掺杂有P型离子。
参考图10至图12，在所述栅极结构两侧的侧壁上形成掩膜层160，所述掩膜层160位于所述第一外延层113上且露出部分第一外延层113表面。
需要说明的是，本实施例，以在P型器件区域Ⅰ的第一栅极结构111两侧的侧壁上形成掩膜层160为例。
所述掩膜层160可以占据所述第一外延层113上方靠近第一栅极结构111的空间，且露出部分第一外延层113表面，后续会在掩膜层160露出的第一外延层113上形成的第二外延层，可以使得后续形成的第二外延层到第一栅极结构111的距离增大，从而增大了源漏掺杂区与第一栅极结构111之间的寄生电容，从而减少了半导体器件之间信号延迟现象的发生几率，进而提高了晶体管的性能。
本实施例中，形成所述掩膜层160的步骤包括：在第一栅极结构111顶部和第一栅极结构111侧壁上覆盖掩膜材料层，位于所述第一栅极结构111侧壁上的掩膜材料层为所述掩膜层160，位于所述第一栅极结构111顶部的掩膜材料层为保护层170。
所述保护层170可以在后续进行第一掺杂处理、第二掺杂处理以及其他半导体工艺中起到保护第一栅极结构111的作用。
为了进一步降低后续形成的源漏掺杂区与所述第一栅极结构111之间的寄生电容，所述掩膜层160的材料为低k介质材料(介电常数大于或等于2.5且小于3.9)，这将减少源漏掺杂区与第一栅极结构111之间介质的介电常数，从而减小源漏掺杂区与第一栅极结构111之间的寄生电容，从而减少半导体器件之间信号延迟现象的发生几率，进而提高了晶体管的性能。
本实施例中，所述掩膜层160的材料为SiN、SiNC或者SiCB。
需要说明的是，为了形成性能优良的晶体管，所述掩膜层160的厚度不宜过厚，也不宜过薄。若所述掩膜层160的厚度过厚，则会导致所露出第一外延层113表面的面积过小，从而使得后续在掩膜层160露出的第一外延层113上形成的第二外延层厚度过薄，从而使得后续形成的源漏掺杂区的应力过小，难以实现提高载流子迁移率的目的，且难以提高驱动电流，进而难以形成性能良好的晶体管；若所述掩膜层160的厚度过薄，则会导致所述掩膜层160占据第一外延层113上方靠近第一栅极结构111的空间过小，从而使得后续在露出第一外延层113上形成的第二外延层外壁到第一栅极结构111距离较小，从而使得后续形成的源漏掺杂区与第一栅极结构111间的距离较小，进而难以减小源漏掺杂区与第一栅极结构111之间的寄生电容，进而难以实现提高晶体管性能的目的。为此，本实施例中，所述掩膜层160的厚度为
需要说明的是，参考图11，在形成所述掩膜层160之后，所述晶体管的形成方法还包括：对第一外延层113下方的基底进行第一掺杂处理180，所述第一掺杂处理180的掺杂类型与所述第一外延层113的掺杂类型相同。
所述第一掺杂处理180可以提高第一外延层113下方基底的掺杂离子浓度，从而可以形成具有缓变结特性的结区，进而减少结区的漏电流，且提高晶体管的电学性能。
具体的，采用离子注入的方式进行所述第一掺杂处理180，所述第一掺杂处理180的工艺参数包括：所述第一掺杂处理180的离子源为B或者BF2，能量范围为3-20keV，剂量范围为1.0E14-1.0E15atm/cm2，离子注入角度与衬底100法线方向夹角为0-20°。
需要说明的是，参考图12，所述晶体管的形成方法还包括：第一掺杂处理180后，进行第一退火处理190。
所述第一退火处理190一方面可以使第一掺杂处理180(参考图11)和第一外延层113的掺杂离子弛豫至晶格位，从而实现激活；且所述第一退火处理190还可以使得第一掺杂处理180的掺杂离子横向(平行于衬底100表面方向)扩散，形成轻掺杂区(未图示)。所述轻掺杂区可以形成浅结以抑制沟道漏电流，并降低源漏掺杂区在沟道的电场分布以克服热载流子效应。另一方面，所述第一退火处理190可以起到修复第一外延层113的作用，修复在第一掺杂处理180过程中第一外延层113受到的晶格损伤，从而使得所述第一外延层113具有良好的晶格取向且具有完整的晶格，进而提高后续在所述第一外延层113上形成第二外延层的质量，从而提高形成的晶体管性能。
本实施例中，所述第一退火工艺为尖峰退火，具体的，所述尖峰退火的工艺温度为950-1050℃。
参考图13至图16，在所述掩膜层160露出的第一外延层113上形成第二外延层114，所述第二外延层114内具有与第一外延层113类型相同的掺杂离子，与所述第一外延层113形成源漏掺杂区(未标示)。
所述第二外延层114和所述第一外延层113共同构成源漏掺杂区。
采用选择性外延工艺形成所述第二外延层114。具体地，形成所述第二外延层114的步骤包括：在选择性外延工艺过程中原位掺杂P型离子，形成所述第二外延层114。所述原位掺杂P型离子的工艺参数包括：腔室压强为8-300toor，腔室温度为600-850℃，H2气体流量为1000-30000sccm，HCl气体流量为10-200sccm，SiH2Cl2气体流量为20-2000sccm，GeH4气体流量为0-500sccm，B2H6气体流量为5-100sccm。所述第二外延层114的材料为Si或SiGe，且所述第二外延层114内掺杂有P型离子。
需要说明的是，参考图14和图15，所述晶体管的形成方法还包括：在形成所述第二外延层114之后，对所述第二外延层114顶部进行第二掺杂处理200(参考图14)，所述第二掺杂处理200的掺杂离子类型与所述第二外延层114的掺杂离子类型相同；第二掺杂处理200后，进行第二退火工艺处理210(参考图15)。
所述第二掺杂处理200可以对所述第二外延层114表面进行重掺杂，从而降低金半接触的肖特基势垒，也就是说降低载流子的传输势垒，进而降低晶体管的接触电阻。
本实施例中，由于所述第二外延层114和第一外延层113均具有P型掺杂离子，因此，所述第二掺杂处理200需对所述第二外延层114表面进行P型重掺杂。具体的，采用离子注入的方式进行所述第二掺杂处理200，所述第二掺杂处理200的工艺参数包括：所述离子注入的离子源为B或者BF2，能量范围为1-12keV，剂量范围为4.0E14-8.0E15atm/cm2，离子注入角度与衬底100法线方向夹角为0-20°。
所述第二退火工艺处理210一方面可以使第二掺杂处理200和第二外延层114的掺杂离子弛豫至晶格位，从而实现激活；另一方面，所述第二退火工艺处理210还可以起到修复第二外延层114的作用，修复在第二掺杂处理200过程中第二外延层114受到的晶格损伤，从而使得所述第二外延层114具有良好的晶格取向且具有完整的晶格，从而提高形成晶体管的电学性能。
所述第二退火工艺处理210的步骤包括：采用尖峰退火、激光退火或快速退火的方式进行第二退火工艺处理210。本实施例中，所述第二退火工艺处理210为尖峰退火，具体的，所述尖峰退火的工艺温度为950-1050℃。
需要说明的是，参考图16，本实施例还在第二栅极结构121两侧的第二鳍部120中形成外延层(未标示)，以形成源漏掺杂区，所述外延层的形成方法与现有技术外延层的形成方法相同，在此不再赘述。
需要说明的是，本发明还提供晶体管形成方法的另一实施例，本实施例以鳍式场效应晶体管为例，本实施例的形成方法还可以用于其它半导体器件，例如：平面型晶体管。
本实施例与前一实施例相同之处，在此不再赘述。本实施例与前一个实施例不同之处在于，本实施例以在N型器件区域中形成掩膜层、第一外延层以及第二外延层为例。
在所述栅极结构两侧的基底内形成凹槽。
本实施例以在N型器件区域Ⅱ中形成凹槽为例。由于本实施例中待形成的晶体管为鳍式场效应晶体管，因此，所述形成凹槽的步骤包括刻蚀位于第二栅极结构两侧部分厚度的第二鳍部，在所述第二栅极结构两侧的第二鳍部内形成凹槽。
本实施例中，在N型器件区域中形成凹槽，所述凹槽的形状为“U”形。后续在所述“U”形的凹槽中形成第一外延层和第二外延层可以为N型器件的沟道区提供拉应力作用，从而提高N型器件的载流子迁移率。
在所述凹槽内形成第一外延层，所述第一外延层内具有掺杂离子。
本实施例中，形成所述第一外延层的步骤包括：在选择性外延工艺过程中原位掺杂N型离子，形成所述第一外延层。所述原位掺杂N型离子的工艺参数包括：腔室压强为10-600toor，腔室温度为650-850℃，H2气体流量为2000-20000sccm，HCl气体流量为30-150sccm，SiH2Cl2气体流量为50-1000sccm，PH3气体流量为10-2000sccm。所述第一外延层的材料为Si或SiC，且所述第一外延层内掺杂有N型离子。
在所述栅极结构两侧的侧壁上形成掩膜层，所述掩膜层位于所述第一外延层上且露出部分第一外延层表面。
所述掩膜层的描述与前一实施例相同，在此不再赘述。
在所述掩膜层露出的第一外延层上形成第二外延层，所述第二外延层内具有与第一外延层类型相同的掺杂离子，与所述第一外延层形成源漏掺杂区。
本实施例中，形成所述第二外延层的步骤包括：在选择性外延工艺过程中原位掺杂N型离子，形成所述第二外延层。所述原位掺杂N型离子的工艺参数包括：腔室压强为10-600toor，腔室温度为650-850℃，H2气体流量为2000-20000sccm，HCl气体流量为30-150sccm，SiH2Cl2气体流量为50-1000sccm，PH3气体流量为30-2000sccm。所述第二外延层的材料为Si或SiC，且所述第二外延层内掺杂有N型离子。
相应的，本发明还提供一种晶体管，参考图16，示出了一种晶体管的剖面结构示意图。
本实施例晶体管包括：基底；位于所述基底上的栅极结构；位于所述栅极结构两侧基底内的凹槽；位于所述凹槽内的第一外延层113，所述第一外延层113内具有掺杂离子；位于所述栅极结构两侧侧壁上的掩膜层160，所述掩膜层160位于所述第一外延层113上且露出部分第一外延层113表面；位于掩膜层160露出的第一外延层113上的第二外延层114，所述第二外延层114具有与所述第一外延层113类型相同的掺杂离子，与所述第一外延层113构成源漏掺杂区。
需要说明的是，本实施例以鳍式场效应晶体管为例，本发明提供的晶体管结构还可以用于其它半导体器件，例如：平面型晶体管。
所述基底为后续形成半导体器件提供工艺平台。所述基底包括衬底100以及位于所述衬底100上的多个鳍部。
本实施例中，所述衬底100包括具有PMOS器件的P型器件区域Ⅰ和具有NMOS器件的N型器件区域Ⅱ。所述P型器件区域Ⅰ衬底100上具有第一鳍部110，所述N型器件区域Ⅱ衬底100上具有第二鳍部120。
在其它实施例中，所述衬底100可以仅具有N型器件的区域，或者仅具有P型器件的区域。
本实施例中，所述P型器件区域Ⅰ和N型器件区域Ⅱ为相邻区域，在其它实施例中，所述P型器件区域和N型器件区域也可以相隔。
需要说明的是，所述晶体管还包括：位于所述鳍部之间衬底100上的隔离结构140。
所述隔离结构140用于相邻鳍部之间以及N型器件区域Ⅰ与P型器件区域Ⅱ之间的电隔离，所述隔离结构140的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离结构140的材料为氧化硅。
位于所述基底上的栅极结构。
本实施例中，由于所述衬底100包括用于形成PMOS器件的P型器件区域Ⅰ和用于形成NMOS器件的N型器件区域Ⅱ，因此所述栅极结构包括：横跨所述第一鳍部110的第一栅极结构111和横跨所述第二鳍部120的第二栅极结构121，所述第一栅极结构111覆盖第一鳍部110的部分顶部和侧壁表面，所述第二栅极结构121覆盖所述第二鳍部120的部分顶部和侧壁表面。
所述栅极结构包括：栅介质层以及位于所述栅介质层上的栅电极层，其中，所述栅介质层的材料为氧化硅或高K(介电常数大于3.9)栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。所述栅极结构还能够包括位于伪栅层侧壁表面的侧墙(未标示)。
位于所述栅极结构两侧基底内的凹槽。
本实施例中以在P型器件区域Ⅰ中具有凹槽为例，相应的，所述凹槽的形状为“∑”形，从而使得位于所述“∑”形凹槽中的第一外延层113和第二外延层114为P型器件的沟道区提供压应力作用，从而提高P型器件的载流子迁移率。
在其他实施例中，可以在N型器件区域中形成凹槽，所述凹槽的形状为“U”形。从而使得位于所述“U”形的凹槽中的第一外延层113和第二外延层114为N型器件的沟道区提供拉应力作用，从而提高N型器件的载流子迁移率。
位于所述凹槽内的第一外延层113，所述第一外延层113内具有掺杂离子。所述第一外延层113用于构成源漏掺杂区，可以为源漏掺杂区提供应力，从而提高载流子迁移率，进而提高晶体管的电学性能；且所述第一外延层113为掩膜层160提供支撑平台。
本实施例中，所述第一外延层113的材料为Si或SiGe，且所述第一外延层内掺杂有P型离子。在其他实施例中，所述第一外延层的材料还可以为Si或SiC，且所述第一外延层内掺杂有N型离子。
位于所述栅极结构两侧侧壁上的掩膜层160，所述掩膜层160位于所述第一外延层113上且露出部分第一外延层113表面。
本实施例中，所述掩膜层160位于所述第一栅极结构111两侧的侧壁上，占据所述第一外延层113上方靠近第一栅极结构111的空间，可以使得第二外延层114外壁到第一栅极结构111的距离增大，从而增大了源漏掺杂区与第一栅极结构111之间的寄生电容，从而减少了半导体器件之间信号延迟现象的发生几率，进而提高了晶体管的性能。
为了进一步降低源漏掺杂区与所述第一栅极结构111之间的寄生电容，所述掩膜层160的材料为低k介质材料(介电常数大于或等于2.5且小于3.9)，这将减少源漏掺杂区与第一栅极结构111之间介质的介电常数，从而减小源漏掺杂区与第一栅极结构111之间的寄生电容，从而减少半导体器件之间信号延迟现象的发生几率，进而提高了晶体管的性能。
本实施例中，所述掩膜层160的材料为SiN、SiNC或者SiCB。
需要说明的是，为了获得性能优良的晶体管，所述掩膜层160的厚度不宜过厚，也不宜过薄。若所述掩膜层160的厚度过厚，则会使得位于第一外延层113上的第二外延层114厚度过薄，从而使得源漏掺杂区的应力过小，难以实现提高载流子迁移率的目的，且难以提高驱动电流，进而难以形成性能良好的晶体管；若所述掩膜层160的厚度过薄，则会导致位于第一外延层113上的第二外延层114外壁到第一栅极结构111距离较小，从而使得源漏掺杂区与第一栅极结构111间的距离较小，进而难以减小源漏掺杂区与栅极结构之间的寄生电容，且难以减少半导体器件之间信号延迟现象的发生几率，进而难以实现提高晶体管性能的目的。为此，本实施例中，所述掩膜层160的厚度为
位于掩膜层160露出的第一外延层113上的第二外延层114，所述第二外延层114具有与所述第一外延层113类型相同的掺杂离子，与所述第一外延层113构成源漏掺杂区。
本实施例中，所述第一外延层113的材料为Si或SiGe，且所述第一外延层内掺杂有P型离子。在其他实施例中，所述第一外延层的材料还可以为Si或SiC，且所述第一外延层内掺杂有N型离子。
在其他实施例中，所述第二外延层的材料为Si或SiC，且所述第二外延层内掺杂有N型离子。
本实施例提供的晶体管的形成方法中，通过在栅极结构两侧的基底内形成凹槽，然后在所述凹槽内形成第一外延层，之后在所述栅极结构两侧的侧壁上形成掩膜层，且所述掩膜层位于所述第一外延层上且露出部分第一外延层表面，再在所述掩膜层露出的第一外延层上形成第二外延层，所述第一外延层与所述第二外延层相连，共同构成了源漏掺杂区。由于在栅极结构两侧形成了掩膜层，可以使第二外延层外壁到栅极结构的距离增大，也就是说增大了源漏掺杂区到栅极结构的距离，从而减小了源漏掺杂区与栅极结构之间的寄生电容，且减小了半导体器件之间信号延迟现象的发生几率，进而提高了晶体管的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种晶体管的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成栅极结构；
在所述栅极结构两侧的基底内形成凹槽；
在所述凹槽内形成第一外延层，所述第一外延层内具有掺杂离子；
在所述栅极结构两侧的侧壁上形成掩膜层，所述掩膜层位于所述第一外延层上且露出部分第一外延层表面；
在所述掩膜层露出的第一外延层上形成第二外延层，所述第二外延层内具有与第一外延层类型相同的掺杂离子，与所述第一外延层形成源漏掺杂区。
2.如权利要求1所述的晶体管的形成方法，其特征在于，采用选择性外延工艺形成所述第一外延层和第二外延层。
3.如权利要求2所述的晶体管的形成方法，其特征在于，形成所述第一外延层的步骤包括：在选择性外延工艺过程中原位掺杂N型或者P型离子，形成所述第一外延层。
4.如权利要求3所述的晶体管的形成方法，其特征在于，在选择性外延工艺过程中原位掺杂N型离子，形成所述第一外延层，所述原位掺杂N型离子的工艺参数包括：腔室压强为10-600toor，腔室温度为650-850℃，H2气体流量为2000-20000sccm，HCl气体流量为30-150sccm，SiH2Cl2气体流量为50-1000sccm，PH3气体流量为10-2000sccm；
或者，在选择性外延工艺过程中原位掺杂P型离子形成所述第一外延层，所述原位掺杂P型离子的工艺参数包括：腔室压强为8-300toor，腔室温度为600-850℃，H2气体流量为1000-30000sccm，HCl气体流量为10-200sccm，SiH2Cl2气体流量为20-2000sccm，GeH4气体流量为10-500sccm，B2H6气体流量为5-100sccm。
5.如权利要求2所述的晶体管的形成方法，其特征在于，形成所述第二外延层的步骤包括：在选择性外延工艺过程中原位掺杂N型或者P型离子，形成所述第二外延层。
6.如权利要求5所述的晶体管的形成方法，其特征在于，原位掺杂N型离子，形成所述第二外延层，所述原位掺杂N型离子的工艺参数包括：腔室压强为10-600toor，腔室温度为650-850℃，H2气体流量为2000-20000sccm，HCl气体流量为30-150sccm，SiH2Cl2气体流量为50-1000sccm，PH3气体流量为30-2000sccm；
或者原位掺杂P型离子形成所述第二外延层，所述原位掺杂P型离子的工艺参数包括：腔室压强为8-300toor，腔室温度为600-850℃，H2气体流量为1000-30000sccm，HCl气体流量为10-200sccm，SiH2Cl2气体流量为20-2000sccm，GeH4气体流量为0-500sccm，B2H6气体流量为5-100sccm。
7.如权利要求1所述的晶体管的形成方法，其特征在于，在形成第二外延层之前，形成所述掩膜层之后，所述形成方法还包括：对位于第一外延层下方的基底进行第一掺杂处理，所述第一掺杂处理的掺杂类型与所述第一外延层的掺杂类型相同；
第一掺杂处理后，进行第一退火工艺处理。
8.如权利要求7所述的晶体管的形成方法，其特征在于，所述第一退火工艺为尖峰退火，所述尖峰退火的工艺温度为950-1050℃。
9.如权利要求1所述的晶体管的形成方法，其特征在于，在形成第二外延层之后，所述形成方法还包括：对所述第二外延层顶部进行第二掺杂处理，所述第二掺杂处理的掺杂离子类型与所述第二外延层的掺杂离子类型相同；
第二掺杂处理后，进行第二退火工艺处理。
10.如权利要求9所述的晶体管的形成方法，其特征在于，所述第二退火工艺处理的步骤包括：采用尖峰退火、激光退火或快速退火的方式进行第二退火工艺处理。
11.如权利要求1所述的晶体管的形成方法，其特征在于，所述掩膜层的材料为低k介质材料。
12.如权利要求1所述的晶体管的形成方法，其特征在于，所述掩膜层的材料为SiN、SiCN或者SiBCN。
13.如权利要求1所述的晶体管的形成方法，其特征在于，所述掩膜层的厚度为
14.如权利要求1所述的晶体管的形成方法，其特征在于，形成所述掩膜层的步骤包括：在栅极结构顶部和栅极结构侧壁上覆盖掩膜材料层，位于所述栅极结构侧壁上的掩膜材料层为所述掩膜层，位于所述栅极结构顶部的掩膜材料层为保护层。
15.如权利要求1所述的晶体管的形成方法，其特征在于，所述晶体管为N型器件，所述第一外延层和第二外延层的材料为Si或者SiC；
或者，所述晶体管为P型器件，所述第一外延层和第二外延层的材料为Si或者SiGe。
16.如权利要求1所述的晶体管的形成方法，其特征在于，所述提供基底的步骤包括：形成衬底以及位于所述衬底上的多个分立鳍部；
所述形成栅极结构的步骤包括：形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和侧壁；
所述形成凹槽的步骤包括：刻蚀位于栅极结构两侧的部分厚度的鳍部，在所述栅极结构两侧的鳍部内形成凹槽。
17.一种晶体管，其特征在于，包括：
基底；
位于所述基底上的栅极结构；
位于所述栅极结构两侧基底内的凹槽；
位于所述凹槽内的第一外延层，所述第一外延层内具有掺杂离子；
位于所述栅极结构两侧侧壁上的掩膜层，所述掩膜层位于所述第一外延层上且露出部分第一外延层表面；
位于掩膜层露出的第一外延层上的第二外延层，所述第二外延层具有与所述第一外延层类型相同的掺杂离子，与所述第一外延层构成源漏掺杂区。
18.如权利要求17所述的晶体管，其特征在于，所述掩膜层的材料为低k介质材料。
19.如权利要求17所述的晶体管，其特征在于，所述掩膜层的材料为SiN、SiNC或者SiCB。
20.如权利要求17所述的晶体管，其特征在于，所述掩膜层的厚度为
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111463202A (zh) * 2019-01-18 2020-07-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
WO2024031755A1 (zh) * 2022-08-12 2024-02-15 长鑫存储技术有限公司 半导体结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080217686A1 (en) * 2007-03-09 2008-09-11 International Business Machines Corporation Ultra-thin soi cmos with raised epitaxial source and drain and embedded sige pfet extension
CN104752352A (zh) * 2013-12-31 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
CN105206576A (zh) * 2014-06-13 2015-12-30 中芯国际集成电路制造(上海)有限公司 用于形成嵌入式锗硅源/漏结构的方法
US20160056261A1 (en) * 2014-08-22 2016-02-25 Globalfoundries Inc. Embedded sigma-shaped semiconductor alloys formed in transistors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080217686A1 (en) * 2007-03-09 2008-09-11 International Business Machines Corporation Ultra-thin soi cmos with raised epitaxial source and drain and embedded sige pfet extension
CN104752352A (zh) * 2013-12-31 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
CN105206576A (zh) * 2014-06-13 2015-12-30 中芯国际集成电路制造(上海)有限公司 用于形成嵌入式锗硅源/漏结构的方法
US20160056261A1 (en) * 2014-08-22 2016-02-25 Globalfoundries Inc. Embedded sigma-shaped semiconductor alloys formed in transistors

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111463202A (zh) * 2019-01-18 2020-07-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111463202B (zh) * 2019-01-18 2023-08-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
WO2024031755A1 (zh) * 2022-08-12 2024-02-15 长鑫存储技术有限公司 半导体结构及其制作方法

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