CN111463202B - 半导体器件及其形成方法 - Google Patents
半导体器件及其形成方法 Download PDFInfo
- Publication number
- CN111463202B CN111463202B CN201910047617.1A CN201910047617A CN111463202B CN 111463202 B CN111463202 B CN 111463202B CN 201910047617 A CN201910047617 A CN 201910047617A CN 111463202 B CN111463202 B CN 111463202B
- Authority
- CN
- China
- Prior art keywords
- opening
- source
- forming
- layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 77
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 97
- 150000002500 ions Chemical class 0.000 claims description 48
- 230000008569 process Effects 0.000 claims description 42
- 239000000463 material Substances 0.000 claims description 31
- 239000013078 crystal Substances 0.000 claims description 24
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 13
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 11
- 238000001312 dry etching Methods 0.000 claims description 11
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 8
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 163
- 238000002955 isolation Methods 0.000 description 9
- 230000009286 beneficial effect Effects 0.000 description 8
- -1 boron ions Chemical class 0.000 description 8
- 239000000969 carrier Substances 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 6
- 239000011241 protective layer Substances 0.000 description 6
- 230000005669 field effect Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
Abstract
一种半导体器件及其形成方法，其中，半导体器件包括：基底，所述基底包括相邻的第一区和第二区，所述第一区基底表面具有第一栅极结构，所述第二区基底表面具有第二栅极结构；分别位于所述第一栅极结构两侧基底内的第一开口；分别位于所述第二栅极结构两侧基底内的第二开口，所述第一开口的深度与第二开口的深度不同；位于所述第一开口内的第一源漏掺杂层；位于所述第二开口内的第二源漏掺杂层。所述半导体器件的性能较好。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
场效应晶体管性能的主要影响因素包括载流子的迁移率，这是由于：载流子的迁移率会影响沟道中电流的大小。场效应晶体管中载流子迁移率的下降不仅会降低晶体管的切换速度，而且还会使开和关时的电阻差异缩小。因此，在互补金属氧化物半导体场效应晶体管(CMOS)的发展中，有效提高载流子迁移率一直都是晶体管结构设计的重点之一。
常规上，CMOS器件制造技术中将P型金属氧化物半导体场效应晶体管(PMOS)和N型金属氧化物半导体场效应晶体管(NMOS)分开处理，例如，在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。其中，PMOS器件采用嵌入式锗硅(SiGe)技术，硅锗能够对沟道区施加适当的压应力，以提高空穴的迁移率。目前，存在两种锗硅应力引入技术，一种是在PMOS晶体管的源/漏区形成锗硅应力层，另一种是在栅极结构的正下方、在沟道区中形成锗硅应力层。
然而，现有技术形成的半导体器件的性能仍较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件，包括：基底，所述基底包括相邻的第一区和第二区，所述第一区基底表面具有第一栅极结构，所述第二区基底表面具有第二栅极结构；分别位于所述第一栅极结构两侧基底内的第一开口；分别位于所述第二栅极结构两侧基底内的第二开口，所述第一开口的深度与第二开口的深度不同；位于所述第一开口内的第一源漏掺杂层；位于所述第二开口内的第二源漏掺杂层。
可选的，所述第一开口的深度大于第二开口的深度。
可选的，所述第一开口的深度小于第二开口的深度。
可选的，所述第一开口与第二开口的深度差大于3纳米。
可选的，所述第一区用于形成PMOS晶体管，所述第二区用于形成NMOS晶体管；所述第一源漏掺杂层的材料包括硅锗，所述第一源漏掺杂层内具有第一掺杂离子，所述第一掺杂离子为P型离子；所述第二源漏掺杂层的材料包括碳化硅，所述第二源漏掺杂层内具有第二掺杂离子，所述第二掺杂离子为N型离子。
可选的，所述第一开口底部的晶向为<100>，所述第一开口侧壁的晶向为<111>；所述第二开口底部的晶向为<100>，所述第二开口侧壁的晶向为<110>。
可选的，所述基底包括衬底、位于第一区衬底表面的第一鳍部以及位于第二区衬底表面的第二鳍部；所述第一栅极结构横跨所述第一鳍部；所述第二栅极结构横跨第二鳍部；所述第一鳍部与第二鳍部相邻且相互平行。
可选的，沿垂直于第一鳍部的延伸方向上，第一开口贯穿第一鳍部；沿垂直于第二鳍部的延伸方向上，第二开口贯穿第二鳍部。
相应的，本发明还提供一种半导体器件的形成方法，包括：提供基底，所述基底包括相邻对第一区和第二区，所述第一区基底表面具有第一栅极结构，所述第二区基底表面具有第二栅极结构；在所述第一栅极结构两侧基底内形成第一开口；在所述第二栅极结构两侧基底内形成第二开口，所述第一开口对深度与第二开口对深度不同；在所述第一开口内形成第一源漏掺杂层；在所述第二开口内形成第二源漏掺杂层。
可选的，形成第一源漏掺杂层之后，形成第二开口。
可选的，所述第一开口和第一源漏掺杂层的形成方法包括：在所述基底和第二栅极结构的表面形成第一图形化层，所述第一图形化层暴露出第一区基底；以所述第一图形化层为掩膜，在所述第一栅极结构两侧的基底内形成第一开口；在所述第一开口内形成第一源漏掺杂层。
可选的，形成第一源漏掺杂层之后，形成第二开口之前，还包括：去除所述第一图形化层；所述第二开口和第二源漏掺杂层的形成方法包括：在所述基底、第一源漏掺杂层和第一栅极结构的表面形成第二图形化层，所述第二图形化层暴露出第二区基底；以所述第二图形化层为掩膜，在所述第二栅极结构两侧的基底内形成第二开口；在所述第二开口内形成第二源漏掺杂层。
可选的，形成第一源漏掺杂层之前，形成第二开口。
可选的，所述第一开口的深度大于第二开口的深度。
可选的，所述第一开口的深度小于第二开口的深度。
可选的，所述第一开口与第二开口的深度差大于3纳米。
可选的，所述第一区用于形成PMOS晶体管，所述第二区用于形成NMOS晶体管；所述第一源漏掺杂层的材料包括硅锗，所述第一源漏掺杂层内具有第一掺杂离子，所述第一掺杂离子为P型离子；所述第二源漏掺杂层的材料包括碳化硅，所述第二源漏掺杂层内具有第二掺杂离子，所述第二掺杂离子为N型离子。
可选的，所述第一开口的形成方法包括：以所述第一图形化层为掩膜，在所述第一栅极结构两侧的基底内形成第一初始开口；去除所述第一初始开口侧壁和底部部分的基底，形成第一开口；以所述第一图形化层为掩膜，所述第一初始开口的工艺包括干法刻蚀工艺；去除所述第一初始开口侧壁和底部部分的基底的工艺包括湿法刻蚀工艺。
可选的，以所述第二图形化层为掩膜，在所述第二栅极结构两侧的基底内形成第二开口的工艺包括干法刻蚀工艺。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件中，所述第一开口用于后续容纳第一源漏掺杂层，所述第二开口用于后续容纳第二源漏掺杂层。由于第一开口和第二开口的深度不同，使得第一源漏掺杂层与第二源漏掺杂层发生错位，则在保证所述第一源漏掺杂层和第二源漏掺杂层不易接触的前提下，所述第一源漏掺杂区和第二源漏掺杂区的体积均能够生长的较大。所述第一源漏掺杂区的体积较大，有利于提高第一源漏掺杂区对第一区器件沟道的应力，提高第一区器件沟道载流子的迁移率。同样的，所述第二源漏掺杂区的体积较大，有利于提高第二源漏掺杂区对第二区器件沟道应力，提高第二区器件沟道载流子的迁移率。综上，所述方法在保证第一源漏掺杂层与第二源漏掺杂层不接触的前提下，能够同时提高第一源漏掺杂层和第二源漏掺杂层的体积。
附图说明
图1和图2是一种半导体器件的结构示意图；
图3至图10是本发明半导体器件的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，半导体器件的性能较差。
图1和图2是一种半导体器件的结构示意图。
请参考图1和图2，图2是图1沿A-A1线和B-B1线的截面结构示意图，基底100，所述基底100包括相邻的第一区Ⅰ和第二区Ⅱ，所述第一区Ⅰ和第二区Ⅱ基底100表面分别具有若干个鳍部105，且第一区Ⅰ的鳍部105与第二区Ⅱ的鳍部105相邻且平行排列；横跨第一区Ⅰ鳍部105的第一栅极结构101；横跨所述第二区Ⅱ鳍部105的第二栅极结构102；分别位于所述第一栅极结构101两侧鳍部105内的第一开口(图中未标出)；分别位于所述第二栅极结构102两侧鳍部105内的第二开口(图中未标出)；位于所述第一开口内的第一源漏掺杂层103；位于所述第二开口内的第二源漏掺杂层104。
上述半导体器件中，所述第一区Ⅰ用于形成PMOS晶体管，所述第二区Ⅱ用于形成NMOS晶体管，所述第一开口的形成方法包括：在所述第一栅极结构101两侧的鳍部105内形成第一初始开口；去除所述第一初始开口侧壁和底部的部分鳍部105，形成第一开口。所述第一初始开口的形成工艺包括干法刻蚀工艺，去除所述第一初始开口侧壁和底部的部分鳍部105的工艺包括湿法刻蚀工艺，所述第二开口的形成工艺包括干法刻蚀工艺。为了简化工艺，通常所述第一初始开口和第二开口同时形成，因此，所述第一初始开口的深度与第二开口的深度一致。尽管后续还去除第一开口侧壁和底部部分的鳍部105，但是，第一开口的深度与第二开口的深度差异仍较小。
由于所述第一开口沿垂直于鳍部105的延伸方向上贯穿所述鳍部105，因此，位于第一开口内的第一源漏掺杂层103沿垂直于鳍部105的延伸方向上不受限制，则所述第一源漏掺杂层103的侧壁沿垂直于鳍部105的延伸方向上具有凸出的第一顶角；同样的，由于所述第二开口沿垂直于鳍部105的延伸方向上贯穿所述鳍部105，因此，位于第二开口内的第二源漏掺杂层104沿垂直于鳍部105的延伸方向上不受限制，则所述第二源漏掺杂层104的侧壁沿垂直于鳍部105的延伸方向上具有凸出的第二顶角。由于第一开口的深度与第二开口的深度差异较小，使得第一顶角与第二顶角易发生接触。
为了防止第一顶角与第二顶角接触，使得第一源漏掺杂层103的生长体积或者第二源漏掺杂层104的生长体积较小。当所述第一源漏掺杂层103的生长体积较小时，第一源漏掺杂层103对第一区Ⅰ器件沟道的应力较小，不利于提高第一区Ⅰ器件沟道内载流子的迁移率；当所述第二源漏掺杂层104的生长体积较小时，第二源漏掺杂层104对第二区Ⅱ器件沟道的应力较小，不利于提高第二区Ⅱ器件沟道内载流子的迁移。综上，在保证第一源漏掺杂层103和第二源漏掺杂层104不接触时，难以同时增大第一源漏掺杂层103和第二源漏掺杂层104的体积。
为解决上述技术问题，本发明技术方案提供一种半导体器件，包括：分别位于所述第一栅极结构两侧基底内的第一开口；分别位于所述第二栅极结构两侧基底内的第二开口，所述第一开口的深度与第二开口的深度不同；位于所述第一开口内的第一源漏掺杂层；位于所述第二开口内的第二源漏掺杂层。所述半导体器件的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图10是本发明半导体器件的形成方法一实施例各步骤的结构示意图。
请参考图3和图4，图4是图3沿C-C1线和D-D1线的截面结构示意图，提供基底(图中未标出)，所述基底包括相邻的第一区A和第二区B，所述第一区A基底表面具有第一栅极结构201，所述第二区B基底表面具有第二栅极结构202。
在本实施例中，所述第一区A用于形成PMOS晶体管；所述第二区B用于形成NMOS晶体管。在其他实施例中，所述第一区和第二区均用于形成PMOS晶体管；或者，所述第一区和第二区均用于形成NMOS晶体管。
所述基底包括：衬底200、位于衬底200第一区A表面的第一鳍部250a以及位于第二区B表面的第二鳍部250b。
形成所述基底的步骤包括：提供初始衬底；图形化所述初始衬底，形成衬底200、位于衬底200第一区A表面的第一鳍部250a以及位于衬底200第二区B表面的第二鳍部250b。
本实施例中，所述初始衬底的材料为硅。在其他实施例中，所述初始衬底包括：锗衬底、硅锗衬底、绝缘体上硅或绝缘体上锗等半导体衬底。
所述基底还具有隔离结构260，所述隔离结构260位于所述鳍部250之间的衬底200上，并覆盖所述第一鳍部250a和第二鳍部250b部分侧壁表面，且所述隔离结构260的顶部表面低于所述第一鳍部250a和第二鳍部250b的顶部表面。
所述隔离结构260的形成步骤包括：在衬底200、第一鳍部250a和第二鳍部250b表面形成隔离材料层；采用化学机械磨平工艺对所述隔离材料层进行平坦化；刻蚀去除部分所述隔离材料层，形成隔离结构260。
所述隔离材料层的形成方法包括：化学气相沉积工艺。
所述第一栅极结构201横跨第一鳍部250a。
所述第一栅极结构201包括：位于所述第一鳍部250a部分侧壁和顶部表面的第一栅介质层(图中未示出)、位于第一栅介质层上的第一栅极层(图中未示出)以及位于所述第一栅介质层和第一栅极层侧壁的第一栅侧墙(图中未标出)。本实施例中，所述第一栅介质层的材料为氧化硅，所述第一栅极层的材料为多晶硅，所述第一栅侧墙的材料包括：氮化硅。
所述第一栅极结构201的形成步骤包括：在所述第一鳍部250a的侧壁和顶部表面形成第一栅介质膜；在所述第一栅介质膜上形成第一栅极膜；刻蚀部分所述第一栅介质膜和第一栅极膜，形成第一伪栅介质层和第一伪栅极层。
所述第二栅极结构202横跨第二鳍部250b。
所述第二伪栅极结构202包括：位于所述第二鳍部250b部分侧壁和顶部表面的第二栅介质层(图中未示出)、位于第二栅介质层上的第二栅极层(图中未示出)以及位于所述第二栅介质层和第二栅极层侧壁的第二栅侧墙(图中未标出)。
本实施例中，所述第二栅介质层的材料为氧化硅，所述第二栅极层的材料为多晶硅，所述第二栅侧墙的材料包括：氮化硅。
请参考图5，在所述第二栅极结构202和基底的表面形成第一图形化层203，所述第一图形化层203暴露出第一鳍部250a。
需要说明的是，图5是图3基础上进行的后续步骤的结构示意图。
所述第一图形化层203用于后续在第一栅极结构201两侧的鳍部250内形成第一开口时，保护第二栅极结构202和第二区B基底的表面。
形成所述第一图形化层203之前，还包括：在所述第二栅极结构202和第二区B基底的表面形成第一保护层270。
所述第一保护层270的材料包括氮化硅。所述第一保护层270用于后续保护第二区B的基底和第二栅极结构202，防止后续在第一开口内外延生长形成第一源漏掺杂层时，第二区B的基底和第二栅极结构202表面也外延生长。
请参考图6，以所述第一图形化层203(见图5)为掩膜，在所述第一栅极结构201两侧的鳍部250内形成第一开口204。
在本实施例中，所述第一区A用于形成PMOS晶体管，所述第一开口204为∑型，所述第一开口204的形成方法包括：在所述第一栅极结构201两侧的第一鳍部250a内形成第一初始开口；去除所述第一初始开口侧壁和底部的部分第一鳍部250a，形成所述第一开口204。
所述第一初始开口的形成工艺包括干法刻蚀工艺；去除所述第一初始开口侧壁和底部的部分第一鳍部250a的工艺包括湿法刻蚀工艺。
所述第一开口204底部的晶向为<100>，所述第一开口204的侧壁的晶向为<111>，后续在第一开口204内形成第一源漏掺杂层时，所述第一源漏掺杂层沿晶向<100>的生长速率大于沿晶向<111>的生长速率，并且，由于所述第一开口204沿垂直于第一鳍部250a延伸的方向贯穿第一鳍部250a，使得后续形成的第一源漏掺杂层沿垂直于第一鳍部250a延伸方向上的生长不受限制，则第一源漏掺杂层侧壁具有凸出的第一顶角。
所述第一开口204用于后续容纳第一源漏掺杂层。
形成第一开口204之后，还包括：去除所述第一图形化层203(见图5)。
去除所述第一图形化层203的工艺包括：干法刻蚀工艺、湿法刻蚀工艺和灰化工艺中的一种或者多种组合。
请参考图7，在所述第一开口204(见图6)内形成第一源漏掺杂层205。
所述第一源漏掺杂层205的形成方法包括：在所述第一开口204内形成第一外延层；在所述第一外延层内掺入第一掺杂离子，形成所述第一源漏掺杂层205。
所述第一外延层的材料和第一掺杂离子的导电类型与第一区A待形成的晶体管的类型密切相关，具体的，当第一区A待形成的晶体管为PMOS晶体管时，所述第一外延层的材料包括硅锗或者硅，所述第一掺杂离子为P型离子，如：硼离子；当第一区A待形成的晶体管为NMOS晶体管时，所述第一外延层的材料包括碳化硅或者硅，所述第一掺杂离子为N型离子，如：磷离子或者砷离子。
在本实施例中，所述第一区A用于形成PMOS晶体管，所述第一外延层的材料为硅锗，所述第一掺杂离子为硼离子。在其他实施例中，所述第一区用于形成NMOS晶体管，所述第一外延层的材料包括碳化硅或者硅，所述第一掺杂离子为N型离子。
由于所述第一开口204沿垂直于第一鳍部250a的延伸方向上贯穿第一鳍部250a，因此，所述第一源漏掺杂层205沿垂直于第一鳍部250a的方向上的生长不受限制。并且，所述第一源漏掺杂层205沿晶向<100>的生长速率大于第一源漏掺杂层205沿晶向<111>的生长速率，使得所述第一源漏掺杂层205沿垂直于第一鳍部250a的延伸方向上具有第一顶角。
由于所述第一开口204的深度与后续第二开口的深度不同，使得在保证第一源漏掺杂层205与后续位于第二开口内的第二源漏掺杂层不接触的前提下，所述第一源漏掺杂层205能够生长的体积较大，则第一源漏掺杂层205对第一栅极结构201底部的第一沟道产生的应力较大，有利于提高第一沟道内载流子迁移率。
请参考图8，在所述第一区A基底、第一源漏掺杂层205和第一保护层270的表面形成第二保护层280。
所述第二保护层280的材料包括氮化硅。所述第二保护层280的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
所述第一区A的第二保护层280用于在后续形成第二源漏掺杂层时保护第一源漏掺杂层205和第一区A基底，防止第一源漏掺杂层205和第一区A基底外延生长。
请参考图9，在所述第一区A的第二保护层280表面形成第二图形化层223，所述第二图形化层223暴露出第二区的第二保护层280；以所述第二图形化层223为掩膜，在所述第二栅极结构202两侧的鳍部250内形成第二开口209，所述第二开口209的深度与第一开口204(见图6)的深度不同。
所述第二图形化层223用于保护第一区A基底、第一栅极结构201和第一源漏掺杂层205，防止后续在形成第二开口时受到损伤。
在本实施例中，所述第二开口209的形成工艺为干法刻蚀工艺。在其他实施例中，所述第二开口的形成工艺包括湿法刻蚀工艺或者湿法刻蚀工艺和干法刻蚀工艺相结合的工艺。
在本实施例中，所述第二区B用于形成NMOS晶体管，所述第二开口209底部的晶向为<100>，所述第二开口209的侧壁的晶向为<110>，后续在第二开口209内形成第二源漏掺杂层时，所述第二源漏掺杂层沿晶向<100>的生长速率大于沿晶向<111>的生长速率。由于所述第二开口209沿垂直于第二鳍部250b的延伸方向上贯穿第二鳍部250b，使得第二源漏掺杂层沿垂直于第二鳍部250b的延伸方向上的生长不受限制，则所形成的第二源漏掺杂层的侧壁具有凸出的第二顶角。
由于所述第二开口209的深度与第一开口204的深度不同，使得第一顶角与第二顶角发生错位，使得在保证第一源漏掺杂层205和第二源漏掺杂层不发生接触的前提下，所述第一源漏掺杂层205和第二源漏掺杂层的体积均能够生长的较大。所述第一源漏掺杂区205的体积较大，有利于提高第一源漏掺杂区205对第一区A器件沟道的应力，提高第一区A器件沟道载流子的迁移率。同样的，所述第二源漏掺杂区的体积较大，有利于提高第二源漏掺杂区对第二区B器件沟道应力，提高第二区B器件沟道载流子的迁移率。
在本实施例中，所述第一开口204的深度大于第二开口209的深度。在其他实施例中，所述第一开口的深度小于第二开口的深度。
所述第一开口204与第二开口209的深度差大于3纳米，选择所述第一开口204与第二开口209的深度差小于3纳米，使得第一顶角与第二顶角仍有部分接触，使得第一源漏掺杂层205或者第二源漏掺杂层难以生长较大。当所述第一源漏掺杂层205的体积较小时，所述第一源漏掺杂层205对第一区A沟道的应力较小，不利于提高第一区A沟道内载流子的迁移率；当所述第二源漏掺杂区的体积较小时，所述第二源漏掺杂层的体积较小时，所述第二源漏掺杂层对第二区B沟道的应力较小，不利于提高第二区B沟道内载流子的迁移率。
请参考图10，在所述第二开口209(见图9)内形成第二源漏掺杂层206。
形成所述第二源漏掺杂层206之前，还包括：去除所述第二图形化层223。
去除所述第二图形化223的工艺包括：干法刻蚀工艺、湿法刻蚀工艺和灰化工艺中的一种或者多种组合。
所述第二源漏掺杂层206的形成方法包括：在所述第二开口209内形成第二外延层；在所述第二外延层内掺入第二掺杂离子，形成所述第二源漏掺杂层206。
所述第二外延层的材料和第二掺杂离子的导电类型与第二区B待形成的晶体管的类型密切相关，具体的，当第二区B待形成的晶体管为PMOS晶体管时，所述第二外延层的材料包括硅锗或者硅，所述第二掺杂离子为P型离子，如：硼离子；当第二区B待形成的晶体管为NMOS晶体管时，所述第二外延层的材料包括碳化硅或者硅，所述第二掺杂离子为N型离子，如：磷离子或者砷离子。
在本实施例中，所述第二区A用于形成NMOS晶体管，所述第二外延层的材料为碳化锗，所述第而掺杂离子为磷离子。在其他实施例中，所述第二区用于形成PMOS晶体管，所述第二外延层的材料包括硅锗或者硅，所述第二掺杂离子为P型离子。
由于所述第二开口209沿垂直于第二鳍部250b的延伸方向上贯穿第二鳍部250b，因此，所述第二源漏掺杂层206沿垂直于第二鳍部250b的方向上的生长不受限制。并且，所述第二源漏掺杂层206沿晶向<100>的生长速率大于第二源漏掺杂层206沿晶向<110>的生长速率，使得所述第二源漏掺杂层206沿垂直于第二鳍部250b的延伸方向上具有第二顶角。
由于所述第一开口204的深度与第二开口209的深度不同，使得第一顶角与第二顶角发生错位，则在保证第一源漏掺杂层205与第二源漏掺杂206层不接触的前提下，所述第二源漏掺杂层206能够生长的体积较大，使得第二源漏掺杂层206对第二栅极结构202底部的第二沟道产生的应力较大，有利于提高第二沟道内载流子迁移率。
相应的，本发明还提供一种半导体器件，请参考图10，包括：
基底，所述基底包括相邻的第一区A和第二区B，所述第一区A基底表面具有第一栅极结构201(见图3)，所述第二区B基底表面具有第二栅极结构202(见图3)；
分别位于所述第一栅极结构201两侧基底内的第一开口204(见图6)；
分别位于所述第二栅极结构202两侧基底内的第二开口209(见图9)，所述第一开口204的深度与第二开口209的深度不同；
位于所述第一开口204内的第一源漏掺杂层205；
位于所述第二开口209内的第二源漏掺杂层206。
以下结合附图进行详细说明：
所述第一开口204的深度大于第二开口209的深度。
所述第一开口204的深度小于第二开口209的深度。
所述第一开口204与第二开口209的深度差大于3纳米。
在本实施例中，所述第一区A用于形成PMOS晶体管，所述第二区B用于形成NMOS晶体管；所述第一源漏掺杂层205的材料包括硅锗，所述第一源漏掺杂层205内具有第一掺杂离子，所述第一掺杂离子为P型离子；所述第二源漏掺杂层206的材料包括碳化硅，所述第二源漏掺杂层206内具有第二掺杂离子，所述第二掺杂离子为N型离子。
在本实施例中，所述第一开口204底部的晶向为<100>，所述第一开口204侧壁的晶向为<111>；所述第二开口209底部的晶向为<100>，所述第二开口209侧壁的晶向为<110>。
所述基底包括衬底200、位于第一区A衬底200表面的第一鳍部250a以及位于第二区B衬底200表面的第二鳍部250b；所述第一栅极结构201横跨所述第一鳍部250a；所述第二栅极结构202横跨第二鳍部250b；所述第一鳍部250a与第二鳍部250b相邻且相互平行。
沿垂直于第一鳍部250a的延伸方向上，第一开口204贯穿第一鳍部250a；沿垂直于第二鳍部250b的延伸方向上，第二开口209贯穿第二鳍部250b。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体器件，其特征在于，包括：
基底，所述基底包括相邻的第一区和第二区，所述第一区基底表面具有第一栅极结构，所述第二区基底表面具有第二栅极结构；所述第一区用于形成PMOS晶体管，所述第二区用于形成NMOS晶体管；所述基底还包括衬底、位于第一区衬底表面的第一鳍部以及位于第二区衬底表面的第二鳍部；所述第一栅极结构横跨所述第一鳍部；所述第二栅极结构横跨第二鳍部；所述第一鳍部与第二鳍部相邻且相互平行；
分别位于所述第一栅极结构两侧基底内的第一开口；
分别位于所述第二栅极结构两侧基底内的第二开口，所述第一开口的深度与第二开口的深度不同；
位于所述第一开口内的第一源漏掺杂层，所述第一源漏掺杂层的顶部凸出于所述第一鳍部上方，所述第一源漏掺杂层的侧壁在沿垂直于第一鳍部延伸方向上具有凸出的第一顶角；位于所述第一栅极结构两侧的第一源漏掺杂层相连接；
位于所述第二开口内的第二源漏掺杂层，所述第二源漏掺杂层的顶部凸出于所述第二鳍部上方，所述第二源漏掺杂层的侧壁在沿垂直于第二鳍部延伸方向上具有凸出的第二顶角；位于所述第二栅极结构两侧的第二源漏掺杂层相连接；
所述第一开口与第二开口的深度差大于3纳米，使得所述第一顶角及所述第二顶角发生错位，保证第一源漏掺杂层和第二源漏掺杂层不发生接触。
2.如权利要求1所述的半导体器件，其特征在于，所述第一开口的深度大于第二开口的深度。
3.如权利要求1所述的半导体器件，其特征在于，所述第一开口的深度小于第二开口的深度。
4.如权利要求1所述的半导体器件，其特征在于，所述第一源漏掺杂层的材料包括硅锗，所述第一源漏掺杂层内具有第一掺杂离子，所述第一掺杂离子为P型离子；所述第二源漏掺杂层的材料包括碳化硅，所述第二源漏掺杂层内具有第二掺杂离子，所述第二掺杂离子为N型离子。
5.如权利要求4所述的半导体器件，其特征在于，所述第一开口底部的晶向为<100>，所述第一开口侧壁的晶向为<111>；所述第二开口底部的晶向为<100>，所述第二开口侧壁的晶向为<110>。
6.如权利要求1所述的半导体器件，其特征在于，沿垂直于第一鳍部的延伸方向上，第一开口贯穿第一鳍部；沿垂直于第二鳍部的延伸方向上，第二开口贯穿第二鳍部。
7.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底包括相邻对第一区和第二区，所述第一区基底表面具有第一栅极结构，所述第二区基底表面具有第二栅极结构；所述第一区用于形成PMOS晶体管，所述第二区用于形成NMOS晶体管；所述基底还包括衬底、位于第一区衬底表面的第一鳍部以及位于第二区衬底表面的第二鳍部；所述第一栅极结构横跨所述第一鳍部；所述第二栅极结构横跨第二鳍部；所述第一鳍部与第二鳍部相邻且相互平行；
在所述第一栅极结构两侧基底内形成第一开口；
在所述第二栅极结构两侧基底内形成第二开口，所述第一开口对深度与第二开口对深度不同；
在所述第一开口内形成第一源漏掺杂层，所述第一源漏掺杂层的顶部凸出于所述第一鳍部上方，所述第一源漏掺杂层的侧壁在沿垂直于第一鳍部延伸方向上具有凸出的第一顶角；位于所述第一栅极结构两侧的第一源漏掺杂层相连接；
在所述第二开口内形成第二源漏掺杂层，所述第二源漏掺杂层的顶部凸出于所述第二鳍部上方，所述第二源漏掺杂层的侧壁在沿垂直于第二鳍部延伸方向上具有凸出的第二顶角；位于所述第二栅极结构两侧的第二源漏掺杂层相连接；
所述第一开口与第二开口的深度差大于3纳米，使得所述第一顶角及所述第二顶角发生错位，保证第一源漏掺杂层和第二源漏掺杂层不发生接触。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，形成第一源漏掺杂层之后，形成第二开口。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述第一开口和第一源漏掺杂层的形成方法包括：在所述基底和第二栅极结构的表面形成第一图形化层，所述第一图形化层暴露出第一区基底；以所述第一图形化层为掩膜，在所述第一栅极结构两侧的基底内形成第一开口；在所述第一开口内形成第一源漏掺杂层。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，形成第一源漏掺杂层之后，形成第二开口之前，还包括：去除所述第一图形化层；所述第二开口和第二源漏掺杂层的形成方法包括：在所述基底、第一源漏掺杂层和第一栅极结构的表面形成第二图形化层，所述第二图形化层暴露出第二区基底；以所述第二图形化层为掩膜，在所述第二栅极结构两侧的基底内形成第二开口；在所述第二开口内形成第二源漏掺杂层。
11.如权利要求7所述的半导体器件的形成方法，其特征在于，形成第一源漏掺杂层之前，形成第二开口。
12.如权利要求7所述的半导体器件的形成方法，其特征在于，所述第一开口的深度大于第二开口的深度。
13.如权利要求7所述的半导体器件的形成方法，其特征在于，所述第一开口的深度小于第二开口的深度。
14.如权利要求10所述的半导体器件的形成方法，其特征在于，所述第一源漏掺杂层的材料包括硅锗，所述第一源漏掺杂层内具有第一掺杂离子，所述第一掺杂离子为P型离子；所述第二源漏掺杂层的材料包括碳化硅，所述第二源漏掺杂层内具有第二掺杂离子，所述第二掺杂离子为N型离子。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，所述第一开口的形成方法包括：以所述第一图形化层为掩膜，在所述第一栅极结构两侧的基底内形成第一初始开口；去除所述第一初始开口侧壁和底部部分的基底，形成第一开口；以所述第一图形化层为掩膜，所述第一初始开口的工艺包括干法刻蚀工艺；去除所述第一初始开口侧壁和底部部分的基底的工艺包括湿法刻蚀工艺。
16.如权利要求14所述的半导体器件的形成方法，其特征在于，以所述第二图形化层为掩膜，在所述第二栅极结构两侧的基底内形成第二开口的工艺包括干法刻蚀工艺。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910047617.1A CN111463202B (zh) | 2019-01-18 | 2019-01-18 | 半导体器件及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910047617.1A CN111463202B (zh) | 2019-01-18 | 2019-01-18 | 半导体器件及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111463202A CN111463202A (zh) | 2020-07-28 |
| CN111463202B true CN111463202B (zh) | 2023-08-18 |
Family
ID=71682147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910047617.1A Active CN111463202B (zh) | 2019-01-18 | 2019-01-18 | 半导体器件及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111463202B (zh) |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103681355A (zh) * | 2013-12-18 | 2014-03-26 | 北京大学 | 制备准soi源漏场效应晶体管器件的方法 |
| CN103715089A (zh) * | 2012-09-29 | 2014-04-09 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN103855096A (zh) * | 2012-12-04 | 2014-06-11 | 中芯国际集成电路制造(上海)有限公司 | Cmos晶体管的形成方法 |
| CN105226021A (zh) * | 2014-06-26 | 2016-01-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN105321882A (zh) * | 2014-07-31 | 2016-02-10 | 上海华力微电子有限公司 | 用于制作嵌入式锗硅的方法 |
| CN106373924A (zh) * | 2015-07-23 | 2017-02-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106486350A (zh) * | 2015-08-26 | 2017-03-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN107919327A (zh) * | 2016-10-10 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108074870A (zh) * | 2016-11-10 | 2018-05-25 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN108470734A (zh) * | 2017-02-23 | 2018-08-31 | 中芯国际集成电路制造(上海)有限公司 | Sram存储器及其形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107026084B (zh) * | 2016-02-02 | 2020-03-31 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
-
2019
- 2019-01-18 CN CN201910047617.1A patent/CN111463202B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103715089A (zh) * | 2012-09-29 | 2014-04-09 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN103855096A (zh) * | 2012-12-04 | 2014-06-11 | 中芯国际集成电路制造(上海)有限公司 | Cmos晶体管的形成方法 |
| CN103681355A (zh) * | 2013-12-18 | 2014-03-26 | 北京大学 | 制备准soi源漏场效应晶体管器件的方法 |
| CN105226021A (zh) * | 2014-06-26 | 2016-01-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN105321882A (zh) * | 2014-07-31 | 2016-02-10 | 上海华力微电子有限公司 | 用于制作嵌入式锗硅的方法 |
| CN106373924A (zh) * | 2015-07-23 | 2017-02-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106486350A (zh) * | 2015-08-26 | 2017-03-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN107919327A (zh) * | 2016-10-10 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN108074870A (zh) * | 2016-11-10 | 2018-05-25 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN108470734A (zh) * | 2017-02-23 | 2018-08-31 | 中芯国际集成电路制造(上海)有限公司 | Sram存储器及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111463202A (zh) | 2020-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10164031B2 (en) | FinFET with two fins on STI | |
| US10217669B2 (en) | Isolation components for transistors formed on fin features of semiconductor substrates | |
| KR100844933B1 (ko) | 반도체 소자의 트랜지스터 및 그 제조 방법 | |
| TWI552347B (zh) | 使用經摻雜的凸起源極和汲極區的源極和汲極摻雜 | |
| US20150194348A1 (en) | Semiconductor process | |
| CN102446972A (zh) | 具有带凹口的鳍片结构的晶体管及其制造方法 | |
| US6936516B1 (en) | Replacement gate strained silicon finFET process | |
| US10177169B2 (en) | Semiconductor device structure with 110-PFET and 111-NFET current flow direction | |
| US20150325692A1 (en) | Fin field effect transistor (finfet) device including a set of merged fins formed adjacent a set of unmerged fins | |
| US20150123211A1 (en) | NARROW DIFFUSION BREAK FOR A FIN FIELD EFFECT (FinFET) TRANSISTOR DEVICE | |
| US8518757B2 (en) | Method of fabricating strained semiconductor structures from silicon-on-insulator (SOI) | |
| CN105514158A (zh) | 半导体结构和测试结构的形成方法、测试方法 | |
| CN108074968B (zh) | 具有自对准栅极的穿隧finfet | |
| CN111354641A (zh) | 半导体器件及其形成方法 | |
| KR20070101058A (ko) | 핀 전계 효과 트랜지스터의 형성 방법 | |
| CN111463202B (zh) | 半导体器件及其形成方法 | |
| CN109148447B (zh) | 半导体结构及其形成方法 | |
| CN108573872B (zh) | 半导体结构及其形成方法 | |
| CN113838934B (zh) | 半导体结构及其形成方法 | |
| CN114256336A (zh) | 一种半导体器件及其制造方法 | |
| CN110620084B (zh) | 半导体器件的形成方法 | |
| CN110098150B (zh) | 半导体结构及其形成方法 | |
| CN110634742B (zh) | 半导体器件及其形成方法 | |
| US10366991B1 (en) | Semiconductor device and manufacturing method thereof | |
| CN109841524B (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |