CN108470734A - Sram存储器及其形成方法 - Google Patents
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Abstract
一种SRAM存储器及其形成方法，其中方法包括：提供基底；形成传输晶体管，形成所述传输晶体管的方法包括：在所述基底上形成传输栅极结构，传输栅极结构底部的基底中具有沟道区，所述传输栅极结构具有相对的第一侧和第二侧；在所述传输栅极结构第一侧的基底中形成第一应力层，第一应力层的底部表面至传输栅极结构的底部表面具有第一距离；在所述传输栅极结构第二侧的基底中形成第二应力层，第二应力层和第一应力层的材料相同，第二应力层的底部表面至传输栅极结构的底部表面具有第二距离，第二距离小于第一距离。所述方法使得SRAM存储器的电学性能得到提高。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种SRAM存储器及其形成方法。
背景技术
随着半导体技术的不断发展，存储器呈现出高集成度、快速、低功耗的发展趋势。
从功能上将存储器分为随机存储器(RAM，Random Access Memory)和只读存储器(ROM，Read Only Memory)。随机存储器工作时，可以随时从任何一个指定的地址读出数据，也可以随时将数据写入任何一个指定的存储单元。随机存储器的读写操作方便，使用灵活。
随机存储器可以分为静态随机存储器(SRAM)和动态随机存储器(DRAM)。其中，静态随机存储器利用带有正反馈的触发器来实现存储数据，主要依靠持续的供电来保持数据的完整性。静态随机存储器在使用过程中不需要刷新。静态随机存储器已被广泛应用在计算机的高速缓存和频繁的数据处理中。
然而，现有技术中静态随机存储器的电学性能较差。
发明内容
本发明解决的问题是提供一种SRAM存储器及其形成方法，以提高SRAM存储器的电学性能。
为解决上述问题，本发明提供一种SRAM存储器的形成方法，包括：提供基底；形成传输晶体管，形成所述传输晶体管的方法包括：在所述基底上形成传输栅极结构，传输栅极结构底部的基底中具有沟道区，所述传输栅极结构具有相对的第一侧和第二侧；在所述传输栅极结构第一侧的基底中形成第一应力层，第一应力层的底部表面至传输栅极结构的底部表面具有第一距离；在所述传输栅极结构第二侧的基底中形成第二应力层，第二应力层和第一应力层的材料相同，第二应力层的底部表面至传输栅极结构的底部表面具有第二距离，第二距离小于第一距离。
可选的，当所述传输晶体管的类型为N型时，所述第一应力层和所述第二应力层对沟道区产生拉应力。
可选的，所述第一应力层和所述第二应力层的材料为掺磷的硅或者碳硅。
可选的，当所述传输晶体管的类型为P型时，所述第一应力层和所述第二应力层对沟道区产生压应力。
可选的，所述第一应力层和所述第二应力层的材料包括锗硅。
可选的，所述第一距离与所述第二距离的差值为10纳米～50纳米。
可选的，形成所述第一应力层的方法包括：在所述传输栅极结构第一侧的基底中形成第一凹槽；在第一凹槽中外延生长第一应力层；形成所述第二应力层的方法包括：在所述传输栅极结构第二侧的基底中形成第二凹槽，第二凹槽的深度小于第一凹槽的深度；在第二凹槽中外延生长第二应力层。
可选的，形成所述第一凹槽和第二凹槽后，在外延生长所述第一应力层的同时外延生长所述第二应力层。
可选的，形成所述传输晶体管的方法还包括：在外延生长所述第一应力层的同时，在所述第一应力层中原位掺杂源漏离子，在所述传输栅极结构第一侧的基底中形成第一源漏掺杂区；在外延生长所述第二应力层的同时，在所述第二应力层中原位掺杂源漏离子，在所述传输栅极结构第二侧的基底中形成第二源漏掺杂区；所述第一应力层位于所述第一源漏掺杂区中，所述第二应力层位于所述第二源漏掺杂区中。
可选的，形成所述传输晶体管的方法还包括：在所述传输栅极结构第一侧的第一应力层和基底中、以及所述传输栅极结构第二侧的第二应力层和基底中注入源漏离子，在所述传输栅极结构第一侧的基底中形成第一源漏掺杂区，在所述传输栅极结构第二侧的基底中形成第二源漏掺杂区。
可选的，所述SRAM存储器还包括：锁存器，所述锁存器包括上拉晶体管和下拉晶体管；在写数据状态时，所述上拉晶体管和下拉晶体管将数据通过所述传输晶体管存储到锁存器中；在读数据状态时，所述上拉晶体管和下拉晶体管将锁存器中存储的数据通过所述传输晶体管输出；所述第二源漏掺杂区与所述锁存器连接。
可选的，当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的源区，所述第二传输源漏区为传输晶体管的漏区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，所述第二传输源漏区为传输晶体管的源区。
本发明还提供一种SRAM存储器，包括：基底；传输晶体管，所述传输晶体管包括：位于基底上的传输栅极结构，传输栅极结构底部的基底中具有沟道区，所述传输栅极结构具有相对的第一侧和第二侧；位于传输栅极结构第一侧基底中的第一应力层，第一应力层的底部表面至传输栅极结构的底部表面具有第一距离；位于传输栅极结构第二侧基底中的第二应力层，第二应力层和第一应力层的材料相同，第二应力层的底部表面至传输栅极结构的底部表面具有第二距离，第二距离小于第一距离。
可选的，当所述传输晶体管的类型为N型时，所述第一应力层和所述第二应力层对沟道区产生拉应力。
可选的，所述第一应力层和所述第二应力层的材料为掺磷的硅或者碳硅。
可选的，当所述传输晶体管的类型为P型时，所述第一应力层和所述第二应力层对沟道区产生压应力。
可选的，所述第一应力层和所述第二应力层的材料包括锗硅。
可选的，所述第一距离与所述第二距离的差值为10纳米～50纳米。
可选的，所述传输晶体管还包括：位于所述传输栅极结构第一侧基底中的第一源漏掺杂区；位于所述传输栅极结构第二侧基底中的第二源漏掺杂区；所述第一应力层位于所述第一源漏掺杂区中，所述第二应力层位于所述第二源漏掺杂区中。
可选的，还包括：锁存器，所述锁存器包括上拉晶体管和下拉晶体管；在写数据状态时，所述上拉晶体管和下拉晶体管将数据通过传输栅极结构存储到锁存器中；在读数据状态时，所述上拉晶体管和下拉晶体管将锁存器中存储的数据通过传输栅极结构输出；所述第二源漏掺杂区与所述锁存器连接；当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的源区，所述第二传输源漏区为传输晶体管的漏区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，所述第二传输源漏区为传输晶体管的源区。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的SRAM存储器的形成方法中，在传输栅极结构第一侧的基底中形成第一应力层，在传输栅极结构第二侧的基底中形成第二应力层，第一应力层和第二应力层均对沟道产生应力，第二应力层和第一应力层的材料相同。第一应力层和第二应力层对沟道区的应力能够改变沟道区的电子迁移率和空穴迁移率，从而对沟道区的电流产生影响。由于第二应力层的底部表面至传输栅极结构的底部表面的距离小于第一应力层的底部表面至传输栅极结构的底部表面的距离，因此第二应力层对沟道区的应力小于第一应力层对沟道区的应力。进而使得电流从第一应力层流向第二应力层的大小与从第二应力层流向第一应力层的大小不同。通过设置第一应力层和第二应力层与SRAM存储器中锁存器的连接关系，能够使得SRAM存储器处于读数据状态时传输晶体管的开态电流小于处于写数据状态时传输晶体管的开态电流。由于在SRAM存储器处于读数据状态时，传输晶体管的开态电流较小，使得传输晶体管和SRAM存储器中下拉晶体管中的电流差值较大，提高了读数据的速度；由于在SRAM存储器处于写数据状态时，传输晶体管的开态电流较大，使得传输晶体管和SRAM存储器中上拉晶体管中的电流差值较大，提高了写数据的速度。即能够同时提高SRAM存储器的读写速度。从而使得SRAM存储器的电学性能提高。
本发明技术方案提供的SRAM存储器中，由于第二应力层的底部表面至传输栅极结构的底部表面的距离小于第一应力层的底部表面至传输栅极结构的底部表面的距离，因此第二应力层对沟道区的应力小于第一应力层对沟道区的应力。进而使得电流从第一应力层流向第二应力层的大小与从第二应力层流向第一应力层的大小不同。通过设置第一应力层和第二应力层与SRAM存储器中锁存器的连接关系，能够使得SRAM存储器处于读数据状态时传输晶体管的开态电流小于处于写数据状态时传输晶体管的开态电流。进而能够同时提高SRAM存储器的读写速度，使得SRAM存储器的电学性能提高。
附图说明
图1是一种SRAM存储器单元的电路图；
图2至图11是本发明一实施例中SRAM存储器形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的SRAM存储器的电学性能较差。
图1是一种SRAM存储器单元的电路图，所述SRAM存储器单元包括传输晶体管、上拉晶体管和下拉晶体管，所述传输晶体管包括：第一传输晶体管PG1和第二传输晶体管PG2，所述上拉晶体管包括第一上拉晶体管PU1和第二上拉晶体管PU2，所述下拉晶体管包括第一下拉晶体管PD1和第二下拉晶体管PD2，所述上拉晶体管和下拉晶体管构成锁存器。所述传输晶体管、上拉晶体管和下拉晶体管的连接关系参照图1。
在读取数据“0”时，需使PD1中的电流大于PG1中的电流，否则不能正确读取数据“0”；在写入数据“0”时，需使PG1中的电流大于PU1中的电流，否则不能正确写入数据“0”；在读取数据“1”时，需使PD2中的电流大于PG2中的电流，否则不能正确读取数据“1”；在写入数据“1”时，需使PG2中的电流大于PU2中的电流，否则不能正确写入数据“1”。
第一传输晶体管PG1包括第一传输栅极结构和位于第一传输栅极结构两侧的第一传输源漏区和第二传输源漏区，第二传输晶体管PG2包括第二传输栅极结构和位于第二传输栅极结构两侧的第三传输源漏区和第四传输源漏区。读数据状态时，第一传输源漏区为第一传输晶体管的漏区，第三传输源漏区为第二传输晶体管的漏区；写数据状态时，第二传输源漏区为第一传输晶体管的漏区，第四传输源漏区为第二传输晶体管的漏区。
研究发现，在第一传输晶体管打开时，无论第一传输源漏区还是第二传输源漏区作为第一传输晶体管的漏区，第一传输晶体管的漏区的电阻相等，第一传输源漏区为漏区时第一传输晶体管中的电流等于第二传输源漏区作为第一传输晶体管的漏区时第一传输晶体管中的电流；在第二传输晶体管打开时，无论第三传输源漏区还是第四传输源漏区作为第二传输晶体管的漏区，第二传输晶体管的漏区的电阻相等，第三传输源漏区作为第二传输晶体管的漏区时第二传输晶体管中的电流等于第四传输源漏区作为第二传输晶体管的漏区时第二传输晶体管中的电流。
由于上述原因，导致：在读取数据“0”时，若PD1中电流和PG1中电流的差值增加，会导致在写入数据“0”时，PG1中电流与PU1中电流的差值减小，反之则反。在读取数据“1”时，PD2中电流和PG2中电流差值增加，会导致在写入数据“1”时，PG2中电流和PU2中电流的差值减小，反之则反。导致读数据的速率和写数据的速率不能同时增加。
在此基础上，本发明提供一种SRAM存储器的形成方法，包括：提供基底；形成传输晶体管，形成所述传输晶体管的方法包括：在所述基底上形成传输栅极结构，传输栅极结构底部的基底中具有沟道区，所述传输栅极结构具有相对的第一侧和第二侧；在所述传输栅极结构第一侧的基底中形成第一应力层，第一应力层的底部表面至传输栅极结构的底部表面具有第一距离；在所述传输栅极结构第二侧的基底中形成第二应力层，第二应力层和第一应力层的材料相同，第二应力层的底部表面至传输栅极结构的底部表面具有第二距离，第二距离小于第一距离。
所述方法中，由于第二应力层的底部表面至传输栅极结构的底部表面的距离小于第一应力层的底部表面至传输栅极结构的底部表面的距离，因此第二应力层对沟道区的应力小于第一应力层对沟道区的应力。进而使得电流从第一应力层流向第二应力层的大小与从第二应力层流向第一应力层的大小不同。通过设置第一应力层和第二应力层与SRAM存储器中锁存器的连接关系，能够使得SRAM存储器处于读数据状态时传输晶体管的开态电流小于处于写数据状态时传输晶体管的开态电流。进而能够同时提高SRAM存储器的读写速度，使得SRAM存储器的电学性能提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图11是本发明一实施例中SRAM存储器形成过程的结构示意图。
参考图2，提供基底。
本实施例中，所述基底包括半导体衬底100和位于半导体衬底100上的鳍部。在其它实施例中，所述基底为平面式的半导体衬底。
所述半导体衬底100可以是单晶硅，多晶硅或非晶硅；所述半导体衬底100也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述半导体衬底100的材料为硅。
所述SRAM存储器包括若干个存储单元，各个存储单元包括第一区I和第二区Ⅱ。
所述鳍部包括位于第一区I的第一鳍部121和位于第二区Ⅱ的第二鳍部122。所述鳍部通过图形化所述半导体衬底100而形成；或者是：在半导体衬底100表面形成鳍部材料层(未图示)，然后图形化所述鳍部材料层，从而在半导体衬底100表面形成第一鳍部121和第二鳍部122。
所述半导体衬底100表面还具有隔离结构110，隔离结构110的表面低于第一鳍部121和第二鳍部122的顶部表面，隔离结构110用于电学隔离第一鳍部121且电学隔离第二鳍部122。所述隔离结构110的材料包括氧化硅。
接着，形成传输晶体管。
各个存储单元的传输晶体管包括：位于第一区I的第一传输晶体管(对应图1中PG1)和位于第二区Ⅱ的第二传输晶体管(对应图1中PG2)。SRAM存储器的读数据和写数据操作通过第一传输晶体管和第二传输晶体管进行。
所述第一传输晶体管和第二传输晶体管的类型相同，即第一传输晶体管和第二传输晶体管的类型均为N型或者均为P型。本实施例中，以所述第一传输晶体管和第二传输晶体管的类型均为N型作为示例。
本实施例中，以所述第一传输晶体管和第二传输晶体管均为鳍式场效应晶体管为例进行说明。在其它实施例中，所述第一传输晶体管和第二传输晶体管均为平面式的MOS晶体管。
下面具体介绍形成传输晶体管的方法。
结合参考图3和图4，图4中第一区I的示图为沿着图3中第一鳍部延伸方向(A-A1轴线)获得的剖面结构示意图，图4中第二区Ⅱ的示图为沿着图3中第二鳍部延伸方向(A2-A3轴线)获得的剖面结构示意图，在所述基底上形成传输栅极结构。
各个存储单元的传输栅极结构包括位于第一区I的第一传输栅极结构130和位于第二区Ⅱ的第二传输栅极结构133。具体的，在第一区I的基底上形成第一传输栅极结构130；在第二区Ⅱ的基底上形成第二传输栅极结构133。
本实施例中，所述传输栅极结构横跨所述鳍部，具体的，第一传输栅极结构130横跨第一鳍部121、覆盖第一鳍部121的部分顶部表面和部分侧壁表面；第二传输栅极结构133横跨第二鳍部122、覆盖第二鳍部122的部分顶部表面和部分侧壁表面。
所述第一传输栅极结构130包括横跨所述第一鳍部121的第一传输栅介质层131和位于第一传输栅介质层131上的第一传输栅极132；所述第二传输栅极结构133包括横跨所述第二鳍部122的第二传输栅介质层134和位于第二传输栅介质层134上的第二传输栅极135。
其中，第一传输栅介质层131位于第一区I的部分隔离结构110表面、覆盖第一鳍部121的部分顶部表面和部分侧壁表面；第二传输栅介质层134位于第二区Ⅱ的部分隔离结构110表面、覆盖第二鳍部122的部分顶部表面和部分侧壁表面。
所述第一传输栅介质层131和第二传输栅介质层134的材料为氧化硅；所述第一传输栅极132和第二传输栅极135的材料为多晶硅。
具体的，形成第一传输栅极结构130和第二传输栅极结构133的方法包括：在所述基底表面形成栅介质材料层(未图示)和位于所述栅介质材料层上的栅电极材料层(未图示)；图形化所述栅介质材料层和栅电极材料层，形成第一传输栅极结构130和第二传输栅极结构133。
本实施例中，所述栅介质材料层还位于隔离结构110上。
所述第一传输栅介质层131和第二传输栅介质层134对应所述栅介质材料层。所述第一传输栅极132和第二传输栅极135对应所述栅电极材料层。
所述传输栅极结构底部的基底中具有沟道区。所述沟道区包括位于第一区I的第一沟道区和位于第二区Ⅱ的第二沟道区。
第一传输栅极结构130底部的基底中具有第一沟道区，第二传输栅极结构133底部的基底中具有第二沟道区。
所述传输栅极结构具有相对的第一侧和第二侧。第一传输栅极结构130和第二传输栅极结构133均具有相对的第一侧和第二侧。
接着，在所述传输栅极结构第一侧的基底中形成第一应力层，第一应力层的底部表面至传输栅极结构的底部表面具有第一距离；在所述传输栅极结构第二侧的基底中形成第二应力层，第二应力层和第一应力层的材料相同，第二应力层的底部表面至传输栅极结构的底部表面具有第二距离，第二距离小于第一距离。
各个存储单元的第一应力层包括位于第一区I的第一子应力层和位于第二区Ⅱ的第三子应力层；各个存储单元的第二应力层包括位于第一区I的第二子应力层和位于第二区Ⅱ的第四子应力层。
形成第一应力层后，形成第二应力层；或者，形成第二应力层后，形成第一应力层。本实施例中，以形成第一应力层后，形成第二应力层为示例进行说明。
形成所述第一应力层的方法包括：在所述传输栅极结构第一侧的基底中形成第一凹槽；在第一凹槽中外延生长第一应力。
形成所述第二应力层的方法包括：在所述传输栅极结构第二侧的基底中形成第二凹槽，第二凹槽的深度小于第一凹槽的深度；在第二凹槽中外延生长第二应力层。
本实施例中，在形成所述第一应力层和第二应力层之前，在所述基底上和传输栅极结构表面形成阻挡材料层。
参考图5，在所述基底上和传输栅极结构表面形成阻挡材料层141。
具体的，在第一区Ⅰ基底上和第一传输栅极结构130表面、以及第二区Ⅱ基底上和第二传输栅极结构133表面形成阻挡材料层141。
所述阻挡材料层141的材料包括氮化硅。
形成所述阻挡材料层141的工艺为沉积工艺，如等离子体化学气相沉积工艺或原子层沉积工艺。
所述阻挡材料层141的作用包括：阻挡材料层141用于形成后续侧墙的一部分；阻挡材料层141用于在外延生长第一应力层和第二应力层的过程中，保护基底表面和传输栅极结构表面。
参考图6，在所述传输栅极结构第一侧的基底中形成第一凹槽。
所述第一凹槽包括位于第一区Ⅰ的第一子凹槽151和位于第二区Ⅱ的第三子凹槽153。
形成第一子凹槽151和第三子凹槽153，第一子凹槽151位于第一传输栅极结构130第一侧的基底中，具体的，第一子凹槽151位于第一传输栅极结构130第一侧的第一鳍部121中，第三子凹槽153位于第二传输栅极结构133第一侧的基底中，具体的，第三子凹槽153位于第二传输栅极结构133第一侧的第二鳍部122中。
具体的，在阻挡材料层141上形成第一光刻胶层(未图示)，第一光刻胶层中具有第一开口，所述第一开口包括位于第一区Ⅰ第一光刻胶层中的第一子开口和位于第二区Ⅱ第一光刻胶层中的第三子开口，第一子开口用于定义第一子凹槽151的位置，第三子开口用于定义第三子凹槽153的位置；以所述第一光刻胶层为掩膜刻蚀传输栅极结构第一侧的刻蚀阻挡材料层141和基底，具体的，以所述第一光刻胶层为掩膜刻蚀第一传输栅极结构130第一侧的第一鳍部121和阻挡材料层141、以及第二传输栅极结构133第一侧的第二鳍部122和阻挡材料层141，形成所述第一子凹槽151和第三子凹槽153；以所述第一光刻胶层为掩膜刻蚀阻挡材料层141、第一鳍部121和第二鳍部122后，去除所述第一光刻胶层。
本实施例中，同时形成第一子凹槽151和第三子凹槽153，使得工艺效率简化。
所述第一凹槽还贯穿所述阻挡材料层141。具体的，第一子凹槽151贯穿第一区Ⅰ的阻挡材料层141，第三子凹槽153贯穿第二区Ⅱ的阻挡材料层141。
接着，在所述传输栅极结构第二侧的基底中形成第二凹槽。
所述第二凹槽包括位于第一区Ⅰ的第二子凹槽和位于第二区Ⅱ的第四子凹槽。
参考图7，在所述第一凹槽中、以及阻挡材料层141上形成第二光刻胶层160，第二光刻胶层160中具有第二开口，所述第二开口包括位于第一区Ⅰ第二光刻胶层160中的第二子开口162和位于第二区Ⅱ第二光刻胶层160中的第四子开口164，第二子开口162用于定义第二子凹槽的位置，第四子开口164用于定义第四子凹槽的位置。
所述第二开口位于传输栅极结构第二侧。具体的，第二子开口162位于第一传输栅极结构130第二侧，第四子开口164位于第二传输栅极结构133的第二侧。
参考图8，以所述第二光刻胶层160为掩膜刻蚀传输栅极结构第二侧的阻挡材料层141和基底，具体的，以所述第二光刻胶层160为掩膜刻蚀第一传输栅极结构130第二侧的第一鳍部121和阻挡材料层141、以及第二传输栅极结构133第二侧的第二鳍部122和阻挡材料层141，形成第二子凹槽152和第四子凹槽154，第二子凹槽152位于第一传输栅极结构130第二侧的基底中，第四子凹槽154位于第二传输栅极结构133第二侧的基底中。
具体的，第二子凹槽152位于第一传输栅极结构130第二侧的第一鳍部121中，第四子凹槽154位于第二传输栅极结构133第二侧的第二鳍部122中。
本实施例中，同时形成第二子凹槽152和第四子凹槽154，使得工艺效率简化。
所述第二凹槽还贯穿所述阻挡材料层141。具体的，第二子凹槽152贯穿第一区Ⅰ的阻挡材料层141，第四子凹槽154贯穿第二区Ⅱ的阻挡材料层141。
第二凹槽的深度小于第一凹槽的深度。具体的，第二子凹槽152的深度小于第一子凹槽151的深度，第四子凹槽154的深度小于第三子凹槽153的深度。
所述第二凹槽的深度、以及第一凹槽的深度均指的是在垂直于半导体衬底100表面的尺寸。
参考图9，去除第二光刻胶层160(参考图8)。
接着，参考图10，在第一凹槽中外延生长第一应力层；在第二凹槽中外延生长第二应力层。
本实施例中，形成第一凹槽和第二凹槽后，在外延生长所述第一应力层的同时外延生长所述第二应力层，因此使得形成第一应力层和第二应力层的工艺简化。
本实施例中，以所述阻挡材料层141为掩膜外延生长第一应力层和第二应力层。
各个存储单元的第一应力层包括位于第一区Ⅰ的第一子应力层171和位于第二区Ⅱ的第三子应力层173；各个存储单元的第二应力层包括位于第一区Ⅰ的第二子应力层172和位于第二区Ⅱ的第四子应力层174。
第一子应力层171位于第一传输栅极结构130第一侧的基底中，具体的，第一子应力层171位于第一传输栅极结构130第一侧的第一鳍部121中；第二子应力层172位于第一传输栅极结构130第二侧的基底中，具体的，第二子应力层172位于第一传输栅极结构130第二侧的第一鳍部121中。
第三子应力层173位于第二传输栅极结构133第一侧的基底中，具体的，第三子应力层173位于第二传输栅极结构133第一侧的第二鳍部122中；第四子应力层174位于第二传输栅极结构133第二侧的基底中，具体的，第四子应力层174位于第二传输栅极结构133第二侧的第二鳍部122中。
当所述传输晶体管的类型为N型时，所述第一应力层和所述第二应力层对沟道区产生拉应力。具体的，当所述传输晶体管的类型为N型时，第一子应力层171和第二子应力层172对第一沟道区产生拉应力，第三子应力层173和第四子应力层174对第二沟道区产生拉应力。
当所述传输晶体管的类型为P型时，所述第一应力层和所述第二应力层对沟道区产生压应力。具体的，当所述传输晶体管的类型为P型时，第一子应力层171和第二子应力层172对第一沟道区产生压应力，第三子应力层173和第四子应力层174对第二沟道区产生压应力。
当所述传输晶体管的类型为N型时，所述第一应力层和所述第二应力层的材料为掺磷的硅或者碳硅。
当所述第一应力层和所述第二应力层的材料为掺磷的硅时，所述掺磷的硅中磷元素的浓度为1E13atom/cm3～1E16atom/cm3。当所述第一应力层和所述第二应力层的材料为碳硅时，碳硅中碳元素的浓度为1E13atom/cm3～1E16atom/cm3。选择此范围的意义在于：若所述掺磷的硅中磷元素的浓度过大，或者碳硅中碳元素的浓度过大，导致工艺浪费，且增加了工艺的难度；若所述掺磷的硅中磷元素的浓度过小，或者碳硅中碳元素的浓度过小，导致第一应力层和第二应力层对沟道区的应力较小，第一应力层和第二应力层对沟道区的应力差别较小，对SRAM器件的读数据的能力和写数据的能力提高的程度较小。
当所述第一应力层和所述第二应力层的材料为锗硅时，所述锗硅中锗元素的浓度为1E13atom/cm3～1E16atom/cm3。选择此范围的意义在于：若所述锗硅中锗元素的浓度过大，导致工艺浪费，且增加了工艺的难度；若所述锗硅中锗元素的浓度过小，导致第一应力层和第二应力层对沟道区的应力较小，第一应力层和第二应力层对沟道区的应力差别较小，对SRAM器件的读数据的能力和写数据的能力提高的程度较小。
第一子应力层171的底部表面至第一传输栅极结构130的底部表面具有第一子距离L1。第二子应力层172的底部表面至第一传输栅极结构130的底部表面具有第二子距离L2。
第三子应力层173的底部表面至第二传输栅极结构133的底部表面具有第三子距离L3。第四子应力层174的底部表面至第二传输栅极结构133的底部表面具有第四子距离L4。
由于第二子凹槽152的深度小于第一子凹槽151的深度，因此所述第二子距离L2小于所述第一子距离L1。由于第四子凹槽154的深度小于第三子凹槽153的深度，因此第四子距离L4小于第三子距离L3。
所述第一距离与所述第二距离的差值为10纳米～50纳米。具体的，第一子距离L1与第二子距离L2的差值为10纳米～50纳米，第三子距离L3与第四子距离L4与的差值为10纳米～50纳米。
若所述第一距离与所述第二距离的差值大于50纳米，导致需要形成的第一凹槽深度过大，导致增加工艺难度；若第一距离与所述第二距离的差值小于10纳米，导致第一应力层和第二应力层对沟道区的应力差别较小，对SRAM器件的读数据的能力和写数据的能力提高的程度较小。
在一个实施例中，所述第二距离为30纳米～100纳米，如70纳米，具体的，第二子距离L2和第四子距离L4为30纳米～100纳米，第一距离为100纳米～140纳米，如120纳米，具体的，第三子距离L3和第一子距离L1为100纳米～140纳米。
参考图11，形成所述第一应力层和第二应力层后，去除所述阻挡材料层141(参考图10)。
接着，在所述传输栅极结构第一侧的第一应力层和基底中、以及所述传输栅极结构第二侧的第二应力层和基底中注入源漏离子，在所述传输栅极结构第一侧的基底中形成第一源漏掺杂区，在所述传输栅极结构第二侧的基底中形成第二源漏掺杂区。
所述第一源漏掺杂区包括位于第一区Ⅰ的第一子源漏掺杂区和位于第二区Ⅱ的第三子源漏掺杂区。所述第二源漏掺杂区包括位于第一区Ⅰ的第二子源漏掺杂区和位于第二区Ⅱ的第四子源漏掺杂区。
具体的，在第一传输栅极结构130第一侧的第一子应力层171和基底中、以及第一传输栅极结构130第二侧的第二子应力层172和基底中注入源漏离子，在第一传输栅极结构130第一侧的基底中形成第一子源漏掺杂区，在第一传输栅极结构130第二侧的基底中形成第二子源漏掺杂区；在第二传输栅极结构133第一侧的第三子应力层173和基底中、以及第二传输栅极结构133第二侧的第四子应力层174和基底中注入源漏离子，在第二传输栅极结构133第一侧的基底中形成第三子源漏掺杂区，在第二传输栅极结构133第二侧的基底中形成第四子源漏掺杂区。
具体的，第一子源漏掺杂区位于第一传输栅极结构130第一侧的第一鳍部121中；第二子源漏掺杂区位于第一传输栅极结构130第二侧的第一鳍部121中；第三子源漏掺杂区位于第二传输栅极结构133第一侧的第二鳍部122中；第四子源漏掺杂区位于第二传输栅极结构133第二侧的第二鳍部122中。
所述第一应力层位于第一源漏掺杂区中，所述第二应力层位于第二源漏掺杂区中。具体的，第一子应力层171位于第一子源漏掺杂区中，第二子应力层172位于第二子源漏掺杂区中，第三子应力层173位于第三子源漏掺杂区中，第四子应力层174位于第四子源漏掺杂区中。
在其它实施例中，在外延生长所述第一应力层的同时，在所述第一应力层中原位掺杂源漏离子，在传输栅极结构第一侧的基底中形成第一源漏掺杂区；在外延生长所述第二应力层的同时，在所述第二应力层中原位掺杂源漏离子，在传输栅极结构第二侧的基底中形成第二源漏掺杂区；所述第一应力层位于第一源漏掺杂区中，所述第二应力层位于第二源漏掺杂区中。
需要说明的是，在去除所述阻挡材料层141后，且在形成所述第一源漏掺杂区和第二源漏掺杂区之前，还包括：在所述传输栅极结构侧壁形成偏移侧墙；在传输栅极结构和偏移侧墙两侧的基底中分别形成轻掺杂区；形成所述轻掺杂区后，在所述偏移侧墙侧壁形成间隙侧墙；在传输栅极结构、偏移侧墙和间隙侧墙两侧的基底中分别形成所述第一源漏掺杂区和第二源漏掺杂区。
所述SRAM存储器还包括锁存器，所述锁存器包括上拉晶体管(对应图1中的PU1和PU2)和下拉晶体管(对应图1中的PD1和PD2)，在写数据状态时，所述上拉晶体管和下拉晶体管将数据通过所述传输晶体管存储到锁存器中；在读数据状态时，所述上拉晶体管和下拉晶体管将锁存器中存储的数据通过所述传输晶体管输出。
所述下拉晶体管的类型均为N型，所述上拉晶体管的类型均为P型。
当所述第一传输晶体管和第二传输晶体管的类型均为N型或P型。
所述第二源漏掺杂区与所述锁存器连接。具体的，第二子源漏掺杂区和第四子源漏掺杂区分别与所述锁存器连接。
当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的源区，所述第二传输源漏区为传输晶体管的漏区，具体的，第一子源漏掺杂区为第一传输晶体管130的源区，第二子源漏掺杂区为第一传输晶体管130的漏区，第三子源漏掺杂区为第二传输晶体管133的源区，第四子源漏掺杂区184为第二传输晶体管133的漏区。
当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，所述第二传输源漏区为传输晶体管的源区，具体的，第一子源漏掺杂区为第一传输晶体管130的漏区，第二子源漏掺杂区为第一传输晶体管130的源区，第三子源漏掺杂区为第二传输晶体管133的漏区，第四子源漏掺杂区184为第二传输晶体管133的源区。
在所述SRAM存储器工作的过程中，传输晶体管的漏区对沟道区的应力相对于传输晶体管的源区对沟道区的应力的影响较大。而所述第一应力层位于所述第一源漏掺杂区中，所述第二应力层位于所述第二源漏掺杂区中。第一应力层和第二应力层均对沟道区产生应力，第二应力层和第一应力层的材料相同。第一应力层和第二应力层对沟道区的应力能够改变沟道区的电子迁移率和空穴迁移率，从而对沟道区的电流产生影响。具体的，第一应力层和第二应力层均用于提高沟道区的电流。
当所述SRAM存储器处于读数据状态时，第一传输源漏区为传输晶体管的源区，第二传输源漏区为传输晶体管的漏区。当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，第二传输源漏区为传输晶体管的源区。由于第二应力层的底部表面至传输栅极结构的底部表面的距离小于第一应力层的底部表面至传输栅极结构的底部表面的距离，因此第二应力层对沟道区的应力小于第一应力层对沟道区的应力。因此在SRAM存储器处于读数据状态时，第二应力层对沟道区的应力对沟道区电流的影响大于第一应力层对沟道区的应力对沟道区电流的影响；在SRAM存储器处于写数据状态时，第一应力层对沟道区的应力对沟道区的电流的影响大于第二应力层对沟道区的应力对沟道区的电流的影响。因此使得SRAM存储器处于读数据状态时传输晶体管的开态电流小于在SRAM存储器处于写数据状态时传输晶体管的开态电流。
由于在SRAM存储器处于读数据状态时，传输晶体管的开态电流较小，使得传输晶体管和SRAM存储器中下拉晶体管中的电流差值较大，提高了读数据的速度；由于在SRAM存储器处于写数据状态时，传输晶体管的开态电流较大，使得传输晶体管和SRAM存储器中上拉晶体管中的电流差值较大，提高了写数据的速度。即能够同时提高SRAM存储器的读写速度。从而使得SRAM存储器的电学性能提高。
相应的，本实施例还提供一种SRAM存储器，请参考图11，包括：基底；传输晶体管，所述传输晶体管包括：位于基底上的传输栅极结构，传输栅极结构底部的基底中具有沟道区，所述传输栅极结构具有相对的第一侧和第二侧；位于传输栅极结构第一侧基底中的第一应力层，第一应力层的底部表面至传输栅极结构的底部表面具有第一距离；位于传输栅极结构第二侧基底中的第二应力层，第二应力层和第一应力层的材料相同，第二应力层的底部表面至传输栅极结构的底部表面具有第二距离，第二距离小于第一距离。
所述基底包括半导体衬底100和位于半导体衬底100上的鳍部。在其它实施例中，所述基底为平面式的半导体衬底。
鳍部包括位于第一区I的第一鳍部121和位于第二区Ⅱ的第二鳍部122。
所述半导体衬底100表面还具有隔离结构110，隔离结构110的表面低于第一鳍部121和第二鳍部122的顶部表面，隔离结构110用于电学隔离第一鳍部121且电学隔离第二鳍部122。
SRAM存储器包括若干存储单元，各个存储单元包括第一区I和第二区Ⅱ。
各个存储单元的传输晶体管包括：位于第一区I的第一传输晶体管和位于第二区Ⅱ的第二传输晶体管。
所述第一传输晶体管和第二传输晶体管的类型相同，即第一传输晶体管和第二传输晶体管的类型均为N型或者均为P型。
所述传输栅极结构底部的基底中具有沟道区。所述沟道区包括位于第一区I的第一沟道区和位于第二区Ⅱ的第二沟道区。
所述传输栅极结构包括位于第一区I的第一传输栅极结构130和位于第二区的第二传输栅极结构133。
所述传输栅极结构具有相对的第一侧和第二侧。第一传输栅极结构130和第二传输栅极结构133均具有相对的第一侧和第二侧。
所述第一应力层包括位于第一区Ⅰ的第一子应力层171和位于第二区Ⅱ的第三子应力层173。所述第二应力层包括位于第一区Ⅰ的第二子应力层172和位于第二区Ⅱ的第四子应力层174。
所述第一传输晶体管包括：位于第一区I基底上的第一传输栅极结构130，第一传输栅极结构130底部的基底中具有第一沟道区；位于第一传输栅极结构130第一侧基底中的第一子应力层171，第一子应力层171的底部表面至第一传输栅极结构130的底部表面具有第一子距离L1；位于第一传输栅极结构130第二侧基底中的第二子应力层172，第二子应力层172和第一子应力层171的材料相同，第二子应力层172的底部表面至第一传输栅极结构130的底部表面具有第二子距离L2，第二子距离L2小于第一子距离L1。
所述第一传输栅极结构130的位置、结构和材料参照前述实施例。
第一子应力层171在第一传输栅极结构130第一侧的第一鳍部121中，第二子应力层172在第一传输栅极结构130第二侧的第一鳍部121中。
所述第二传输晶体管包括：位于第二区Ⅱ基底上的第二传输栅极结构133；位于第二传输栅极结构133第一侧基底中的第三子应力层173，第三子应力层173的底部表面至第二传输栅极结构133的底部表面具有第三子距离L3；位于第二传输栅极结构133第二侧基底中的第四子应力层174，第四子应力层174和第三子应力层173的材料相同，第四子应力层174的底部表面至第二传输栅极结构133的底部表面具有第四子距离L4，第四子距离L4小于第三子距离L3。
所述第二传输栅极结构133的位置、结构和材料均参照前述实施例。
第三子应力层173在第二传输栅极结构133第一侧的第二鳍部122中，第四子应力层174在第二传输栅极结构133第二侧的第二鳍部122中。
当所述传输晶体管的类型为N型时，所述第一应力层和所述第二应力层对沟道区产生拉应力。
具体的，当所述传输晶体管的类型为N型时，第一子应力层171和第二子应力层172对第一沟道区产生拉应力，第三子应力层173和第四子应力层174对第二沟道区产生拉应力。
当所述传输晶体管的类型为P型时，所述第一应力层和所述第二应力层对沟道区产生压应力。
具体的，当所述传输晶体管的类型为N型时，第一子应力层171和第二子应力层172对第一沟道区产生压应力，第三子应力层173和第四子应力层174对第二沟道区产生压应力。
当所述传输晶体管的类型为N型时，所述第一应力层和所述第二应力层的材料为掺磷的硅或者碳硅。
所述掺磷的硅中磷元素的浓度为1E13atom/cm3～1E16atom/cm3。
所述碳硅中碳元素的浓度为1E13atom/cm3～1E16atom/cm3。
当所述传输晶体管的类型为P型时，所述第一应力层和所述第二应力层的材料包括锗硅。
所述锗硅中锗元素的浓度为1E13atom/cm3～1E16atom/cm3。
所述第一距离与所述第二距离的差值为10纳米～50纳米。具体的，第一子距离L1与第二子距离L2的差值为10纳米～50纳米，第三子距离L3与第四子距离L4的差值为10纳米～50纳米。
在一个实施例中，所述第二距离为30纳米～100纳米，如70纳米，具体的，第二子距离L2和第四子距离L4为30纳米～100纳米，第一距离为100纳米～140纳米，如120纳米，具体的，第三子距离L3和第一子距离L1为100纳米～140纳米。
所述传输晶体管还包括：位于所述传输栅极结构第一侧基底中的第一源漏掺杂区；位于所述传输栅极结构第二侧基底中的第二源漏掺杂区。
第一传输晶体管还包括：位于第一传输栅极结构130第一侧基底中的第一子源漏掺杂区；位于第一传输栅极结构130第二侧基底中的第二子源漏掺杂区。
第一子源漏掺杂区位于第一传输栅极结构130第一侧的第一鳍部121中；第二子源漏掺杂区位于第一传输栅极结构130第二侧的第一鳍部121中。
第二传输栅极结构还包括：位于第二传输栅极结构133第一侧的基底中的第三子源漏掺杂区；位于第二传输栅极结构133第二侧的基底中的第四子源漏掺杂区。
第三子源漏掺杂区位于第二传输栅极结构133第一侧的第二鳍部122中；第四子源漏掺杂区位于第二传输栅极结构133第二侧的第二鳍部122中。
第一应力层位于第一源漏掺杂区中，第二应力层位于第二源漏掺杂区中。
第一子应力层171位于第一子源漏掺杂区中，第二子应力层172位于第二子源漏掺杂区中；第三子应力层173位于第三子源漏掺杂区中，第四子应力层174位于第四子源漏掺杂区中。
所述SRAM存储器还包括：锁存器，所述锁存器包括上拉晶体管和下拉晶体管；在写数据状态时，所述上拉晶体管和下拉晶体管将数据通过所述传输晶体管存储到锁存器中；在读数据状态时，所述上拉晶体管和下拉晶体管将锁存器中存储的数据通过所述传输晶体管输出。
所述下拉晶体管的类型均为N型，所述上拉晶体管的类型均为P型。
所述传输晶体管的类型为N型或P型。
所述第二源漏掺杂区与所述锁存器连接。具体的，第二子源漏掺杂区和第四子源漏掺杂区分别与所述锁存器连接。
当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的源区，所述第二传输源漏区为传输晶体管的漏区。当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，所述第二传输源漏区为传输晶体管的源区。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种SRAM存储器的形成方法，其特征在于，包括：
提供基底；
形成传输晶体管，形成所述传输晶体管的方法包括：
在所述基底上形成传输栅极结构，传输栅极结构底部的基底中具有沟道区，所述传输栅极结构具有相对的第一侧和第二侧；
在所述传输栅极结构第一侧的基底中形成第一应力层，第一应力层的底部表面至传输栅极结构的底部表面具有第一距离；
在所述传输栅极结构第二侧的基底中形成第二应力层，第二应力层和第一应力层的材料相同，第二应力层的底部表面至传输栅极结构的底部表面具有第二距离，第二距离小于第一距离。
2.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，当所述传输晶体管的类型为N型时，所述第一应力层和所述第二应力层对沟道区产生拉应力。
3.根据权利要求2所述的SRAM存储器的形成方法，其特征在于，所述第一应力层和所述第二应力层的材料为掺磷的硅或者碳硅。
4.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，当所述传输晶体管的类型为P型时，所述第一应力层和所述第二应力层对沟道区产生压应力。
5.根据权利要求4所述的SRAM存储器的形成方法，其特征在于，所述第一应力层和所述第二应力层的材料包括锗硅。
6.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，所述第一距离与所述第二距离的差值为10纳米～50纳米。
7.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，形成所述第一应力层的方法包括：在所述传输栅极结构第一侧的基底中形成第一凹槽；在第一凹槽中外延生长第一应力层；
形成所述第二应力层的方法包括：在所述传输栅极结构第二侧的基底中形成第二凹槽，第二凹槽的深度小于第一凹槽的深度；在第二凹槽中外延生长第二应力层。
8.根据权利要求7所述的SRAM存储器的形成方法，其特征在于，形成所述第一凹槽和第二凹槽后，在外延生长所述第一应力层的同时外延生长所述第二应力层。
9.根据权利要求7所述的SRAM存储器的形成方法，其特征在于，形成所述传输晶体管的方法还包括：在外延生长所述第一应力层的同时，在所述第一应力层中原位掺杂源漏离子，在所述传输栅极结构第一侧的基底中形成第一源漏掺杂区；在外延生长所述第二应力层的同时，在所述第二应力层中原位掺杂源漏离子，在所述传输栅极结构第二侧的基底中形成第二源漏掺杂区；所述第一应力层位于所述第一源漏掺杂区中，所述第二应力层位于所述第二源漏掺杂区中。
10.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，形成所述传输晶体管的方法还包括：在所述传输栅极结构第一侧的第一应力层和基底中、以及所述传输栅极结构第二侧的第二应力层和基底中注入源漏离子，在所述传输栅极结构第一侧的基底中形成第一源漏掺杂区，在所述传输栅极结构第二侧的基底中形成第二源漏掺杂区。
11.根据权利要求9或10所述的SRAM存储器的形成方法，其特征在于，所述SRAM存储器还包括：锁存器，所述锁存器包括上拉晶体管和下拉晶体管；在写数据状态时，所述上拉晶体管和下拉晶体管将数据通过所述传输晶体管存储到锁存器中；在读数据状态时，所述上拉晶体管和下拉晶体管将锁存器中存储的数据通过所述传输晶体管输出；所述第二源漏掺杂区与所述锁存器连接。
12.根据权利要求11所述的SRAM存储器的形成方法，其特征在于，当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的源区，所述第二传输源漏区为传输晶体管的漏区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，所述第二传输源漏区为传输晶体管的源区。
13.一种SRAM存储器，其特征在于，包括：
基底；
传输晶体管，所述传输晶体管包括：
位于基底上的传输栅极结构，传输栅极结构底部的基底中具有沟道区，所述传输栅极结构具有相对的第一侧和第二侧；
位于传输栅极结构第一侧基底中的第一应力层，第一应力层的底部表面至传输栅极结构的底部表面具有第一距离；
位于传输栅极结构第二侧基底中的第二应力层，第二应力层和第一应力层的材料相同，第二应力层的底部表面至传输栅极结构的底部表面具有第二距离，第二距离小于第一距离。
14.根据权利要求13所述的SRAM存储器，其特征在于，当所述传输晶体管的类型为N型时，所述第一应力层和所述第二应力层对沟道区产生拉应力。
15.根据权利要求14所述的SRAM存储器，其特征在于，所述第一应力层和所述第二应力层的材料为掺磷的硅或者碳硅。
16.根据权利要求13所述的SRAM存储器，其特征在于，当所述传输晶体管的类型为P型时，所述第一应力层和所述第二应力层对沟道区产生压应力。
17.根据权利要求16所述的SRAM存储器，其特征在于，所述第一应力层和所述第二应力层的材料包括锗硅。
18.根据权利要求13所述的SRAM存储器，其特征在于，所述第一距离与所述第二距离的差值为10纳米～50纳米。
19.根据权利要求13所述的SRAM存储器，其特征在于，所述传输晶体管还包括：位于所述传输栅极结构第一侧基底中的第一源漏掺杂区；位于所述传输栅极结构第二侧基底中的第二源漏掺杂区；所述第一应力层位于所述第一源漏掺杂区中，所述第二应力层位于所述第二源漏掺杂区中。
20.根据权利要求19所述的SRAM存储器，其特征在于，还包括：锁存器，所述锁存器包括上拉晶体管和下拉晶体管；在写数据状态时，所述上拉晶体管和下拉晶体管将数据通过传输栅极结构存储到锁存器中；在读数据状态时，所述上拉晶体管和下拉晶体管将锁存器中存储的数据通过传输栅极结构输出；所述第二源漏掺杂区与所述锁存器连接；
当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的源区，所述第二传输源漏区为传输晶体管的漏区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，所述第二传输源漏区为传输晶体管的源区。
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