CN108417572A - Sram存储器及其形成方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 126
- 238000000034 method Methods 0.000 title claims abstract description 56
- 230000005540 biological transmission Effects 0.000 claims abstract description 478
- 239000000758 substrate Substances 0.000 claims abstract description 126
- 230000006835 compression Effects 0.000 claims abstract description 20
- 238000007906 compression Methods 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims description 94
- 238000003860 storage Methods 0.000 claims description 40
- 238000005516 engineering process Methods 0.000 claims description 20
- 210000000352 storage cell Anatomy 0.000 claims description 15
- 239000013078 crystal Substances 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 12
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 claims description 10
- 238000011065 in-situ storage Methods 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 description 42
- 239000004065 semiconductor Substances 0.000 description 17
- 238000002955 isolation Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 10
- 239000003989 dielectric material Substances 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000005611 electricity Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 241000208340 Araliaceae Species 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 2
- 235000003140 Panax quinquefolius Nutrition 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- FTEPVGGPJFNOIK-UHFFFAOYSA-N [C].[C].[Si] Chemical compound [C].[C].[Si] FTEPVGGPJFNOIK-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 235000008434 ginseng Nutrition 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000026267 regulation of growth Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
Abstract
一种SRAM存储器及其形成方法，其中方法包括：提供基底；形成传输晶体管，形成所述传输晶体管的方法包括：在所述基底上形成传输栅极结构，传输栅极结构底部的基底中具有沟道区，所述传输栅极结构具有相对的第一侧和第二侧；在传输栅极结构第一侧的基底中形成第一外延层，第一外延层对沟道区产生拉应力；在传输栅极结构第二侧的基底中形成第二外延层，第二外延层对沟道区产生压应力。所述方法使得SRAM存储器的电学性能提高。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种SRAM存储器及其形成方法。
背景技术
随着半导体技术的不断发展，存储器呈现出高集成度、快速、低功耗的发展趋势。
从功能上将存储器分为随机存储器(RAM，Random Access Memory)和只读存储器(ROM，Read Only Memory)。随机存储器工作时，可以随时从任何一个指定的地址读出数据，也可以随时将数据写入任何一个指定的存储单元。随机存储器的读写操作方便，使用灵活。
随机存储器可以分为静态随机存储器(SRAM)和动态随机存储器(DRAM)。其中，静态随机存储器利用带有正反馈的触发器来实现存储数据，主要依靠持续的供电来保持数据的完整性。静态随机存储器在使用过程中不需要刷新。静态随机存储器已被广泛应用在计算机的高速缓存和频繁的数据处理中。
然而，现有技术中静态随机存储器的电学性能较差。
发明内容
本发明解决的问题是提供一种SRAM存储器及其形成方法，以提高SRAM存储器的电学性能。
为解决上述问题，本发明提供一种SRAM存储器的形成方法，包括：提供基底；形成传输晶体管，形成所述传输晶体管的方法包括：在所述基底上形成传输栅极结构，传输栅极结构底部的基底中具有沟道区，所述传输栅极结构具有相对的第一侧和第二侧；在传输栅极结构第一侧的基底中形成第一外延层，第一外延层对沟道区产生拉应力；在传输栅极结构第二侧的基底中形成第二外延层，第二外延层对沟道区产生压应力。
可选的，所述第一外延层的材料为掺磷的硅或者碳硅。
可选的，所述第二外延层的材料包括锗硅。
可选的，形成所述第一外延层后，形成所述第二外延层；或者，形成所述第二外延层后，形成所述第一外延层。
可选的，形成所述第一外延层的方法包括：在所述传输栅极结构第一侧的基底中形成第一凹槽；采用第一外延生长工艺在第一凹槽中外延生长第一外延材料层，形成第一外延层；形成所述第二外延层的方法包括：在所述传输栅极结构第二侧的基底中形成第二凹槽；采用第二外延生长工艺在第二凹槽中外延生长第二外延材料层，形成第二外延层。
可选的，形成所述传输晶体管的方法还包括：在外延生长所述第一外延材料层的同时，在所述第一外延材料层中原位掺杂源漏离子，在所述传输栅极结构第一侧的基底中形成第一源漏掺杂区；在外延生长所述第二外延材料层的同时，在所述第二外延材料层中原位掺杂源漏离子，在所述传输栅极结构第二侧的基底中形成第二源漏掺杂区；所述第一外延层位于所述第一源漏掺杂区中，所述第二外延层位于所述第二源漏掺杂区中。
可选的，形成所述传输晶体管的方法还包括：形成所述第一外延层和所述第二外延层后，在所述传输栅极结构第一侧和第二侧的基底中掺杂源漏离子，在传输栅极结构第一侧的基底中形成第一源漏掺杂区，在传输栅极结构第二侧的基底中形成第二源漏掺杂区；所述第一外延层位于所述第一源漏掺杂区中，所述第二外延层位于所述第二源漏掺杂区中。
可选的，所述SRAM存储器还包括：锁存器，所述锁存器包括上拉晶体管和下拉晶体管；在写数据状态时，所述上拉晶体管和下拉晶体管将数据通过所述传输晶体管存储到锁存器中，在读数据状态时，所述上拉晶体管和下拉晶体管将锁存器中存储的数据通过所述传输晶体管输出。
可选的，当所述传输晶体管的类型为N型时，所述第二源漏掺杂区与所述锁存器连接。
可选的，当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的源区，所述第二传输源漏区为传输晶体管的漏区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，所述第二传输源漏区为传输晶体管的源区。
可选的，当所述传输晶体管的类型为P型时，所述第一源漏掺杂区与所述锁存器连接。
可选的，当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的漏区，所述第二传输源漏区为传输晶体管的源区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的源区，所述第二传输源漏区为传输晶体管的漏区。
可选的，所述SRAM存储器包括N型传输存储单元和P型传输存储单元；所述N型传输存储单元中的传输栅极结构的类型为N型；所述P型传输存储单元中的传输栅极结构的类型为P型；在形成N型传输存储单元中的第一外延层的同时，形成P型传输存储单元中的第一外延层；在形成N型传输存储单元中第二外延层的同时，形成P型传输存储单元中的第二外延层。
本发明还提供一种SRAM存储器，包括：基底；传输晶体管，所述传输晶体管包括：位于基底上的传输栅极结构，传输栅极结构底部的基底中具有沟道区，所述传输栅极结构具有相对的第一侧和第二侧；位于传输栅极结构第一侧基底中的第一外延层，第一外延层对沟道区产生拉应力；位于传输栅极结构第二侧基底中的第二外延层，第二外延层对沟道区产生压应力。
可选的，所述第一外延层的材料为掺磷的硅或者碳硅；所述第二外延层的材料包括锗硅。
可选的，所述传输晶体管还包括：位于所述传输栅极结构第一侧基底中的第一源漏掺杂区；位于所述传输栅极结构第二侧基底中的第二源漏掺杂区；所述第一外延层位于所述第一源漏掺杂区中，所述第二外延层位于所述第二源漏掺杂区中。
可选的，还包括：锁存器，所述锁存器包括上拉晶体管和下拉晶体管；在写数据状态时，所述上拉晶体管和下拉晶体管将数据通过所述传输晶体管存储到锁存器中，在读数据状态时，所述上拉晶体管和下拉晶体管将锁存器中存储的数据通过所述传输晶体管输出。
可选的，当所述传输晶体管的类型为N型时，所述第二源漏掺杂区与所述锁存器连接；当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的源区，所述第二传输源漏区为传输晶体管的漏区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，所述第二传输源漏区为传输晶体管的源区。
可选的，当所述传输晶体管的类型为P型时，所述第一源漏掺杂区与所述锁存器连接；当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的漏区，所述第二传输源漏区为传输晶体管的源区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的源区，所述第二传输源漏区为传输晶体管的漏区。
可选的，所述SRAM存储器包括N型传输存储单元和P型传输存储单元；所述N型传输存储单元中的传输栅极结构的类型为N型；所述P型传输存储单元中的传输栅极结构的类型为P型。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的SRAM存储器的形成方法中，在传输栅极结构第一侧的基底中形成第一外延层，第一外延层对沟道区产生拉应力；在传输栅极结构第二侧的基底中形成第二外延层，第二外延层对沟道区产生压应力。对沟道区的拉应力能够增大电子迁移率并减小空穴迁移率，对沟道区的压应力能够增大空穴迁移率并减小电子迁移率。由于传输栅极结构第一侧的第一外延层和传输栅极结构第二侧的第二外延层对沟道区产生的应力情况不同，因此电流从第一外延层流向第二外延层的大小与从第二外延层流向第一外延层的大小不同。因此通过设置第一外延层和第二外延层与SRAM存储器中锁存器的连接关系，能够使得SRAM存储器处于读数据状态时传输晶体管的开态电流小于处于写数据状态时传输晶体管的开态电流。由于在SRAM存储器处于读数据状态时，传输晶体管的开态电流较小，使得传输晶体管和SRAM存储器中下拉晶体管中的电流差值较大，提高了读数据的速度；由于在SRAM存储器处于写数据状态时，传输晶体管的开态电流较大，使得传输晶体管和SRAM存储器中上拉晶体管中的电流差值较大，提高了写数据的速度。即能够同时提高SRAM存储器的读写速度。从而使得SRAM存储器的电学性能提高。
本发明技术方案提供的SRAM存储器中，第一外延层对沟道区产生拉应力，第二外延层对沟道区产生压应力。对沟道区的拉应力能够增大电子迁移率并减小空穴迁移率，对沟道区的压应力能够增大空穴迁移率并减小电子迁移率。由于传输栅极结构第一侧的第一外延层和传输栅极结构第二侧的第二外延层对沟道区产生的应力情况不同，因此电流从第一外延层流向第二外延层的大小与从第二外延层流向第一外延层的大小不同。因此通过设置第一外延层和第二外延层与SRAM存储器中锁存器的连接关系，能够使得SRAM存储器处于读数据状态时传输晶体管的开态电流小于处于写数据状态时传输晶体管的开态电流。由于在SRAM存储器处于读数据状态时，传输晶体管的开态电流较小，使得传输晶体管和SRAM存储器中下拉晶体管中的电流差值较大，提高了读数据的速度；由于在SRAM存储器处于写数据状态时，传输晶体管的开态电流较大，使得传输晶体管和SRAM存储器中上拉晶体管中的电流差值较大，提高了写数据的速度。即能够同时提高SRAM存储器的读写速度。从而使得SRAM存储器的电学性能提高。
附图说明
图1是一种SRAM存储器单元的电路图；
图2至图12是本发明一实施例中SRAM存储器形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的SRAM存储器的电学性能较差。
图1是一种SRAM存储器单元的电路图，所述SRAM存储器单元包括传输晶体管、上拉晶体管和下拉晶体管，所述传输晶体管包括：第一传输晶体管PG1和第二传输晶体管PG2，所述上拉晶体管包括第一上拉晶体管PU1和第二上拉晶体管PU2，所述下拉晶体管包括第一下拉晶体管PD1和第二下拉晶体管PD2，所述上拉晶体管和下拉晶体管构成锁存器。所述传输晶体管、上拉晶体管和下拉晶体管的连接关系参照图1。
在读取数据“0”时，需使PD1中的电流大于PG1中的电流，否则不能正确读取数据“0”；在写入数据“0”时，需使PG1中的电流大于PU1中的电流，否则不能正确写入数据“0”；在读取数据“1”时，需使PD2中的电流大于PG2中的电流，否则不能正确读取数据“1”；在写入数据“1”时，需使PG2中的电流大于PU2中的电流，否则不能正确写入数据“1”。
第一传输晶体管PG1包括第一传输栅极结构和位于第一传输栅极结构两侧的第一传输源漏区和第二传输源漏区，第二传输晶体管PG2包括第二传输栅极结构和位于第二传输栅极结构两侧的第三传输源漏区和第四传输源漏区。读数据状态时，第一传输源漏区为第一传输晶体管的漏区，第三传输源漏区为第二传输晶体管的漏区；写数据状态时，第二传输源漏区为第一传输晶体管的漏区，第四传输源漏区为第二传输晶体管的漏区。
研究发现，在第一传输晶体管打开时，无论第一传输源漏区还是第二传输源漏区作为第一传输晶体管的漏区，第一传输晶体管的漏区的电阻相等，第一传输源漏区为漏区时第一传输晶体管中的电流等于第二传输源漏区作为第一传输晶体管的漏区时第一传输晶体管中的电流；在第二传输晶体管打开时，无论第三传输源漏区还是第四传输源漏区作为第二传输晶体管的漏区，第二传输晶体管的漏区的电阻相等，第三传输源漏区作为第二传输晶体管的漏区时第二传输晶体管中的电流等于第四传输源漏区作为第二传输晶体管的漏区时第二传输晶体管中的电流。
由于上述原因，导致：在读取数据“0”时，若PD1中电流和PG1中电流的差值增加，会导致在写入数据“0”时，PG1中电流与PU1中电流的差值减小，反之则反。在读取数据“1”时，PD2中电流和PG2中电流差值增加，会导致在写入数据“1”时，PG2中电流和PU2中电流的差值减小，反之则反。导致读数据的速率和写数据的速率不能同时增加。
在此基础上，本发明提供一种SRAM存储器的形成方法，包括：提供基底；形成传输晶体管，形成所述传输晶体管的方法包括：在所述基底上形成传输栅极结构，传输栅极结构底部的基底中具有沟道区，所述传输栅极结构具有相对的第一侧和第二侧；在传输栅极结构第一侧的基底中形成第一外延层，第一外延层对沟道区产生拉应力；在传输栅极结构第二侧的基底中形成第二外延层，第二外延层对沟道区产生压应力。
所述方法中，在传输栅极结构第一侧的基底中形成第一外延层，第一外延层对沟道区产生拉应力；在传输栅极结构第二侧的基底中形成第二外延层，第二外延层对沟道区产生压应力。对沟道区的拉应力能够增大电子迁移率并减小空穴迁移率，对沟道区的压应力能够增大空穴迁移率并减小电子迁移率。由于传输栅极结构第一侧的第一外延层和传输栅极结构第二侧的第二外延层对沟道区产生的应力情况不同，因此电流从第一外延层流向第二外延层的大小与从第二外延层流向第一外延层的大小不同。因此通过设置第一外延层和第二外延层与SRAM存储器中锁存器的连接关系，能够使得SRAM存储器处于读数据状态时传输晶体管的开态电流小于处于写数据状态时传输晶体管的开态电流。由于在SRAM存储器处于读数据状态时，传输晶体管的开态电流较小，使得传输晶体管和SRAM存储器中下拉晶体管中的电流差值较大，提高了读数据的速度；由于在SRAM存储器处于写数据状态时，传输晶体管的开态电流较大，使得传输晶体管和SRAM存储器中上拉晶体管中的电流差值较大，提高了写数据的速度。即能够同时提高SRAM存储器的读写速度。从而使得SRAM存储器的电学性能提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图12是本发明一实施例中SRAM存储器形成过程的结构示意图。
参考图2，提供基底。
本实施例中，所述基底包括半导体衬底100和位于半导体衬底100上的鳍部。在其它实施例中，所述基底为平面式的半导体衬底。
所述半导体衬底100可以是单晶硅，多晶硅或非晶硅；所述半导体衬底100也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述半导体衬底100的材料为硅。
所述SRAM存储器包括若干个存储单元，各个存储单元包括第一区I和第二区Ⅱ。
关于第一区I和第二区Ⅱ的位置关系根据具体电路设计来区分。
所述鳍部包括位于第一区I的第一鳍部121和位于第二区Ⅱ的第二鳍部122。所述鳍部通过图形化所述半导体衬底100而形成；或者是：在半导体衬底100表面形成鳍部材料层(未图示)，然后图形化所述鳍部材料层，从而在半导体衬底100表面形成第一鳍部121和第二鳍部122。
所述半导体衬底100表面还具有隔离结构110，隔离结构110的表面低于第一鳍部121和第二鳍部122的顶部表面，隔离结构110用于电学隔离第一鳍部121且电学隔离第二鳍部122。
所述隔离结构110的材料包括氧化硅。
接着，形成传输晶体管。
各个存储单元的传输晶体管包括：位于第一区I的第一传输晶体管(对应图1中PG1)和位于第二区Ⅱ的第二传输晶体管(对应图1中PG2)。SRAM存储器的读数据和写数据操作都是通过第一传输晶体管和第二传输晶体管进行的。
所述第一传输晶体管和第二传输晶体管的类型相同，即第一传输晶体管和第二传输晶体管的类型均为N型或者均为P型。本实施例中，以所述第一传输晶体管和第二传输晶体管的类型均为N型作为示例。
本实施例中，以所述第一传输晶体管和第二传输晶体管均为鳍式场效应晶体管为例进行说明。在其它实施例中，所述第一传输晶体管和第二传输晶体管均为平面式的MOS晶体管。
下面具体介绍形成传输晶体管的方法。
结合参考图3和图4，图4中第一区I的示图为沿着图3中第一鳍部延伸方向(A-A1轴线)获得的剖面结构示意图，图4中第二区Ⅱ的示图为沿着图3中第二鳍部延伸方向(A2-A3轴线)获得的剖面结构示意图，在所述基底上形成传输栅极结构。
各个存储单元的传输栅极结构包括位于第一区I的第一传输栅极结构130和位于第二区Ⅱ的第二传输栅极结构133。
具体的，在第一区I的基底上形成第一传输栅极结构130；在第二区Ⅱ的基底上形成第二传输栅极结构133。
所述传输栅极结构横跨所述鳍部，具体的，第一传输栅极结构130横跨第一鳍部121、覆盖第一鳍部121的部分顶部表面和部分侧壁表面；第二传输栅极结构133横跨第二鳍部122、覆盖第二鳍部122的部分顶部表面和部分侧壁表面。
所述第一传输栅极结构130包括横跨所述第一鳍部121的第一传输栅介质层131和位于第一传输栅介质层131上的第一传输栅极132；所述第二传输栅极结构133包括横跨所述第二鳍部122的第二传输栅介质层134和位于第二传输栅介质层134上的第二传输栅极135。
其中，第一传输栅介质层131位于第一区I的部分隔离结构110表面、覆盖第一鳍部121的部分顶部表面和部分侧壁表面；第二传输栅介质层134位于第二区Ⅱ的部分隔离结构110表面、覆盖第二鳍部122的部分顶部表面和部分侧壁表面。
所述第一传输栅介质层131和第二传输栅介质层134的材料为氧化硅；所述第一传输栅极132和第二传输栅极135的材料为多晶硅。
具体的，形成第一传输栅极结构130和第二传输栅极结构133的方法包括：在所述基底表面形成栅介质材料层(未图示)和位于所述栅介质材料层上的栅电极材料层；图形化所述栅介质材料层和栅电极材料层，形成第一传输栅极结构130和第二传输栅极结构133。
本实施例中，所述栅介质材料层还位于隔离结构110上。
所述第一传输栅介质层131和第二传输栅介质层134对应所述栅介质材料层。所述第一传输栅极132和第二传输栅极135对应所述栅电极材料层。
所述传输栅极结构底部的基底中具有沟道区。所述沟道区包括位于第一区I的第一沟道区和位于第二区Ⅱ的第二沟道区。
第一传输栅极结构130底部的基底中具有第一沟道区，第二传输栅极结构133底部的基底中具有第二沟道区。
所述传输栅极结构具有相对的第一侧和第二侧。第一传输栅极结构130和第二传输栅极结构133均具有相对的第一侧和第二侧。
接着，在传输栅极结构第一侧的基底中形成第一外延层，第一外延层对沟道区产生拉应力；在传输栅极结构第二侧的基底中形成第二外延层，第二外延层对沟道区产生压应力。
各个存储单元的第一外延层包括位于第一区I的第一子外延层和位于第二区Ⅱ的第三子外延层；各个存储单元的第二外延层包括位于第一区I的第二子外延层和位于第二区Ⅱ的第四子外延层。
形成第一外延层后，形成第二外延层；或者，形成第二外延层后，形成第一外延层。本实施例中，以形成第一外延层后，形成第二外延层为示例进行说明。
形成所述第一外延层的方法包括：在所述传输栅极结构第一侧的基底中形成第一凹槽；采用第一外延生长工艺在第一凹槽中外延生长第一外延材料层，形成第一外延层。
形成所述第二外延层的方法包括：在所述传输栅极结构第二侧的基底中形成第二凹槽；采用第二外延生长工艺在第二凹槽中外延生长第二外延材料层，形成第二外延层。
本实施例中，在形成所述第一外延层之前，在所述基底上和传输栅极结构表面形成第一阻挡材料层；在形成所述第二外延层之前，在所述基底上和传输栅极结构表面形成第二阻挡材料层。
参考图5，在所述基底上和传输栅极结构表面形成第一阻挡材料层141。
具体的，在第一区Ⅰ基底上和第一传输栅极结构130表面、以及第二区Ⅱ基底上和第二传输栅极结构133表面形成第一阻挡材料层141。
所述第一阻挡材料层141的材料包括氮化硅。
形成所述第一阻挡材料层141的工艺为沉积工艺，如等离子体化学气相沉积工艺或原子层沉积工艺。
所述第一阻挡材料层141的作用包括：第一阻挡材料层141用于形成后续侧墙的一部分；第一阻挡材料层141用于在后续进行第一外延生长工艺的过程中，保护基底表面和传输栅极结构表面。
参考图6，在所述传输栅极结构第一侧的基底中形成第一凹槽。
所述第一凹槽包括位于第一区Ⅰ的第一子凹槽151和位于第二区Ⅱ的第三子凹槽153。
形成第一子凹槽151和第三子凹槽153，第一子凹槽151位于第一传输栅极结构130第一侧的基底中，具体的，第一子凹槽151位于第一传输栅极结构130第一侧的第一鳍部121中，第三子凹槽153位于第二传输栅极结构133第一侧的基底中，具体的，第三子凹槽153位于第二传输栅极结构133第一侧的第二鳍部122中。
本实施例中，同时形成第一子凹槽151和第三子凹槽153，使得工艺效率简化。
形成所述第一凹槽的工艺包括各向异性干刻工艺，具体的，形成第一子凹槽151和第三子凹槽153的工艺包括各向异性干刻工艺。
所述第一凹槽还贯穿所述第一阻挡材料层141。具体的，第一子凹槽151贯穿第一区Ⅰ的第一阻挡材料层141，第三子凹槽153贯穿第二区Ⅱ的第一阻挡材料层141。
参考图7，采用第一外延生长工艺在第一凹槽中外延生长第一外延材料层，形成第一外延层。
本实施例中，以所述第一阻挡材料层141为掩膜进行所述第一外延生长工艺。
所述第一外延层包括位于第一区Ⅰ的第一子外延层161和位于第二区Ⅱ的第三子外延层163。
具体的，采用第一外延生长工艺在第一子凹槽151(参考图5)和第三子凹槽153(参考图5)中生长第一外延材料层，在所述第一子凹槽151中形成第一子外延层161，在所述第三子凹槽153中形成第三子外延层163。
第一子外延层161位于第一传输栅极结构130第一侧的基底中，具体的，第一子外延层161位于第一传输栅极结构130第一侧的第一鳍部121中，第三子外延层163位于第二传输栅极结构133第一侧的基底中，具体的，第三子外延层163位于第二传输栅极结构133第一侧的第二鳍部122中。
所述第一外延层对沟道区产生拉应力，具体的，第一子外延层161对第一沟道区产生拉应力，第三子外延层163对第二沟道区产生拉应力。
所述第一外延层的材料为掺磷的硅或者碳硅。具体的，第一子外延层161和第三子外延层163的材料为掺磷的硅或者碳硅。
所述掺磷的硅中磷元素的浓度为1E13atom/cm3～1E16atom/cm3。所述碳硅中碳元素的浓度为1E13atom/cm3～1E16atom/cm3。选择此范围的意义在于：若所述掺磷的硅中磷元素的浓度过大，或者碳硅中碳元素的浓度过大，导致工艺浪费，且增加了工艺的难度；若所述掺磷的硅中磷元素的浓度过小，或者碳硅中碳元素的浓度过小，导致第一外延层对沟道区的应力较小，第一外延层和后续的第二外延层对沟道区的应力差别较小，对SRAM器件的读数据的能力和写数据的能力提高的程度较小。
接着，参考图8，在所述基底上和传输栅极结构表面形成第二阻挡材料层142。
本实施例中，先形成第一外延层，后形成第二外延层，相应的，先形成第一阻挡材料层141，后形成第二阻挡材料层142。
本实施例中，第二阻挡材料层142还覆盖第一阻挡材料层141和第一外延层。
在其它实施例中，当先形成第二外延层，后形成第一外延层时，相应的，先形成第二阻挡材料层，后形成第一阻挡材料层，第一阻挡材料层还覆盖第二阻挡材料层和第二外延层。
具体的，在第一区Ⅰ基底上和第一传输栅极结构130表面、以及第二区Ⅱ基底上和第二传输栅极结构133表面形成第二阻挡材料层142。本实施例中，第二阻挡材料层142还覆盖第一阻挡材料层141、第一子外延层161和第三子外延层163。
所述第二阻挡材料层142的材料包括氮化硅。
形成所述第二阻挡材料层142的工艺为沉积工艺，如等离子体化学气相沉积工艺或原子层沉积工艺。
所述第二阻挡材料层142的作用包括：第二阻挡材料层142用于形成后续侧墙的一部分；第二阻挡材料层142用于在后续进行第二外延生长工艺的过程中，保护基底表面和传输栅极结构表面。
参考图9，在所述传输栅极结构第二侧的基底中形成第二凹槽。
所述第二凹槽包括位于第一区Ⅰ的第二子凹槽152和位于第二区Ⅱ的第四子凹槽154。
形成第二子凹槽152和第四子凹槽154，第二子凹槽152位于第一传输栅极结构130第二侧的基底中，具体的，第二子凹槽152位于第一传输栅极结构130第二侧的第一鳍部121中，第四子凹槽154位于第二传输栅极结构133第二侧的基底中，具体的，第四子凹槽154位于第二传输栅极结构133第二侧的第二鳍部122中。
本实施例中，同时形成第二子凹槽152和第四子凹槽154，使得工艺效率简化。
形成所述第二凹槽的工艺包括各向异性干刻工艺，具体的，形成第二子凹槽152和第四子凹槽154的工艺包括各向异性干刻工艺。
本实施例中，所述第二凹槽还贯穿所述第一阻挡材料层141和第二阻挡材料层142。具体的，第二子凹槽152贯穿第一区Ⅰ的第一阻挡材料层141和第二阻挡材料层142，第四子凹槽154贯穿第二区Ⅱ的第一阻挡材料层141和第二阻挡材料层142。
需要说明的是，当形成第二凹槽后形成第一凹槽时，第二凹槽仅贯穿第二阻挡材料层，第一凹槽贯穿第一阻挡材料层和第二阻挡材料层。
参考图10，采用第二外延生长工艺在第二凹槽中外延生长第二外延材料层，形成第二外延层。
本实施例中，以所述第二阻挡材料层142为掩膜进行所述第二外延生长工艺。
所述第二外延层包括位于第一区Ⅰ的第二子外延层162和位于第二区Ⅱ的第四子外延层164。
具体的，采用第二外延生长工艺在第二子凹槽152(参考图8)和第四子凹槽154(参考图8)中生长第二外延材料层，在所述第二子凹槽152中形成第二子外延层162，在所述第四子凹槽154中形成第四子外延层164。
第二子外延层162位于第一传输栅极结构130第二侧的基底中，具体的，第二子外延层162位于第一传输栅极结构130第二侧的第一鳍部121中，第四子外延层164位于第二传输栅极结构133第二侧的基底中，具体的，第四子外延层164位于第二传输栅极结构133第二侧的第二鳍部122中。
所述第二外延层对沟道区产生压应力，具体的，第二子外延层162对第一沟道区产生拉应力，第四子外延层164对第二沟道区产生压应力。
所述第二外延层的材料包括锗硅。具体的，第二子外延层162和第四子外延层164的材料包括锗硅。
所述锗硅中锗元素的浓度为1E13atom/cm3～1E16atom/cm3。选择此范围的意义在于：若所述锗硅中锗元素的浓度过大，导致工艺浪费，且增加了工艺的难度；若所述锗硅中锗元素的浓度过小，导致第二外延层对沟道区的应力较小，第一外延层和第二外延层对沟道区的应力差别较小，对SRAM器件的读数据的能力和写数据的能力提高的程度较小。
参考图11，形成第一外延层和第二外延层后，回刻蚀所述第一阻挡材料层141和第二阻挡材料层142，在传输栅极结构侧壁形成侧墙。
具体的，回刻蚀所述第一阻挡材料层141和第二阻挡材料层142，在第一栅极结构130侧壁形成第一侧墙171，在第二栅极结构133侧壁形成第二侧墙172。
参考图12，形成第一外延层和第二外延层后，在所述传输栅极结构第一侧和第二侧的基底中掺杂源漏离子，在传输栅极结构第一侧的基底中形成第一源漏掺杂区，在传输栅极结构第二侧的基底中形成第二源漏掺杂区。
本实施例中，形成所述侧墙后，在所述传输栅极结构第一侧和第二侧的基底中掺杂源漏离子。
所述第一源漏掺杂区包括位于第一区Ⅰ的第一子源漏掺杂区181和位于第二区Ⅰ的第三子源漏掺杂区183。所述第二源漏掺杂区包括位于第一区Ⅰ的第二子源漏掺杂区182和位于第二区Ⅰ的第四子源漏掺杂区184。
在第一传输栅极结构130第一侧和第二侧的基底中、以及第二传输栅极结构133第一侧和第二侧的基底中掺杂源漏离子，在第一传输栅极结构130第一侧的基底中形成第一子源漏掺杂区181，在第一传输栅极结构130第二侧的基底中形成第二子源漏掺杂区182，在第二传输栅极结构133第一侧的基底中形成第三子源漏掺杂区183，在第二传输栅极结构133第二侧的基底中形成第四子源漏掺杂区184。
具体的，在第一传输栅极结构130第一侧和第二侧的第一鳍部121中、以及第二传输栅极结构133第一侧和第二侧的第二鳍部122中掺杂源漏离子，在第一传输栅极结构130第一侧的第一鳍部121中形成第一子源漏掺杂区181，在第一传输栅极结构130第二侧的第一鳍部121中形成第二子源漏掺杂区182，在第二传输栅极结构133第一侧的第二鳍部122中形成第三子源漏掺杂区183，在第二传输栅极结构133第二侧的第二鳍部122中形成第四子源漏掺杂区184。
所述第一外延层位于所述第一源漏掺杂区中，所述第二外延层位于所述第二源漏掺杂区中。具体的，第一子外延层161位于第一子源漏掺杂区181中，第二子外延层162位于第二子源漏掺杂区182中，第三子外延层163位于第三子源漏掺杂区183中，第四子外延层164位于第四子源漏掺杂区184中。
在其它实施例中，在外延生长所述第一外延材料层的同时，在所述第一外延材料层中原位掺杂源漏离子，在所述传输栅极结构第一侧的基底中形成第一源漏掺杂区；在外延生长所述第二外延材料层的同时，在所述第二外延材料层中原位掺杂源漏离子，在所述传输栅极结构第二侧的基底中形成第二源漏掺杂区。
所述SRAM存储器还包括锁存器，所述锁存器包括上拉晶体管(对应图1中的PU1和PU2)和下拉晶体管(对应图1中的PD1和PD2)，在写数据状态时，所述上拉晶体管和下拉晶体管将数据通过所述传输晶体管存储到锁存器中，在读数据状态时，所述上拉晶体管和下拉晶体管将锁存器中存储的数据通过所述传输晶体管输出。
所述下拉晶体管的类型均为N型，所述上拉晶体管的类型均为P型。
所述传输晶体管的类型为N型或P型。
当所述传输晶体管的类型为N型时，所述第二源漏掺杂区与所述锁存器连接，具体的，第二子源漏掺杂区182和第四子源漏掺杂区184分别与所述锁存器连接。在此情况下，当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的源区，具体的，第一子源漏掺杂区181为第一传输晶体管130的源区，第三子源漏掺杂区183为第二传输晶体管133的源区，所述第二传输源漏区为传输晶体管的漏区，第二子源漏掺杂区182为第一传输晶体管130的漏区，第四子源漏掺杂区184为第二传输晶体管133的漏区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，具体的，第一子源漏掺杂区181为第一传输晶体管130的漏区，第三子源漏掺杂区183为第二传输晶体管133的漏区，所述第二传输源漏区为传输晶体管的源区，具体的，第二子源漏掺杂区182为第一传输晶体管130的源区，第四子源漏掺杂区184为第二传输晶体管133的源区。
当所述传输晶体管的类型为P型时，所述第一源漏掺杂区与所述锁存器连接，具体的，第一子源漏掺杂区181和第三子源漏掺杂区183分别与所述锁存器连接。在此情况下，当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的漏区，具体的，第一子源漏掺杂区181为第一传输晶体管130的漏区，第三子源漏掺杂区183为第二传输晶体管133的漏区，所述第二传输源漏区为传输晶体管的源区，具体的，第二子源漏掺杂区182为第一传输晶体管130的源区，第四子源漏掺杂区184为第二传输晶体管133的源区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的源区，具体的，第一子源漏掺杂区181为第一传输晶体管130的源区，第三子源漏掺杂区183为第二传输晶体管133的源区，所述第二传输源漏区为传输晶体管的漏区，具体的，第二子源漏掺杂区182为第一传输晶体管130的漏区，第四子源漏掺杂区184为第二传输晶体管133的漏区。
所述SRAM存储器包括N型传输存储单元和P型传输存储单元；所述N型传输存储单元中的传输栅极结构的类型为N型；所述P型传输存储单元中的传输栅极结构的类型为P型；在形成N型传输存储单元中的第一外延层的同时，形成P型传输存储单元中的第一外延层；在形成N型传输存储单元中第二外延层的同时，形成P型传输存储单元中的第二外延层。
所述P型传输存储单元中的传输栅极结构的类型为P型，所述N型传输存储单元中的传输栅极结构的类型为N型。
在所述SRAM存储器工作的过程中，传输晶体管的漏区对沟道区的应力相对于传输晶体管的源区对沟道区的应力的影响较大。而所述第一外延层位于所述第一源漏掺杂区中，所述第二外延层位于所述第二源漏掺杂区中。第一外延层对沟道区产生拉应力，对沟道区的压应力能够增大空穴迁移率并减小电子迁移率。第二外延层对沟道区产生压应力，对沟道区的拉应力能够增大电子迁移率并减小空穴迁移率。
当所述传输晶体管的类型为N型，且所述SRAM存储器处于读数据状态时，第一传输源漏区为传输晶体管的源区，第二传输源漏区为传输晶体管的漏区。当所述传输晶体管的类型为N型，且所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，第二传输源漏区为传输晶体管的源区。因此在SRAM存储器处于读数据状态时，第二外延层对沟道区的应力对沟道区的电流的影响大于第一外延层对沟道区的应力对沟道区的电流的影响；在SRAM存储器处于写数据状态时，第一外延层对沟道区的应力对沟道区的电流的影响大于第二外延层对沟道区的应力对沟道区的电流的影响。因此使得SRAM存储器处于读数据状态时传输晶体管的开态电流小于在SRAM存储器处于写数据状态时传输晶体管的开态电流。
当所述传输晶体管的类型为P型，且所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的漏区，第二传输源漏区为传输晶体管的源区。当所述传输晶体管的类型为P型，且所述SRAM存储器处于写数据状态时，第一传输源漏区为传输晶体管的源区，第二传输源漏区为传输晶体管的漏区。因此在SRAM存储器处于读数据状态时，第一外延层对沟道区的应力对沟道区的电流的影响大于第二外延层对沟道区的应力对沟道区的电流的影响；在SRAM存储器处于写数据状态时，第二外延层对沟道区的应力对沟道区的电流的影响大于第一外延层对沟道区的应力对沟道区的电流的影响。因此使得SRAM存储器处于读数据状态时传输晶体管的开态电流小于在SRAM存储器处于写数据状态时传输晶体管的开态电流。
由于在SRAM存储器处于读数据状态时，传输晶体管的开态电流较小，使得传输晶体管和SRAM存储器中下拉晶体管中的电流差值较大，提高了读数据的速度；由于在SRAM存储器处于写数据状态时，传输晶体管的开态电流较大，使得传输晶体管和SRAM存储器中上拉晶体管中的电流差值较大，提高了写数据的速度。即能够同时提高SRAM存储器的读写速度。从而使得SRAM存储器的电学性能提高。
相应的，本实施例还提供一种SRAM存储器，请参考图12，包括：基底；传输晶体管，所述传输晶体管包括：位于基底上的传输栅极结构，传输栅极结构底部的基底中具有沟道区，所述传输栅极结构具有相对的第一侧和第二侧；位于传输栅极结构第一侧基底中的第一外延层，第一外延层对沟道区产生拉应力；位于传输栅极结构第二侧基底中的第二外延层，第二外延层对沟道区产生压应力。
所述基底包括半导体衬底100和位于半导体衬底100上的鳍部。在其它实施例中，所述基底为平面式的半导体衬底。
所述鳍部包括位于第一区I的第一鳍部121和位于第二区Ⅱ的第二鳍部122。
所述半导体衬底100表面还具有隔离结构110，隔离结构110的表面低于第一鳍部121和第二鳍部122的顶部表面，隔离结构110用于电学隔离第一鳍部121且电学隔离第二鳍部122。
所述SRAM存储器包括若干个存储单元，各个存储单元包括第一区I和第二区Ⅱ。
各个存储单元的传输晶体管包括：位于第一区I的第一传输晶体管和位于第二区Ⅱ的第二传输晶体管。SRAM存储器的读数据和写数据操作都是通过第一传输晶体管和第二传输晶体管进行的。
所述第一传输晶体管和第二传输晶体管的类型相同，即第一传输晶体管和第二传输晶体管的类型均为N型或者均为P型。
所述传输栅极结构底部的基底中具有沟道区。所述沟道区包括位于第一区I的第一沟道区和位于第二区Ⅱ的第二沟道区。
所述传输栅极结构包括位于第一区I的第一传输栅极结构130和位于第二区的第二传输栅极结构133。
所述传输栅极结构具有相对的第一侧和第二侧。第一传输栅极结构130和第二传输栅极结构133均具有相对的第一侧和第二侧。
所述第一外延层位于所述传输栅极结构第一侧的基底中，所述第二外延层位于所述传输栅极结构第二侧的基底中。
所述第一外延层包括位于第一区Ⅰ的第一子外延层161和位于第二区Ⅱ的第三子外延层163。所述第二外延层包括位于第一区Ⅰ的第二子外延层162和位于第二区Ⅱ的第四子外延层164。
所述第一传输晶体管包括：位于第一区I基底上的第一传输栅极结构130，第一传输栅极结构130底部的基底中具有第一沟道区；位于第一传输栅极结构130第一侧的第一子外延层161，第一子外延层161对第一沟道区产生拉应力；位于第一传输栅极结构130第二侧的第二子外延层162，第二子外延层162对第一沟道区产生压应力。
所述第一传输栅极结构130的位置、结构和材料参照前述实施例。
具体的，第一子外延层161位于第一传输栅极结构130第一侧的第一鳍部121中，第二子外延层162位于第一传输栅极结构130第二侧的第一鳍部121中。
所述第二传输晶体管包括：位于第二区Ⅱ基底上的第二传输栅极结构133，第二传输栅极结构133底部的基底中具有第二沟道区；位于第二传输栅极结构133第一侧的第三子外延层163，第三子外延层163对第二沟道区产生拉应力；位于第二传输栅极结构133第二侧的第四子外延层164，第四子外延层164对第二沟道区产生压应力。
所述第二传输栅极结构133的位置、结构和材料均参照前述实施例，不再详述。
具体的，第三子外延层163位于第二传输栅极结构133第一侧的第二鳍部122中，第四子外延层164位于第二传输栅极结构133第二侧的第二鳍部122中。
所述第一外延层的材料为掺磷的硅或者碳硅。具体的，第一子外延层161和第三子外延层163的材料为掺磷的硅或者碳硅。
所述掺磷的硅中磷元素的浓度为1E13atom/cm3～1E16atom/cm3。
所述碳硅中碳元素的浓度为1E13atom/cm3～1E16atom/cm3。
所述第二外延层的材料包括锗硅。具体的，第二子外延层162和第四子外延层164的材料包括锗硅。
所述锗硅中锗元素的浓度为1E13atom/cm3～1E16atom/cm3。
所述传输晶体管还包括：位于传输栅极结构侧壁的侧墙。
具体的，第一传输栅极结构还包括：位于第一栅极结构130侧壁的第一侧墙171。第二传输栅极结构还包括：位于第二栅极结构133侧壁的第二侧墙172。
所述传输晶体管还包括：位于所述传输栅极结构第一侧基底中的第一源漏掺杂区；位于所述传输栅极结构第二侧基底中的第二源漏掺杂区。
所述第一传输栅极结构还包括：位于第一传输栅极结构130第一侧的基底中的第一子源漏掺杂区181；位于第一传输栅极结构130第二侧的基底中的第二子源漏掺杂区182。
第一子外延层161位于第一子源漏掺杂区181中，第二子外延层162位于第二子源漏掺杂区182中。
所述第二传输栅极结构还包括：位于第二传输栅极结构133第一侧的基底中的第三子源漏掺杂区183；位于第二传输栅极结构133第二侧的基底中的第四子源漏掺杂区184。
第三子外延层163位于第三子源漏掺杂区183中，第四子外延层164位于第四子源漏掺杂区184中。
所述SRAM存储器还包括：锁存器，所述锁存器包括上拉晶体管和下拉晶体管；在写数据状态时，所述上拉晶体管和下拉晶体管将数据通过所述传输晶体管存储到锁存器中，在读数据状态时，所述上拉晶体管和下拉晶体管将锁存器中存储的数据通过所述传输晶体管输出。
所述下拉晶体管的类型均为N型，所述上拉晶体管的类型均为P型。
所述传输晶体管的类型为N型或P型。
当所述传输晶体管的类型为N型时，所述第二源漏掺杂区与所述锁存器连接，具体的，第二子源漏掺杂区182和第四子源漏掺杂区184分别与所述锁存器连接。在此情况下，当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的源区，具体的，第一子源漏掺杂区181为第一传输晶体管130的源区，第三子源漏掺杂区183为第二传输晶体管133的源区，所述第二传输源漏区为传输晶体管的漏区，第二子源漏掺杂区182为第一传输晶体管130的漏区，第四子源漏掺杂区184为第二传输晶体管133的漏区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，具体的，第一子源漏掺杂区181为第一传输晶体管130的漏区，第三子源漏掺杂区183为第二传输晶体管133的漏区，所述第二传输源漏区为传输晶体管的源区，具体的，第二子源漏掺杂区182为第一传输晶体管130的源区，第四子源漏掺杂区184为第二传输晶体管133的源区。
当所述传输晶体管的类型为P型时，所述第一源漏掺杂区与所述锁存器连接，具体的，第一子源漏掺杂区181和第三子源漏掺杂区183分别与所述锁存器连接。在此情况下，当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的漏区，具体的，第一子源漏掺杂区181为第一传输晶体管130的漏区，第三子源漏掺杂区183为第二传输晶体管133的漏区，所述第二传输源漏区为传输晶体管的源区，具体的，第二子源漏掺杂区182为第一传输晶体管130的源区，第四子源漏掺杂区184为第二传输晶体管133的源区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的源区，具体的，第一子源漏掺杂区181为第一传输晶体管130的源区，第三子源漏掺杂区183为第二传输晶体管133的源区，所述第二传输源漏区为传输晶体管的漏区，具体的，第二子源漏掺杂区182为第一传输晶体管130的漏区，第四子源漏掺杂区184为第二传输晶体管133的漏区。
所述SRAM存储器包括N型传输存储单元和P型传输存储单元；所述N型传输存储单元中的传输栅极结构的类型为N型；所述P型传输存储单元中的传输栅极结构的类型为P型。
本实施例提供的SRAM存储器中，第一外延层对沟道区产生拉应力，第二外延层对沟道区产生压应力。对沟道区的拉应力能够增大电子迁移率并减小空穴迁移率，对沟道区的压应力能够增大空穴迁移率并减小电子迁移率。由于传输栅极结构第一侧的第一外延层和传输栅极结构第二侧的第二外延层对沟道区产生的应力情况不同，因此电流从第一外延层流向第二外延层的大小与从第二外延层流向第一外延层的大小不同。因此通过设置第一外延层和第二外延层与SRAM存储器中锁存器的连接关系，能够使得SRAM存储器处于读数据状态时传输晶体管的开态电流小于处于写数据状态时传输晶体管的开态电流。由于在SRAM存储器处于读数据状态时，传输晶体管的开态电流较小，使得传输晶体管和SRAM存储器中下拉晶体管中的电流差值较大，提高了读数据的速度；由于在SRAM存储器处于写数据状态时，传输晶体管的开态电流较大，使得传输晶体管和SRAM存储器中上拉晶体管中的电流差值较大，提高了写数据的速度。即能够同时提高SRAM存储器的读写速度。从而使得SRAM存储器的电学性能提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种SRAM存储器的形成方法，其特征在于，包括：
提供基底；
形成传输晶体管，形成所述传输晶体管的方法包括：
在所述基底上形成传输栅极结构，传输栅极结构底部的基底中具有沟道区，所述传输栅极结构具有相对的第一侧和第二侧；
在传输栅极结构第一侧的基底中形成第一外延层，第一外延层对沟道区产生拉应力；
在传输栅极结构第二侧的基底中形成第二外延层，第二外延层对沟道区产生压应力。
2.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，所述第一外延层的材料为掺磷的硅或者碳硅。
3.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，所述第二外延层的材料包括锗硅。
4.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，形成所述第一外延层后，形成所述第二外延层；或者，形成所述第二外延层后，形成所述第一外延层。
5.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，形成所述第一外延层的方法包括：在所述传输栅极结构第一侧的基底中形成第一凹槽；采用第一外延生长工艺在第一凹槽中外延生长第一外延材料层，形成第一外延层；
形成所述第二外延层的方法包括：在所述传输栅极结构第二侧的基底中形成第二凹槽；采用第二外延生长工艺在第二凹槽中外延生长第二外延材料层，形成第二外延层。
6.根据权利要求5所述的SRAM存储器的形成方法，其特征在于，形成所述传输晶体管的方法还包括：在外延生长所述第一外延材料层的同时，在所述第一外延材料层中原位掺杂源漏离子，在所述传输栅极结构第一侧的基底中形成第一源漏掺杂区；在外延生长所述第二外延材料层的同时，在所述第二外延材料层中原位掺杂源漏离子，在所述传输栅极结构第二侧的基底中形成第二源漏掺杂区；所述第一外延层位于所述第一源漏掺杂区中，所述第二外延层位于所述第二源漏掺杂区中。
7.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，形成所述传输晶体管的方法还包括：形成所述第一外延层和所述第二外延层后，在所述传输栅极结构第一侧和第二侧的基底中掺杂源漏离子，在传输栅极结构第一侧的基底中形成第一源漏掺杂区，在传输栅极结构第二侧的基底中形成第二源漏掺杂区；所述第一外延层位于所述第一源漏掺杂区中，所述第二外延层位于所述第二源漏掺杂区中。
8.根据权利要求6或7所述的SRAM存储器的形成方法，其特征在于，所述SRAM存储器还包括：锁存器，所述锁存器包括上拉晶体管和下拉晶体管；在写数据状态时，所述上拉晶体管和下拉晶体管将数据通过所述传输晶体管存储到锁存器中，在读数据状态时，所述上拉晶体管和下拉晶体管将锁存器中存储的数据通过所述传输晶体管输出。
9.根据权利要求8所述的SRAM存储器的形成方法，其特征在于，当所述传输晶体管的类型为N型时，所述第二源漏掺杂区与所述锁存器连接。
10.根据权利要求9所述的SRAM存储器的形成方法，其特征在于，当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的源区，所述第二传输源漏区为传输晶体管的漏区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，所述第二传输源漏区为传输晶体管的源区。
11.根据权利要求8所述的SRAM存储器的形成方法，其特征在于，当所述传输晶体管的类型为P型时，所述第一源漏掺杂区与所述锁存器连接。
12.根据权利要求11所述的SRAM存储器的形成方法，其特征在于，当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的漏区，所述第二传输源漏区为传输晶体管的源区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的源区，所述第二传输源漏区为传输晶体管的漏区。
13.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，所述SRAM存储器包括N型传输存储单元和P型传输存储单元；所述N型传输存储单元中的传输栅极结构的类型为N型；所述P型传输存储单元中的传输栅极结构的类型为P型；在形成N型传输存储单元中的第一外延层的同时，形成P型传输存储单元中的第一外延层；在形成N型传输存储单元中第二外延层的同时，形成P型传输存储单元中的第二外延层。
14.一种SRAM存储器，其特征在于，包括：
基底；
传输晶体管，所述传输晶体管包括：
位于基底上的传输栅极结构，传输栅极结构底部的基底中具有沟道区，所述传输栅极结构具有相对的第一侧和第二侧；
位于传输栅极结构第一侧基底中的第一外延层，第一外延层对沟道区产生拉应力；
位于传输栅极结构第二侧基底中的第二外延层，第二外延层对沟道区产生压应力。
15.根据权利要求14所述的SRAM存储器，其特征在于，所述第一外延层的材料为掺磷的硅或者碳硅；所述第二外延层的材料包括锗硅。
16.根据权利要求14所述的SRAM存储器，其特征在于，所述传输晶体管还包括：位于所述传输栅极结构第一侧基底中的第一源漏掺杂区；位于所述传输栅极结构第二侧基底中的第二源漏掺杂区；所述第一外延层位于所述第一源漏掺杂区中，所述第二外延层位于所述第二源漏掺杂区中。
17.根据权利要求16所述的SRAM存储器，其特征在于，还包括：锁存器，所述锁存器包括上拉晶体管和下拉晶体管；在写数据状态时，所述上拉晶体管和下拉晶体管将数据通过所述传输晶体管存储到锁存器中，在读数据状态时，所述上拉晶体管和下拉晶体管将锁存器中存储的数据通过所述传输晶体管输出。
18.根据权利要求17所述的SRAM存储器，其特征在于，当所述传输晶体管的类型为N型时，所述第二源漏掺杂区与所述锁存器连接；当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的源区，所述第二传输源漏区为传输晶体管的漏区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的漏区，所述第二传输源漏区为传输晶体管的源区。
19.根据权利要求17所述的SRAM存储器，其特征在于，当所述传输晶体管的类型为P型时，所述第一源漏掺杂区与所述锁存器连接；当所述SRAM存储器处于读数据状态时，所述第一传输源漏区为传输晶体管的漏区，所述第二传输源漏区为传输晶体管的源区；当所述SRAM存储器处于写数据状态时，所述第一传输源漏区为传输晶体管的源区，所述第二传输源漏区为传输晶体管的漏区。
20.根据权利要求14所述的SRAM存储器，其特征在于，所述SRAM存储器包括N型传输存储单元和P型传输存储单元；所述N型传输存储单元中的传输栅极结构的类型为N型；所述P型传输存储单元中的传输栅极结构的类型为P型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201710073773.6A CN108417572A (zh) | 2017-02-10 | 2017-02-10 | Sram存储器及其形成方法 |
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| CN201710073773.6A CN108417572A (zh) | 2017-02-10 | 2017-02-10 | Sram存储器及其形成方法 |
Publications (1)
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| CN108417572A true CN108417572A (zh) | 2018-08-17 |
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Family Applications (1)
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Country Status (1)
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Cited By (1)
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|---|---|---|---|---|
| CN116437657A (zh) * | 2023-06-14 | 2023-07-14 | 合肥晶合集成电路股份有限公司 | 静态随机存取存储器单元的制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103515435A (zh) * | 2012-06-26 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其形成方法、sram存储单元电路 |
| CN104425592A (zh) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法、静态随机存储器及其形成方法 |
| US20160056289A1 (en) * | 2002-11-20 | 2016-02-25 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| CN105990347A (zh) * | 2015-01-30 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
-
2017
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160056289A1 (en) * | 2002-11-20 | 2016-02-25 | Renesas Electronics Corporation | Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same |
| CN103515435A (zh) * | 2012-06-26 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其形成方法、sram存储单元电路 |
| CN104425592A (zh) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法、静态随机存储器及其形成方法 |
| CN105990347A (zh) * | 2015-01-30 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116437657A (zh) * | 2023-06-14 | 2023-07-14 | 合肥晶合集成电路股份有限公司 | 静态随机存取存储器单元的制备方法 |
| CN116437657B (zh) * | 2023-06-14 | 2023-09-08 | 合肥晶合集成电路股份有限公司 | 静态随机存取存储器单元的制备方法 |
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