CN104795395B - 静态随机存储器及其形成方法 - Google Patents

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Abstract

一种静态随机存储器及其形成方法，其中，所述静态随机存储器的形成方法包括：提供半导体衬底，所述半导体衬底上形成有第一上拉晶体管，第一下拉晶体管，第二上拉晶体管，第二下拉晶体管，第一传输晶体管和第二传输晶体管；形成第一金属层，所述第一金属层包括字线，所述字线与第一传输晶体管的栅极和第二传输晶体管的栅极电学连接；形成第二金属层，所述第二金属层包括第一位线、第二位线、第一电源线和第二电源线。本发明静态随机存储器形成方法的工艺简单。

Description

静态随机存储器及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种静态随机存储器及其形成方法。
背景技术
在大规模集成电路应用中，静态随机存储器(SRAM：Static Random AccessMemory)是一种广泛使用的片上存储器，与动态随机存储器(DRAM：Dynamic Random AccessMemory)不同，静态随机存储器只要为其供电即可保存数据，并不需要额外的刷新。因此静态随机存储器具有高速和低功耗的优点。
图1示出了现有技术的静态随机存储器的电路结构示意图。主流的静态随机存储器包含六个晶体管(6T SRAM)，如图1所示，所述6T SRAM包括第一上拉PMOS晶体管PU1、第二上拉PMOS晶体管PU2、第一下拉NMOS晶体管PD1和第二下拉NMOS晶体管PD2，所述第一上拉PMOS晶体管PU1和所述第二上拉PMOS晶体管PU2的源极连接电源Vdd，所述第一下拉NMOS晶体管PD1和所述第二下拉NMOS晶体管PD2的源极接地Vss，所述第一上拉PMOS晶体管PU1和所述第一下拉NMOS晶体管PD1构成第一反相器，所述第二上拉PMOS晶体管PU2和第二下拉NMOS晶体管PD2构成第二反相器，所述第一反相器的输出端与所述第二反相器的输入端电连接，形成第一存储节点Q，所述第二反相器的输出端与所述第一反相器的输入端连接，形成第二存储节点QN，由于所述第一反相器与所述第二反相器交叉耦合，构成锁存电路，当下拉一个存储节点至低电位时，则另一个存储节点被上拉至高电位。所述第一存储节点Q和第二存储节点QN分别与第一传输门PG1和第二传输门PG2连接，第一传输门PG1和第二传输门PG2的栅极与第一字线WL1相连，当第一字线WL1电压切换到系统高电压，第一传输门PG1和第二传输门PG2被开启，允许通过第一位线BL1和第二位线BL2对存储节点进行读取和写入；当第一字线WL1电压切换到系统低电压时，第一传输门PG1和第二传输门PG2被关闭，位线BL1和BL2与存储节点相隔离。
但是，现有技术静态随机存储器的形成工艺复杂。
发明内容
本发明解决的问题是，现有技术静态随机存储器的形成工艺复杂。
为解决上述问题，本发明提供一种SRAM单元的形成方法，该SRAM单元的形成方法包括：提供半导体衬底，所述半导体衬底上形成有第一上拉晶体管，第一下拉晶体管，第二上拉晶体管，第二下拉晶体管，第一传输晶体管和第二传输晶体管，其中，所述第一上拉晶体管的栅极和第一下拉晶体管的栅极电学连接，第二上拉晶体管的栅极和第二下拉晶体管的栅极电学连接，所述第一传输晶体管的第一端与所述第一上拉晶体管的漏极和第一下拉晶体管的漏极电学连接，所述第二传输晶体管的第一端与所述第二上拉晶体管的漏极和第二下拉晶体管的漏极电学连接；形成第一金属层，所述第一金属层包括字线，所述字线与第一传输晶体管的栅极和第二传输晶体管的栅极电学连接；形成第二金属层，所述第二金属层包括第一位线、第二位线、第一电源线和第二电源线，其中，所述第一位线电学连接所述第一传输晶体管的第二端，所述第二位线电学连接所述第二传输晶体管的第二端，所述第一电源线电学连接所述第一上拉晶体管的源极和所述第二上拉晶体管的源极，所述第二电源线电学连接所述第一下拉晶体管的源极和第二下拉晶体管的源极。
可选的，在形成第一金属层之前，还包括：形成第一层间介质层，所述第一层间介质层覆盖所述第一上拉晶体管，第一下拉晶体管，第二上拉晶体管，第二下拉晶体管，第一传输晶体管和第二传输晶体管；形成贯穿所述第一层间介质层的多个第一导电插塞，所述多个第一导电插塞分别与所述第一传输晶体管的栅极和所述第二传输晶体管的栅极电学连接。
可选的，在形成第二金属层之前，还包括：形成第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层和所述第一金属层；形成贯穿所述第二层间介质层的多个第二导电插塞，所述多个第二导电插塞分别与所述第一传输晶体管的第二端、所述第二传输晶体管的第二端、所述第一上拉晶体管的源极、所述第二上拉晶体管的源极、所述第一下拉晶体管的源极和所述第二下拉晶体管的源极电学连接。
可选的，所述字线沿第一方向延伸。
可选的，所述第一位线、第二位线、第一电源线和第二电源线的延伸方向垂直于所述字线的延伸方向。
可选的，所述第一上拉晶体管和所述第一下拉晶体管具有共同的栅极，所述第二上拉晶体管和所述第二下拉晶体管具有共同的栅极。
可选的，所述第一传输晶体管和所述第一下拉晶体管位于同一有源区内，所述第二传输晶体管和所述第二下拉晶体管位于同一有源区内。
可选的，所述第一上拉晶体管和所述第二上拉晶体管为PMOS晶体管，所述第一下拉晶体管、所述第二下拉晶体管、第一传输晶体管和第二传输晶体管为NMOS晶体管。
对应的，本发明实施例还提供了一种静态随机存储器，所述静态随机存储器包括：半导体衬底，所述半导体衬底上具有第一上拉晶体管，第一下拉晶体管，第二上拉晶体管，第二下拉晶体管，第一传输晶体管和第二传输晶体管，其中，所述第一上拉晶体管的栅极和第一下拉晶体管的栅极电学连接，第二上拉晶体管的栅极和第二下拉晶体管的栅极电学连接，所述第一传输晶体管的第一端与所述第一上拉晶体管的漏极和第一下拉晶体管的漏极电学连接，所述第二传输晶体管的第一端与所述第二上拉晶体管的漏极和第二下拉晶体管的漏极电学连接；第一金属层，所述第一金属层包括字线，所述字线与第一传输晶体管的栅极和第二传输晶体管的栅极电学连接；第二金属层，所述第二金属层包括第一位线、第二位线、第一电源线和第二电源线，其中，所述第一位线电学连接所述第一传输晶体管的第二端，所述第二位线电学连接所述第二传输晶体管的第二端，所述第一电源线电学连接所述第一上拉晶体管的源极和所述第二上拉晶体管的源极，所述第二电源线电学连接所述第一下拉晶体管的源极和第二下拉晶体管的源极。
可选的，还包括：第一层间介质层，所述第一层间介质层覆盖所述第一上拉晶体管，第一下拉晶体管，第二上拉晶体管，第二下拉晶体管，第一传输晶体管和第二传输晶体管；多个第一导电插塞，所述多个第一导电插塞贯穿所述第一层间介质层，且所述多个第一导电插塞分别与所述第一传输晶体管的栅极和所述第二传输晶体管的栅极电学连接。
可选的，还包括：第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层和所述第一金属层；多个第二导电插塞，所述多个第二导电插塞贯穿所述第二层间介质层，且所述多个第二导电插塞分别与所述第一传输晶体管的第二端、所述第二传输晶体管的第二端、所述第一上拉晶体管的源极、所述第二上拉晶体管的源极、所述第一下拉晶体管的源极和所述第二下拉晶体管的源极电学连接。
可选的，所述字线沿第一方向延伸。
可选的，所述第一位线、第二位线、第一电源线和第二电源线的延伸方向垂直于所述字线的延伸方向。
可选的，所述第一上拉晶体管和所述第一下拉晶体管具有共同的栅极，所述第二上拉晶体管和所述第二下拉晶体管具有共同的栅极。
可选的，所述第一传输晶体管和所述第一下拉晶体管位于同一有源区内，所述第二传输晶体管和所述第二下拉晶体管位于同一有源区内。
可选的，所述第一上拉晶体管和所述第二上拉晶体管为PMOS晶体管，所述第一下拉晶体管、所述第二下拉晶体管、第一传输晶体管和第二传输晶体管为NMOS晶体管。
与现有技术相比，本发明的技术方案具有以下优点：
现有技术中，在第一金属层中形成第一位线、第二位线和第一电源线，在第二金属层中形成字线和第二电源线。但是，受限于下层半导体结构的布局，现有技术版图布线对金属层的工艺要求很高，尤其在第一金属层，超出了工艺所能达到的能力；另外，现有技术的布图方式还会导致第二金属层中图形之间的节距过小；因此，现有技术的静态随机存储器的形成工艺复杂。本发明实施例通过改变第一金属层和第二金属层的布图设计，在第一金属层上形成字线，在第二金属层上形成第一位线、第二位线、第一电源线和第二电源线，增大了第一金属层中最小图形的尺寸，还增大了第二金属层中图形之间的最小节距。降低了形成静态存储器形成过程的光刻工艺的难度，进而降低了静态随机存储器的形成工艺复杂度。
附图说明
图1是现有技术的静态随机存储器的电路结构示意图；
图2是现有技术的静态随机存储器的布图设计；
图3是现有技术的静态随机存储器第一金属层和第二金属层的布图设计；
图4是本发明实施例的静态随机存储器第一金属层和第二金属层的布图设计。
具体实施方式
由背景技术可知，现有技术的静态随机存储器的形成工艺复杂。
本发明的发明人研究了现有技术形成静态随机存储器的工艺。请参考图2，图2为现有技术的6T静态随机存储器的布图设计，图中示出了有源区201，栅极202和金属结构203的布图。如图2所示，所述静态随机存储器包括：第一上拉晶体管PU1，第二上拉晶体管PU2，第一下拉晶体管PD1，第二下拉晶体管PD2，第一传输晶体管PG1和第二传输晶体管PG2。其中，第一上拉晶体管PU1和第一下拉晶体管PD1共用栅极，第二上拉晶体管PU1和第二下拉晶体管PD2共用栅极，第一传输晶体管PG1和第一下拉晶体管PD1位于同一有源区内，第二传输晶体管PG2和第二下拉晶体管PD2位于同一有源区内，第一上拉晶体管PU1的漏极、第一下拉晶体管PD1的漏极和第一传输晶体管PG1的第一端相连构成第一存储节点，第二上拉晶体管PU2的漏极、第二下拉晶体管PD2的漏极和第二传输晶体管PG2的第一端相连构成第二存储节点。
图3为现有技术静态随机存储器第一金属层和第二金属层的布图设计。请同时参考图2和图3，现有技术采用第一金属层形成第一位线BL1、第二位线BL2和第一电源线Vdd，所述第一字线BL1通过贯穿层间介质层的插塞与第一传输晶体管PG1的第二端连接，所述第二字线BL2通过贯穿层间介质层的插塞与第二传输晶体管PG2的第二端连接，所述第一电源线Vdd通过贯穿层间介质层的插塞与第一上拉晶体管PU1的源极和第二上拉晶体管PU2的源极连接。现有技术采用第二金属层形成字线WL和第二电源线Vss，所述字线WL通过贯穿层间介质层的插塞与第一传输晶体管PG1的栅极和第二传输晶体管PG2的栅极连接，所述电源线Vss通过贯穿层间介质层的插塞与第一下拉晶体管PD1的源极和第二下拉晶体管PD2的源极连接。
由图3可知，现有技术中，第一金属层中的第一位线BL1、第二位线BL2和第一电源线Vdd沿图中y轴方向延伸。第二金属层中的字线WL和第二电源线Vss沿图中x轴方向延伸。但是，受限于下层半导体结构的布局，版图布线对金属层的工艺要求很高，尤其在第一金属层，例如在20nm节点的静态随机存储器中，第一金属层中的最小图形尺寸仅为0.0039μm2，超出了工艺所能达到的能力。另外，现有技术的第一金属层和第二金属层的布图方式还会导致第二金属层中图形之间的节距(pitch)过小，例如在20nm节点的静态随机存储器中，第二金属层中图形之间的最小节距仅为88nm，超过了单图形光刻(singlepatterning)的极限；因此，现有技术的第一金属层和第二金属层的布图增加了光刻工艺的难度，导致静态随机存储器的形成工艺复杂。
基于以上研究，本发明的发明人提出了一种静态随机存储器的形成方法，通过在第一金属层上形成字线，在第二金属层上形成第一位线、第二位线、第一电源线和第二电源线，通过改变布图方式，增大了第一金属层中最小图形和第二金属层中最小节距的尺寸，降低了形成晶体管存储器的光刻难度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。
本实施例中，形成静态随机存储器的前道工序与现有技术类似，在此不再赘述。
首先，请继续参考图2，提供半导体衬底，所述半导体衬底上形成有第一上拉晶体管PU1，第一下拉晶体管PD1，第二上拉晶体管PU2，第二下拉晶体管PD2，第一传输晶体管PG1和第二传输晶体管PG2，其中，所述第一上拉晶体管PU1的栅极和第一下拉晶体管PD1的栅极电学连接，第二上拉晶体管PU2的栅极和第二下拉晶体管PD2的栅极电学连接，所述第一传输晶体管PG1的第一端与所述第一上拉晶体管PU1的漏极和第一下拉晶体管PD1的漏极电学连接，所述第二传输晶体管PG2的第一端与所述第二上拉晶体管PU2的漏极和第二下拉晶体管PD2的漏极电学连接。
本实施例中，所述第一上拉晶体管PU1和所述第二上拉晶体管PU2为PMOS晶体管，所述第一下拉晶体管PD1、所述第二下拉晶体管PD2、第一传输晶体管PG1和第二传输晶体管PG2为NMOS晶体管。
本实施例中，所述第一上拉晶体管PU1和所述第一下拉晶体管PD1具有共同的栅极，所述第二上拉晶体管PU2和所述第二下拉晶体管PD2具有共同的栅极，即共用多晶硅栅极或者金属栅极，使得两者的栅极互联。
本实施例中，所述第一传输晶体管PG1和所述第一下拉晶体管PD1位于同一有源区内，所述第二传输晶体管PG2和所述第二下拉晶体管PD2位于同一有源区内。使得所述第一传输晶体管PG1的第一端与所述第一上拉晶体管PU1的漏极电学连接，所述第二传输晶体管PG2的第一端与所述第二上拉晶体管PU2的漏极电学连接。其中，所述第一传输晶体管PG1的第一端和第二传输晶体管PG2的第一端分别是指所述第一传输晶体管PG1和第二传输晶体管PG2的源区或者漏区。所述第一上拉晶体管PU1的漏极和第一下拉晶体管PD1的漏极，所述第二上拉晶体管PU2的漏极和第二下拉晶体管PD2的漏极还分别通过金属互联结构203电学连接，构成第一存储节点和第二存储节点，用于锁存数据。
接着，请参考图4，形成第一层间介质层401，所述第一层间介质层401覆盖所述第一上拉晶体管PU1，第一下拉晶体管PD1，第二上拉晶体管PU2，第二下拉晶体管PD2，第一传输晶体管PG2和第二传输晶体管PG2。所述第一层间介质层401的材料为氧化硅、氮化硅、氮氧化硅或者低K材料等，形成第一层间介质层401的工艺为化学气相沉积或物理气相沉积等，本发明对此不作限定。
接着，继续参考图4，在所述第一层间介质层401内形成多个第一开口，所述多个第一开口暴露出所述第一传输晶体管PG1的栅极和第二传输晶体管PG2的栅极；然后，通过金属沉积和化学机械抛光等工艺，在所述多个第一开口内形成贯穿所述第一层间介质层401的多个第一导电插塞(未标示)，所述多个第一导电插塞分别与所述第一传输晶体管PG1的栅极和所述第二传输晶体管PG2的栅极电学连接。
本实施例中，所述第一开口还暴露出所述第一传输晶体管PG1的第二端、所述第二传输晶体管PG2的第二端、所述第一上拉晶体管PU1的源极、所述第二上拉晶体管PU2的源极、所述第一下拉晶体管PD1的源极和所述第二下拉晶体管PD2的源极，且在所述多个第一开口内形成的第一导电插塞也与上述结构电学连接，用于将上述结构转移至第一层间介质层401上，以便于后续与第二金属层电学连接。
接着，形成第一金属层。形成所述第一金属层的工艺包括薄膜沉积、光刻和刻蚀等步骤，具体可参考现有工艺，在此不再赘述。
请参考图4，图4中示出了本发明实施例中第一金属层和第二金属层的布图设计。本实施例中，所述第一金属层包括字线。所述字线与第一传输晶体管PG1的栅极和第二传输晶体管PG2的栅极电学连接。所述第一金属层形成于所述第一层间介质层401上，通过所述多个第一金属插塞与所述第一传输晶体管PG1的栅极和第二传输晶体管PG2的栅极电学连接。
本实施例中，所述字线的沿第一方向延伸，即图4中x轴方向。
本实施例中，所述第一金属层还包括多个转移金属层(未标示)，用于将与所述第一传输晶体管PG1的第二端、所述第二传输晶体管PG2的第二端、所述第一上拉晶体管PU1的源极、所述第二上拉晶体管PU2的源极、所述第一下拉晶体管PD1的源极和所述第二下拉晶体管PD2的源极相电学连接的第一导电插塞转移至预设位置，以便于后续与第二金属层电学连接。
接着，参考图4，形成第二层间介质层402，所述第二层间介质层402覆盖所述第一层间介质层401和所述第一金属层。所述第二层间介质层402的材料为氧化硅、氮化硅、氮氧化硅或者低K材料等，形成第二层间介质层402的工艺为化学气相沉积或物理气相沉积等，本发明对此不作限定。
接着，在所述第二层间介质层402内形成多个第二开口，所述多个第二开口暴露出所述转移金属层；然后，通过金属沉积和化学机械抛光等工艺，在所述多个第二开口内形成贯穿所述第二层间介质层402的多个第二导电插塞。
本实施例中，所述多个第二导电插塞通过所述转移金属层与所述第一传输晶体管PG1的第二端、所述第二传输晶体管PG2的第二端、所述第一上拉晶体管PU1的源极、所述第二上拉晶体管PU2的源极、所述第一下拉晶体管PD1的源极和所述第二下拉晶体管PD2的源极电学连接。
接着，形成第二金属层。形成所述第二金属层的工艺包括薄膜沉积、光刻和刻蚀等步骤，具体可参考现有工艺，在此不再赘述。
请继续参考图4，所述第二金属层包括第一位线BL1、第二位线BL2、第一电源线Vdd和第二电源线Vss。所述第一位线BL1通过所述第二导电插塞电学连接所述第一传输晶体管PG1的第二端，所述第二位线BL2通过所述第二导电插塞电学连接所述第二传输晶体管PG2的第二端，所述第一电源线Vdd通过所述第二导电插塞电学连接所述第一上拉晶体管PU1的源极和所述第二上拉晶体管PU2的源极，所述第二电源线Vss通过所述第二导电插塞电学连接所述第一下拉晶体管PD1的源极和第二下拉晶体管PD2的源极。其中，所述第一传输晶体管PG1的第二端和第二传输晶体管PG2的第二端，分别是指所述第一传输晶体管PG1和第二传输晶体管PG2的漏区或者源区。
本实施例中，所述第一位线BL1、第二位线BL2、第一电源线Vdd和第二电源线Vss沿第二方向延伸，垂直于所述字线的延伸方向。所述第二方向即图4中y轴方向。
本发明实施例通过改变第一金属层和第二金属层的布图设计，在第一金属层上形成字线WL，在第二金属层上形成第一位线BL1、第二位线BL2、第一电源线Vdd和第二电源线Vss，增大了第一金属层中最小图形的尺寸，例如在20nm节点的静态随机存储器中，第一金属层中的最小图形尺寸为0.0057μm2，还增大了第二金属层中图形之间的最小节距，例如在20nm节点的静态随机存储器中，第二金属层中图形之间的最小节距为115nm。降低了静态存储器形成工艺过程中光刻的难度，进而降低了静态随机存储器的形成工艺复杂度。
对应的，本发明实施例还提供了一种静态随机存储器的结构，请同时参考图1和图4，所述静态随机存储器包括：半导体衬底，所述半导体衬底上具有第一上拉晶体管PU1，第一下拉晶体管PD1，第二上拉晶体管PU2，第二下拉晶体管PD2，第一传输晶体管PG1和第二传输晶体管PG2，其中，所述第一上拉晶体管PU1的栅极和第一下拉晶体管PD1的栅极电学连接，第二上拉晶体管PU2的栅极和第二下拉晶体管PD2的栅极电学连接，所述第一传输晶体管PG1的第一端与所述第一上拉晶体管PU1的漏极和第一下拉晶体管PD1的漏极电学连接，所述第二传输晶体管PG2的第一端与所述第二上拉晶体管PU2的漏极和第二下拉晶体管PD2的漏极电学连接；第一金属层，所述第一金属层包括字线WL，所述字线WL分别与第一传输晶体管PG1的栅极和第二传输晶体管PG2的栅极电学连接；第二金属层，所述第二金属层包括第一位线BL1、第二位线BL2、第一电源线Vdd和第二电源线Vss，其中，所述第一位线BL1电学连接所述第一传输晶体管PG1的第二端，所述第二位线BL2电学连接所述第二传输晶体管PG2的第二端，所述第一电源线Vdd电学连接所述第一上拉晶体管PU1的源极和所述第二上拉晶体管PU2的源极，所述第二电源线Vss电学连接所述第一下拉晶体管PD1的源极和第二下拉晶体管PD2的源极。
本实施例中，所述静态随机存储器还包括：第一层间介质层401，所述第一层间介质层401覆盖所述第一上拉晶体管PU1，第一下拉晶体管PD1，第二上拉晶体管PU2，第二下拉晶体管PD2，第一传输晶体管PG1和第二传输晶体管PG2；多个第一导电插塞，所述多个第一导电插塞贯穿所述第一层间介质层401，且所述多个第一导电插塞分别与所述第一传输晶体管PG1的栅极和所述第二传输晶体管PG2的栅极电学连接。所述字线WL与所述第一导电插塞电学连接。
本实施例中，所述静态随机存储器还包括：第二层间介质层402，所述第二层间介质层402覆盖所述第一层间介质层401和所述第一金属层；多个第二导电插塞，所述多个第二导电插塞贯穿所述第二层间介质层，且所述多个第二导电插塞分别与所述第一传输晶体管PG1的第二端、所述第二传输晶体管PG2的第二端、所述第一上拉晶体管PU1的源极、所述第二上拉晶体管PU2的源极、所述第一下拉晶体管PD1的源极和所述第二下拉晶体管PD2的源极电学连接。所述第一位线BL1、第二位线BL2、第一电源线Vdd和第二电源线Vss与所述第二导电插塞电学连接。
本实施例中，所述字线WL沿第一方向延伸，即图4中x轴方向；所述第一位线BL1、第二位线BL2、第一电源线Vdd和第二电源线Vss沿第二方向延伸，垂直于所述字线WL的延伸方向，即图4中y轴方向。
本实施例中，所述第一上拉晶体管PU1和所述第一下拉晶体管PD1具有共同的栅极，所述第二上拉晶体管PU1和所述第二下拉晶体管PD2具有共同的栅极。
本实施例中，所述第一传输晶体管PG1和所述第一下拉晶体管PD1位于同一有源区内，所述第二传输晶体管PG2和所述第二下拉晶体管PD2位于同一有源区内。
本实施例中，所述第一上拉晶体管PU1和所述第二上拉晶体管PU2为PMOS晶体管，所述第一下拉晶体管PD1、所述第二下拉晶体管PD2、第一传输晶体管PG1和第二传输晶体管PG2为NMOS晶体管。
所述静态随机存储器的结构还可以参考上述静态随机存储器的形成方法，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种静态随机存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有第一上拉晶体管，第一下拉晶体管，第二上拉晶体管，第二下拉晶体管，第一传输晶体管和第二传输晶体管，其中，所述第一上拉晶体管的栅极和第一下拉晶体管的栅极电学连接，第二上拉晶体管的栅极和第二下拉晶体管的栅极电学连接，所述第一传输晶体管的第一端与所述第一上拉晶体管的漏极和第一下拉晶体管的漏极电学连接，所述第二传输晶体管的第一端与所述第二上拉晶体管的漏极和第二下拉晶体管的漏极电学连接；
形成第一层间介质层，所述第一层间介质层覆盖所述第一上拉晶体管，第一下拉晶体管，第二上拉晶体管，第二下拉晶体管，第一传输晶体管和第二传输晶体管；
形成贯穿所述第一层间介质层的多个第一导电插塞，所述多个第一导电插塞分别与所述第一传输晶体管的栅极和所述第二传输晶体管的栅极电学连接；
形成第一金属层，所述第一金属层包括字线，所述字线与第一传输晶体管的栅极和第二传输晶体管的栅极电学连接；其中，所述字线沿第一方向延伸；
形成第二金属层，所述第二金属层包括第一位线、第二位线、第一电源线和第二电源线，其中，所述第一位线电学连接所述第一传输晶体管的第二端，所述第二位线电学连接所述第二传输晶体管的第二端，所述第一电源线电学连接所述第一上拉晶体管的源极和所述第二上拉晶体管的源极，所述第二电源线电学连接所述第一下拉晶体管的源极和第二下拉晶体管的源极；其中，所述第一位线、第二位线、第一电源线和第二电源线的延伸方向垂直于所述字线的延伸方向。
2.如权利要求1所述的静态随机存储器的形成方法，其特征在于，在形成第二金属层之前，还包括：
形成第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层和所述第一金属层；
形成贯穿所述第二层间介质层的多个第二导电插塞，所述多个第二导电插塞分别与所述第一传输晶体管的第二端、所述第二传输晶体管的第二端、所述第一上拉晶体管的源极、所述第二上拉晶体管的源极、所述第一下拉晶体管的源极和所述第二下拉晶体管的源极电学连接。
3.如权利要求1所述的静态随机存储器的形成方法，其特征在于，所述第一上拉晶体管和所述第一下拉晶体管具有共同的栅极，所述第二上拉晶体管和所述第二下拉晶体管具有共同的栅极。
4.如权利要求1所述的静态随机存储器的形成方法，其特征在于，所述第一传输晶体管和所述第一下拉晶体管位于同一有源区内，所述第二传输晶体管和所述第二下拉晶体管位于同一有源区内。
5.如权利要求1所述的静态随机存储器的形成方法，其特征在于，所述第一上拉晶体管和所述第二上拉晶体管为PMOS晶体管，所述第一下拉晶体管、所述第二下拉晶体管、第一传输晶体管和第二传输晶体管为NMOS晶体管。
6.一种静态随机存储器，其特征在于，包括：
半导体衬底，所述半导体衬底上具有第一上拉晶体管，第一下拉晶体管，第二上拉晶体管，第二下拉晶体管，第一传输晶体管和第二传输晶体管，其中，所述第一上拉晶体管的栅极和第一下拉晶体管的栅极电学连接，第二上拉晶体管的栅极和第二下拉晶体管的栅极电学连接，所述第一传输晶体管的第一端与所述第一上拉晶体管的漏极和第一下拉晶体管的漏极电学连接，所述第二传输晶体管的第一端与所述第二上拉晶体管的漏极和第二下拉晶体管的漏极电学连接；
第一层间介质层，所述第一层间介质层覆盖所述第一上拉晶体管，第一下拉晶体管，第二上拉晶体管，第二下拉晶体管，第一传输晶体管和第二传输晶体管；
多个第一导电插塞，所述多个第一导电插塞贯穿所述第一层间介质层，且所述多个第一导电插塞分别与所述第一传输晶体管的栅极和所述第二传输晶体管的栅极电学连接；
第一金属层，所述第一金属层包括字线，所述字线与第一传输晶体管的栅极和第二传输晶体管的栅极电学连接；其中，所述字线沿第一方向延伸；
第二金属层，所述第二金属层包括第一位线、第二位线、第一电源线和第二电源线，其中，所述第一位线电学连接所述第一传输晶体管的第二端，所述第二位线电学连接所述第二传输晶体管的第二端，所述第一电源线电学连接所述第一上拉晶体管的源极和所述第二上拉晶体管的源极，所述第二电源线电学连接所述第一下拉晶体管的源极和第二下拉晶体管的源极；其中，所述第一位线、第二位线、第一电源线和第二电源线的延伸方向垂直于所述字线的延伸方向。
7.如权利要求6所述的静态随机存储器，其特征在于，还包括：
第二层间介质层，所述第二层间介质层覆盖所述第一层间介质层和所述第一金属层；
多个第二导电插塞，所述多个第二导电插塞贯穿所述第二层间介质层，且所述多个第二导电插塞分别与所述第一传输晶体管的第二端、所述第二传输晶体管的第二端、所述第一上拉晶体管的源极、所述第二上拉晶体管的源极、所述第一下拉晶体管的源极和所述第二下拉晶体管的源极电学连接。
8.如权利要求6所述的静态随机存储器，其特征在于，所述第一上拉晶体管和所述第一下拉晶体管具有共同的栅极，所述第二上拉晶体管和所述第二下拉晶体管具有共同的栅极。
9.如权利要求6所述的静态随机存储器，其特征在于，所述第一传输晶体管和所述第一下拉晶体管位于同一有源区内，所述第二传输晶体管和所述第二下拉晶体管位于同一有源区内。
10.如权利要求6所述的静态随机存储器，其特征在于，所述第一上拉晶体管和所述第二上拉晶体管为PMOS晶体管，所述第一下拉晶体管、所述第二下拉晶体管、第一传输晶体管和第二传输晶体管为NMOS晶体管。
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