TWI478292B - 靜態隨機存取記憶裝置與結構 - Google Patents

靜態隨機存取記憶裝置與結構 Download PDF

Info

Publication number
TWI478292B
TWI478292B TW101147365A TW101147365A TWI478292B TW I478292 B TWI478292 B TW I478292B TW 101147365 A TW101147365 A TW 101147365A TW 101147365 A TW101147365 A TW 101147365A TW I478292 B TWI478292 B TW I478292B
Authority
TW
Taiwan
Prior art keywords
node
pin
pins
bit line
lattice
Prior art date
Application number
TW101147365A
Other languages
English (en)
Other versions
TW201342535A (zh
Inventor
Jhon Jhy Liaw
Original Assignee
Taiwan Semiconductor Mfg Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg Co Ltd filed Critical Taiwan Semiconductor Mfg Co Ltd
Publication of TW201342535A publication Critical patent/TW201342535A/zh
Application granted granted Critical
Publication of TWI478292B publication Critical patent/TWI478292B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Architecture (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Semiconductor Memories (AREA)

Description

靜態隨機存取記憶裝置與結構
本發明係關於一種靜態隨機存取記憶體(SRAM)晶格結構。本發明提供一種SRAM晶格結構之外，另提供一種方法，目的在使得SRAM晶格結構具有更佳的連結性，並使其電路佈局更適於先進半導體製程。
對電路而言，尤其是對半導體製程所製造的積體電路而言，記憶存儲元件皆是不可或缺的重要備配。這些記憶存儲元件包括用以構成靜態隨機存取記憶體(static random access記憶體，SRAM)的SRAM晶格。SRAM晶格係一種「揮發性」記憶體，因此，當該SRAM所在的積體電路斷電時，其所儲存的資料即會遺失。SRAM陣列中的各個晶格皆係一種閂鎖電路(latch)，一般而言係由六個、八個或十個電晶體所構成(分別簡稱6T、8T及10T)。由於閂鎖電路會不斷進行刷新操作，因此，只要電源充份供應，SRAM晶格即可持續保有資料。SRAM記憶體陣列同樣具有快速的晶格存取時間，使其特別適合做為暫存器或者處理器中的快取記憶體之用。近年來頗為常見的系統單晶片(system ona chip，SOC)，其設計上已將單或多核心處理器與記憶體予以整合，而這些核心包括各種廣為使用、預先設計的處理器，例如DSP、ARM、RISC、微控制器或微處理器器等。舉例來說，處理器核心即可在其鄰近的半導體基底上搭置SRAM晶格的第一級(級one，L1)快取記憶體，以利 處理器執行高速運作。
現今，積體電路已普遍運用於各種以電池驅動的可攜式電子裝置中，而SOC已可實現大多數電路(例如行動電話、膝上型或筆記型電腦、平板電腦、影音播放器、攝錄像機、智慧型手機、PDA或GPS裝置等)所能執行的功能。為了提供前述功能，SRAM陣列常以堆疊式晶片封裝(Stacked Die Package)、堆疊式晶圓封裝(Stacked Wafer Package)、或疊層式封裝(package-on-package，PoP)的方式與處理器及使用者邏輯整合成一單一裝置。使用這些高度整合的裝置可以增加系統電路板的可用面積，並且減少設計以及工程研發新裝置的時間。
在SRAM晶格中，資料係儲存於兩個狀態相反的儲存節點，本文中分別稱為「資料節點」以及「反資料節點」。SRAM晶格的儲存部位可由四個MOS電晶體所構成，排列成兩組交叉相連的反相器，而儲存節點係位於其中兩MOS電晶體的閘極，用以接收另外兩MOS電晶體所構成之反相器之輸出。一般來說，可透過互補MOS(complementary MOS，CMOS)技術實現前述電路。傳導閘可作為位元線或互補的反位元線分別輸入或輸出資料至資料節點或反資料節點的路徑。讀出的資料可由資料節點以及反資料節點傳送至對應的位元線。字元線係耦接至兩傳導閘之閘極，其上具有一主動電壓，而透過該主動電壓可將位元線耦接至資料節點上。
現今的半導體製程不停地縮減SRAM晶格的尺寸，如此一來將提升接觸電阻之阻值、縮減接觸孔的尺寸，並且 降低製造SRAM結構所採用光微影製程的加工裕度。此外，光微影製程中繁複的成形步驟也將大幅提高製造成本，並且降低SRAM的生產量。
本發明提供一種靜態隨機存取記憶裝置。該靜態隨機存取記憶裝置包括：至少一靜態隨機存取記憶體(SRAM)晶格，製作於一半導體基底之一部分，包括：一第一反相器，在其輸出端上具有一資料節點，該第一反相器更包括：第一上拉裝置，其耦接於一第一內核汲極電壓(CVdd)正節點與該資料節點之間；一第一下拉裝置，其耦接於一第一內核源極電壓(CVss)接地節點與該資料節點之間；以及該第一上拉與該第一下拉裝置的一共閘極，其耦接至一反資料節點；一第二反相器，在其輸出端上具有該反資料節點，該第二反相器更包括：一第二上拉裝置，其耦接於一第二內核汲極電壓節點與該反資料節點之間；一第二下拉裝置，其耦接於一第二內核源極電壓接地節點與該反資料節點之間，以及一第二上拉與該第二下拉裝置的共閘極，其耦接至該資料節點；一第一傳導閘，其耦接於一位元線節點與該資料節點之間；一第二傳導閘，其耦接於一反位元線節點與該反資料節點之間；複數個第一級接腳，製作於該第一與該第二內核汲極電壓節點、該第一與該第二內核源極電壓節點、該位元線節點、該反位元線節點、該資料節點與該反資料節點之上；以及數個第二級接腳，製作於該第一與該第二內核汲極電壓節點、該第一與該第二內核 源極電壓節點、該位元線節點與該反位元線節點之各該第一級接腳之上；其中，形成在該資料節點與該反資料節點的該等第一級接腳上不具有該等第二級接腳。
本發明另提供一種靜態隨機存取記憶結構。該靜態隨機存取記憶結構包括：一晶格，製作於一半導體基底，具有一晶格邊界，其在X方向上具有間距X，而在Y方向上具有間距Y，該晶格包括：複數個第一級接腳之一第一群組，其耦接至具有第一級接腳的裝置之主動區，而這些裝置之第一級接腳係製作於：一第一反相器中一第一上拉裝置之一源極上之一第一供應電壓(CVdd)節點上、該第一反相器中一第一下接裝置之一源極上的一第一供應電壓節點上、一第二反相器中一第二上拉裝置之一源極上的一第二供應電壓節點上、該第二反相器中一第二下拉裝置之一源極上的一第二供應電壓節點上、一第一傳導閘之一源極上之一位元線節點上、一第二傳導閘之一源極之一反位元線節點上，其中該等第一級接腳之各該第一群組係製作於晶格邊界之上，而各個第一級接腳沿著X方向上具有一長度，而該等第一接腳中至少一者被一相鄰SRAM晶格所共用；該等第一級接腳之一第二群組，其包括：製作於該第一傳導閘與該第一下接裝置之一共汲極上之一資料節點上的接腳，其將該資料節點耦接至該第一上拉裝置之一汲極；以及製作於一反資料節點上的接腳，其將該第二傳導閘與該第二下拉裝置之一共汲極耦接至該第二上拉裝置之一汲極，以及其中該等第一級接腳之各該第二群組沿著X方向具有一長度，而其長寬比約大於2.5；複數個第二級 接腳之一第一群組，其製作於該等第一級接腳之該第一群組，並將該第一級接腳耦接至一覆蓋的第一級導孔，該等第二級接腳之該第一群組位於該晶格邊界之上，沿著X方向具有一長度，其中至少一者被一相鄰的SRAM晶格所共用。
本發明另提供一種方法。該方法包括：接收一SRAM電路設計，該SRAM電路設計係用以在一半導體基底上形成一SRAM晶格陣列半導體基底；判斷是否將對該SRAM晶格中的複數個第二級接腳執行一雙層(double level)光微影製程(photolithography製程)；依據判斷結果而為該SRAM晶格中的該等第二級接腳選擇出一採用雙層圖案化製程(double level patterning process)之一晶格佈局，或選擇出一採用單層圖案化製程(single level patterning process)之一晶格佈局；以及利用所選出的晶格佈局，將該SRAM晶格陣列製作於該半導體基底之上。
下文為介紹本發明之最佳實施例。各實施例用以說明本發明之原理，但非用以限制本發明。本發明之範圍當以後附之權利要求項為準。
第1圖繪示一習知的6T型SRAM晶格10(但不以此為限)。第1圖中，MOS傳導閘PG1與PG2分別將位元線BL與BLB耦接至資料節點DN與DNB。一般來說，傳導閘電晶體PG1和PG2係由MOS電晶體所構成，可作為傳輸閘之用。在此例中，電晶體PG1和PG2係NMOS電晶體。 正供應電壓Vdd的範圍可由0.3伏特至3.0伏特或者更高，端視製程技術而定。上拉電晶體PU1和PU2係PMOS電晶體，用以將正供應電壓Vdd耦接至適當的資料節點之上，如何耦接端視SRAM晶格10之狀態而定。第二供應電壓Vss通常配置於接地端，其透過下拉電晶體PD1和PD2耦接至資料節點。
在此實例中，兩下拉電晶體PD1和PD2亦為NMOS電晶體(本發明不必以此為限)，可依據位元晶格中所儲存之資料狀態將負電壓或接地電壓Vss耦接至儲存節點DN和DNB。SRAM晶格10係閂鎖電路，因此，只要電壓充份、正確地供應，即可無限制地保留其資料狀態。電晶體PU1與PD1構成一組CMOS反相器，而電晶體PU2和PD2構成另一組CMOS反相器，兩組CMOS反相器交錯耦接，可持續不斷地刷新儲存節點DN和DNB上之電荷。兩儲存節點DN和DNB互為反相。當節點DN為邏輯“1”(通常指高電壓位準)時，則節點DNB為邏輯“0”(通常指低電壓位準)，反之亦然。
當SRAM晶格10被寫入資料時，互補的資料訊號將分別寫入位元線對BL和BLB。字線WL上的正值控制訊號同時提供至傳導閘PG1和PG2之閘極。電晶體PU1和PD1、電晶體PU2和PD2，以及傳導閘PG1和PG2的尺寸皆經過適當設計，藉以使得位元線上的寫入資料覆寫於節點DN和DNB上的儲存資料，進而改變SRAM晶格10之狀態。
當SRAM晶格10讀入資料時，字元線WL上為正電 壓，而傳導閘PG1和PG2將使位元線BL和BLB耦接至儲存節點DN和DNB並自其上接收資料。與動態記憶體DRAM晶格不同的是，SRAM晶格不會因為讀入資料而丟失原先儲存的狀態，因此其在讀入資料後不必再將資料「寫回」。
位元線BL和BLB為互補的資料線。熟悉本技藝人士可了解到，這些資料線可分別耦接至不同的感測放大器(圖未示)，而從SRAM晶格上所讀出的電壓值可被適當的感測及放大。放大後的感測訊號具有一特定邏輯位準，可作為「讀出資料(read data)」而被輸出至裝置中的其他邏輯電路。
第1圖的SRAM晶格半導體係建構於半導體裝置的三維空間中。在半導體裝置中，電晶體可為基底上的平面裝置，或者基底上或絕緣體上的附加裝置。透過滲雜質以及擴散製程可製作出源極區及汲極區。電路中的其他一般區域，例如第1圖中儲存電晶體PD1和傳導閘電晶體PG1之汲極區、儲存電晶體PD2和傳導閘PG2之汲極區等，皆可一併製作以增加電路佈局之封裝密度。閘極區域可製作於閘極介電材質之上；一般而言，其覆蓋於源極與汲極間的通道之上。在逐漸為人所用的鰭式電晶體(鰭片FET)當中，「鰭片」可包括源極與汲極區，而閘極區則覆蓋於貫穿鰭片的閘電極之上。閘極可由滲入雜質的多晶矽或金屬材質所構成。
在電晶體成形後，各個元件必須相互連接以形成電路。金屬層上的水平導體即可做為電路連接之用。介電層 可將金屬層與基底、閘極予以分隔開來。此外，級間介電層(inter級介電質層s，ILD)以及金屬間介電層(intermetal介電質層s，IMD)亦可將各個金屬層彼此分隔及絕緣，而這些介電層可為高k值或低k值介電層。
值得注意的是，前述實施例同樣適用於8TSRAM晶格、10TSRAM晶格，以及內容定址記憶體(content addressable memory，CAM)晶格。第1圖的6TSRAM晶格僅為方便說明，本發明的各個實施例以及後述的申請專利範圍等皆不必以此為限。
如第2圖所示，各個金屬層係透過介電層垂直連接，而各個金屬層的連接又可將各個裝置節點，包括資料儲存節點或位元線節點等，與覆蓋的導體連接起來。
第2圖為電路連接示意圖，在此電路中，導體層至源極與汲極區的主動區，將與閘極導體相連接。第2圖呈現了基底11之截面。基底可為半導體晶圓的一部分。此外，絕緣體上的半導體材質(semiconductor material over an insulator，SOI)亦可做為基底11之用。此基底層可透過外延伸長(epitaxial growth)的方式製作。半導體層11之材質可為矽或其他材質如鍺、矽鍺(silicon germanium)、砷化鎵等。除此之外，塊狀矽(bulk silicon)、SiP，SiGe、SiC、SiPC、絕緣體上矽(silicon on insulator，SOI-Si)、絕緣體上矽鍺(silicon-germaniumon insulator，SOI-SiGe)等，或以上之組合皆可做為基底之材質，本發明不必以此為限。
絕緣區17界定了主動區。絕緣區為延伸至基底的淺溝渠隔離(shallow trench isolation，STI)區，或為矽局部氧化 區(local oxidation of silicon，LOCOS)。
垂直連接至主動區(即基底的源極或汲極區)者標示為「接腳(接腳)」。接腳為基底或鰭片上介電層中的開瑞，由導體材質所構成，而這些導體材質包括：金屬氮化物、Cu、W、Al、AlCU、TiN、TiW、Ti、TaN、Ta、Pt，或以上材質之組合。值得注意的是，為了方便識別，第2圖中省略了介電層。介電層可為半導體製程中所使用的各種絕緣體，包括氧化矽、氮化矽、氮氧化矽或其他。高k值和低k值介電質、多介電質、含碳介電質、閘介電質等皆可做為介電層。閘介電質更包括二氧化矽(SiO2)、氮氧化矽(SiON)、氮化矽(Si3N4)、Ta2O5、Al2O3、PEOX、TEOS、含氮氧化層、氮氧化合物、含Hf氧化層、含Ta氧化層、含鋁氧化層、介電常數K大於3.8(大於10更佳)的高K值介電質，或以上之組合。
閘極導體如第2圖所示。閘電極可為閘極介電質上滲雜質的多晶矽(為求簡化，圖未示)。閘極導體同樣具有外壁，其一般而言係由氧化矽及氮化矽所組成。矽化物可製作於閘極材質之上或是源極與汲極區之上，目的在減低電阻以及改善效能。閘極的材質可為(但不限於)氮氧化矽介電質上的多晶矽閘極、高K值閘極介電質上的金屬閘極、高K值閘極介電材料上金屬閘極上的矽化物，或以上之組合。
在第2圖中，第一層接腳接腳Contact-1提供通往基底之路徑。接腳Contact-1可為前述的導電材質或鎢(W)所構成。
隨著半導體製程的進步，接腳的開端乃至整體積體電路之尺寸皆不斷縮小，導致接觸孔的深寬比(aspect ratio)不斷擴大。此乃因為接觸孔的孔徑尺寸不斷縮減，但其垂直深度並未縮減的這麼多所導致。接觸孔因此變成深寬比高的結構，就一28奈米半導體製程節點而言，其高度比上寬度之值將大於5。當半導體製程演進至更小尺寸時，在介電材質中製作這些狹小結構，並在導體插頭(conductive plug)連接前保持開孔狀態，都將變得越發困難。為了改善製程節點中接腳的可靠度以及產量，現今常見方法包括利用到二級接腳。此方法主要係透過將兩個開孔蝕刻圖樣化(patterning and etching)的方式製作垂直接觸的二級接腳。第2圖亦繪示了第二級的接腳Contact-2。接腳Contact-2係位於接腳接腳1之上，並大致與接腳接腳1維持在一直線上。然而，當此接腳為導通閘極的路徑，則該接腳稱為閘極接腳，標示為閘極接腳Gate_CO，如圖所示。閘極接腳與接腳Contact-2兩者可具有相同或不同的材質。在相同的製程中，閘極接腳閘極接腳Gate_CO亦延伸的比接腳Contact-2更深，以利實質連接及電性連接至閘極導體的頂部表面。閘極接腳Gate_CO可為圓形、橢圓形、矩形、方形或其他形狀。閘極接腳亦可覆蓋於閘極以及最近的第一級接腳的上方，使兩者之間互相連接而形成所謂的對接(butted)型式。
第2圖尚包括導體溝槽中的金屬層以及穿孔(via)。導體的第一層可為製作於基底上的金屬導體，標示為圖中的“M1”，其材質可為銅、鋁、或兩者的合金。可使用各種阻 隔材料製作金屬層，這些阻隔材料包括(但不以此為限)擴散阻礙層(diffusion barrier)和抗反射膜(antireflective)。穿孔標示為“Via-1”，可連接於水平導體以及其下方結構之間。穿孔為導體材質之孔洞。穿孔可與導體一併於鑲嵌製程(damasceneprocesse)中完成，其中，鑲嵌製程包括單鑲嵌或雙鑲嵌。此外亦可透過先穿孔(via first)和後穿孔(via last)等圖樣化方法製作穿孔。在第2圖中，基底上的第二導體層標示為M2，其位於金屬層M1之上，並以介電材質與該金屬層M1絕緣。金屬層M1必須透過穿孔層Via-2始得與金屬層M2相連。因此，由第二金屬層M2至基底的路徑包括：第二級穿孔Via-2、第一級金屬層M1之至少一部分、第一級穿孔Via-1、第二層接腳Contact-2，以及第一層接腳Contact-1；而在連接閘極的路徑中則以閘極接腳Gate-CO取代第二層接腳，並且不使用接腳Contact-1，如第2圖所示。
當半導體製作的尺寸不斷縮減，微影設備(lithography equipment)的能力也隨之受限。舉例來說，一般設備採用193奈米的光微影(photolithography)工具，而此工具所能製作的最小尺寸約為80奈米。先進的製程節點(例如20奈米製程或更低尺寸奈米製程)中所能製作的最小尺寸皆不足以製作接腳Contact-1。近年來常採用一種名為多曝光(multiple patterning)的製程來觸決前述問題。此多曝光製程常利用一個以上的光微影圖案在某一特定層中製作物件，因而可進一步縮減該物件之尺寸。舉例來說，可採用雙圖案雙蝕刻法(two pattern and two etch，2P2E)製作接腳 Contact-1。以此類推，當欲製作更小尺寸之物件時，亦可使用更多的光微影圖案，例如三圖案三蝕刻製程(3P3E)。此方法會增加可觀的成本並減低了生產率。此外，此方法需要額外的光罩配合，在各層的圖樣化程序中亦需要精確校正作業並控制製程變動。
在此實施例中，二級接腳的使用會進一步降低接腳的深寬比。第一級接腳之孔深與孔寬(以接觸孔的底部寬度為量測基準)之比值大約為3或者小於3。第二級接腳之孔深與孔寬(以接觸孔的底部寬度為量測基準)之比值大約為5或者小於5。降低接腳的深寬比可提高產量及可靠度。
在下文的實施例中，SRAM佈局可製作於接腳Contact-2之所在，因此僅需用到單圖案單蝕刻製程(1P1E)，而不需使用更多的光微影圖案。採用此方法可大幅節省成本。在其他實施例中，為了製作符合先進的線端規則(aggressive line end rule)的接腳，既有193奈米工具可利用平面對不準特性，並配合雙圖案雙蝕刻製程(2P2E)達成。在一實施例中，採用雙圖案製程可製作出10-20奈米的間距(spacing)。採用積極列尾規則有助於製作非常精巧的SRAM晶格，能釋出較多的空間，並使SRAM晶格具有更高的繞線裕度。
先進半導體裝置逐漸採用鰭式FET電晶體。鰭式FET電晶體具有二維乃至三維的閘極結構。此結構將閘極設置成垂直鰭片上的介電質及導體，如此可使電晶體閘的寬度W(其值電晶體閘的效能成正比)配合鰭片高度增加，無需另外擴增裝置的表面區。從另一個角度來看，當鰭式FET裝 置與的平面MOS裝置具有相同的W/L值時，前者更有利於密集的封裝。
第3圖為一實施例中鰭式FET結構20的簡化投影視圖。在第3圖中，半導體基底21上刻蝕出了垂直鰭片23。鰭片23可被選擇性地滲雜質，以製作出源極/汲極區(S/D)25。須注意到，在MOS裝置中，源極區與汲極區兩者通常實質相同，而其將做為源極用或做為汲極用端視電晶體的電路連接而定。氧化層可作為閘極介電質。供應電壓一般耦接至電晶體的源極區，而另一端則耦接至電晶體的汲極區。在源極與汲極區形成之後，閘極即可製作於閘極介電質之上。如第3圖所示，閘極27與鰭片23垂直相交並覆蓋於鰭片23之上。
舉例來說，閘極可為與縱向鰭片呈直角或其他角度相交的多晶矽結構，閘極位於鰭片之上因而形在鰭片中形成一通道區。至此，電晶體已具有閘極區、源極區及汲極區閘極寬度W可為鰭片高度H鰭片的兩倍，再加上加鰭片寬度W鰭片。當鰭片高度增加時，電晶體閘極寬度W亦隨高度Hfn增加。電晶體的長度L為閘極導體27跨過鰭片處的厚度。因此，電晶體的特徵效能比W/L可隨著鰭片高度的增加而增加，而基底區則不必相應增加。
鰭片的頂部表面亦會隨著半導體製程的演進而縮小，因而使得第2圖之接腳Contact-1欲電性接觸鰭片亦變得困難。如下文所述，本發明的SRAM晶格可提供額外的的接觸區，藉以提升電路效能，並降低接觸電阻Rc。
第4圖為鰭式FET裝置30的另一視圖。第4圖之鰭 式FET為一絕緣材質上的外延層。鰭片具有滲雜質區35和33，分別做為源極與汲極區之用。閘極導體37排列於鰭片之垂直方向，閘極導體37與鰭片相交於一通道區。如第3圖所示，閘極長度Lg為閘極導體37之寬度。閘極寬度W亦為鰭片高度的兩倍外加鰭片頂部之寬度。增加鰭片高度即可輕易地增加電晶體寬度W。在某些鰭式FET裝置中，介電層位於鰭片的垂直外壁之上，但不包括鰭片的頂部表面；此即所謂的“二維”電晶體。前述兩種鰭式FET的概念大致相仿。
第5圖為一實施例中SRAM晶格電路51的平面佈局示意圖。SRAM晶格51在Y方向上有Y間距，而在X方向有X間距。在第5圖繪示了第1圖傳導閘電晶體PG1及PG2、PMOS上拉電晶體PU1及PU2、以及下拉電晶體PD1及PD2。第5圖亦繪示了第1圖的節點如資料節點DN與互補資料節點DNB、節點BLN與BLBN，以及位元線BL和反位元線BLB連接至傳輸閘PG1和PG2之源極的節點。
傳導閘PG1與PG2之閘極、第一反相器(包括上拉裝置PU1和下拉裝置PD1)之共閘極G1、第二反相器(包括上拉裝置PU2和下拉裝置PD2)之共閘極G2在圖中皆延X方向排列。
主動區包括電晶體的源極與汲極區53、55、57和59。如上所述，這些皆可做成鰭式FET裝置。鰭片可如第3圖所示為塊狀半導體材質，或如第4圖所示為外延材料。此外，可在平面MOS製程中製作出源極/汲極擴散區以做為主動區之用。
SRAM晶格51具有晶格邊界52。雖然圖中未繪出相鄰的SRAM晶格，但其結構與SRAM晶格51一致，並與SRAM晶格51對接。SRAM晶格51可為晶格陣列的一部分，呈行列排列。一般來說，晶格係沿著具有字元線導體的列方向排列，而其位元線則呈行方向延伸。在晶格陣列中，相鄰的SRAM晶格可透過對稱排列的方式(包括鏡射、晶格佈局翻轉等)增加SRAM陣列中晶格的封裝密度，使得相鄰的晶格間相同的物件如位元線、反位元線，和電源供應線等能夠共用。
電晶體PU1和PD1間具有共閘極G1，電晶體PU2和PD2間具有共閘極G2。傳導閘PG1和PG2間亦具有閘極。從第1圖可發現，這些傳導閘PG1和PG2將透過上層導體而耦接至一字元線導體，下文將詳述之。
SRAM晶格51的PMOS電晶體中，第1圖的上拉電晶體PU1和PU2係製作於N井區Nw1。須注意到，對平面MOS佈局而言，基底可透過滲雜質而轉變成某種導體型(例如P型)，而N井Nw1可選擇性的製作於需要PMOS電晶體之處。然而，無論是N井和P井(如圖中的兩個P井Pw1和Pw2)皆可成為SRAM晶格的一部分。此外，當SRAM晶格以鰭式FET建構時，鰭片可滲雜質成第一導體型，而源極與汲極區則滲雜質為相對的導體型。舉例而言，鰭片可位於SOI中的絕緣體之上。
第5圖為SRAM晶格51佈局的部分示意圖，用以說明遮蔽作業(shading)。源極/汲極標示為S/D，閘極標示為Gate，而第一級接腳接腳標示為Contact-1。如前述第2圖 所述，第一級接腳接腳Contact-1係用以形成與基底或鰭片間之連接。舉例來說，在第5圖中，第一層導體目的在提供與下拉電晶體PD1和PD2的源極間的連接節點，分別標示為CVssN1和CvssN2；而這些節點將進一步連接至接地電壓導體CVss，文文將再詳述。上拉電晶體PU1和PU2之源極端係耦接至節點CVddN1和CVddN2；而這些節點將進一步耦接至正電壓供應導體CVdd。傳導閘電晶體PG1和PG2的源極端係透過第一層接腳耦接至節點BLN和BLNB，而這些節點會進一步耦接至位元線BL和BLB。
在晶格邊界52內的SRAM晶格51中，電晶體PD1和PU1之共汲極係透過長的第一級接腳(即資料節點DN)耦接在一起。此節點DN係做為傳導閘PG1之汲極。電晶體PU2和PD2之共汲極端(如第1圖所示)係透過第一級接腳(即反資料節點DNB)耦接在一起。傳導閘PG2之汲極亦耦接至節點DNB。
必須注意到，在SRAM晶格51所在的陣列中，一SRAM晶格中的共用區可與其他相鄰SRAM晶格中的相同區互相整合以提升封裝密度。舉例來說，節點CVddN2、CVssN2和BLN與相鄰的SRAM晶格之間具有單一的第一層接腳(對應連接至上層)。透過鏡射及翻轉相鄰晶格等方式可將上述共用連接予以最佳化。陣列之中，與SRAM晶格51相鄰的晶格可共用第一級接腳。同理，節點CVssN1、CVddN1和BLBN1亦可與SRAM陣列中相鄰的晶格共用。鰭片，或源極汲極區53、55、57、59等皆可延伸通過SRAM晶格邊界，藉以盡可能地共用連線並增加封裝密度。
第5圖中的第一級接腳的尺寸可具有多種尺寸。此處可採用多種方法來增加接觸電阻並縮減電路佈局的尺寸。第一級接腳在Y方向上皆具有較短的寬度，目的在縮小晶格尺寸，但其會沿著X方向(平行閘極G1、G2的繞線方向)伸長。晶格邊界52以內的資料節點第一級接腳(即接腳41和43)的長度會超過其他的第一級接腳，舉例來說，會超過位元線和反位元線節點的長度。資料節點和反資料節點41和43之長度至少為其寬度的2.5倍，甚至更長。晶格邊界52上的節點包括位元線和反位元線節點接腳CVddN1和CVddN2以及CVssN1和CVssN2在內皆與相鄰的SRAM晶格(圖未示)共用，如此一來即可增加晶格密度。與電源Vss連接的第一級接腳在節點CVssN1和CVssN2上同樣會延長，其長度至少為其寬度的3倍。此佈局可提供更多的繞線自由度，並降低接觸阻抗。
第5圖為電路佈局的部分視圖，用以提升圖示的易讀性。第6圖重覆了第5圖的元件，並增加了第二層接腳和閘極層接腳，目的在彰顯SRAM晶格結構的垂直連接型態。第6圖與第5圖皆以相同的標號表示重覆的元件。
第6圖為SRAM晶格51的平視圖，繪示了第二級接腳層的接腳Contact-2A和閘極接腳層Gate-CO。接腳Contact-2A層可以單圖案光微影技術製作。單圖案光微影技術(例如1P1E)相對雙圖案光微影技術而來，成本較低但佔用較多的結構空間。節點CVddN1、CVssN1、CVddN2、CVssN2皆為接腳Contact-2A，而第二層接腳係製作於第一層接腳之上方。如第2圖所示，為了能夠垂直連接至導體， 第一層接腳會先耦接至第二層接腳，而後再連接至穿孔，如下文所述。在此實施例中，第二級接腳皆位於晶格邊界52，並沿著X方向延伸，而與閘極G1和G2平行。第6圖中的第二級接腳Contact-2A大體較其下方的第一級接腳有相同或稍小的尺寸。舉例來說，第二級接腳較其下方的第一級接腳小0-5%。
閘極級接腳Gate-CO位於字元線接腳區WLC1和WLC2上，其將閘極導體連接至傳導閘PG1和PG2。此外，對接的(butted)接腳可形成內部連線，用以將節點DN和DNB上的第一級接腳41和43連接至反相器PU2與PD2之閘極G2(即節點DN)以及反相器PU1和PD1(即節點DNB)之閘極G1。這些對接的接腳可將閘極導體耦接至第一級接腳上而不需要其他的連線，是以SRAM晶格51的中央區域不必配置穿孔。第二層接腳如接腳Contact-2A區係位於晶格邊界之上，可進一步強化佈局密度。相鄰的晶格之間可共用這些晶格。SRAM晶格的內部空間不需要接腳層Contact-2A的第二級接腳，但具有閘極接腳層Gate_CO的四個閘極接腳，而節點WLC1和WLC2分別耦接至傳導閘PG1和PG2之閘極、第一級接腳的節點DN和DNB之間閘極接腳層的兩個對接接腳，以及閘極G2和G1。舉例來說，閘極級接腳Gate-CO可採用雙層光微影技術(2P2E)製作。
下文實施例以較寬的間距隔開線端(如第6圖的間距SP1)。在封裝密度充許之下，接腳2與接腳2的間隔可較為寬鬆，以利以較便宜的單圖案製程製作SRAM晶格51的第二級接腳。這較為簡便的光微影製程可省下不少成 本，透過減少光罩、圖樣化步驟、蝕刻等步驟亦可達到增加整體產量的效果。本方法必須有所取捨之處在於SRAM晶格51的面積會因為較寬的線端間距而稍微增大。同樣的線端間距亦可應用於SRAM晶格51上部的節點BLN和CVddN2之間。如下文所述，在其他實施例中亦可採用更小的線端間距以縮減SRAM晶格51的尺寸並增加其他繞線空間。
第7圖係用以說明SRAM晶格51金屬層(或稱線之背端)之平面圖。第7圖亦在相同第6圖的位置繪示閘極接腳Gate-Co和第二層接腳Contact-2A。字元線接腳WLC1和WLC2係與第一級穿孔Via-1一併繪示，該穿孔Via-1可提供與第一級金屬層導體M1間之連接，而金屬層M1又進一步耦接至字元線WL(舉例而言，字元線沿X方向延伸)。資料節點DN和資料節點DNB上對接的閘極級接腳可方便進一步辨識SRAM晶格51。條狀並沿著Y方向延伸的第二級金屬層M2可將電壓供應給導體CVss1、CVdd和CVss2，而這些導體透過Via-2層的第二級導通孔耦接至第5圖及第6圖的節點，而M1層的「著陸墊」(landing pads)可將穿孔Via-2耦接至下一級，並將穿孔Via-1層耦接至接腳Contact-2A。將第7圖金屬層疊印至第6圖的較低層即可完成SRAM晶格51，而SRAM晶格51至此介紹完畢。
因此，在此實施例中，不論是以固定的線端間距製作SRAM晶格51的第一與該第二級接腳，或者以充足的線端間距(使用單圖案方式)製作SRAM晶格51的第二級接腳，此晶格皆可採用28奈米以下(包括22奈米、20奈米、14 奈米乃至更小)的先進半導體製程、並使用既有的、微影尺寸受限的光微影工具製造。如此一來即可降低生產成本。
第8圖為另一實施例中SRAM晶格61之部分平視圖。SRAM晶格61的電路佈局與第5-7圖的SRAM晶格有多處不同，但同樣皆為第1圖的6TSRAM晶格，其中，與第5圖相同的元件皆標以相同的符號。
為了方便說明，第8圖繪示了第一級接腳層與接腳Contact-1的上層，而之後的圖示將再繪示其他元件。第8圖中繪示了電晶體PU1、PD1、PU2和PD2的閘極，而源極/汲極鰭片或主動區分別閘極G1和G2相交。由這四個電晶體交錯連接而構成的閂鎖器中，其內部資料節點分別標示為DN和DNB。傳導閘PG1和PG2之電晶體可將一位元線節點BLN和一反位元線節點BLBN分別連接至資料節點DN和DNB。節點DN之接腳Contact-1上的第一級接腳可將電晶體PD1與PU1之汲極連接起來，而第一級接腳接腳Contact-1可將節點DNB上電晶體PU2對PD2的汲極連接地來。電晶體源極上的電壓節點可參照第5圖所示。如前文所述，SRAM晶格61具有X間距與Y間距。
層接腳Contact-1上的第一級接腳係呈縱向排列，其平行閘極的繞線方向(或X方向)。資料節點DN和DNB上的第一級接腳41和43係如前文所述般延伸，其長度大約為其寬度的2.5倍。節點CVssN1和CVssN2上的第一級接腳亦相對第一級接腳延伸，長度約為其寬度的3倍。
第9圖為第8圖SRAM晶格61電路佈局結構外加第二層接腳結構。如前文所述，在第9圖中，位元線節點 BLN、反位元線節點BLBN、Vss接腳節點CVssN1、CVssN2上的接腳皆為以單圖案層製作的接腳Contact-2A。此外，亦如前文所述，閘極接腳層Gate-CO可作為字元線接腳WLC1和WLC2以連接傳導閘PG1和PG2之閘極。再者，閘極接腳層Gate-CO可作為第一層接腳和閘極G2之間節點DN上以及第一級接腳和閘極G1上之節點DNB上的對接接腳。閘極接腳亦沿著晶格的Y方向排列，而第一與該第二級接腳皆沿著晶格的X方向排列而與閘極的繞線方向平行。
在第9圖中，VDD節點CVddN2和CVddN1上至少有第二級接腳是以兩層圖樣化技術製成，標示為接腳Contact-2B。這些接腳現在可以更先進的方式製作。在一實例中(例如28奈米製程)，光微影中圖案與圖案間的間隔大約為10-20奈米，並非如單層圖案技術般有較大的間隔(大約80奈米)。因此，在兩層圖案光微影製程技術中，節點CVddN2和CVddN1上可有較小的第二級接腳，使SRAM晶格61有更足夠的空間因應特殊電路繞線，並允許製作尺寸更小密度更高的晶格。第9圖的區域R1和R2的第二級接腳Contact-2B可透過多層圖案光微影技術而製作地更加靠近。此多層光微影技術可使晶格體積更小，但必須以額外的光罩成本、製程步驟以及較低的產量做為代價。節點BLN、BLBN、CVssN2要CVssN1上的其他第二級接腳同樣也可採用上述的多層圖案光微影技術製作。
第10圖為第一與該第二金屬層和穿孔的平面圖，可和第9圖一併說明完整的SRAM晶格電路佈局。在第10圖 中，閘極接腳層Gate-CO和第二級接腳Contact-2A及Contact-2B皆與第9圖一致以方便理解。將第10圖的物件疊加至第9圖上即可建構出SRAM晶格61的完整電路佈局。
如第10圖所示，位元線導體BL和BLB、電壓供應導體CVss1、CVss2和CVdd係製作於第一金屬層M1的Y方向上，並與金屬層M1的條狀區域平行。在金屬層M1上的位元線導體BL和BLB，其負載電容值相對第二金屬層M2中的位元線而言來得低。有著較低的電容值的原因，是因為將金屬層M1位元線耦接至傳導閘導體時必須透過單一穿孔(在Via-1層)，而此單一穿孔路徑較短，是以具有較第二金屬層M2及其穿孔低的電容值。
第10圖中字元線WL係沿著第二級金屬層M2的X方向，其連接至字元線接腳WLC1和WLC2，舉例而言，可用以控制第1圖的傳導閘PG1和PG2。字元線WL垂直連接至金屬層M2，包括一穿孔Via-2、一第一級金屬層M1著陸墊片、一穿孔Via-1、接腳Contact-2A中的一第二級接腳，以及連接至傳導閘PG1和PG2閘極的閘極接腳Gate-CO。
在SRAM晶格61內部不需要穿孔，而閘極接腳Gate-CO和第一層接腳接腳Contact-1皆位於SRAM晶格內部。第二級接腳接腳Contact-2A和接腳Contact-2B皆位於晶格邊界。同樣地，這些接腳連接至電壓供應導體和位元線和反位元線導體，可被相鄰的SRAM晶格(圖未示)共用而增加SRAM陣列的封裝密度。
第11圖為積體電路中SRAM陣列70的簡化示意圖，其中，前述的SRAM晶格51或61排列成行與列。各個行C1-Cn係如圖所示。積體電路中包括一個或一個以上的SRAM陣列70，而各個SRAM陣列又包括上千甚至上百萬個SRAM晶格。SRAM陣列可字元線和位元線再區分成數個子陣列，目的在降低電容負載以及強化電路速度。一般而言，SRAM陣列70所在的積體電路可為使用者定義邏輯(user defined logic)、微處理器、DSP、收發機，或其他可建構SOC的單元。
如前述第7圖所示，用以操作SRAM晶格的訊號及電壓係沿著行方向(即Y方向)供應，包括位元線和反位元線導體BL對BLB、接地電壓和正電壓CVss和CVdd。此外，如圖所示，字元線係沿著列方向(即X方向)供應。舉例來說，如第7圖所示，行線可位於第二級金屬層M2或更高層；而字元線可位於第一金屬層M1。高的金屬層可為帶狀以利提供其他電流及較低的電阻至行導體及列導體。
如第10圖所示，在另一實施例中，位元線BL和BLB又及電壓供應線CVdd和CVssa係呈行排列，但這些導體皆位於較低金屬層M1上。字元線WL位於第二級金屬層M2上。透過將位元線導體貼近晶格以及將位元線自金屬層移除等手段，位元線BL和BLB上的電容可獲降低，有助於增加SRAM晶格的讀取速度。在讀取時，行上的主動晶格會在位元線BL和BLB導體上提供差動資料，而差動訊號又會被感測放大器放大。由於感測位元線資料所需時間端視位元線的電容而定，因此，藉由降低電容的手段，本 發明可提升操作效能。第11圖中如果採用第10圖的SRAM晶格61的電路佈局，則SRAM陣列70可採用第一金屬位元以進一步提升效能。
第12圖本發明一實施例之方法流程圖。如第12圖所示，在步驟71中，接收SRAM晶格陣列電路的半導體製程電路設計。在步驟73，判斷是否使用採用兩層圖案光微影技術製作SRAM晶格的第二級接腳。此判斷係依據光微影工且的可靠度、製程節點的最小特徵尺寸、衍生的光罩及印刷成本，以及欲達到的SRAM晶格密度而定。若判斷將採用兩層圖案光微影技術製作第二級接腳，則進行步驟75。在步驟75中，晶格的佈局係以最小的間距製作接腳。在接下來的步驟77中，使用上述最小間距在半導體基底上建構出SRAM晶格。
若在步驟73的判斷結果是不要使用兩層圖案光微影技術製作SRAM晶格的第二級接腳，則進行步驟79。在步驟79中，將配合特定製程工具以單層圖案法並採用寬鬆的線端間距製作SRAM晶格的電路佈局。在步驟81中，以前述電路佈局將SRAM晶格製作於半導體基底上，其係利用單層光微影技術製作第二級接腳，而非利用雙層光微影技術。
在一實施例中，一SRAM晶格陣列結構包括複數個SRAM晶格。各SRAM晶格具有一結構，其包括一第一級接腳層和一第二級接腳層。該第一級接腳可連接至MOSFET電晶體之源極/汲極區，而該MOSFET電晶體構成該SRAM晶格。該第二級接腳係作為該該第一級接腳與 上層金屬層(穿孔或金屬層)間連接的路徑。各SRAM晶格連接至一位元線、反位元線、一字元線，一CVdd線以及一CVss線。各個SRAM晶格具有內核汲極電壓節點、內核源極電壓節點、位元線節點、反位元線節點、資料節點和反資料節點，其中CVdd、CVss、位元線和反位元線節點其上第一級接腳和第二級接腳。資料節點和反資料節點其上具有第一級接腳，但不具第二級接腳。
在SRAM結構的另一實施例中，各SRAM晶格更包括閘極接腳層，其大體與該第二級接腳共平面。閘極接腳為矩形、橢圓形或圓形，或以上之組合。閘極接腳可連接至該MOSFET裝置之閘極端，或連接至一第一級接腳，或連接至上述元件之組合。各該SRAM晶格包括至少4個閘極接腳(第一閘極接腳要第二閘極接腳、第三閘極接腳和第四閘極接腳)。該第一閘極接腳可連接至一反相器之一閘極和該資料節點上的一第一級接腳。該第二閘極接腳可連接至一第二反相器之閘極和該反資料節點上的一第二第一級接腳。該第三閘極接腳可連接至一第一傳導閘裝置之閘極端。該第四閘極接腳可連接至一第二傳導閘裝置之閘極端。
在另一實施例中，各該SRAM晶格包括兩交錯連接的反相器和兩傳導閘裝置。各該反相器包括至少一上拉裝置和一下拉裝置，而反相器之裝置具有共閘極。各該電晶體裝置包括一汲極端，源極端和閘極端。各該資料節點將第一下拉裝置和第一上拉裝置之汲極節點連接在一起，並在節點上具有一第一級接腳以電性連接兩端。該反資料節點將該第二下拉裝置和第二上拉裝置之汲極節點連接在一 起，並以一第二第一級接腳連接兩端。在該SRAM晶格中，CVdd節點係位於該上拉裝置之源極區。CVss節點係位於該下拉裝置之源極區。該位元線節點係位於第一傳導閘裝置之汲極區。該反位元線節點係位於第二傳導閘裝置之汲極區。
在該SRAM晶格的另一實施例中，該CVss節點上的接腳延伸超過相對該第一級接腳和第二級接腳，其長寬比大約大於3。該CVss節點上之該第二級接腳的總長度較第一級接腳的長度短至少5%。
在SRAM晶格結構的另一實施例中，SRAM晶格之第一與該第二級接腳具有位元線和反位元線接腳。該位元線節點和反位元線節點之該第一級接腳大致有相同尺寸。在SRAM晶格陣列的實施例中，相對該SRAM晶格其他節點(一CVdd節點，一CVss節點、和內部資料節點)的第一級接腳而言，該位元線節點和反位元線節點之該第一級接腳具有最短的第一級接腳長度。
在另一實施例中，一SRAM晶格結構之上方具有至少第一與第二上層金屬層。在一實施例中，一第一級金屬層係透過第一級導通孔耦接至該晶格結構，該第一級導通孔作為該第二級接腳連接至該第一級接腳和該第一級金屬層間之連接路徑。一字元線導體係位於該第一級金屬層，並透過第一級導通孔與該晶格結構接觸。該SRAM晶格更包括第二級導通孔，其耦接至該第二級金屬層。該第二級導通孔係作為該第一級金屬層與該第二級金屬層連接之路徑。位元線、反位元線要CVdd和CVss線係位於該第二級 金屬層中，其利用通往一第一金屬層導體的第二級導通孔、用該第一金屬層與一第二級接腳間之第一級導通孔，以及該第二級接腳和該SRAM晶格結構之主動部分間的第一級接腳耦接至該SRAM晶格結構。
在另一實施例中，一SRAM晶格結構其上具有第一與第二層金屬導體。第一級導通孔係作於第二級接腳與該第一金屬層之間連接的路徑。該SRAM晶格之位元線、反位元線、CVdd和CVss線係位於該第一金屬層。該SRAM晶格更包括該第二金屬層中的第二級導通孔和導體。該第二級導通孔係作為該該第一金屬層與該第二金屬層間之連接路徑。該SRAM晶格包括位於該第二金屬層的一字元線。
另一實施例中包括一SRAM晶格結構。該SRAM晶格在X方向上具有第一間距而在Y方向上具有第二間距，並且包括一第一及一第二內核源極電壓節點，用以接收一接地電壓要一第一及一第二CVdd節點，用以接收一正供應電壓、一資料節點和一反資料節點、一位元線節點和一反位元線節點；而複數個接腳包括第一級晶格接腳和第二級接腳。該SRAM晶格結構包括一些大致沿著X方向上(第一繞線方向上)的第一級接腳，其連接各個節點的主動區，並包括該第一CVdd節點上的一第一級接腳、該第二CVdd節點上的一第一級接腳、該第一CVss節點上的一第三第一級接腳，以及該第二CVss節點上的第四第一級接腳。該SRAM晶格結構更包括第一位元線節點上的一第一級接腳、第一反位元線節點上的一第一級接腳，該資料節點上的一較長的第一級接腳和該反資料節點上一較長的第一級 接腳。在此實施例之SRAM晶格結構中，較長的接腳的長寬比大約大於2.5。
在另一實施例中，該SRAM晶格結構包括與第一級接腳上連接的第二級接腳，而該第一級接腳係作為該該第一接腳級與一上層穿孔或第一金屬層之間的連接路徑，該SRAM結構包括一第一第二級接腳，其連接至第一級接腳上對應該內核源極電壓節點、該內核汲極電壓節點要該位元線節點和反位元線節點之節點。就該資料節點和反資料節點上之第一級接腳而言，第二級接腳則未連接至這些第一級接腳。
在另一實施例中，該SRAM結構以該第二級接腳連接某些節點上的該第一級接腳，而這些節點包括該內核汲極電壓節點要該內核源極電壓節點和位元線和反位元線節點，皆位於該SRAM結構之晶格邊界，並為相鄰的SRAM晶格所共用。
在另一實施例中，在該SRAM結構中，各晶格具有一電路，包括由兩交錯連接的反相器和兩傳導閘裝置所組成的閂鎖電路，其耦接至一位元線、一反位元線、一字元線、一CVdd線和一CVss線。各該交錯連接的反相器更包括至少一上拉裝置和一下拉裝置，而該反相器具有一共閘極。該第一反相器在其輸出端上具有該反資料節點和一第一級接腳，其耦接至該反資料節點。該第二反相器在其輸出端上具有該資料節點和a第一級接腳，其耦接至該資料節點。該資料節點和反資料節點上的該第一級接腳較該該晶格結構中的其他第一級接腳來得長。該SRAM晶格結構更 包括該閘極上的兩對接接腳，其與該第二級接腳共平面。在各個晶格中，該第一對接接腳將該第二反相器之閘極和該資料節點上第一級較上的接腳連接起來。該第二對接接腳係連接至該第一反相器之閘極和該反資料節點上較長的第一級接腳。該第一與該第二對接接腳分別連接至該SRAM結構中的N井區。
在另一實施例之SRAM結構中，一第一繞線方向等同該字元線繞線方向，即X軸方向。對該資料節點和反資料節點上的該第二級接腳而言，該第二級接腳形狀為一長型接腳，其長寬比大約大於2.5，而第二級接腳大致沿著所述的第一繞線方向。
在另一實施例之SRAM結構中，該第一級接腳具有一深寬比(接孔高度比上接孔底部寬度)其值大約小於3.
在另一實施例之SRAM結構中，該第二級接腳具有一深寬比(接孔高度比上接孔底部寬度)其值大約小於5.
在另一實施例中，如前文所述，一SRAM晶格結構包括第一級導通孔，其係作為該該第二級接腳與一第一金屬層之間的連接路徑；第二級導通孔和第二級金屬線位於SRAM晶格結構之上。該第二級導通孔係作為該該第一級金屬層對該第二級金屬層之間的連接路徑；和各晶格更包括字線、位元線和反位元線以作為資料輸入/輸出訊號導體及電力導體線之CVss和CVdd訊號；其中該字元線導體係位於該第一金屬層。該位元線、反位元線要CVdd和CVss線係位於該第二金屬層.
在又一實施例中，一SRAM晶格結構更包括第一級導 通孔，其係作為該第二級接腳和第一金屬層之間的連接路徑；第二級導通孔和第二級金屬線。該第二級導通孔係作為該該第一金屬層對該第二金屬層之間的連接路徑；而各個晶格更包括字線、位元線和反位元線，用以作為資料輸入/輸出訊號導體和CVss和CVdd電力導體線；其中該位元線、反位元線、CVdd和CVss線係位於第一金屬層，而該字元線訊號係位於第二級金屬層.
在另一實施例中，SRAM晶格佈局包括一晶格邊界和一第一X間距、一第一Y間距、字線、位元線和反位元線，其作為資料輸入/輸出訊號導體以及CVss和CVdd電力導體線。該第一X間距係位於X軸方向，而第一Y間距係位於Y軸方向。該字元線繞線方向係沿著X軸，而位元線和反位元線係沿著Y軸方向。
在前述SRAM晶格中，接腳係位於主動區。接腳包括第一級接腳層上的一第一群組之接腳，其係作為汲極或源極節點與該SRAM晶格間之連接。接腳還包括一第二群組之接腳，其係位於第二級接腳層，其係作為第一級接腳層與一上層穿孔或一金屬層之間的連接路徑。在該SRAM晶格中，該第一群組之接腳既位於一晶格邊界亦位於晶格資料節點。該第二群組之接腳係位於該晶格邊界上，並與相鄰的晶格共用。
在另一替代實施例中，該SRAM晶格包括兩交錯連接的反相器和兩傳導閘裝置。各該反相器包括至少一上拉裝置和下拉裝置，以及各裝置之共閘極。這些裝置分別包括一汲極端要源極端和閘極端。該SRAM晶格之一資料節點 包括第一下拉裝置和第一上拉裝置之汲極節點，而該第一群組接腳之第一接腳汲極端彼此電性連接在一起。一反資料節點包括一第二下拉裝置和第二上拉裝置上一第二反相器之汲極節點，而該第一群組接腳的第二個彼此電性連接在一起。該CVdd節點係位於該上拉裝置之源極區。該CVss節點係位於該下拉裝置之源極區。該位元線節點係位於一第一傳導閘裝置之汲極區。該反位元線節點係位於一第二傳導閘裝置整汲極區。
在另一實施例之SRAM晶格中，各SRAM晶格包括一第三群組接腳，其大致與該第二群組接腳共平面。該第三群組接腳的形狀可為矩形、橢圓形、圓形或以上形狀之組合。該第三群組接腳係連接至該裝置之閘極端，或連接至一第一群組接腳、或以上之組合。在一實施例中，一SRAM晶格包括至少四個第三群組接腳。一第一第三群組接腳係連接至該第二反相器之閘極與該資料節點上一第一群組接腳。該第二第三群組接腳連接至第一反相器之閘極和該反資料節點上之一第一群組接腳。該第三第三群組接腳連接至第一傳導閘裝置之閘極端。該第四第三群組接腳連接至該第二傳導閘裝置之閘極端。
在一實施例中，SRAM結構中該第一群組接腳之製程至少包括雙層圖案印刷製程，其以第一印刷程序製作該CVdd節點之第一級接腳、位元線、反位元線節點和CVss節點；並以一第二印刷程序製作該資料節點和反資料節點.上的該第一級接腳。
在另一實施例中，在上述的SRAM結構中，該第二群 組接腳的製造程序至少包括雙層圖案光微影製程。位於兩相鄰的CVdd節點和CVss節點的該第二群組接腳係透過兩個不同的印刷步驟完成的。
在另一實施例中，裝置包括位於一半導體基底的至少一SRAM晶格，其又包括：一第一反相器，在其輸出點上具有一資料節點，該第一反相器更包括一第一上拉裝置，其耦接於一第一內核汲極電壓正節點和資料節點之間；一第一下拉裝置，其耦接於一第一內核源極電壓接地節點和資料節點之間；該第一上拉和第一下拉裝置之共閘極，其耦接至一反資料節點；一第二反相器，在其輸出點上具有該反資料節點，該第二反相器更包括一第二上拉裝置，耦接於一第二內核汲極電壓正節點和反資料節點之間；一第二下拉裝置，其耦接於一第二內核源極電壓接地節點和反資料節點之間；該第二上拉和第二下拉裝置之共閘極，其耦接至該資料節點；一第一傳導閘，其耦接於一位元線節點和資料節點之間；一第二傳導閘，其耦接於一反位元線節點和反資料節點之間；第一級接腳位於該第一與該第二內核汲極電壓節點、該第一與該第二內核源極電壓節點、該位元線節點要該反位元線節點要該資料節點和反資料節點；而第二級接腳位於該第一與該第二內核汲極電壓節點、該第一與該第二內核源極電壓節點、該位元線節點和反位元線節點之各該第一級接腳；其中該第一級接腳位於該資料節點，而反資料節點並未位於一第二級接腳上。
在另一實施例中，一SRAM結構佈局包括一半導體基底上之一晶格，其具有一晶格邊界、在X方向的一X間距， 以及在Y方向的Y間距，該晶格包括第一級接腳的一第一群組，其耦接至裝置之主動區，這些裝置包括下列節點之接腳：一第一反相器之一第一上拉裝置之該源極上一第一CVdd節點、該第一反相器中一第一下拉裝置之源極上一第一CVss節點、一第二反相器中一第二上拉裝置之源極上的一第二CVdd節點、該第二反相器中一第二下拉裝置之源極上一第二CVss節點、一第一傳導閘之源極上的一位元線節點、一第二傳導閘之源極上的一反位元線節點，其中第一級接腳的第一群組位於該晶格邊界，在X方向具有一長度，而第一級接腳係與一相鄰的SRAM晶格共用；第一級接腳的第二群組包括該第一傳導閘對該第一下拉裝置之一共汲極上該資料節點之接腳，其將該資料節點耦接該第一上拉裝置之一汲極；該反資料節點之接腳，其將該第二傳導閘與該第二下拉裝置之一共汲極耦接至該第二上拉裝置之一汲極，第一級接腳之該第二群組在X方向上具有一長度，而其長寬比大約大於2.5；而第二級接腳之第一群組位於第一級接腳之該第一群組，並將該第一級接腳耦接一第一級穿孔，第二級接腳之該第一群組係沿X方向排列，具有一長，其位於晶格邊界，並被相鄰的SRAM晶格所共用。
在另一實施例中，本發明之方法包括：接收一SRAM電路設計，該設計係用以在一半導體基底上製作SRAM晶格陣列；判斷是否於該SRAM晶格中以兩層光微影製程製作第二級接腳；依據判斷結果選擇一晶格佈局，該佈局包括以兩層第二級接腳或以單層第二級接腳製作該SRAM晶格；以及在該半導體基底上製作出SRAM晶格陣列。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
BL‧‧‧位元線
BLB‧‧‧反位元線
WL‧‧‧字元線
PG1、PG2‧‧‧傳輸閘
DN‧‧‧資料節點
DNB‧‧‧資料反節點
PU1、PU2‧‧‧上拉裝置
PD1、PD2‧‧‧下拉裝置
M1、M2‧‧‧金屬層
Via-1、Via-2‧‧‧穿孔
Gate-CO‧‧‧閘極接腳
Cotant-1、Contact-2‧‧‧接觸點
17‧‧‧絕緣區
21‧‧‧半導體基底
23‧‧‧鰭片
25‧‧‧源極/汲極區
27‧‧‧閘極
33‧‧‧滲雜質區
35‧‧‧滲雜質區
CVssN1‧‧‧供應電壓
CVddN1‧‧‧供應電壓
CVssN2‧‧‧供應電壓
CVddN2‧‧‧供應電壓
BLN‧‧‧位元線節點
BLBN‧‧‧反位元線節點
G1‧‧‧共閘極
G2‧‧‧共閘極
M1‧‧‧金屬層
M2‧‧‧金屬層
51‧‧‧SRAM晶格
52‧‧‧晶格邊界
53~55~57~59‧‧‧源極與汲極區
41~43‧‧‧第一級接腳
Pw1‧‧‧P井
Pw2‧‧‧P井
Nw1‧‧‧N井
WLC1‧‧‧字元線接腳區
WLC2‧‧‧字元線接腳區
第1圖繪示一習知的6T型SRAM晶格10
第2圖為電路連接示意圖。
第3圖為一實施例中鰭式FET結構20的簡化投影視圖。
第4圖為鰭式FET裝置30的另一視圖。第4圖之鰭式FET為一絕緣材質上的外延層。
第5圖為一實施例中SRAM晶格電路51的平面佈局示意圖。
第6圖為SRAM晶格51的平視圖。
第7圖係用以說明SRAM晶格51金屬層之平面圖。
第8圖為另一實施例中SRAM晶格61之部分平視圖。
第9圖為第8圖SRAM晶格61電路佈局結構外加第二層接腳結構。
第10圖為第一與該第二金屬層和穿孔的平面圖。
第11圖為積體電路中SRAM陣列70的簡化示意圖。
第12圖本發明一實施例之方法流程圖。
CVssN1‧‧‧供應電壓
CVddN1‧‧‧供應電壓
CVssN2‧‧‧供應電壓
CVddN2‧‧‧供應電壓
BLN‧‧‧位元線節點
BLBN‧‧‧反位元線節點
G1‧‧‧共閘極
G2‧‧‧共閘極
51‧‧‧SRAM晶格
52‧‧‧晶格邊界
53~55~57~59‧‧‧源極與汲極區
41~43‧‧‧第一級接腳
Pw1‧‧‧P井
Pw2‧‧‧P井
Nw1‧‧‧N井
WLC1‧‧‧字元線接腳區
WLC2‧‧‧字元線接腳區
PG1、PG2‧‧‧傳輸閘
DN‧‧‧資料節點
DNB‧‧‧資料反節點
PU1、PU2‧‧‧上拉裝置
PD1、PD2‧‧‧下拉裝置
S/D‧‧‧源極/汲極區
Contact-1‧‧‧第一層接腳

Claims (7)

  1. 一種靜態隨機存取記憶裝置，包括：至少一靜態隨機存取記憶體(SRAM)晶格，製作於一半導體基底之一部分，包括：一第一反相器，在其輸出端上具有一資料節點，該第一反相器更包括：第一上拉裝置，其耦接於一第一內核汲極電壓(CVdd)正節點與該資料節點之間；一第一下拉裝置，其耦接於一第一內核源極電壓(CVss)接地節點與該資料節點之間；以及該第一上拉與該第一下拉裝置的一共閘極，其耦接至一反資料節點；一第二反相器，在其輸出端上具有該反資料節點，該第二反相器更包括：一第二上拉裝置，其耦接於一第二內核汲極電壓節點與該反資料節點之間；一第二下拉裝置，其耦接於一第二內核源極電壓接地節點與該反資料節點之間，以及一第二上拉與該第二下拉裝置的共閘極，其耦接至該資料節點；一第一傳導閘，其耦接於一位元線節點與該資料節點之間；一第二傳導閘，其耦接於一反位元線節點與該反資料節點之間；複數個第一級接腳，製作於該第一與該第二內核汲極 電壓節點、該第一與該第二內核源極電壓節點、該位元線節點、該反位元線節點、該資料節點與該反資料節點之上；以及數個第二級接腳，製作於該第一與該第二內核汲極電壓節點、該第一與該第二內核源極電壓節點、該位元線節點與該反位元線節點之各該第一級接腳之上；其中，形成在該資料節點與該反資料節點的該等第一級接腳上不具有該等第二級接腳，該至少一SRAM晶格具有一晶格邊界，而該第一與該第二內核源極電壓節點、該第一與該第二內核汲極電壓節點，以及該位元線對反位元線節點上之該第一級接腳皆沿該晶格邊界排列；其中該第一與該第二內核源極電壓節點、該第一與該第二內核汲極電壓節點、以及該位元線對反位元線節點之該第一級接腳上所形成的該第二級接腳，皆沿該晶格邊界排列。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶裝置，更包括複數個閘極接腳，其大致與該第二級接腳製作於同一平面，該閘極接腳將該資料節點上之該第一級接腳於耦接至該第一反相器之該共閘極，將該反資料節點上之該第一級接腳耦接至該第二反相器之該共閘極，並製作於該第一與該第二傳導閘之閘極上。
  3. 如申請專利範圍第1項所述之靜態隨機存取記憶裝置，更包括：一第一金屬層，覆蓋於該至少一SRAM晶格之上，並形成一字元線，其利用複數個第一級導通孔(via)以及閘極接腳耦接至該第一與該第二傳導閘之閘極；以及 一第二金屬層，覆蓋於該至少一SRAM晶格之上，並形成一位元線、一反位元線、一正供應電壓(CVdd)以及一接地供應電壓(CVss)之導體，分別透過複數個第二級導通孔、該第一金屬層之部分，以及複數個第一金屬導通孔，將包括該位元線節點、該反位元線節點、該第一與該第二內核汲極電壓節點、該第一與該第二內核源極電壓節點在內的各個對應節點耦接至該第二級接腳。
  4. 如申請專利範圍第1項所述之靜態隨機存取記憶裝置，更包括：一第一金屬層，覆蓋於該至少一SRAM晶格之上，並形成一位元線、一反位元線、一正供應電壓(CVdd)以及一接地供應電壓(CVss)之導體，該第一金屬層之各個導體透過第一級導通孔將包括該位元線節點、該反位元線節點、該第一與該第二內核汲極電壓節點，以及該第一與該第二內核源極電壓節點在內的該等對應節點耦接至該第一級接腳上所形成的該第二級接腳；以及一第二金屬層，覆蓋於該SRAM晶格，並形成一字線之導體，該第二金屬層字元線耦接至第二級導通孔、部分該第一金屬層，而複數個第一金屬導通孔耦接至該第一與該第二傳導閘之該閘極接腳。
  5. 如申請專利範圍第1項所述之靜態隨機存取記憶裝置，其中該第二級接腳係利用雙層光微影製程(photolithography)所形成。
  6. 如申請專利範圍第1項所述之靜態隨機存取記憶裝置，其中該位元線與該反位元線節點上之該第一級接腳具 有一長寬比，其值小於該至少一SRAM晶格中其他第一級接腳之長寬比。
  7. 一種靜態隨機存取記憶結構，包括：一晶格，製作於一半導體基底，具有一晶格邊界，其在X方向上具有間距X，而在Y方向上具有間距Y，該晶格包括：複數個第一級接腳之一第一群組，其耦接至具有第一級接腳的裝置之主動區，而這些裝置之第一級接腳係製作於：一第一反相器中一第一上拉裝置之一源極上之一第一供應電壓(CVdd)節點上、該第一反相器中一第一下接裝置之一源極上的一第一供應電壓節點上、一第二反相器中一第二上拉裝置之一源極上的一第二供應電壓節點上、該第二反相器中一第二下拉裝置之一源極上的一第二供應電壓節點上、一第一傳導閘之一源極上之一位元線節點上、一第二傳導閘之一源極之一反位元線節點上，其中該等第一級接腳之各該第一群組係製作於晶格邊界之上，而各個第一級接腳沿著X方向上具有一長度，而該等第一接腳中至少一者被一相鄰SRAM晶格所共用；該等第一級接腳之一第二群組，其包括：製作於該第一傳導閘與該第一下接裝置之一共汲極上之一資料節點上的接腳，其將該資料節點耦接至該第一上拉裝置之一汲極；以及製作於一反資料節點上的接腳，其將該第二傳導閘與該第二下拉裝置之一共汲極耦接至該第二上拉裝置之一汲極，以及其中該等第一級接腳之各該第二群組沿著X方向具有 一長度，而其長寬比大於2.5；複數個第二級接腳之一第一群組，其製作於該等第一級接腳之該第一群組，並將該第一級接腳耦接至一覆蓋的第一級導孔，該等第二級接腳之該第一群組位於該晶格邊界之上，沿著X方向具有一長度，其中至少一者被一相鄰的SRAM晶格所共用。
TW101147365A 2012-03-30 2012-12-14 靜態隨機存取記憶裝置與結構 TWI478292B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/436,149 US9036404B2 (en) 2012-03-30 2012-03-30 Methods and apparatus for SRAM cell structure

Publications (2)

Publication Number Publication Date
TW201342535A TW201342535A (zh) 2013-10-16
TWI478292B true TWI478292B (zh) 2015-03-21

Family

ID=49234839

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101147365A TWI478292B (zh) 2012-03-30 2012-12-14 靜態隨機存取記憶裝置與結構

Country Status (4)

Country Link
US (3) US9036404B2 (zh)
KR (1) KR101539495B1 (zh)
CN (1) CN103366800B (zh)
TW (1) TWI478292B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI681390B (zh) * 2017-04-18 2020-01-01 台灣積體電路製造股份有限公司 寫入輔助電路
TWI692770B (zh) * 2016-11-18 2020-05-01 台灣積體電路製造股份有限公司 包含三元內容可定址記憶體陣列的電子電路、電子裝置及其方法

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8693235B2 (en) * 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US9036404B2 (en) * 2012-03-30 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for SRAM cell structure
US9111634B2 (en) * 2012-07-13 2015-08-18 Freescale Semiconductor, Inc. Methods and structures for multiport memory devices
US9254998B2 (en) * 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS device with a capping substrate
US9129956B2 (en) 2013-12-11 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Device having multiple-layer pins in memory MUX1 layout
US9183933B2 (en) * 2014-01-10 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
FR3018952B1 (fr) * 2014-03-21 2016-04-15 Stmicroelectronics Rousset Structure integree comportant des transistors mos voisins
US9425085B2 (en) * 2014-05-05 2016-08-23 Taiwan Semiconductor Manufacturing Company Limited Structures, devices and methods for memory devices
US9318564B2 (en) 2014-05-19 2016-04-19 Qualcomm Incorporated High density static random access memory array having advanced metal patterning
CN105140214B (zh) * 2014-06-03 2018-05-04 中芯国际集成电路制造(上海)有限公司 一种用于监控sram存储阵列中上拉晶体管的测试结构及测试方法
CN104156526A (zh) * 2014-08-11 2014-11-19 中国科学院微电子研究所 一种获取共面型薄膜晶体管接触电阻的方法
US9281273B1 (en) 2014-09-03 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Designed-based interconnect structure in semiconductor structure
US9251888B1 (en) 2014-09-15 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
KR102288869B1 (ko) * 2014-10-01 2021-08-10 삼성전자주식회사 시스템 온 칩
KR20160074907A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치의 워드라인 구동회로
WO2016117288A1 (ja) * 2015-01-19 2016-07-28 株式会社ソシオネクスト 半導体集積回路装置
CN114784007A (zh) * 2015-03-26 2022-07-22 瑞萨电子株式会社 半导体器件
US9536778B2 (en) * 2015-04-06 2017-01-03 Globalfoundries Inc. Self-aligned double patterning process for metal routing
CN114156271A (zh) 2015-04-30 2022-03-08 联华电子股份有限公司 静态随机存取存储器
KR20160136715A (ko) * 2015-05-20 2016-11-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI651812B (zh) 2015-05-27 2019-02-21 聯華電子股份有限公司 半導體裝置與其形成方法
CN107690702A (zh) * 2015-06-04 2018-02-13 马维尔国际贸易有限公司 用于增加半导体单元阵列中的组装密度的系统和方法
WO2016196798A1 (en) * 2015-06-04 2016-12-08 Marvell World Trade Ltd. Systems and methods for increasing packing density in a semiconductor cell array
CN111524889B (zh) 2015-06-09 2023-07-04 联华电子股份有限公司 静态随机存取存储器
TWI685088B (zh) 2015-07-15 2020-02-11 聯華電子股份有限公司 靜態隨機存取記憶體單元結構以及靜態隨機存取記憶體佈局結構
US10411019B2 (en) 2015-10-20 2019-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell word line structure with reduced RC effects
US9793211B2 (en) 2015-10-20 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual power structure with connection pins
US9704564B2 (en) 2015-11-30 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with reduced capacitance and resistance
US10128253B2 (en) 2016-01-29 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Two-port SRAM structure
US10032782B2 (en) 2016-03-02 2018-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory and manufacturing method thereof
TWI681542B (zh) * 2016-05-04 2020-01-01 聯華電子股份有限公司 靜態隨機存取記憶體的佈局圖案
US10020312B2 (en) * 2016-05-18 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory
CN107492572B (zh) 2016-06-13 2022-05-17 联华电子股份有限公司 半导体晶体管元件及其制作方法
US10515969B2 (en) 2016-11-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN108122976B (zh) * 2016-11-29 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、以及sram
CN108417489B (zh) * 2017-02-10 2020-11-27 中芯国际集成电路制造(上海)有限公司 Sram存储器及其形成方法
KR102292645B1 (ko) 2017-03-09 2021-08-24 삼성전자주식회사 집적회로 소자
US10050045B1 (en) * 2017-06-16 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell with balanced write port
US11545495B2 (en) * 2017-06-29 2023-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Preventing gate-to-contact bridging by reducing contact dimensions in FinFET SRAM
US10043571B1 (en) * 2017-08-09 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure
US10157987B1 (en) * 2017-08-14 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-based strap cell structure
US10411020B2 (en) 2017-08-31 2019-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Using three or more masks to define contact-line-blocking components in FinFET SRAM fabrication
CN109545252B (zh) * 2017-09-22 2021-10-08 联华电子股份有限公司 静态随机存取存储器的布局图案
US10211206B1 (en) * 2017-11-01 2019-02-19 Globalfoundries Inc. Two-port vertical SRAM circuit structure and method for producing the same
US10748911B2 (en) * 2017-11-13 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit for low power SRAM
US10283411B1 (en) 2018-01-02 2019-05-07 International Business Machines Corporation Stacked vertical transistor device for three-dimensional monolithic integration
WO2019155559A1 (ja) * 2018-02-07 2019-08-15 株式会社ソシオネクスト 半導体集積回路装置
US10879174B2 (en) * 2018-03-14 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10411022B1 (en) 2018-06-14 2019-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure
US11315933B2 (en) * 2018-06-29 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure and method for forming the same
US11018142B2 (en) 2018-07-16 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell and method of manufacturing the same
US10707218B2 (en) 2018-07-26 2020-07-07 Globalfoundries Inc. Two port SRAM cell using complementary nano-sheet/wire transistor devices
US11121129B2 (en) * 2018-07-31 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US10879243B2 (en) * 2018-08-13 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US10867113B2 (en) * 2018-09-06 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Transmission gate structure, layout, methods, and system
US10964705B2 (en) * 2018-09-10 2021-03-30 Semiconductor Components Industries, Llc Method of forming a semiconductor device
US10727237B2 (en) * 2018-09-27 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
US10797058B2 (en) * 2018-09-28 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation
US10854518B2 (en) * 2018-10-30 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Configuring different via sizes for bridging risk reduction and performance improvement
US10950545B2 (en) * 2019-03-08 2021-03-16 International Business Machines Corporation Circuit wiring techniques for stacked transistor structures
US10930590B1 (en) * 2019-08-23 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect device and method
CN112736027A (zh) 2019-10-14 2021-04-30 台湾积体电路制造股份有限公司 具有约束金属线布置的集成电路
US11462282B2 (en) * 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
US11393831B2 (en) * 2020-07-31 2022-07-19 Taiwan Semiconductor Manufacturing Company Limited Optimized static random access memory
US11737254B2 (en) * 2020-10-21 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and layout, manufacturing method of the same
CN114725109A (zh) 2021-01-06 2022-07-08 联华电子股份有限公司 静态随机存取存储器的布局图案及其形成方法
US20220302129A1 (en) * 2021-03-10 2022-09-22 Invention And Collaboration Laboratory Pte. Ltd. SRAM Cell Structures
US11895818B2 (en) 2022-04-26 2024-02-06 International Business Machines Corporation Stacked FET SRAM

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201032324A (en) * 2009-02-23 2010-09-01 Taiwan Semiconductor Mfg Metal structure for memory device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4885365B2 (ja) * 2000-05-16 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置
JP2002359298A (ja) * 2001-05-31 2002-12-13 Mitsubishi Electric Corp 半導体記憶装置
JP2003203993A (ja) * 2002-01-10 2003-07-18 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
KR100489284B1 (ko) * 2002-11-13 2005-05-11 삼성전자주식회사 향상된 기계적 강도를 가지는 나노 다공성 탄소의제조방법 및 그에 의하여 제조되는 나노 다공성 탄소
KR100481183B1 (ko) * 2003-03-17 2005-04-07 삼성전자주식회사 이중 캐핑막 패턴들을 갖는 반도체 장치 및 그 제조방법
JP2005142289A (ja) * 2003-11-05 2005-06-02 Toshiba Corp 半導体記憶装置
JP4868934B2 (ja) * 2006-05-11 2012-02-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7525868B2 (en) * 2006-11-29 2009-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-port SRAM device
US8952547B2 (en) * 2007-07-09 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with contact structure with first/second contacts formed in first/second dielectric layers and method of forming same
US8450778B2 (en) * 2010-08-24 2013-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for memory cell layout
US9036404B2 (en) * 2012-03-30 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for SRAM cell structure
US8830732B2 (en) * 2012-11-30 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell comprising FinFETs

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201032324A (en) * 2009-02-23 2010-09-01 Taiwan Semiconductor Mfg Metal structure for memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI692770B (zh) * 2016-11-18 2020-05-01 台灣積體電路製造股份有限公司 包含三元內容可定址記憶體陣列的電子電路、電子裝置及其方法
TWI681390B (zh) * 2017-04-18 2020-01-01 台灣積體電路製造股份有限公司 寫入輔助電路

Also Published As

Publication number Publication date
KR20130111264A (ko) 2013-10-10
KR101539495B1 (ko) 2015-07-24
TW201342535A (zh) 2013-10-16
US20150248521A1 (en) 2015-09-03
US9036404B2 (en) 2015-05-19
CN103366800B (zh) 2016-04-27
US9911744B2 (en) 2018-03-06
US20160240541A1 (en) 2016-08-18
US20130258759A1 (en) 2013-10-03
US9342650B2 (en) 2016-05-17
CN103366800A (zh) 2013-10-23

Similar Documents

Publication Publication Date Title
TWI478292B (zh) 靜態隨機存取記憶裝置與結構
TWI527159B (zh) 靜態隨機存取記憶胞及結構
TWI677076B (zh) 靜態隨機存取記憶體裝置
US9236300B2 (en) Contact plugs in SRAM cells and the method of forming the same
US20160351574A1 (en) Structures, devices and methods for memory devices
US10916551B2 (en) Memory cell structure
KR20140080475A (ko) ＦｉｎＦＥＴ를 위한 구조
CN104778970A (zh) 存储单元
US11569247B2 (en) Semiconductor structure
TWI692770B (zh) 包含三元內容可定址記憶體陣列的電子電路、電子裝置及其方法
TW202115874A (zh) 靜態隨機存取記憶胞、其形成方法及記憶體陣列
US10727237B2 (en) Semiconductor structure
TW202011401A (zh) 靜態隨機存取記憶體的佈局圖案
US20220375964A1 (en) Ic including standard cells and sram cells
US20200098682A1 (en) Internal node jumper for memory bit cells
JP2010245293A (ja) 半導体装置及びその製造方法
CN117672295A (zh) 存储器和存储装置