JP2010245293A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】第1インバータ回路と、出力ノードが前記第1インバータ回路の入力ノードに接続され、入力ノードが前記第1インバータ回路の出力ノードに接続された、第2インバータ回路と、ソース及びドレインの一方が前記第1インバータ回路の出力ノードに接続され、他方がビット線に接続された、第1アクセストランジスタとを具備する。前記第1インバータ回路は、第1トランジスタを含む。前記第1アクセストランジスタ及び前記第1トランジスタのそれぞれは、基板上に形成され、前記基板面に対して垂直に延びる半導体柱と、前記半導体柱を前記基板面に平行な方向で取り囲むように形成され、前記半導体柱にチャネル領域を形成させる、ゲート電極と、前記半導体柱の下端部又は上端部にそれぞれ接続されるソース及びドレインとを備える。前記第1トランジスタの電流駆動力は、前記第1アクセストランジスタのそれよりも高い。
【選択図】図3
Description
を具備する。前記第1インバータ回路は、第1トランジスタを含む。前記第1アクセストランジスタ及び前記第1トランジスタのそれぞれは、基板上に形成され、前記基板面に対して垂直に延びる半導体柱と、前記半導体柱を前記基板面に平行な方向で取り囲むように形成され、前記半導体柱にチャネル領域を形成させる、ゲート電極と、前記半導体柱の下端部及び上端部にそれぞれ接続されるソース及びドレインとを備える。前記第1トランジスタの電流駆動力は、前記第1アクセストランジスタのそれよりも高い。
続いて、本発明をより詳細に説明するため、実施例について説明する。図9は、本実施例にかかるSRAMセルを示す上面図である。図9には、SRAMセルの周辺セルまでもが描かれている。
2 下部ソース・ドレイン領域
3 上部ソース・ドレイン領域
4 ゲート電極
4a、4b、4c、4d ゲート電極
5a、5b 局所配線
6a、6b インバータ
11a 半導体柱
11d 半導体柱
12a、12b 下部ソース・ドレイン領域
13a、13c 上部ソース・ドレイン領域
13b、13d 上部ソース・ドレイン領域
21 半導体柱
22a、22b 下部ソース・ドレイン領域
23a、23b 上部ソース・ドレイン領域
31a、31b ドライバトランジスタ
32a、32b アクセストランジスタ
33a、33b ロードトランジスタ
40a、40b 記憶ノード
41 電源線
42 グラウンド線
43 ワード線
44a、44b ビット線
100 シリコン基板
104 ゲート電極
105 導体
111a 柱状構造
111b 柱状構造
112 下部ソース・ドレイン領域
113a 上部ソース・ドレイン領域
113b 上部ソース・ドレイン領域
121 柱状構造
122 下部ソース・ドレイン領域
123 上部ソース・ドレイン領域
131a、131b ドライバトランジスタ
132a、132b アクセストランジスタ
133a、133b ロードトランジスタ
140a、140b 記憶ノード
151 第1のマスクの開口幅
152 第2のマスクの開口幅
161 第1のマスクの開口部
162 第2のマスクの開口部
163 第1のマスク
164 第2のマスク
171 マスク材料
172 素子分離領域
173 絶縁膜
174 絶縁膜
175 溝
176 層間絶縁膜
177 コンタクトホール
Claims (17)
- 第1インバータ回路と、
出力ノードが前記第1インバータ回路の入力ノードに接続され、入力ノードが前記第1インバータ回路の出力ノードに接続された、第2インバータ回路と、
ソース及びドレインの一方が前記第1インバータ回路の出力ノードに接続され、他方がビット線に接続された、第1アクセストランジスタと、
を具備し、
前記第1インバータ回路は、第1トランジスタを含み、
前記第1アクセストランジスタ及び前記第1トランジスタのそれぞれは、
基板上に形成され、前記基板面に対して垂直に延びる半導体柱と、
前記半導体柱を前記基板面に平行な方向で取り囲むように形成され、前記半導体柱にチャネル領域を形成させる、ゲート電極と、
前記半導体柱の下端部又は上端部にそれぞれ接続されるソース及びドレインとを備え、
前記第1トランジスタの電流駆動力は、前記第1アクセストランジスタのそれよりも高い
半導体装置。 - 請求項1に記載された半導体装置であって、
前記第1トランジスタに含まれる半導体柱の外周長の総和は、前記第1アクセストランジスタのそれよりも長い
半導体装置。 - 請求項1又は2に記載された半導体装置であって、
前記第1トランジスタに含まれる半導体柱は、単一である
半導体装置。 - 請求項1又は2に記載された半導体装置であって、
前記第1トランジスタに含まれる半導体柱は、複数である
半導体装置。 - 請求項1乃至4の何れかに記載された半導体装置であって、
更に、
ソース及びドレインの一方が前記第2インバータ回路の出力ノードに接続され、他方がビット線に接続された、第2アクセストランジスタ、
を具備し、
前記第2インバータ回路は、第2トランジスタを含み、
前記第2トランジスタにおける前記半導体柱の外周長は、前記第2アクセストランジスタのそれよりも長い
半導体装置。 - 請求項5に記載された半導体装置であって、
前記基板面に平行な第1方向と、前記基板面に平行な平面内で前記第1方向に直交する第2方向とが定義された場合に、前記第1トランジスタ及び前記第1アクセストランジスタそれぞれにおける半導体柱は、前記第1方向における長さが前記第2方向における長さよりも短く、前記第1トランジスタの半導体柱における前記第1方向に沿う長さは、前記第1アクセストランジスタの半導体柱における前記第1方向に沿う長さ以下である
半導体装置。 - 請求項6に記載された半導体装置であって、
前記第1アクセストランジスタ、前記第2アクセストランジスタ、前記第1トランジスタ、及び前記第2トランジスタに含まれる半導体柱のうち、少なくとも2つの半導体柱は、前記基板面に平行な第1直線に沿って配置され、他の少なくとも2つの半導体柱は、前記基板面と平行な方向で前記第1直線とは別の第2直線に沿って配置され、前記第1直線と前記第2直線とは平行であり、前記第2方向は、前記第1直線及び前記第2直線に平行な方向である
半導体装置。 - 請求項6又は7に記載された半導体装置であって、
前記第1トランジスタのゲート電極は、前記第2方向に沿って延びている
半導体装置。 - 請求項1乃至8の何れかに記載された半導体装置であって、
前記第1トランジスタは、Nチャネルトランジスタである
半導体装置。 - 請求項1乃至8の何れかに記載された半導体装置であって、
前記第1トランジスタは、Pチャネルトランジスタである
半導体装置。 - 請求項1乃至10の何れかに記載された半導体装置であって、
前記第1トランジスタは、前記第1インバータ回路の出力ノードに保持された信号を前記第1アクセストランジスタを介して読み出す際に電流が流される、ドライバトランジスタである
半導体装置。 - 請求項1に記載された半導体装置であって、
前記第1アクセストランジスタ及び前記第1トランジスタのそれぞれに含まれる半導体柱は、シリコン層により形成され、
前記第1トランジスタは、半導体柱の側面がシリコンの「100」面に沿うように形成されており、
前記第1アクセストランジスタは、半導体柱の側面がシリコンの「110」面に沿うように形成されている
半導体装置。 - 請求項1乃至12の何れかに記載された半導体装置であって、
前記第1トランジスタ及び前記第1アクセストランジスタのそれぞれは、前記半導体柱の下端部に接続される下側ソース又はドレイン領域を備え、
前記第1インバータ回路の出力ノードは、前記第1トランジスタ及び前記第1アクセストランジスタそれぞれの下側ソース又はドレイン領域に接続されている
半導体装置。 - 第1トランジスタを有する第1インバータ回路と、出力ノードが前記第1インバータ回路の入力ノードに接続され、入力ノードが前記第1インバータ回路の出力ノードに接続された、第2インバータ回路と、ソース及びドレインの一方が前記第1インバータ回路の出力ノードに接続され、他方がビット線に接続された第1アクセストランジスタとを備える半導体装置の製造方法であって、
基板上に、前記第1トランジスタ及び前記第1アクセストランジスタそれぞれのチャネル形成領域として、前記基板面に対して垂直に延びる複数の半導体柱を形成する工程と、
前記複数の半導体柱それぞれの下端部に接続される、下部ソース・ドレイン領域を形成する工程と、
前記複数の半導体柱それぞれの上端部に接続される、上部ソース・ドレイン領域を形成する工程と、
前記複数の半導体柱それぞれを、前記基板面に対して平行な方向で取り囲むゲート電極を形成する工程と、
を具備し、
前記複数の半導体柱を形成する工程は、前記複数の半導体柱を、前記第1トランジスタの電流駆動力が前記第1アクセストランジスタのそれよりも高くなるように、形成する工程を備える
半導体装置の製造方法。 - 請求項14に記載された半導体装置の製造方法であって、
前記複数の半導体柱を形成する工程は、前記第1トランジスタの半導体柱の外周長が、前記第1アクセストランジスタのそれよりも長くなるように、形成する工程を備える
半導体装置の製造方法。 - 請求項15に記載された半導体装置の製造方法であって、
前記複数の半導体柱を形成する工程は、更に、前記基板面に平行な第1方向と、前記基板面に平行な平面内で前記第1方向に直交する第2方向とが定義された場合に、前記第1トランジスタ及び前記第1アクセストランジスタそれぞれにおける前記半導体柱が、前記第1方向における長さが前記第2方向における長さよりも短く、前記第1トランジスタの前記半導体柱における前記第1方向に沿う長さが、前記第1アクセストランジスタの前記半導体柱における前記第1方向に沿う長さ以下になるように、形成する工程を含んでいる
半導体装置の製造方法。 - 請求項16に記載された半導体装置の製造方法であって、
前記複数の半導体柱を形成する工程は、更に、前記基板を前記第2方向に沿う開口パターンを有するマスクを用いてパターニングする工程と、前記基板を前記第1方向に沿う開口パターンを有するマスクを用いてパターニングする工程とを備える
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2009092372A JP2010245293A (ja) | 2009-04-06 | 2009-04-06 | 半導体装置及びその製造方法 |
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- 2009-04-06 JP JP2009092372A patent/JP2010245293A/ja active Pending
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