JPWO2020245946A1 - 柱状半導体装置の製造方法 - Google Patents
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Abstract
Ｓｉ柱６ａ、６ｂ、６ｃの内、Ｓｉ柱６ｂ、６ｃのゲートＴｉＮ層２４ｂが、垂直方向において、チャネル長全体で接触している。Ｓｉ柱６ａ、６ｂ、６ｃと、その頂部上にある頂部上にマスク材料層７ａ、７ｂ、７ｃと、を囲み、且つ互いに離れたＳｉＯ2層２８ａ、２８ｂ、２８ｃを形成する。そして、ＳｉＯ2層２８ａ、２８ｂ、２８ｃを囲んでＳｉＮ層２９を形成する。そして、マスク材料層７ａ、７ｂ、７ｃとＳｉＯ2層２８ａ、２８ｂ、２８ｃと、を除去する。そして、選択エピタキシャル結晶成長法により、その上面がＳｉＮ層２９の上面位置より低いＰ+層３２ｂ、Ｎ+層３２ａ、３２ｃをＳｉ柱６ａ、６ｂ、６ｃの頂部を囲んで形成する。
Description
本発明は、柱状半導体装置の製造方法に関する。
近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
図６に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１２０（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層１２１ａ、１２１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）が形成されている。このソース、ドレインとなるＮ+層１２１ａ、１２１ｂ間のＳｉ柱１２０の部分がチャネル領域１２２となる。このチャネル領域１２２を囲むようにゲート絶縁層１２３が形成されている。このゲート絶縁層１２３を囲むようにゲート導体層１２４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ+層１２１ａ、１２１ｂ、チャネル領域１２２、ゲート絶縁層１２３、ゲート導体層１２４が、全体として柱状に形成される。このため、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ+層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
そして、更にチップサイズの縮小化を図る場合、克服すべき課題がある。上部のＮ+層１２１ｂは、Ｓｉ柱１２２の頂部上に、例えば選択エピタキシャル結晶成長法により単結晶のドナー不純物を含んだＳｉ、ＳｉＧｅなどの半導体層により形成される。このＮ+層１２１ｂの抵抗を下げるため、ゲート絶縁層１２３、ゲート導体層１２４上に絶縁層１２２を設け、Ｎ+層１２１ｂを、選択エピタキシャル結晶成長法により、絶縁層１２２の上表面に広がって、形成させる。この場合、平面視において、Ｎ+層１２１ｂが、Ｓｉ柱１２０の外周より外側に広がって形成される。これは、Ｓｉ柱１２０に隣接して、他のＳＧＴを形成するＳｉ柱を形成しようとすると、このＳＧＴのＮ+層をＮ+層１２１ｂと接触しないように形成しなければいけない。このことは、更なるチップサイズの縮小化において問題になる。
図７に、ＳＲＡＭセル（Static Random Access Memory）回路図を示す。本ＳＲＡＭセル回路は２個のインバータ回路を含んでいる。１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ１と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ１と、から構成されている。もう１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ２と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ２と、から構成されている。ＰチャネルＳＧＴ_Ｐｃ１のゲートとＮチャネルＳＧＴ_Ｎｃ１のゲートが接続されている。ＰチャネルＳＧＴ_Ｐｃ２のドレインとＮチャネルＳＧＴ_Ｎｃ２のドレインが接続されている。ＰチャネルＳＧＴ_Ｐｃ２のゲートとＮチャネルＳＧＴ_Ｎｃ２のゲートが接続されている。ＰチャネルＳＧＴ_Ｐｃ１のドレインとＮチャネルＳＧＴ_Ｎｃ１のドレインが接続されている。
図７に示すように、ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２のソースは電源端子Ｖｄｄに接続されている。そして、ＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２のソースはグランド端子Ｖｓｓに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２が２つのインバータ回路の両側に配置されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２のゲートはワード線端子ＷＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ１、ＰチャネルＳＧＴ_Ｐｃ１のドレインとビット線端子ＢＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ２のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ２、ＰチャネルＳＧＴ_Ｐｃ２のドレインと反転ビット線端子ＢＬＲｔに接続されている。このようにＳＲＡＭセルを有する回路は、２個のＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２と、４個のＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２とからなる合計６個のＳＧＴから構成されている（例えば、特許文献２を参照）。また、駆動用トランジスタを複数個、並列接続させて、ＳＲＡＭ回路の高速化を図れる。通常、ＳＲＡＭのメモリセルを構成するＳＧＴは、それぞれ、異なる半導体柱に形成されている。ＳＲＡＭセル回路の高集積化は、どのようにして、１つのセル領域の中に複数個のＳＧＴを高密度に形成できるかである。他のＳＧＴを用いた回路形成における高集積化においても同様である。
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
C.Y.Ting，V.J.Vivalda，and H.G.Schaefer:"Study of planarized sputter-deposited SiO2"，J.Vac.Sci. Technol. 15(3)，p.p.1105-1112，May/June (1978)
A.Raley, S.Thibaut, N. Mohanty, K. Subhadeep, S. Nakamura, etal. : " Self-aligned quadruple patterning integration using spacer on spacer pitch splitting at the resist level for sub-32nm pitch applications" Proc. Of SPIE Vol.9782, 2016
ＳＧＴを用いた回路の高集積化が求められている。
本発明の観点に係る柱状半導体装置の製造方法は、
基板上に、第１の半導体柱と、前記第１の半導体柱に隣接して、第２の半導体柱があり、前記第１の半導体柱を囲み第１のゲート絶縁層があり、前記第２の半導体柱を囲み第２のゲート絶縁層があり、前記第１ゲート絶縁層を囲み第１のゲート導体層があり、前記第２ゲート絶縁層を囲み第２のゲート導体層があり、前記第１の半導体柱の頂部に接続して第１の不純物層があり、前記第２の半導体柱の頂部に接続して第２の不純物層があり、前記第１の半導体柱の下部に接続して第３の不純物層があり、前記第２の半導体柱の下部に接続して第４の不純物層があり、前記第１の不純物層と前記第３の不純物層と、の間の前記第１の半導体柱をチャネルにした第１のＳＧＴと、前記第２の不純物層と前記第４の不純物層と、の間の前記第２の半導体柱をチャネルにした第２のＳＧＴと、を有したＳＧＴ装置の製造において、
前記第１のゲート導体層と、前記第２のゲート導体層との上にあり、且つ前記第１の半導体柱と、前記第２の半導体柱と、の頂部を囲み、且つその上面位置が、前記第１の半導体柱と、前記第２の半導体柱の上面位置より下にある第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記第１の半導体柱頂部を囲んだ第１の材料層と、前記第２の半導体柱の頂部を囲んだ第２の材料層と、を互いに離れて形成する工程と、
前記第１の絶縁層の上にあり、且つ前記第１の材料層と、前記第２の材料層と、を囲んだ第２の絶縁層を形成する工程と、
前記第１の材料層と、前記第２の材料層と、を除去する工程と、
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程と、
前記第１の半導体柱の頂部を囲み、且つその上面位置が前記第２の絶縁層の上面位置と、同じか、または下になるドナー、またはアクセプタ不純物原子を含んだ、単結晶層である前記第１の不純物層と、前記第２の半導体柱の頂部を囲み、且つその上面位置が前記第２の絶縁層の上面位置と、同じか、または下になるドナー、またはアクセプタ不純物原子を含んだ、単結晶層である前記第２の不純物層と、を形成する工程と、有し、
前記第１のゲート導体層と、前記第２のゲート導体層と、が垂直方向において、前記第１の半導体柱のチャネルと、前記第２の半導体柱のチャネルとの、領域の側面全体で接触して形成されている、
ことを特徴とする。
基板上に、第１の半導体柱と、前記第１の半導体柱に隣接して、第２の半導体柱があり、前記第１の半導体柱を囲み第１のゲート絶縁層があり、前記第２の半導体柱を囲み第２のゲート絶縁層があり、前記第１ゲート絶縁層を囲み第１のゲート導体層があり、前記第２ゲート絶縁層を囲み第２のゲート導体層があり、前記第１の半導体柱の頂部に接続して第１の不純物層があり、前記第２の半導体柱の頂部に接続して第２の不純物層があり、前記第１の半導体柱の下部に接続して第３の不純物層があり、前記第２の半導体柱の下部に接続して第４の不純物層があり、前記第１の不純物層と前記第３の不純物層と、の間の前記第１の半導体柱をチャネルにした第１のＳＧＴと、前記第２の不純物層と前記第４の不純物層と、の間の前記第２の半導体柱をチャネルにした第２のＳＧＴと、を有したＳＧＴ装置の製造において、
前記第１のゲート導体層と、前記第２のゲート導体層との上にあり、且つ前記第１の半導体柱と、前記第２の半導体柱と、の頂部を囲み、且つその上面位置が、前記第１の半導体柱と、前記第２の半導体柱の上面位置より下にある第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記第１の半導体柱頂部を囲んだ第１の材料層と、前記第２の半導体柱の頂部を囲んだ第２の材料層と、を互いに離れて形成する工程と、
前記第１の絶縁層の上にあり、且つ前記第１の材料層と、前記第２の材料層と、を囲んだ第２の絶縁層を形成する工程と、
前記第１の材料層と、前記第２の材料層と、を除去する工程と、
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程と、
前記第１の半導体柱の頂部を囲み、且つその上面位置が前記第２の絶縁層の上面位置と、同じか、または下になるドナー、またはアクセプタ不純物原子を含んだ、単結晶層である前記第１の不純物層と、前記第２の半導体柱の頂部を囲み、且つその上面位置が前記第２の絶縁層の上面位置と、同じか、または下になるドナー、またはアクセプタ不純物原子を含んだ、単結晶層である前記第２の不純物層と、を形成する工程と、有し、
前記第１のゲート導体層と、前記第２のゲート導体層と、が垂直方向において、前記第１の半導体柱のチャネルと、前記第２の半導体柱のチャネルとの、領域の側面全体で接触して形成されている、
ことを特徴とする。
前記製造方法は、
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程において、
前記第１の半導体柱の上に、平面視において、前記第１の半導体柱と同じ形状の第３の材料層と、前記第２の半導体柱の上に、平面視において、前記第２の半導体柱と同じ形状の第４の材料層と、を形成する工程と、
前記第１の半導体柱の頂部と前記第３の材料層との側面を囲んで前記第１の材料層を形成すると共に、前記第２の半導体柱の頂部と前記第４の材料層との側面を囲んで前記第２の材料層を形成する工程と、
前記第２の絶縁層を形成した後に、前記第２の材料層と、前記第３の材料層と、前記第４の材料層と、を除去する工程と、を有する、
ことが望ましい。
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程において、
前記第１の半導体柱の上に、平面視において、前記第１の半導体柱と同じ形状の第３の材料層と、前記第２の半導体柱の上に、平面視において、前記第２の半導体柱と同じ形状の第４の材料層と、を形成する工程と、
前記第１の半導体柱の頂部と前記第３の材料層との側面を囲んで前記第１の材料層を形成すると共に、前記第２の半導体柱の頂部と前記第４の材料層との側面を囲んで前記第２の材料層を形成する工程と、
前記第２の絶縁層を形成した後に、前記第２の材料層と、前記第３の材料層と、前記第４の材料層と、を除去する工程と、を有する、
ことが望ましい。
前記製造方法は、
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の材料層より上にする工程において、
前記前記第１の材料層と、前記第２の材料層と、前記第２の絶縁層と、の上面位置を、前記第１の半導体柱と、前記第２の半導体柱と、の上面位置と同じにする工程と、
前記第１の半導体柱と、前記第２の半導体柱との、頂部をエッチングして、上面位置が、前記第１の絶縁層の上面位置より上になる時点で終了させる工程を有する、
ことが望ましい。
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の材料層より上にする工程において、
前記前記第１の材料層と、前記第２の材料層と、前記第２の絶縁層と、の上面位置を、前記第１の半導体柱と、前記第２の半導体柱と、の上面位置と同じにする工程と、
前記第１の半導体柱と、前記第２の半導体柱との、頂部をエッチングして、上面位置が、前記第１の絶縁層の上面位置より上になる時点で終了させる工程を有する、
ことが望ましい。
前記製造方法は、
前記第１の不純物層と、前記第２の不純物層と、を選択エピタキシャル結晶成長法により、形成する、
ことが望ましい。
前記第１の不純物層と、前記第２の不純物層と、を選択エピタキシャル結晶成長法により、形成する、
ことが望ましい。
前記製造方法は、
前記第１の不純物層と、前記第２の不純物層と、の片方または両方を形成する工程において、
前記第１の半導体柱と、前記第２の半導体柱と、の片方または両方の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程の後に、前記第１の半導体柱と、前記第２の半導体柱と、の片方または両方の頂部と、前記第２の絶縁層上と、にドナー、またはアクセプタを含んだ第５の不純物層を形成する工程と、
前記第５の不純物層を、上面位置が前記第２の絶縁層の上面位置になるように平坦化する工程を、有する、
ことが望ましい。
前記第１の不純物層と、前記第２の不純物層と、の片方または両方を形成する工程において、
前記第１の半導体柱と、前記第２の半導体柱と、の片方または両方の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程の後に、前記第１の半導体柱と、前記第２の半導体柱と、の片方または両方の頂部と、前記第２の絶縁層上と、にドナー、またはアクセプタを含んだ第５の不純物層を形成する工程と、
前記第５の不純物層を、上面位置が前記第２の絶縁層の上面位置になるように平坦化する工程を、有する、
ことが望ましい。
前記製造方法は、
前記第１の不純物層と、前記第２の不純物層と、の片方または両方を形成する工程において、
前記第１の不純物層と、前記第２の不純物層と、を形成する前に、露出した前記第１の半導体柱と、前記第２の半導体柱と、の頂部上と、露出した前記第１の絶縁層上と、前記露出した前記第１の半導体柱と、前記第２の半導体柱と、の頂部に面した前記第２の絶縁層側面上と、単結晶薄膜半導体層を形成する工程、を有する、
ことが望ましい。
前記第１の不純物層と、前記第２の不純物層と、の片方または両方を形成する工程において、
前記第１の不純物層と、前記第２の不純物層と、を形成する前に、露出した前記第１の半導体柱と、前記第２の半導体柱と、の頂部上と、露出した前記第１の絶縁層上と、前記露出した前記第１の半導体柱と、前記第２の半導体柱と、の頂部に面した前記第２の絶縁層側面上と、単結晶薄膜半導体層を形成する工程、を有する、
ことが望ましい。
前記製造方法は、
前記第１の不純物層と、前記第２の不純物層と、の片方または両方を形成する工程において、
露出した、前記第１の半導体柱と、前記第２の半導体柱との、頂部を面方位エッチングする工程、を有する、
ことが望ましい。
前記第１の不純物層と、前記第２の不純物層と、の片方または両方を形成する工程において、
露出した、前記第１の半導体柱と、前記第２の半導体柱との、頂部を面方位エッチングする工程、を有する、
ことが望ましい。
前記製造方法は、
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程において、
前記第１の半導体柱と、前記第２の半導体柱と、前記第２の絶縁層と、前記第１の材料層と、前記第２の材料層と、の上面位置を同じくする工程と、
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を、酸化して、その下面位置が、垂直方向において、前記第２の絶縁層と、前記第１の材料層と、前記第２の材料層との上面位置と、前記第１の絶縁層の上面位置と、の間にある酸化層を形成する工程と、
前記酸化膜を除去する工程を有する、
ことが望ましい。
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程において、
前記第１の半導体柱と、前記第２の半導体柱と、前記第２の絶縁層と、前記第１の材料層と、前記第２の材料層と、の上面位置を同じくする工程と、
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を、酸化して、その下面位置が、垂直方向において、前記第２の絶縁層と、前記第１の材料層と、前記第２の材料層との上面位置と、前記第１の絶縁層の上面位置と、の間にある酸化層を形成する工程と、
前記酸化膜を除去する工程を有する、
ことが望ましい。
前記製造方法は、
前記第１の不純物層上に、その上面位置が前記第２の絶縁層と同じである、金属または合金による第１の導体層と、前記第２の不純物層上に、その上面位置が前記第２の絶縁層と同じ、金属または合金による第２の導体層と、を形成する工程を、有する、
ことを特徴が望ましい。
前記第１の不純物層上に、その上面位置が前記第２の絶縁層と同じである、金属または合金による第１の導体層と、前記第２の不純物層上に、その上面位置が前記第２の絶縁層と同じ、金属または合金による第２の導体層と、を形成する工程を、有する、
ことを特徴が望ましい。
前記製造方法は、
ドナー、またはアクセプタ不純物原子を含んだ、単結晶層である前記第１の不純物層と、前記第２の不純物層とを、エピタキシャル結晶成長法により、前記第１の半導体柱と、前記第２の半導体柱と、の一方、または両方の頂部を囲み、且つ前記第２の絶縁層上に伸延した第５の不純物層を形成するする工程と、
前記第５の不純物層の上面位置を、前記第２の絶縁層の上面位置と、同じか、または下方になるように平坦化する工程、を有する、
ことが望ましい。
ドナー、またはアクセプタ不純物原子を含んだ、単結晶層である前記第１の不純物層と、前記第２の不純物層とを、エピタキシャル結晶成長法により、前記第１の半導体柱と、前記第２の半導体柱と、の一方、または両方の頂部を囲み、且つ前記第２の絶縁層上に伸延した第５の不純物層を形成するする工程と、
前記第５の不純物層の上面位置を、前記第２の絶縁層の上面位置と、同じか、または下方になるように平坦化する工程、を有する、
ことが望ましい。
前記製造方法は、
前記第１の不純物層と第２の不純物層と、を形成する前に、露出した前記第１の半導体柱、前記第２の半導体柱との頂部を、異方性エッチングする工程、を有する、
ことが望ましい。
前記第１の不純物層と第２の不純物層と、を形成する前に、露出した前記第１の半導体柱、前記第２の半導体柱との頂部を、異方性エッチングする工程、を有する、
ことが望ましい。
前記製造方法は、
前記基板上に、複数のＳＧＴより１つのセル領域を構成するＳＲＡＭ（Static Random Access Memory）回路の形成において、
前記基板上に形成した半導体層上に、第５の材料層を形成する工程と、
前記セル領域において、前記第５の材料層上に、平面視で、第１の方向に、互いに平行し、且つ分離した４本または５本の帯状の第１マスク材料層を形成する工程と、
前記帯状の第１マスク材料層の下方、または上方に、前記セル領域において、平面視で、前記第１の方向に直交し、且つ互いに平行し、且つ分離した２本の帯状の第２マスク材料層が形成された状態で、
前記帯状の第１マスク材料層と、前記帯状の第２マスク材料層と、が重なった部分に、前記第５の材料層と、前記帯状の第１マスク材料層と、前記帯状の第２のマスク材料層との、一部または全てからなる第３のマスク材料層を形成する工程と、
前記第３のマスク材料層をマスクに、前記半導体層をエッチングして、第１の線上に並んだ第１の組の半導体柱と、前記第１の線に平行した第２の線上に並んだ第２の組の半導体柱と、を形成する工程と、
前記第１の組の半導体柱の内の、前記第１の線上の一方の端に、第３の半導体柱があり、前記第２の組の半導体柱の内の、前記第２の線上にあって、且つ前記一方の端と反対の端に、第４の半導体柱があり、前記第１の線と直交する前記第３の半導体柱の中心を通る第１の中心線と、前記第２の線と、が交わる点に中心を持つ第５の半導体柱があり、前記第２の線と直交する前記第４の半導体柱の中心を通る第２の中心線と、前記第１の線と、が交わる点に中心を持つ第６の半導体柱があり、前記第１の線上に中心を有し、且つ前記第６の半導体柱に隣り合った第７の半導体柱があり、前記第２の線上に中心を有し、且つ前記第５の半導体柱に隣り合った第８の半導体柱がある、配置に形成され、
平面視において、前記第８の半導体柱の、前記第１の中心線に平行した２つの外周接線の内側を延長した第１の帯領域の中に、少なくとも一部が重なって、前記第１の組の半導体柱がない第１の半導体柱不在領域があり、前記第７の半導体柱の、前記第２の中心線に平行した２つの外周接線の内側を延長した第２の帯領域の中に、少なくとも一部が重なって、前記第２の組の半導体柱がない第２の半導体柱不在領域が形成され、
前記第５の半導体柱と、前記第８の半導体柱との、一方が前記第１の半導体柱であれば、他方が前記第２の半導体柱であり、同じく、前記第６の半導体柱と、前記第７の半導体柱との、一方が前記第１の半導体柱であれば、他方が前記第２の半導体柱であり、
前記第１の組の半導体柱の、底部に繋がって形成した第１の不純物領域と、前記第５の半導体柱と前記第８の半導体柱との、前記第１のゲート導体層と前記第２のゲート導体層と、を接続する第１のコンタクトホールを、前記第１の半導体柱不在領域上に形成し、前記第２の組の半導体柱の、底部に繋がって形成した第２の不純物領域と、前記第６の半導体柱と前記第７の半導体柱との、前記第１のゲート導体層と前記第２のゲート導体層と、を接続する第２のコンタクトホールを、前記第２の半導体柱不在領域上に形成しており、
前記第１の不純物領域と、前記第２の不純物領域とは、共に前記第３の不純物層と、前記第４の不純物層と、を含んでいる、
ことが望ましい。
前記基板上に、複数のＳＧＴより１つのセル領域を構成するＳＲＡＭ（Static Random Access Memory）回路の形成において、
前記基板上に形成した半導体層上に、第５の材料層を形成する工程と、
前記セル領域において、前記第５の材料層上に、平面視で、第１の方向に、互いに平行し、且つ分離した４本または５本の帯状の第１マスク材料層を形成する工程と、
前記帯状の第１マスク材料層の下方、または上方に、前記セル領域において、平面視で、前記第１の方向に直交し、且つ互いに平行し、且つ分離した２本の帯状の第２マスク材料層が形成された状態で、
前記帯状の第１マスク材料層と、前記帯状の第２マスク材料層と、が重なった部分に、前記第５の材料層と、前記帯状の第１マスク材料層と、前記帯状の第２のマスク材料層との、一部または全てからなる第３のマスク材料層を形成する工程と、
前記第３のマスク材料層をマスクに、前記半導体層をエッチングして、第１の線上に並んだ第１の組の半導体柱と、前記第１の線に平行した第２の線上に並んだ第２の組の半導体柱と、を形成する工程と、
前記第１の組の半導体柱の内の、前記第１の線上の一方の端に、第３の半導体柱があり、前記第２の組の半導体柱の内の、前記第２の線上にあって、且つ前記一方の端と反対の端に、第４の半導体柱があり、前記第１の線と直交する前記第３の半導体柱の中心を通る第１の中心線と、前記第２の線と、が交わる点に中心を持つ第５の半導体柱があり、前記第２の線と直交する前記第４の半導体柱の中心を通る第２の中心線と、前記第１の線と、が交わる点に中心を持つ第６の半導体柱があり、前記第１の線上に中心を有し、且つ前記第６の半導体柱に隣り合った第７の半導体柱があり、前記第２の線上に中心を有し、且つ前記第５の半導体柱に隣り合った第８の半導体柱がある、配置に形成され、
平面視において、前記第８の半導体柱の、前記第１の中心線に平行した２つの外周接線の内側を延長した第１の帯領域の中に、少なくとも一部が重なって、前記第１の組の半導体柱がない第１の半導体柱不在領域があり、前記第７の半導体柱の、前記第２の中心線に平行した２つの外周接線の内側を延長した第２の帯領域の中に、少なくとも一部が重なって、前記第２の組の半導体柱がない第２の半導体柱不在領域が形成され、
前記第５の半導体柱と、前記第８の半導体柱との、一方が前記第１の半導体柱であれば、他方が前記第２の半導体柱であり、同じく、前記第６の半導体柱と、前記第７の半導体柱との、一方が前記第１の半導体柱であれば、他方が前記第２の半導体柱であり、
前記第１の組の半導体柱の、底部に繋がって形成した第１の不純物領域と、前記第５の半導体柱と前記第８の半導体柱との、前記第１のゲート導体層と前記第２のゲート導体層と、を接続する第１のコンタクトホールを、前記第１の半導体柱不在領域上に形成し、前記第２の組の半導体柱の、底部に繋がって形成した第２の不純物領域と、前記第６の半導体柱と前記第７の半導体柱との、前記第１のゲート導体層と前記第２のゲート導体層と、を接続する第２のコンタクトホールを、前記第２の半導体柱不在領域上に形成しており、
前記第１の不純物領域と、前記第２の不純物領域とは、共に前記第３の不純物層と、前記第４の不純物層と、を含んでいる、
ことが望ましい。
以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
以下、図１Ａ〜図１Ｑを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
以下、図１Ａ〜図１Ｑを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
図１Ａに示すように、Ｐ層基板１上にＮ層２をエピタキシャル結晶成長法により形成する。そして、Ｎ層２の表層にＮ+層３とＰ+層４ａ、４ｂをイオン注入法により形成する。そして、ｉ層６を形成する。そして、例えば、ＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3、以後ＡｌＯと称する）層、ＳｉＯ2層よりなるマスク材料層７を形成する。そして、シリコンゲルマニウム（ＳｉＧｅ）層８を堆積する。そして、ＳｉＯ2層からなるマスク材料層９を堆積する。そして、ＳｉＮ層からなるマスク材料層１０を堆積する。なお、ｉ層６はドナーまたはアクセプタ不純物原子を少量に含むＮ型、またはＰ型のＳｉで形成されてもよい。
次に、リソグラフィ法により形成した平面視においてＹ方向に伸延した帯状レジスト層（図示せず）をマスクにして、マスク材料層１０をエッチングする。これにより、平面視においてＹ方向に伸延した帯状マスク材料層（図示せず）を形成する。レジスト層をマスクにして、この帯状マスク材料層を等方性エッチングすることにより、帯状マスク材料層の幅を、レジスト層の幅より細くなるように形成する。これにより、リソグラフィ法で形成できる最小のレジスト層の幅より小さい幅を持つ帯状マスク材料層１０ａ、１０ｂを形成する。そして、帯状マスク材料層１０ａ、１０ｂをエッチングマスクにして、マスク材料層９を、例えばＲＩＥ（Reactive Ion Etching）により、エッチングして帯状マスク材料層９ａ、９ｂを形成する。等方エッチングにより形成した帯状マスク材料層１０ａ、１０ｂの断面は底部の幅が、頂部の幅より大きい台形状になるのに対して、帯状マスク材料層９ａ、９ｂの断面はＲＩＥによりエッチングされるので、矩形状となる。この矩形断面は、帯状マスク材料層９ａ、９ｂをマスクにした、エッチングパターンの精度向上に繋がる。次に、帯状マスク材料層９ａ、９ｂをマスクにして、ＳｉＧｅ層８を、例えばＲＩＥ法によりエッチングすることにより、図１Ｂにしめすように、帯状ＳｉＧｅ層８ａ、８ｂを形成する。前述の帯状マスク材料層９ａ、９ｂ上の帯状マスク材料層１０ａ、１０ｂは、ＳｉＧｅ層８のエッチングの前に除去してもよく、または残存させていてもよい。
次に、全体に、ＡＬＤ（Atomic Layered Deposition）法によりＳｉＮ層（図示せず）をマスク材料層７、帯状ＳｉＧｅ層８ａ、８ｂ、帯状ＳｉＮ層９ａ、９ｂを覆って形成する。この場合、ＳｉＮ層１２の断面は頂部で丸みを生じる。この丸みは帯状マスク材料層８ａ、８ｂより上部になるように形成するのが望ましい。そして、全体を、例えばフローＣＶＤ（Flow Chemical Vapor Deposition）法によるＳｉＯ2層（図示せず）で覆い、そして、ＣＭＰ(Chemical Mechanical Polishing)により、上表面位置が帯状マスク材料層９ａ、９ｂ上表面位置になるようにＳｉＯ2層と、ＳｉＮ層と、を研磨して、ＳｉＮ層１３ａ、１３ｂ、１３ｃを形成する。そして、ＳｉＮ層１３ａ、１３ｂ、１３ｃの頂部をエッチングして凹部を形成する。この凹部の底部位置が、帯状マスク材料層９ａ、９ｂの下部位置にあるように形成する。そして、全体にＳｉＮ層（図示せず）を被覆し、全体をＣＭＰ法により、上面位置がマスク材料層９ａ、９ｂ上面位置になるようにＳｉＮ層を研磨する。そして、フローＣＶＤにより形成したＳｉＯ2層を除去する。これにより、図１Ｃに示すように、帯状マスク材料層９ａ、９ｂの両側に、平面視においてＳｉＮ層１３ａ、１３ｂ、１３ｃの頂部形状と同じ形状を有する帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂが形成される。
次に、図１Ｄに示すように、帯状マスク材料層９ａ、９ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂをマスクにして、ＳｉＮ層１３ａ、１３ｂ、１３ｃをエッチングして、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成する。この場合、平面視において、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂの幅は同じになる。
次に、帯状マスク材料層９ａ、９ｂ、帯状ＳｉＧｅ層８ａ、８ｂを除去する。これにより、図１Ｅに示すように、マスク材料層７上に、平面視においてＹ方向に伸延し、かつ互いに平行に並んだ帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂを、それぞれの頂部上に有する帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂが形成される。
次に、全体を覆って、ＦＣＶＤ法によるＳｉＯ2層（図示せず）を形成する。そして、ＣＭＰ法により、ＳｉＯ2層を、その上表面位置が帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂの上表面位置と同じくなるように、研磨して、図１Ｆに示すように、ＳｉＯ2層１５を形成する。そして、ＳｉＯ2層１５、帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ上に、ＳｉＮ層１６を形成する。そして、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成した方法と、同じ基本的な手法を用いて、ＳｉＮ層１６上にＸ方向に伸延して、且つ互いに平行に並んだ帯状マスク材料層１７ａ、１７ｂを形成する。
次に、図１Ｇに示すように、帯状マスク材料層１７ａ、１７ｂをマスクにして、ＳｉＮ層１６、帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂ、マスク材料層７をＲＩＥエッチングする。そして、残存しているＳｉＮ層１６、ＳｉＯ2層１５を除去する。これにより、平面視において、矩形状のマスク材料層１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈを頂部に有するＳｉＮ柱２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈを形成する。
次に、図１Ｈに示すように、矩形状のマスク材料層１９ｂ、１９ｇ、ＳｉＮ柱２０ｂ、２０ｇを除去する。
次に、マスク材料層１９ａ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｈと、ＳｉＮ柱２０ａ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｈをマスクにして、マスク材料層７をエッチングして、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを形成する。このエッチングにおいて、例えばＣＤＥ（Chemical Dry Etching）法による等方エッチングを行うことにより、平面視において、マスク材料層７ａ、７ｂ（第３の材料層と、第４の材料層との一方）、７ｃ（マスク材料層７ｂが第３の材料層であれば、第４の材料層であり、マスク材料層７ｂが第４の材料層であれば、第３の材料層である）、７ｄ（第３の材料層と、第４の材料層との一方）、７ｅ（マスク材料層７ｄが第３の材料層であれば、第４の材料層であり、マスク材料層７ｄが第３の材料層であれば、第４の材料層である）、７ｆの形状を円形状にする。このＣＤＥエッチングは、この工程の前にマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆの平面視形状が円形状になっている場合は必要ない。そして、マスク材料層１９ａ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｈと、ＳｉＮ柱２０ａ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｈを除去する。そして、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆをマスクにして、ｉ層６をエッチングして、図１Ｉに示すように、Ｎ+層３、Ｐ+層４ａ、４ｂ上にＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆを形成する。なお、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆは、垂直方向において、マスク材料層７の上部層を除去したものでもよい。マスク材料層７の材料構成は、精度あるマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを得るために選択される。
次に、図１Ｊに示すように、Ｓｉ柱６ａ、６ｂ、６ｃの底部に繋がるＮ+層３、Ｐ+層４ａ、Ｎ層２、Ｐ層基板１をエッチングして、Ｐ層基板１の上部、Ｎ層２１ａ、Ｎ+層３ａａ、３ａｂ（第３の不純物層と第４の不純物層の一方）、Ｐ+層４ａａ（Ｎ+層３ａｂが第３の不純物層だと第４の不純物層であり、Ｎ+層３ａｂが第４の不純物層だと第３の不純物層である）よりなるＳｉ柱台２１ａを形成する。同時に、Ｓｉ柱６ｄ、６ｅ、６ｆの底部に繋がるＮ+層３、Ｐ+層４ｂ、Ｎ層２、Ｐ層基板１をエッチングして、Ｐ層基板１の上部、Ｎ層２ｂ、Ｎ+層３ｂａ（図示せず、第３の不純物層と第４の不純物層の一方）、３ｂｂ（図示せず）、Ｐ+層４ｂｂ（Ｎ+層３ｂａが第３の不純物層だと第４の不純物層であり、Ｎ+層３ｂａが第４の不純物層だと第３の不純物層である）、よりなるＳｉ柱台２１ｂを形成する。そして、Ｎ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂ、Ｎ層２ａ、２ｂの外周部と、Ｐ層基板１上にＳｉＯ2層２２を形成する。そして、ＡＬＤ法により、全体を覆って、ＨｆＯ２層２３、ＴｉＮ層（図示せず）を形成する。この場合、Ｓｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、ではＴｉＮ層が、側面同士で接触している。そして、Ｓｉ柱６ａの外周に形成したＨｆＯ２層２３を囲んだＴｉＮ層２４ａと、Ｓｉ柱６ｂ、６ｃの外周に形成したＨｆＯ２層２３を囲んだＴｉＮ層２４ｂと、Ｓｉ柱６ｄ、６ｅの外周に形成したＨｆＯ２層２３を囲んだＴｉＮ層２４ｃと、Ｓｉ柱６ｆの外周に形成したＨｆＯ２層２３を囲んだＴｉＮ層２４ｄと、を形成する。そして、全体にＳｉＯ2層（図示せず）を被覆し、その後に、ＣＭＰ法により全体を、その上面位置が、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆの上面位置になるように研磨する。そして、ＲＩＥ法により平坦化したＳｉＯ2層（図示せず）をエッチバックして、ＳｉＯ2層２５を形成する。そして、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆと、ＳｉＯ2層２５と、をマスクにして、ＨｆＯ２層２３、ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄの頂部を除去する。ＴｉＮ層２４ａ、２４ｂ（第１のゲート導体層、第２のゲート導体層）、２４ｃ（第１のゲート導体層、第２のゲート導体層）、２４ｄはＳＧＴのゲート導体層となる。このゲート導体層は、ＳＧＴの閾値電圧の設定に寄与する層であり、単層または複数層からなるゲート導体材料層から形成してもよい。このゲート導体材料層（第１のゲート導体層、第２のゲート導体層）は、Ｓｉ柱６ｂ、６ｃ間、及びＳｉ柱６ｄ、６ｅ間の側面全体に接して形成される。なお、ゲート導体材料層に繋がって、例えばタングステン（Ｗ）層を形成して、このＷ層を配線導体層として用いてもよい。このＷ層は、他の導体材料層であってもよい。
次に、図１Ｋに示すように、Ｓｉ柱６ａ〜６ｆの外周部のＳｉＯ2層２５上に、ＳｉＮ層２７（第１の絶縁層）を形成する。そして、全体にＳｉＯ2層（図示せず）を被覆する。そして、ＲＩＥ法により、このＳｉＯ2層をエッチングすることにより、露出しているＳｉ柱６ａ〜６ｆの頂部と、マスク材料層７ａ〜７ｆの側面に、平面視において、等幅のＳｉＯ2層２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆを形成する。この場合、ＳｉＯ2層２８ｂ（第１の材料層）とＳｉＯ2層２８ｃ（第２の材料層）と、は離れて形成させる。同様に、ＳｉＯ2層２８ｄ（第１の材料層）とＳｉＯ2層２８ｅ（第２の材料層）と、は離れて形成させる。ＳｉＯ2層２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆはＳｉ柱６ａ〜６ｆの頂部に対して自己整合で形成される。自己整合とは、ＳｉＯ2層２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆと、Ｓｉ柱６ａ〜６ｆの頂部と、の位置関係が、リソグラフィ法におけるマスク合せズレがない状態で形成されることを意味する。なお、ＳｉＮ層２７は、少なくとも、ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄ上にあればよい。例えば、ＳｉＮ層２７を形成するのに替えて、ＴｉＮ層２４ａ、２４ｂ頂部を酸化して、酸化膜を形成してもよい。また、ＴｉＮ層２４ａ、２４ｂ頂部をエッチングして、その後に、そのエッチング部に絶縁層を埋め込んでもよい。また、ＳｉＮ層２７（第１の絶縁層）に替えて、ＡＬＤ法によりＳｉＯ２層を全体に被覆した後、ＮＯ＋イオンをイオン注入して、ＳｉＯ２層の表層をＳｉＮ化させてもよい。他の材料により、この絶縁層を形成してもよい。
次に、全体にＳｉＮ層（図示せず）を被覆する。そして、図１Ｌに示すように、ＣＭＰ法により、ＳｉＮ層の上面位置が、マスク材料層７ａ〜７ｆの上表面位置になるように研磨して、ＳｉＮ層２９（第２の絶縁層）を形成する。そして、Ｓｉ柱６ａ〜６ｆの頂部を囲んだＳｉＯ2層２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆを除去して、Ｓｉ柱６ａ〜６ｆの頂部を囲んだ凹部３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆを形成する。ＳｉＯ2層２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆはＳｉ柱６ａ〜６ｆの頂部に対して自己整合で形成されているので、凹部３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆは、Ｓｉ柱６ａ〜６ｆの頂部に対して自己整合で形成される。
次に、図１Ｍに示すように、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを除去して、Ｓｉ柱６ａ〜６ｆの頂部外周と上部に、凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆを形成する。
次に、ＣＶＤ法により全体に、ＳｉＯ2層（図示せず）を被覆する。そして、図１Ｎに示すように、ＣＭＰ法により、ＳｉＯ2層の上面位置を、ＳｉＮ層２９の上面位置まで研磨して、Ｓｉ柱６ａ〜６ｆの頂部を覆い、且つ凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆ内に、ＳｉＯ2層３１ａ、３１ｂ（図示せず）３１ｃ、３１ｄ、３１ｅ（図示せず）、３１ｆを形成する。そして、リソグラフィ法と、ケミカルエッチング法により、ＳｉＯ2層３１ｂ、３１ｅを除去する。そして、選択エピタキシャル結晶成長法によりアクセプタ不純物を含んだＰ+層３２ｂ（第１の不純物層と第２の不純物層との一方）、３２ｅ（第１の不純物層と第２の不純物層との一方）を、Ｓｉ柱６ｂ、６ｅの頂部を覆い、且つ凹部３０Ｂ、３０Ｅ内に形成する。Ｐ+層３２ｂ、３２ｅの外周が、平面視において、凹部３０Ｂ、３０Ｅの外周より外側にならないように形成する。なお、Ｐ+層３２ｂ、３２ｅを形成する前に、Ｓｉ柱６ｂ、６ｅの頂部を薄く酸化した後に、この酸化膜を除く処理を行い、Ｓｉ柱６ｂ、６ｅの頂部表層のダメージ層の除去、及び洗浄を行うことが望ましい。
次に、全体にＳｉＯ2層（図示せず）を被覆し、ＣＭＰ法により、ＳｉＯ2層の上面位置が、ＳｉＮ層２９の上面位置と同じになるように研磨して、Ｐ+層３２ｂ、３２ｅ上に、ＳｉＯ2層（図示せず）を被覆させる。そして、リソグラフィ法とケミカルエッチにより、ＳｉＯ2層３１ａ、３１ｃ、３１ｄ、３１ｆを除去する。そして、図１Ｏに示すように、選択エピタキシャル結晶成長法によりドナー不純物を含んだＮ+層３２ａ、３２ｃ（Ｐ+層３２ｂが第１の不純物層だと第２の不純物層であり、Ｐ+層３２ｂが第２の不純物層だと第１の不純物層である）、３２ｄ（Ｐ+層３２ｅが第１の不純物層だと第２の不純物層であり、Ｐ+層３２ｅが第２の不純物層だと第１の不純物層である）、３２ｆを、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｆの頂部を覆い、且つ凹部３０Ａ、３０Ｃ、３０Ｄ、３０Ｆ内に形成する。Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆの外周が、平面視において、凹部３０Ａ、３０Ｃ、３０Ｄ、３０Ｆの外周より外側にならないように形成する。そして、Ｐ+層３２ｂ、３２ｅ上の、ＳｉＯ2層を除去する。
次に、全体に薄いＴａ層（図示せず）とＷ層（図示せず）を被覆する。そして、図１Ｐに示すように、ＣＭＰ法により、Ｗ層の上面位置がＳｉＮ層２９の上面位置になるように研磨して、Ｗ層３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆを形成する。この場合、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅと、Ｗ層３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆと、の間にあるＴａ層は、これら２つの層の接触抵抗を小さくさせるための、バッファ層である。単層または複数層の他の材料層でもよい。
次に、図１Ｑに示すように、全体を覆って上表面が平坦なＳｉＯ2層３５を形成する。そして、Ｎ+層３ａａとＰ+層４ａａと、の平面視における境界上と、ＴｉＮ層４４ｃ上と、に形成したコンタクトホールＣ１を介して接続配線金属層ＸＣ１を形成する。同時に、Ｎ+層３ｂｂとＰ+層４ｂｂと、の平面視における境界上と、ＴｉＮ層２４ｂと、の上に形成したコンタクトホールＣ２を介して接続配線金属層ＸＣ２（図示せず）を形成する。全体を覆って上表面が平坦なＳｉＯ2層３６を形成する。そして、ＴｉＮ層２４ａ、２４ｄ上に形成したコンタクトホールＣ３、Ｃ４を介して、ワード配線金属層ＷＬを形成する。全体を覆って上表面が平坦なＳｉＯ2層３７を形成する。そして、Ｐ+層３２ｂ、３２ｅ上のＷ層３３ｂ、３３ｅ上に形成したコンタクトホールＣ５、Ｃ６を介して電源配線金属層Ｖｄｄを形成する。そして、Ｎ+層３２ｃ上のＷ層３３ｃ上に形成したコンタクトホールＣ７を介して、グランド配線金属層Ｖｓｓ１を形成する。同時に、Ｎ+層３２ｄ上のＷ層３３ｄ上に形成したコンタクトホールＣ８を介して、グランド配線金属層Ｖｓｓ２を形成する。そして、全体を覆って上表面が平坦なＳｉＯ2層３９を形成する。そして、Ｎ+層３２ａ、３２ｆ上のＷ層３３ａ、３３ｆに形成したコンタクトホールＣ９，Ｃ１０を介してビット出力配線金属層ＢＬ，反転ビット出力配線金属層ＲＢＬを形成する。これにより、Ｐ層基板１上にＳＲＡＭセル回路が形成される。本ＳＲＡＭ回路では、Ｓｉ柱６ｂ、６ｅに負荷ＳＧＴが形成され、Ｓｉ柱６ｃ、６ｄに駆動ＳＧＴが形成され、Ｓｉ柱６ａ、６ｆに選択ＳＧＴが形成されている。
なお、図１Ｎ、図１Ｏで示したＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの形成後の熱工程により、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅからＳｉ柱６ａ〜６ｆの頂部へのドナー、またはアクセプタ不純物の拡散により、Ｎ+層４０ａ、４０ｃ、４０ｄ、４０ｆ（図示せず）、Ｐ+層４０ｂ、４０ｅ（図示せず）が形成される。Ｎ+層４０ａ、４０ｃ、４０ｄ、４０ｆ、Ｐ+層４０ｂ、４０ｅの分布形状は、熱工程の履歴、及びＳｉ柱６ａ〜６ｆの直径により、Ｓｉ柱６ａ〜６ｆの表層または、内部全体に形成される。Ｓｉ柱６ａ〜６ｆの頂部に繋がって、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、４０ａ、４０ｃ、４０ｄ、４０ｆ、Ｐ+層３２ｂ、３２ｅ、４０ｂ、４０ｅ（Ｐ+層３２ｂ、３２ｅ、４０ｂ、４０ｅが第１の不純物層の場合、Ｎ+層３２ｃ、３２ｄ、４０ｃ、４０ｄは第２の不純物層であり、Ｐ+層３２ｂ、３２ｅ、４０ｂ、４０ｅが第２の不純物層である場合、Ｎ+層３２ｃ、３２ｄ、４０ｃ、４０ｄは第１の不純物層である）が形成される。
また、図１Ｑに示すように、Ｓｉ柱６ａ〜６ｆの下部に、ＳＧＴのソースまたはドレインとなるＮ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂがＮ層２ｃａ、２ｃｂ上で、繋がって形成された。これに対し、Ｎ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂを、Ｓｉ柱６ａ〜６ｆの底部に形成して、かつＮ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂ間を金属層、合金層を介して繋げてもよい。また、Ｎ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂは、Ｓｉ柱６ａ〜６ｆの底部側面に接続して形成してもよい。上記のように、ＳＧＴのソース、またはドレインとなるＮ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂ、Ｓｉ柱６ａ〜６ｆの底部の内部、または側面外側に接して、その外周に形成されていてもよく、そして、各々が他の導体材料で電気的に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
ＳＲＡＭセルの高密度化に対して、下記に示す要求がある。
[要求１]
Ｓｉ柱６ｂ、６ｅに負荷用ＳＧＴが形成され、Ｓｉ柱６ｃ、６ｄには、選択用ＳＧＴが形成される。ＳＲＡＭセルの高密度化には、隣接したＳｉ柱６ｂ、６ｃ間に距離を短くする必要がある。一方、隣接したＳｉ柱６ｂ、６ｃの頂部に接続した頂部導電層を含めた不純物領域は、互いに離れて形成されなければいけない。同様に、隣接したＳｉ柱６ｄ、６ｅ間に距離を短くする必要がある。一方、隣接したＳｉ柱６ｄ、６ｅの頂部に接続した頂部導電層を含めた不純物領域は、互いに離れて形成されなければいけない。
[要求２]
Ｓｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、の間隔が短すぎると、ゲートＴｉＮ層２４ｂ、２４ｃが薄くなり、ゲート電極として必要な仕事関数が得られない。また、この間隔が長すぎると、Ｓｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、でＴｉＮ層２４ｂ、２４ｃが離れてしまう。このことより、ＳＲＡＭセルの集積度を向上させるためには、Ｓｉ柱６ｂ、６ｃ間、及びＳｉ柱６ｄ、６ｅ間の間隔を最適化しなければいけない。
[要求３]
隣接したＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部にＳＧＴのソース、又はドレインとなる不純物領域を形成し、これら不純物領域の上面から、外部配線と接続するコンタクトホールを形成する従来の構造では、これら不純物領域とチャネル、及びコンタクトホールとの接続面積が、Ｓｉ柱６ａ〜６ｆの断面積に限定され、ＳＲＡＭセルの高密度化が進むと、これら不純物領域の抵抗の増加が問題である。このため、不純物領域とチャネル、及びコンタクトホールとの、接続面積が大きくする必要がある。そして、不純物領域はＳＧＴのソース、またはドレインとして機能するのに必要な体積が確保されなければいけない。
[要求４]
Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部に不純物領域を、ドナー、またはアクセプタ不純物を含んだ選択、または非選択エピタキシャル結晶成長法により形成する場合、より良好な結晶性を持つ不純物領域を形成するには、エピタキシャル結晶成長させるＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部の面積が大きいほど、良い。
[要求１]
Ｓｉ柱６ｂ、６ｅに負荷用ＳＧＴが形成され、Ｓｉ柱６ｃ、６ｄには、選択用ＳＧＴが形成される。ＳＲＡＭセルの高密度化には、隣接したＳｉ柱６ｂ、６ｃ間に距離を短くする必要がある。一方、隣接したＳｉ柱６ｂ、６ｃの頂部に接続した頂部導電層を含めた不純物領域は、互いに離れて形成されなければいけない。同様に、隣接したＳｉ柱６ｄ、６ｅ間に距離を短くする必要がある。一方、隣接したＳｉ柱６ｄ、６ｅの頂部に接続した頂部導電層を含めた不純物領域は、互いに離れて形成されなければいけない。
[要求２]
Ｓｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、の間隔が短すぎると、ゲートＴｉＮ層２４ｂ、２４ｃが薄くなり、ゲート電極として必要な仕事関数が得られない。また、この間隔が長すぎると、Ｓｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、でＴｉＮ層２４ｂ、２４ｃが離れてしまう。このことより、ＳＲＡＭセルの集積度を向上させるためには、Ｓｉ柱６ｂ、６ｃ間、及びＳｉ柱６ｄ、６ｅ間の間隔を最適化しなければいけない。
[要求３]
隣接したＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部にＳＧＴのソース、又はドレインとなる不純物領域を形成し、これら不純物領域の上面から、外部配線と接続するコンタクトホールを形成する従来の構造では、これら不純物領域とチャネル、及びコンタクトホールとの接続面積が、Ｓｉ柱６ａ〜６ｆの断面積に限定され、ＳＲＡＭセルの高密度化が進むと、これら不純物領域の抵抗の増加が問題である。このため、不純物領域とチャネル、及びコンタクトホールとの、接続面積が大きくする必要がある。そして、不純物領域はＳＧＴのソース、またはドレインとして機能するのに必要な体積が確保されなければいけない。
[要求４]
Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部に不純物領域を、ドナー、またはアクセプタ不純物を含んだ選択、または非選択エピタキシャル結晶成長法により形成する場合、より良好な結晶性を持つ不純物領域を形成するには、エピタキシャル結晶成長させるＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部の面積が大きいほど、良い。
第１実施形態の製造方法によれば、次のような特徴が得られる。
１．上記要求に対して、本実施形態は下記の特徴を有する。
［要求１に対して］
本実施形成では、平面視における、Ｓｉ柱７ｂ、７ｃ間、及びＳｉ柱７ｄ、７ｅ間の距離は帯状ＳｉＧｅ層８ａ、８ｂの幅により定められる。この帯状ＳｉＧｅ材料層８ａ、８ｂの幅は、図１Ｂにおいて説明したように、リソグラフィ法で形成できる最小のレジスト層の幅より更に小さく形成できる。これにより、ゲートＴｉＮ層２４ｂ、２４ｃが、垂直方向における、Ｓｉ柱７ｂ、７ｃ間と、及びＳｉ柱７ｄ、７ｅ間とで、ＳＧＴチャネル側面全体で接触させることができる。これは、平面視において、Ｓｉ柱７ｂ、７ｃとＳｉ柱７ｄ、７ｅとのゲート電極間距離を最小まで近づけられることを示している。そして、ＳＧＴの不純物領域であるＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅは、互いに離れた凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆ内に形成されるため、隣接した、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅが接触することはない。そして、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅを形成する、凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆの内の、Ｓｉ柱６ａ〜６ｆの外周の凹部３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆは、リソグラフィ法を用いないで、自己整合で形成されている。これにより、高密度のＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅが形成される。これは、ＳＲＡＭセルの高密度化につながる。
［要求２に対して］
Ｓｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、の間隔は、帯状ＳｉＧｅ層８ａ、８ｂの幅で決められる。この帯状ＳｉＧｅ材料層８ａ、８ｂの幅は、図１Ｂにおいて説明したように、リソグラフィ法で形成できる最小のレジスト層の幅より更に小さく形成できる。この帯状ＳｉＧｅ材料層８ａ、８ｂの狭める幅を変えることによって、必要なＳｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、の間隔を得ることができる。これにより、ＳＲＡＭセルの高密度化の最適化が図れる。
［要求３に対して］
本実施形態では、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅと、各ＳＧＴのチャネルとの接続は、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部の上面と側面とでなされる。これにより、不純物領域が、Ｓｉ柱６ａ〜６ｆの頂部の内部だけに形成された構造と比べて、不純物領域とチャネルとの接続面積を大きくできる。そして、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの平面視における上面面積は、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆより大きいので、コンタクトホールＣ１〜Ｃ１０を大きくできる。また、本実施形態では、確実に不純物領域としての動作を行うための、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの体積の確保を、凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆの深さと、結晶成長させるＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの結晶成長時間と、を変えることにより、平面視における、不純物領域の面積を増やすことなく、容易に実現できる。
［要求４に対して］
本実施形態では、選択エピタキシャル結晶成長によるＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの形成は、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部の上面と側面とでなされる。これにより、不純物領域が、Ｓｉ柱６ａ〜６ｆの頂部の内部だけに形成された構造の場合と比べて、選択エピタキシャル結晶成長のためのＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの露出面積を広くできる。これは、より良好な結晶性を持つ不純物領域が形成される。これはＳＲＡＭセル特性が向上につながる。
２．良好なＳＲＡＭセル特性を得るには、如何に、平面視におけるＳｉ柱６ａ〜６ｆの形状を精度よく形成するかが重要である。本実施形態では、図１Ｃ，図１Ｄに示すように、Ｓｉ柱６ａ〜６ｆを、帯状ＳｉＧｅ層８ａ、８ｂの両側に形成した帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを用いて行っている。帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂは、ＳｉＮ膜を１原子層ずつ堆積するＡＬＤ（Atomic Layered Deposition）法により形成している。これは、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂの厚さを１原子層の精度で形成できることを意味している。同様に、帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂは、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂの頂部形状をそのまま現しているので、高精度で帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂが形成できる。これは、高精度なＳｉ柱６ａ〜６ｆ形成に繋がる。このことは、帯状マスク材料層１７ａ、１７ｂの形成に対しても、同様である。これにより、高精度にＳｉ柱６ａ〜６ｆが形成させる。
３．本実施形態では、６個のＳＧＴよりなるＳＲＡＭセルについて説明した。これに対して、８個のＳＧＴよりなるＳＲＡＭセルに対しても、本発明は適用できる。８個のＳＧＴよりなるＳＲＡＭセルでは、Ｙ方向に並んだ２列が、それぞれ４個のＳＧＴより構成される。そして、この４個のＳＧＴの内、負荷用または駆動用のＳＧＴが２個隣接して並ぶ。この場合、３個並んだ負荷用と駆動用のＳＧＴのゲート電極は接続しており、そして、隣接した負荷用と駆動用のＳＧＴの上部の不純物層は離れて形成されなければいけない。隣接した負荷用と駆動用のＳＧＴの関係は、６個のＳＧＴよりなるＳＲＡＭセルと同じであるので、本実施形態の方法を適用することによって、高密度の８個のＳＧＴより構成されたＳＲＡＭセルを形成できる。本発明は、他の複数のＳＧＴよりなるＳＲＡＭセル形成にも適用できる。
４．本実施形態では、本発明をＳＲＡＭセルに適用した例について説明した。同じチップ上に形成されるロジック回路において、もっとも多く使われるインバータ回路は、少なくとも２つのＮチャネルＳＧＴとＰチャネルＳＧＴよりなり、ＮチャネルＳＧＴとＰチャネルＳＧＴとのゲート電極は接続している。そして、２つのＮチャネルＳＧＴとＰチャネルＳＧＴのそれぞれの上部の不純物領域は離れていなければいけない。このように、ＳＲＡＭセルの負荷ＳＧＴと駆動ＳＧＴとの関係と、インバータ回路のＮチャネルＳＧＴとＰチャネルＳＧＴとの関係は同じである。これは、例えばＳＲＡＭセル領域とロジック回路領域を含んだマイクロプロセッサ回路に本発明を適用せることにより、高密度マイクロプロセッサ回路が実現できることを示している。なお、本発明は、少なくとも２個並んだ、同じ極性のＳＧＴ形成にも適用できる。この場合、これらＳＧＴを形成する半導体柱頂部に接続して形成する不純物層は同じ極性のものになるので、これら不純物層は同時に形成してもよい。
５．本実施形態では、平面視において、円形状のＳｉ柱６ａ〜６ｆを形成した。Ｓｉ柱６ａ〜６ｆの一部または全ての平面視における形状は、円形、楕円、一方方向に長く伸びた形状などの形状が容易に形成できる。そして、ＳＲＡＭ領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これにより、高密度で、且つ高性能マイクロプロセッサ回路が実現できる。
１．上記要求に対して、本実施形態は下記の特徴を有する。
［要求１に対して］
本実施形成では、平面視における、Ｓｉ柱７ｂ、７ｃ間、及びＳｉ柱７ｄ、７ｅ間の距離は帯状ＳｉＧｅ層８ａ、８ｂの幅により定められる。この帯状ＳｉＧｅ材料層８ａ、８ｂの幅は、図１Ｂにおいて説明したように、リソグラフィ法で形成できる最小のレジスト層の幅より更に小さく形成できる。これにより、ゲートＴｉＮ層２４ｂ、２４ｃが、垂直方向における、Ｓｉ柱７ｂ、７ｃ間と、及びＳｉ柱７ｄ、７ｅ間とで、ＳＧＴチャネル側面全体で接触させることができる。これは、平面視において、Ｓｉ柱７ｂ、７ｃとＳｉ柱７ｄ、７ｅとのゲート電極間距離を最小まで近づけられることを示している。そして、ＳＧＴの不純物領域であるＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅは、互いに離れた凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆ内に形成されるため、隣接した、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅが接触することはない。そして、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅを形成する、凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆの内の、Ｓｉ柱６ａ〜６ｆの外周の凹部３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆは、リソグラフィ法を用いないで、自己整合で形成されている。これにより、高密度のＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅが形成される。これは、ＳＲＡＭセルの高密度化につながる。
［要求２に対して］
Ｓｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、の間隔は、帯状ＳｉＧｅ層８ａ、８ｂの幅で決められる。この帯状ＳｉＧｅ材料層８ａ、８ｂの幅は、図１Ｂにおいて説明したように、リソグラフィ法で形成できる最小のレジスト層の幅より更に小さく形成できる。この帯状ＳｉＧｅ材料層８ａ、８ｂの狭める幅を変えることによって、必要なＳｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、の間隔を得ることができる。これにより、ＳＲＡＭセルの高密度化の最適化が図れる。
［要求３に対して］
本実施形態では、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅと、各ＳＧＴのチャネルとの接続は、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部の上面と側面とでなされる。これにより、不純物領域が、Ｓｉ柱６ａ〜６ｆの頂部の内部だけに形成された構造と比べて、不純物領域とチャネルとの接続面積を大きくできる。そして、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの平面視における上面面積は、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆより大きいので、コンタクトホールＣ１〜Ｃ１０を大きくできる。また、本実施形態では、確実に不純物領域としての動作を行うための、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの体積の確保を、凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆの深さと、結晶成長させるＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの結晶成長時間と、を変えることにより、平面視における、不純物領域の面積を増やすことなく、容易に実現できる。
［要求４に対して］
本実施形態では、選択エピタキシャル結晶成長によるＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの形成は、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部の上面と側面とでなされる。これにより、不純物領域が、Ｓｉ柱６ａ〜６ｆの頂部の内部だけに形成された構造の場合と比べて、選択エピタキシャル結晶成長のためのＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの露出面積を広くできる。これは、より良好な結晶性を持つ不純物領域が形成される。これはＳＲＡＭセル特性が向上につながる。
２．良好なＳＲＡＭセル特性を得るには、如何に、平面視におけるＳｉ柱６ａ〜６ｆの形状を精度よく形成するかが重要である。本実施形態では、図１Ｃ，図１Ｄに示すように、Ｓｉ柱６ａ〜６ｆを、帯状ＳｉＧｅ層８ａ、８ｂの両側に形成した帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを用いて行っている。帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂは、ＳｉＮ膜を１原子層ずつ堆積するＡＬＤ（Atomic Layered Deposition）法により形成している。これは、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂの厚さを１原子層の精度で形成できることを意味している。同様に、帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂは、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂの頂部形状をそのまま現しているので、高精度で帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂが形成できる。これは、高精度なＳｉ柱６ａ〜６ｆ形成に繋がる。このことは、帯状マスク材料層１７ａ、１７ｂの形成に対しても、同様である。これにより、高精度にＳｉ柱６ａ〜６ｆが形成させる。
３．本実施形態では、６個のＳＧＴよりなるＳＲＡＭセルについて説明した。これに対して、８個のＳＧＴよりなるＳＲＡＭセルに対しても、本発明は適用できる。８個のＳＧＴよりなるＳＲＡＭセルでは、Ｙ方向に並んだ２列が、それぞれ４個のＳＧＴより構成される。そして、この４個のＳＧＴの内、負荷用または駆動用のＳＧＴが２個隣接して並ぶ。この場合、３個並んだ負荷用と駆動用のＳＧＴのゲート電極は接続しており、そして、隣接した負荷用と駆動用のＳＧＴの上部の不純物層は離れて形成されなければいけない。隣接した負荷用と駆動用のＳＧＴの関係は、６個のＳＧＴよりなるＳＲＡＭセルと同じであるので、本実施形態の方法を適用することによって、高密度の８個のＳＧＴより構成されたＳＲＡＭセルを形成できる。本発明は、他の複数のＳＧＴよりなるＳＲＡＭセル形成にも適用できる。
４．本実施形態では、本発明をＳＲＡＭセルに適用した例について説明した。同じチップ上に形成されるロジック回路において、もっとも多く使われるインバータ回路は、少なくとも２つのＮチャネルＳＧＴとＰチャネルＳＧＴよりなり、ＮチャネルＳＧＴとＰチャネルＳＧＴとのゲート電極は接続している。そして、２つのＮチャネルＳＧＴとＰチャネルＳＧＴのそれぞれの上部の不純物領域は離れていなければいけない。このように、ＳＲＡＭセルの負荷ＳＧＴと駆動ＳＧＴとの関係と、インバータ回路のＮチャネルＳＧＴとＰチャネルＳＧＴとの関係は同じである。これは、例えばＳＲＡＭセル領域とロジック回路領域を含んだマイクロプロセッサ回路に本発明を適用せることにより、高密度マイクロプロセッサ回路が実現できることを示している。なお、本発明は、少なくとも２個並んだ、同じ極性のＳＧＴ形成にも適用できる。この場合、これらＳＧＴを形成する半導体柱頂部に接続して形成する不純物層は同じ極性のものになるので、これら不純物層は同時に形成してもよい。
５．本実施形態では、平面視において、円形状のＳｉ柱６ａ〜６ｆを形成した。Ｓｉ柱６ａ〜６ｆの一部または全ての平面視における形状は、円形、楕円、一方方向に長く伸びた形状などの形状が容易に形成できる。そして、ＳＲＡＭ領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これにより、高密度で、且つ高性能マイクロプロセッサ回路が実現できる。
（第２実施形態）
以下、図２Ａ〜図２Ｃを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
図１Ａ〜図１Ｊまでの工程を行う。そして、Ｓｉ柱６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅ、６Ｆ上のマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを除去する。Ｓｉ柱６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅ、６Ｆの高さは、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの高さよりマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆの厚さだけ大きいのが望ましい。そして、図１Ｋの工程を行ない、図２Ａに示すように、Ｓｉ柱６Ａ〜６Ｆの頂部を囲んでＳｉＯ2層２８ａ〜２８ｆと、ＳｉＮ層２９を形成する。
以下、図２Ａ〜図２Ｃを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
図１Ａ〜図１Ｊまでの工程を行う。そして、Ｓｉ柱６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅ、６Ｆ上のマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを除去する。Ｓｉ柱６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅ、６Ｆの高さは、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの高さよりマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆの厚さだけ大きいのが望ましい。そして、図１Ｋの工程を行ない、図２Ａに示すように、Ｓｉ柱６Ａ〜６Ｆの頂部を囲んでＳｉＯ2層２８ａ〜２８ｆと、ＳｉＮ層２９を形成する。
次に、図２Ｂに示すように、ＳｉＯ2層２８ａ〜２８ｆと、ＳｉＮ層２９をマスクにして、Ｓｉ柱６Ａ〜６Ｆの頂部を、その上面位置がＳｉＮ層２７の上面位置より上部になるようにエッチングして、凹部４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ、４１ｆを形成する。
次に、図２Ｃに示すように、ＳｉＯ2層２８ａ〜２８ｆをエッチングして、Ｓｉ柱６Ａ〜６Ｆの頂部の周りに凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ，３０Ｆを形成することにより、図１Ｍと同じ構造となる。以後、図１Ｌ〜図１Ｑの工程を行うことにより、第１実施形態と同じく、Ｐ層基板１上にＳＲＡＭセルが形成される。
本実施形態は以下のような特徴をもつ。
第１実施形態では、図１Ｍに示したＳｉ柱６ａ〜６ｆの頂部上の凹部３０Ａ〜３０Ｆの深さは、図１Ｌで示した、マスク材料層７ａ〜７ｆの厚さで決められる。これらマスク材料層７ａ〜７ｆは、図１Ｂ、図１Ｉ〜図１Ｌで示したＲＩＥ、及びＣＭＰ工程におけるエッチングマスク、またはストッパ材料層として用いられている。このため、各工程でのウエハ内一様性がＳｉ柱６ａ〜６ｆの頂部上の凹部３０Ａ〜３０Ｆの深さのウエハ内一様性に影響する。このため、マスク材料層７ａ〜７ｆを、材料の選択、そして各工程に合わせた材料層よりなる多層構造にするにするなどの工夫が必要である。これに対し、本実施形態では、図２Ａ、図２ＢにおけるＣＭＰ、Ｓｉ柱６Ａ〜６Ｆの頂部エッチング工程を主に精度を高めることにより、Ｓｉ柱６ａ〜６ｆの頂部上の凹部３０Ａ〜３０Ｆの深さの一様性の向上が図れる。
第１実施形態では、図１Ｍに示したＳｉ柱６ａ〜６ｆの頂部上の凹部３０Ａ〜３０Ｆの深さは、図１Ｌで示した、マスク材料層７ａ〜７ｆの厚さで決められる。これらマスク材料層７ａ〜７ｆは、図１Ｂ、図１Ｉ〜図１Ｌで示したＲＩＥ、及びＣＭＰ工程におけるエッチングマスク、またはストッパ材料層として用いられている。このため、各工程でのウエハ内一様性がＳｉ柱６ａ〜６ｆの頂部上の凹部３０Ａ〜３０Ｆの深さのウエハ内一様性に影響する。このため、マスク材料層７ａ〜７ｆを、材料の選択、そして各工程に合わせた材料層よりなる多層構造にするにするなどの工夫が必要である。これに対し、本実施形態では、図２Ａ、図２ＢにおけるＣＭＰ、Ｓｉ柱６Ａ〜６Ｆの頂部エッチング工程を主に精度を高めることにより、Ｓｉ柱６ａ〜６ｆの頂部上の凹部３０Ａ〜３０Ｆの深さの一様性の向上が図れる。
（第３実施形態）
以下、図３Ａ〜図３Ｃを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
以下、図３Ａ〜図３Ｃを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
図１Ａ〜図１Ｍの工程を行う。そして、図１Ｎと同じく、Ｓｉ柱６ａ〜６ｆの頂部を囲んで凹部３０ａ〜３０ｆ内にＳｉＯ2層３１ａ〜３１ｆを形成した後、ＳｉＯ2層３１ｂ，３１ｅを除去する。そして、図３Ａに示すように、凹部３０ｂ、３０ｄ内と、ＳｉＮ層２９、ＳｉＯ2層３１ａ、３１ｃ、３１ｄ、３１ｆ上とにエピタキシャル結晶成長法により、アクセプタ不純物を含んだＰ+層４３を形成する。なお、Ｐ+層４３を形成する前に、単結晶薄膜半導体層を、Ｐ+層４３の結晶性を良くするために形成してもよい。
次に、図３Ｂに示すように、Ｐ+層４３を、その上面がＳｉＮ層２９の上面位置になるようにエッチバック、またはＣＭＰ法を用いて、Ｓｉ柱６ｂ、６ｅの頂部を囲み、且つ凹部３０ｂ、３０ｅ内にＰ+層４３ｂ、４３ｅを形成する。
次に、図３Ｃに示すように、Ｐ+層４３ｂ、４３ｅを形成したのと同じ工程により、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｆの頂部を囲み、凹部３０ａ、３０ｃ、３０ｄ、３０ｆ内にＮ+層４３ａ、４３ｃ、４３ｄ、４３ｆを形成する。その後、図１Ｑで示した工程を行うことにより、第１実施形態と同じく、Ｐ層基板１上にＳＲＡＭセルが形成される。
本実施形態は以下のような特徴をもつ。
第１実施形態では、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆと、Ｐ+層３２ｂ、３２ｅと、を選択エピタキシャル結晶成長法を用いて形成した。選択エピタキシャル結晶成長法では、凹部３０Ａ〜３０Ｆの外周部のＳｉＮ層２９に堆積したＳｉ、及びドナー、またはアクセプタ不純物原子が、ＳｉＮ層２９表面を移動し、凹部３０Ａ〜３０Ｆに到達した後に、凹部３０Ａ〜３０Ｆ内で結晶成長して、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅが形成される。このため、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの体積は、凹部３０Ａ〜３０ＦがＳｉＮ層２９上で、どのように配置されているかに影響されて、同じではない。このため、均一なＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅを、凹部３０Ａ〜３０Ｆ内に形成することに困難さを生じる。これに対して、本実施形態では、図３Ａ、図３Ｂに示した様に、凹部３０ｂ、３０ｄ内と、ＳｉＮ層２９、ＳｉＯ2層３１ａ、３１ｃ、３１ｄ、３１ｆ上とにアクセプタ不純物を含んだＰ+層４３を形成した後、Ｐ+層４３を、その上面がＳｉＮ層２９の上面位置になるようにエッチバック、またはＣＭＰ法を用いて、Ｓｉ柱６ｂ、６ｅの頂部を囲み、且つ凹部３０ｂ、３０ｅ内にＰ+層４３ｂ、４３ｅを形成する。このため、選択エピタキシャル結晶成長法の場合のような、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの体積のばらつきは生じない。
第１実施形態では、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆと、Ｐ+層３２ｂ、３２ｅと、を選択エピタキシャル結晶成長法を用いて形成した。選択エピタキシャル結晶成長法では、凹部３０Ａ〜３０Ｆの外周部のＳｉＮ層２９に堆積したＳｉ、及びドナー、またはアクセプタ不純物原子が、ＳｉＮ層２９表面を移動し、凹部３０Ａ〜３０Ｆに到達した後に、凹部３０Ａ〜３０Ｆ内で結晶成長して、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅが形成される。このため、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの体積は、凹部３０Ａ〜３０ＦがＳｉＮ層２９上で、どのように配置されているかに影響されて、同じではない。このため、均一なＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅを、凹部３０Ａ〜３０Ｆ内に形成することに困難さを生じる。これに対して、本実施形態では、図３Ａ、図３Ｂに示した様に、凹部３０ｂ、３０ｄ内と、ＳｉＮ層２９、ＳｉＯ2層３１ａ、３１ｃ、３１ｄ、３１ｆ上とにアクセプタ不純物を含んだＰ+層４３を形成した後、Ｐ+層４３を、その上面がＳｉＮ層２９の上面位置になるようにエッチバック、またはＣＭＰ法を用いて、Ｓｉ柱６ｂ、６ｅの頂部を囲み、且つ凹部３０ｂ、３０ｅ内にＰ+層４３ｂ、４３ｅを形成する。このため、選択エピタキシャル結晶成長法の場合のような、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの体積のばらつきは生じない。
（第４実施形態）
以下、図４を参照しながら、本発明の第４実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
以下、図４を参照しながら、本発明の第４実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
第３実施形態における図３Ａに示したＰ+層４３を形成する前に、図４に示すように、例えばＡＬＤ法により、例えばＳｉによる薄い半導体層４６を全面に堆積する。これにより、凹部３０ｂ、３０ｅの内部全体に形成される。そして、全面に、エピタキシャル結晶成長法により、アクセプタ不純物を含んだＰ+層４３を形成する。そして、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆの形成においても、同様に行う。そして、以後第３実施形態で説明した工程と同じ工程を行う。これにより、第１実施形態と同じく、Ｐ層基板１上にＳＲＡＭセルが形成される。なお、薄い単結晶半導体層４６はアクセプタ、またはドナー不純物原子を含んでいても、いなくてもよい。また、薄い単結晶半導体層４６は、例えばＳｉＧｅなどの他の半導体材料層であってもよい。また、薄い単結晶半導体層４６の材料は、Ｐ+層４３と、Ｎ+層（図示せず）とで、変えてよい。また、求められる結晶性の良いＰ+層４３は、凹部３０ｂ、３０ｅの内部であるので、薄い半導体層４６は、ＳｉＮ層２９と、ＳｉＯ2層３１ａ、３１ｃ、３１ｄ、３１ｆと、の上面になくてもよい。
本実施形態は以下のような特徴をもつ。
１．第３実施形態では、凹部３０ａ〜３０ｆ内部のＳｉＮ層２７の上面、及びＳｉＮ層２９側面は、結晶性を有しないＳｉＮ層がそのまま露出している。エピタキシャル結晶成長法では、単結晶層表面の原子配列に繋がって単結晶層が成長される。そのため、凹部３０ａ〜３０ｆ内部の露出したＳｉＮ層２７、２９表面上では、単結晶層が形成されない。このため、凹部３０ａ〜３０ｆ内部に形成されるＰ+層４３、Ｎ+層（図示せず）の結晶性が損なわれる。これに対し、本実施形態では、Ｐ+層４３の形成前に、凹部３０ｂ、３０ｅ内部全体に、単結晶の薄い半導体層４６を形成する（Ｎ+層においても同じ）。これにより、凹部３０ａ〜３０ｆ内部に形成されるＰ+層４３、Ｎ+層（図示せず）の結晶性が向上する。これによりＳＧＴ特性が改善される。
２．第１実施形態においても、凹部３０ａ〜３０ｆ内部のＳｉＮ層２７の上面、及びＳｉＮ層２９側面は、結晶性を有しないＳｉＮ層がそのまま露出している。これに対し、選択エピタキシャル結晶成長法によるＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの形成の前に、本実施形態と同じく、薄い単結晶半導体層を被覆することにより、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの結晶性の向上が図れる。これによりＳＧＴ特性が改善される。
１．第３実施形態では、凹部３０ａ〜３０ｆ内部のＳｉＮ層２７の上面、及びＳｉＮ層２９側面は、結晶性を有しないＳｉＮ層がそのまま露出している。エピタキシャル結晶成長法では、単結晶層表面の原子配列に繋がって単結晶層が成長される。そのため、凹部３０ａ〜３０ｆ内部の露出したＳｉＮ層２７、２９表面上では、単結晶層が形成されない。このため、凹部３０ａ〜３０ｆ内部に形成されるＰ+層４３、Ｎ+層（図示せず）の結晶性が損なわれる。これに対し、本実施形態では、Ｐ+層４３の形成前に、凹部３０ｂ、３０ｅ内部全体に、単結晶の薄い半導体層４６を形成する（Ｎ+層においても同じ）。これにより、凹部３０ａ〜３０ｆ内部に形成されるＰ+層４３、Ｎ+層（図示せず）の結晶性が向上する。これによりＳＧＴ特性が改善される。
２．第１実施形態においても、凹部３０ａ〜３０ｆ内部のＳｉＮ層２７の上面、及びＳｉＮ層２９側面は、結晶性を有しないＳｉＮ層がそのまま露出している。これに対し、選択エピタキシャル結晶成長法によるＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの形成の前に、本実施形態と同じく、薄い単結晶半導体層を被覆することにより、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの結晶性の向上が図れる。これによりＳＧＴ特性が改善される。
（第５実施形態）
以下、図５を参照しながら、本発明の第５実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
以下、図５を参照しながら、本発明の第５実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
図１Ａ〜図１Ｍまでの工程を行う。次に、水酸化カリウム（ＫＯＨ）、水酸化ナトリウム（ＮａＯＨ）などを含んだエッチング液により、露出したＳｉ柱６ａ〜６ｆの頂部をエッチングする。これにより、図５に示すように、ＫＯＨ、ＮａＯＨを含んだエッチング液は単結晶であるＳｉ柱６ａ〜６ｆを異方性エッチングして、エッチング後にＳｉ柱６ａ〜６ｆ頂部に特定方位面４８ａ、４８ｂ、４８ｃ、４８ｄ（図示せず）、４８ｅ（図示せず）、４８ｆ（図示せず）を形成する。例えば、Ｓｉ柱６ａ〜６ｆ上面が（１００）である場合、Ｓｉ柱６ａ〜６ｆ頂部側面に（１１１）面が現れる。以後、図１Ｎ〜図１Ｑで示した工程を行うことにより、第１実施形態と同じく、Ｐ層基板１上にＳＲＡＭセルが形成される。
なお、図５では、エッチング後のＳｉ柱６ａ〜６ｆ上面には、エッチング前のＳｉ柱６ａ〜６ｆ上表面を残した。更にエッチングを進めると、Ｓｉ柱６ａ〜６ｆ上表面部はなくなり、その断面形状は三角錐状になる。このような、Ｓｉ柱６ａ〜６ｆ頂部形状の違いは、たとえば、Ｓｉ柱６ａ〜６ｆの太さ、異方性エッチング条件により変わる。本実施形態の特徴は、異方性エッチングにより、Ｓｉ柱６ａ〜６ｆの頂部に、単結晶Ｓｉにおける方位面を形成するところにある。
本実施形態は以下のような特徴をもつ。
エピタキシャル結晶成長法では、単結晶層表面の原子配列に繋がって単結晶層が成長される。第１実施形態では、平面視における、露出したＳｉ柱６ａ〜６ｆ頂部はＲＩＥエッチングされているため側面表面は、多くの面方位を有し、且つＲＩＥによりイオンダメージにより、結晶性の良い状態ではない。これに対し、本実施形態では、Ｓｉ柱６ａ〜６ｆ頂部の異方性エッチングにより、ＲＩＥエッチングでのイオンダメージ層を除き、且つ特定の方位面をＳｉ柱６ａ〜６ｆ頂部側面は特定の方位面を有する。これにより、良い結晶性を有するＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅが形成される。これはＳＧＴの性能向上につながる。
エピタキシャル結晶成長法では、単結晶層表面の原子配列に繋がって単結晶層が成長される。第１実施形態では、平面視における、露出したＳｉ柱６ａ〜６ｆ頂部はＲＩＥエッチングされているため側面表面は、多くの面方位を有し、且つＲＩＥによりイオンダメージにより、結晶性の良い状態ではない。これに対し、本実施形態では、Ｓｉ柱６ａ〜６ｆ頂部の異方性エッチングにより、ＲＩＥエッチングでのイオンダメージ層を除き、且つ特定の方位面をＳｉ柱６ａ〜６ｆ頂部側面は特定の方位面を有する。これにより、良い結晶性を有するＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅが形成される。これはＳＧＴの性能向上につながる。
なお、本発明に係る実施形態では、１つの半導体柱に１個のＳＧＴを形成したが、２個以上を形成する回路形成においても、本発明を適用できる。２個以上を形成する回路形成においては、本発明が述べているＳＧＴは、半導体柱の最上部にあるＳＧＴである。
また、第１実施形態では、Ｓｉ柱６ａ〜６ｆを形成したが、ほかの半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態における、Ｎ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層４ａａ、４ｂｂ、３２ｂ、３２ｅは、ドナー、またはアクセプタ不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅは、選択エピタキシャル結晶成長法を用いて形成した。ＣＤＥ（Chemical Dry Etching）と通常のエピタキシャル結晶成長とを繰り返して、凹部３０Ａ〜３０Ｆ内のＳｉ柱６ａ〜６ｆの頂部上にＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅを形成する方法を含め、他の方法によりＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅを選択的に形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態における、Ｓｉ柱６ａ〜６ｆの外周部のＳｉＮ層２７と、露出したＳｉ柱６ａ〜６ｆの頂部、マスク材料層７ａ〜７ｆの側面に形成したＳｉＯ2層２８ａ〜２８ｆと、ＳｉＯ2層２８ａ〜２８ｆを囲んだＳｉＮ層２９とは、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、マスク材料層７はＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3、以後ＡｌＯと称する）層、ＳｉＯ2層より形成した。マスク材料層７は、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、図１Ｃ、図１Ｄに示したように、全体に、ＡＬＤ法により形成した帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを帯状ＳｉＧｅ層８ａ、８ｂの両側に形成した。帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂと、帯状ＳｉＧｅ層８ａ、８ｂと、は本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
なお、図１Ａ〜図１Ｇにおいて述べたように、Ｙ方向に伸延した帯状マスク材料層１２ａ、１２ａｂ、１２ｂａ、１２ｂｂ、１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂ、に直交して、Ｘ方向に伸延した帯状マスク材料層１７ａ、１７ｂを、帯状ＳｉＮ材料層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成したのと同様な方法により形成した。これにより、Ｘ方向、Ｙ方向共に、高精度で、且つ高密度に、Ｓｉ柱６ａ〜６ｆが形成される。そして、本実施形態の説明では、帯状マスク材料層１２ａ、１２ａｂ、１２ｂａ、１２ｂｂ、１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成した後に、帯状マスク材料層１７ａ、１７ｂを形成した。これに対して、帯状マスク材料層１７ａ、１７ｂを形成した後に、帯状ＳｉＮ材料層１２ａ、１２ａｂ、１２ｂａ、１２ｂｂ、１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成する工程でも、同じく高精度で、且つ高密度にＳｉ柱６ａ〜６ｆを形成することができる。また、設計において、Ｙ方向に余裕がある場合は、本方法を用いないで、リソグラフィ法とＲＩＥエッチング法により、直接に帯状マスク材料層１７ａ、１７ｂを形成してもよい。また、Ｘ方向に余裕がある場合は、本方法を用いないで、リソグラフィ法とＲＩＥエッチング法により、直接に帯状マスク材料層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成してもよい。また、ＳＲＡＭセル性能を満足することができれば、Ｘ方向に伸延した帯状マスク材料層１２ａ、１２ａｂ、１２ｂａ、１２ｂｂ、帯状ＳｉＮ層１７ａ、１７ｂを、ＳＡＤＰ（Self Aligned Double Patterning、例えば非特許文献３を参照）、ＳＡＱＰ（Self Aligned Quadruple Patterning、例えば非特許文献３を参照）を用いて形成しても良い。このことは、本発明に係るその他の実施形態においても同様である。
また、図１Ｈ、図１Ｉで説明したように、矩形状のマスク材料層１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈを頂部に有するＳｉＮ柱２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈを形成した後に、矩形状のマスク材料層１９ｂ、１９ｇ、ＳｉＮ柱２０ｂ、２０ｇを除去した。こにより、平面視において、図１Ｑで示したコンタクトホールＣ１、Ｃ２のある領域にＳｉ柱がないコンタクトホールＣ１、Ｃ２形成領域を形成した。これに対し、Ｓｉ柱６ａ〜６ｆを形成すると同時に、コンタクトホールＣ１、Ｃ２形成領域にＳｉ柱を形成した後に、これらＳｉ柱を除去して、コンタクトホールＣ１、Ｃ２形成領域を形成してもよい。また、また、帯状マスク材料層１７ａ、１７ｂを形成した後に、コンタクトホールＣ１、Ｃ２形成領域の帯状マスク材料層１７ａ、１７ｂを除去する工程を行うことにより、コンタクトホールＣ１、Ｃ２のある領域にＳｉ柱を形成させない方法により、コンタクトホールＣ１、Ｃ２形成領域を形成してもよい。上記のように、第１実施形態で説明した方法以外にもある。これ以外の方法によって、コンタクトホールＣ１，Ｃ２形成領域を作ってもよい。ＳＲＡＭセル回路以外の回路形成に適用できる。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、帯状マスク材料層９ａ、９ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂのそれぞれの上表面と、底部の垂直方向における位置が、同じのように形成したが、本発明の目的に合うならば、それぞれの上表面と、底部の位置が垂直方向で異なっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、帯状マスク材料層９ａ、９ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂの厚さ、及び形状は、ＣＭＰによる研磨、及びＲＩＥエッチング、洗浄により変化する。この変化は、本発明の目的に合う程度の内であれば、問題ない。このことは、本発明に係るその他の実施形態においても同様である。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態における、各種配線金属層ＸＣ１、ＸＣ２、ＷＬ、Ｖｄｄ、Ｖｓｓ、ＢＬ、ＲＢＬの材料は、金属だけでなく、合金、アクセプタ、またはドナー不純物を多く含んだ半導体層などの導電材料層であってもよく、そして、それらを単層、または複数層組み合わせて構成させてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図１Ｊに示したように、ゲート金属層として、ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄを用いた。このＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄは、本発明の目的に合う材料であれば、単層または複数層よりなる材料層を用いることができる。ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄは、少なくとも所望の仕事関数を持つ、単層または複数層の金属層などの導体層より形成できる。この外側に、たとえばＷ層などの他の導電層を形成してもよい。この場合、Ｗ層はゲート金属層を繋げる金属配線層の役割を行う。Ｗ層以外に単層、または複数層の金属層を用いても良い。また、ゲート絶縁層として、ＨｆＯ２層２３を用いが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
第１実施形態において、Ｓｉ柱６ａ〜６ｆの平面視における形状は、円形状であった。そして、Ｓｉ柱６ａ〜６ｆの一部または全ての平面視における形状は、円形、楕円、一方方向に長く伸びた形状などの形状が容易に形成できる。そして、ＳＲＡＭ領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、Ｓｉ柱６ａ〜６ｆの底部に接続してＮ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂを形成した。Ｎ+層３ａａ、３ａｂ、３３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂ上面に金属、シリサイドなどの合金層を形成してもよい。また、Ｓｉ柱６ａ〜６ｆの底部の外周に例えばエピタキシャル結晶成長法により形成したドナー、またはアクセプタ不純物原子を含んだＰ+層、またはＮ+層を形成してＳＧＴのソース、またはドレイン不純物領域を形成してもよい。この場合、エピタキシャル結晶成長法で形成されたＮ+層またはＰ+層に接したＳｉ柱内部にＮ+層またはＰ+層が形成されていても、いなくてもよい。または、これらＰ+層、Ｎ+層に接して、そして伸延した金属層、または合金層を設けても良い。上記のように、Ｓｉ柱６ａ〜６ｆの底部に繋がる不純物領域と、これらの不純物層を繋げる不純物層結合領域の形成は、設計、そして製造上の観点から決めてよい。Ｎ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂは、不純物層と、不純物層結合領域と、を兼用している。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｐ層基板１上にＳＧＴを形成したが、Ｐ層基板１の代わりにＳＯＩ（Silicon On Insulator）基板を用いても良い。または、基板としての役割を行うものであれば他の材料基板を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｓｉ柱６ａ〜６ｆの上下に、同じ極性の導電性を有するＮ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４４ｂ、４４ｇとＮ+層３２ａ、３２ｃ、３ｄ、３ｆ、Ｐ+層３２ｂ、３２ｅを用いて、ソース、ドレインを構成するＳＧＴについて説明したが、極性が異なるソース、ドレインを有するトンネル型ＳＧＴに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、ゲートＨｆＯ２層２３、ゲートＴｉＮ層２４ａ、２４ｂ、２４０ｃ、２４ｄを形成した後に、Ｎ+層４３ａ，４３ｃ，４３ｄ，４３ｅ、４３ｆ、４４ａ、４４ｃ、４４ｄ、４４ｅ、４４ｆ、４４ｈ、Ｐ+層４３ｂ、４３ｇ、４４ｂ、４４ｇを形成した。これに対し、Ｎ+層３２ａ、３２ｃ、３ｄ、３ｆ、Ｐ+層３２ｂ、３２ｅを形成した後に、ゲートＨｆＯ２層２３、ゲートＴｉＮ層２４ａ、２４ｂ、２４０ｃ、２４ｄを形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路との混在回路に対しても適用することができる。
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
本発明に係る、柱状半導体装置の製造方法によれば、高密度の柱状半導体装置が得られる。
１ Ｐ層基板
２、２ａ、２ｂ Ｎ層
３、３ａ、３ｂ、３ａａ、３ａｂ、３ｂａ、３ｂｂ、３２ａ、３２ｃ、３２ｄ、３２ｆ、４３ａ、４３ｃ、４３ｄ、４３ｆ Ｎ+層
４、４ａ、４ｂ、５、３２ｂ、３２ｅ、４３、４３ｂ、４３ｅ Ｐ+層
６ ｉ層
７、７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、９、１０ マスク材料層
９ａ、９ｂ、１０ａ、１０ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、１７ａ、１７ｂ 帯状マスク材料層
１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈ 矩形状のマスク材料層
８、 ＳｉＧｅ層
１２、１３ａ、１３ｂ、１３ｃ、１６ ＳｉＮ層
１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂ 帯状ＳｉＮ層
８ａ、８ｂ 帯状ＳｉＧｅ層
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６Ａ，６Ｂ、６Ｃ、６Ｄ、６Ｅ、６Ｆ Ｓｉ柱
１５、２２、２５、２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆ、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆ、３５、３６、３７、３８、３９ ＳｉＯ2層
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈ ＳｉＮ柱
３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆ、３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆ、４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ、４１ｆ 凹部
２３ ＨｆＯ２層
２４ａ、２４ｂ、２４ｃ、２４ｄ ＴｉＮ層
コンタクトホール
３３ａ、３３ｂ、３３ｃ、３３ｅ、３３ｆ Ｗ層
２１ａ、２１ｂ Ｓｉ柱台
４６ 単結晶半導体層
４８ａ、４８ｂ、４８ｃ、４８ｄ、４８ｅ、４８ｆ 特定方位面
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、Ｃ１０ コンタクトホール
ＷＬ ワード配線金属層
ＢＬ ビット配線金属層
ＲＢＬ 反転ビット配線金属層
Ｖｓｓ１，Ｖｓｓ２ グランド配線金属層
Ｖｄｄ 電源配線金属層
ＸＣ１、ＸＣ２ 接続配線金属層
２、２ａ、２ｂ Ｎ層
３、３ａ、３ｂ、３ａａ、３ａｂ、３ｂａ、３ｂｂ、３２ａ、３２ｃ、３２ｄ、３２ｆ、４３ａ、４３ｃ、４３ｄ、４３ｆ Ｎ+層
４、４ａ、４ｂ、５、３２ｂ、３２ｅ、４３、４３ｂ、４３ｅ Ｐ+層
６ ｉ層
７、７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、９、１０ マスク材料層
９ａ、９ｂ、１０ａ、１０ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、１７ａ、１７ｂ 帯状マスク材料層
１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈ 矩形状のマスク材料層
８、 ＳｉＧｅ層
１２、１３ａ、１３ｂ、１３ｃ、１６ ＳｉＮ層
１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂ 帯状ＳｉＮ層
８ａ、８ｂ 帯状ＳｉＧｅ層
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６Ａ，６Ｂ、６Ｃ、６Ｄ、６Ｅ、６Ｆ Ｓｉ柱
１５、２２、２５、２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆ、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆ、３５、３６、３７、３８、３９ ＳｉＯ2層
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈ ＳｉＮ柱
３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆ、３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆ、４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ、４１ｆ 凹部
２３ ＨｆＯ２層
２４ａ、２４ｂ、２４ｃ、２４ｄ ＴｉＮ層
コンタクトホール
３３ａ、３３ｂ、３３ｃ、３３ｅ、３３ｆ Ｗ層
２１ａ、２１ｂ Ｓｉ柱台
４６ 単結晶半導体層
４８ａ、４８ｂ、４８ｃ、４８ｄ、４８ｅ、４８ｆ 特定方位面
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、Ｃ１０ コンタクトホール
ＷＬ ワード配線金属層
ＢＬ ビット配線金属層
ＲＢＬ 反転ビット配線金属層
Ｖｓｓ１，Ｖｓｓ２ グランド配線金属層
Ｖｄｄ 電源配線金属層
ＸＣ１、ＸＣ２ 接続配線金属層
本発明は、柱状半導体装置の製造方法に関する。
近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
図６に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１２０（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層１２１ａ、１２１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）が形成されている。このソース、ドレインとなるＮ+層１２１ａ、１２１ｂ間のＳｉ柱１２０の部分がチャネル領域１２２となる。このチャネル領域１２２を囲むようにゲート絶縁層１２３が形成されている。このゲート絶縁層１２３を囲むようにゲート導体層１２４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ+層１２１ａ、１２１ｂ、チャネル領域１２２、ゲート絶縁層１２３、ゲート導体層１２４が、全体として柱状に形成される。このため、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ+層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
そして、更にチップサイズの縮小化を図る場合、克服すべき課題がある。上部のＮ+層１２１ｂは、Ｓｉ柱１２０の頂部上に、例えば選択エピタキシャル結晶成長法により単結晶のドナー不純物を含んだＳｉ、ＳｉＧｅなどの半導体層により形成される。このＮ+層１２１ｂの抵抗を下げるため、ゲート絶縁層１２３、ゲート導体層１２４上に絶縁層１２２を設け、Ｎ+層１２１ｂを、選択エピタキシャル結晶成長法により、絶縁層１２２の上表面に広がって、形成させる。この場合、平面視において、Ｎ+層１２１ｂが、Ｓｉ柱１２０の外周より外側に広がって形成される。これは、Ｓｉ柱１２０に隣接して、他のＳＧＴを形成するＳｉ柱を形成しようとすると、このＳＧＴのＮ+層をＮ+層１２１ｂと接触しないように形成しなければいけない。このことは、更なるチップサイズの縮小化において問題になる。
図７に、ＳＲＡＭセル（Static Random Access Memory）回路図を示す。本ＳＲＡＭセル回路は２個のインバータ回路を含んでいる。１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ１と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ１と、から構成されている。もう１つのインバータ回路は負荷トランジスタとしてのＰチャネルＳＧＴ_Ｐｃ２と、駆動トランジスタとしてのＮチャネルＳＧＴ_Ｎｃ２と、から構成されている。ＰチャネルＳＧＴ_Ｐｃ１のゲートとＮチャネルＳＧＴ_Ｎｃ１のゲートが接続されている。ＰチャネルＳＧＴ_Ｐｃ２のドレインとＮチャネルＳＧＴ_Ｎｃ２のドレインが接続されている。ＰチャネルＳＧＴ_Ｐｃ２のゲートとＮチャネルＳＧＴ_Ｎｃ２のゲートが接続されている。ＰチャネルＳＧＴ_Ｐｃ１のドレインとＮチャネルＳＧＴ_Ｎｃ１のドレインが接続されている。
図７に示すように、ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２のソースは電源端子Ｖｄｄに接続されている。そして、ＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２のソースはグランド端子Ｖｓｓに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２が２つのインバータ回路の両側に配置されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２のゲートはワード線端子ＷＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ１、ＰチャネルＳＧＴ_Ｐｃ１のドレインとビット線端子ＢＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ２のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ２、ＰチャネルＳＧＴ_Ｐｃ２のドレインと反転ビット線端子ＢＬＲｔに接続されている。このようにＳＲＡＭセルを有する回路は、２個のＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２と、４個のＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２とからなる合計６個のＳＧＴから構成されている（例えば、特許文献２を参照）。また、駆動用トランジスタを複数個、並列接続させて、ＳＲＡＭ回路の高速化を図れる。通常、ＳＲＡＭのメモリセルを構成するＳＧＴは、それぞれ、異なる半導体柱に形成されている。ＳＲＡＭセル回路の高集積化は、どのようにして、１つのセル領域の中に複数個のＳＧＴを高密度に形成できるかである。他のＳＧＴを用いた回路形成における高集積化においても同様である。
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
C.Y.Ting，V.J.Vivalda，and H.G.Schaefer:"Study of planarized sputter-deposited SiO2"，J.Vac.Sci. Technol. 15(3)，p.p.1105-1112，May/June (1978)
A.Raley, S.Thibaut, N. Mohanty, K. Subhadeep, S. Nakamura, etal. : " Self-aligned quadruple patterning integration using spacer on spacer pitch splitting at the resist level for sub-32nm pitch applications" Proc. Of SPIE Vol.9782, 2016
ＳＧＴを用いた回路の高集積化が求められている。
本発明の観点に係る柱状半導体装置の製造方法は、
基板上に、第１の半導体柱と、前記第１の半導体柱に隣接して、第２の半導体柱があり、前記第１の半導体柱を囲み第１のゲート絶縁層があり、前記第２の半導体柱を囲み第２のゲート絶縁層があり、前記第１ゲート絶縁層を囲み第１のゲート導体層があり、前記第２ゲート絶縁層を囲み第２のゲート導体層があり、前記第１の半導体柱の頂部に接続して第１の不純物層があり、前記第２の半導体柱の頂部に接続して第２の不純物層があり、前記第１の半導体柱の下部に接続して第３の不純物層があり、前記第２の半導体柱の下部に接続して第４の不純物層があり、前記第１の不純物層と前記第３の不純物層と、の間の前記第１の半導体柱をチャネルにした第１のＳＧＴと、前記第２の不純物層と前記第４の不純物層と、の間の前記第２の半導体柱をチャネルにした第２のＳＧＴと、を有したＳＧＴ装置の製造において、
前記第１のゲート導体層と、前記第２のゲート導体層との上にあり、且つ前記第１の半導体柱と、前記第２の半導体柱と、の頂部を囲み、且つその上面位置が、前記第１の半導体柱と、前記第２の半導体柱の上面位置より下にある第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記第１の半導体柱頂部を囲んだ第１の材料層と、前記第２の半導体柱の頂部を囲んだ第２の材料層と、を互いに離れて形成する工程と、
前記第１の絶縁層の上にあり、且つ前記第１の材料層と、前記第２の材料層と、を囲んだ第２の絶縁層を形成する工程と、
前記第１の材料層と、前記第２の材料層と、を除去する工程と、
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程と、
前記第１の半導体柱の頂部を囲み、且つその上面位置が前記第２の絶縁層の上面位置と、同じか、または下になるドナー、またはアクセプタ不純物原子を含んだ、単結晶層である前記第１の不純物層と、前記第２の半導体柱の頂部を囲み、且つその上面位置が前記第２の絶縁層の上面位置と、同じか、または下になるドナー、またはアクセプタ不純物原子を含んだ、単結晶層である前記第２の不純物層と、を形成する工程と、有し、
前記第１のゲート導体層と、前記第２のゲート導体層と、が垂直方向において、前記第１の半導体柱のチャネルと、前記第２の半導体柱のチャネルとの、領域の側面全体で接触して形成されている、
ことを特徴とする。
基板上に、第１の半導体柱と、前記第１の半導体柱に隣接して、第２の半導体柱があり、前記第１の半導体柱を囲み第１のゲート絶縁層があり、前記第２の半導体柱を囲み第２のゲート絶縁層があり、前記第１ゲート絶縁層を囲み第１のゲート導体層があり、前記第２ゲート絶縁層を囲み第２のゲート導体層があり、前記第１の半導体柱の頂部に接続して第１の不純物層があり、前記第２の半導体柱の頂部に接続して第２の不純物層があり、前記第１の半導体柱の下部に接続して第３の不純物層があり、前記第２の半導体柱の下部に接続して第４の不純物層があり、前記第１の不純物層と前記第３の不純物層と、の間の前記第１の半導体柱をチャネルにした第１のＳＧＴと、前記第２の不純物層と前記第４の不純物層と、の間の前記第２の半導体柱をチャネルにした第２のＳＧＴと、を有したＳＧＴ装置の製造において、
前記第１のゲート導体層と、前記第２のゲート導体層との上にあり、且つ前記第１の半導体柱と、前記第２の半導体柱と、の頂部を囲み、且つその上面位置が、前記第１の半導体柱と、前記第２の半導体柱の上面位置より下にある第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記第１の半導体柱頂部を囲んだ第１の材料層と、前記第２の半導体柱の頂部を囲んだ第２の材料層と、を互いに離れて形成する工程と、
前記第１の絶縁層の上にあり、且つ前記第１の材料層と、前記第２の材料層と、を囲んだ第２の絶縁層を形成する工程と、
前記第１の材料層と、前記第２の材料層と、を除去する工程と、
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程と、
前記第１の半導体柱の頂部を囲み、且つその上面位置が前記第２の絶縁層の上面位置と、同じか、または下になるドナー、またはアクセプタ不純物原子を含んだ、単結晶層である前記第１の不純物層と、前記第２の半導体柱の頂部を囲み、且つその上面位置が前記第２の絶縁層の上面位置と、同じか、または下になるドナー、またはアクセプタ不純物原子を含んだ、単結晶層である前記第２の不純物層と、を形成する工程と、有し、
前記第１のゲート導体層と、前記第２のゲート導体層と、が垂直方向において、前記第１の半導体柱のチャネルと、前記第２の半導体柱のチャネルとの、領域の側面全体で接触して形成されている、
ことを特徴とする。
前記製造方法は、
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程において、
前記第１の半導体柱の上に、平面視において、前記第１の半導体柱と同じ形状の第３の材料層と、前記第２の半導体柱の上に、平面視において、前記第２の半導体柱と同じ形状の第４の材料層と、を形成する工程と、
前記第１の半導体柱の頂部と前記第３の材料層との側面を囲んで前記第１の材料層を形成すると共に、前記第２の半導体柱の頂部と前記第４の材料層との側面を囲んで前記第２の材料層を形成する工程と、
前記第２の絶縁層を形成した後に、前記第２の材料層と、前記第３の材料層と、前記第４の材料層と、を除去する工程と、を有する、
ことが望ましい。
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程において、
前記第１の半導体柱の上に、平面視において、前記第１の半導体柱と同じ形状の第３の材料層と、前記第２の半導体柱の上に、平面視において、前記第２の半導体柱と同じ形状の第４の材料層と、を形成する工程と、
前記第１の半導体柱の頂部と前記第３の材料層との側面を囲んで前記第１の材料層を形成すると共に、前記第２の半導体柱の頂部と前記第４の材料層との側面を囲んで前記第２の材料層を形成する工程と、
前記第２の絶縁層を形成した後に、前記第２の材料層と、前記第３の材料層と、前記第４の材料層と、を除去する工程と、を有する、
ことが望ましい。
前記製造方法は、
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の材料層より上にする工程において、
前記前記第１の材料層と、前記第２の材料層と、前記第２の絶縁層と、の上面位置を、前記第１の半導体柱と、前記第２の半導体柱と、の上面位置と同じにする工程と、
前記第１の半導体柱と、前記第２の半導体柱との、頂部をエッチングして、上面位置が、前記第１の絶縁層の上面位置より上になる時点で終了させる工程を有する、
ことが望ましい。
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の材料層より上にする工程において、
前記前記第１の材料層と、前記第２の材料層と、前記第２の絶縁層と、の上面位置を、前記第１の半導体柱と、前記第２の半導体柱と、の上面位置と同じにする工程と、
前記第１の半導体柱と、前記第２の半導体柱との、頂部をエッチングして、上面位置が、前記第１の絶縁層の上面位置より上になる時点で終了させる工程を有する、
ことが望ましい。
前記製造方法は、
前記第１の不純物層と、前記第２の不純物層と、を選択エピタキシャル結晶成長法により、形成する、
ことが望ましい。
前記第１の不純物層と、前記第２の不純物層と、を選択エピタキシャル結晶成長法により、形成する、
ことが望ましい。
前記製造方法は、
前記第１の不純物層と、前記第２の不純物層と、の片方または両方を形成する工程において、
前記第１の半導体柱と、前記第２の半導体柱と、の片方または両方の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程の後に、前記第１の半導体柱と、前記第２の半導体柱と、の片方または両方の頂部と、前記第２の絶縁層上と、にドナー、またはアクセプタを含んだ第５の不純物層を形成する工程と、
前記第５の不純物層を、上面位置が前記第２の絶縁層の上面位置になるように平坦化する工程を、有する、
ことが望ましい。
前記第１の不純物層と、前記第２の不純物層と、の片方または両方を形成する工程において、
前記第１の半導体柱と、前記第２の半導体柱と、の片方または両方の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程の後に、前記第１の半導体柱と、前記第２の半導体柱と、の片方または両方の頂部と、前記第２の絶縁層上と、にドナー、またはアクセプタを含んだ第５の不純物層を形成する工程と、
前記第５の不純物層を、上面位置が前記第２の絶縁層の上面位置になるように平坦化する工程を、有する、
ことが望ましい。
前記製造方法は、
前記第１の不純物層と、前記第２の不純物層と、の片方または両方を形成する工程において、
前記第１の不純物層と、前記第２の不純物層と、を形成する前に、露出した前記第１の半導体柱と、前記第２の半導体柱と、の頂部上と、露出した前記第１の絶縁層上と、前記露出した前記第１の半導体柱と、前記第２の半導体柱と、の頂部に面した前記第２の絶縁層側面上と、単結晶薄膜半導体層を形成する工程、を有する、
ことが望ましい。
前記第１の不純物層と、前記第２の不純物層と、の片方または両方を形成する工程において、
前記第１の不純物層と、前記第２の不純物層と、を形成する前に、露出した前記第１の半導体柱と、前記第２の半導体柱と、の頂部上と、露出した前記第１の絶縁層上と、前記露出した前記第１の半導体柱と、前記第２の半導体柱と、の頂部に面した前記第２の絶縁層側面上と、単結晶薄膜半導体層を形成する工程、を有する、
ことが望ましい。
前記製造方法は、
前記第１の不純物層と、前記第２の不純物層と、の片方または両方を形成する工程において、
露出した、前記第１の半導体柱と、前記第２の半導体柱との、頂部を面方位エッチングする工程、を有する、
ことが望ましい。
前記第１の不純物層と、前記第２の不純物層と、の片方または両方を形成する工程において、
露出した、前記第１の半導体柱と、前記第２の半導体柱との、頂部を面方位エッチングする工程、を有する、
ことが望ましい。
前記製造方法は、
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程において、
前記第１の半導体柱と、前記第２の半導体柱と、前記第２の絶縁層と、前記第１の材料層と、前記第２の材料層と、の上面位置を同じくする工程と、
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を、酸化して、その下面位置が、垂直方向において、前記第２の絶縁層と、前記第１の材料層と、前記第２の材料層との上面位置と、前記第１の絶縁層の上面位置と、の間にある酸化層を形成する工程と、
前記酸化層を除去する工程を有する、
ことが望ましい。
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程において、
前記第１の半導体柱と、前記第２の半導体柱と、前記第２の絶縁層と、前記第１の材料層と、前記第２の材料層と、の上面位置を同じくする工程と、
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を、酸化して、その下面位置が、垂直方向において、前記第２の絶縁層と、前記第１の材料層と、前記第２の材料層との上面位置と、前記第１の絶縁層の上面位置と、の間にある酸化層を形成する工程と、
前記酸化層を除去する工程を有する、
ことが望ましい。
前記製造方法は、
前記第１の不純物層上に、その上面位置が前記第２の絶縁層と同じである、金属または合金による第１の導体層と、前記第２の不純物層上に、その上面位置が前記第２の絶縁層と同じ、金属または合金による第２の導体層と、を形成する工程を、有する、
ことを特徴が望ましい。
前記第１の不純物層上に、その上面位置が前記第２の絶縁層と同じである、金属または合金による第１の導体層と、前記第２の不純物層上に、その上面位置が前記第２の絶縁層と同じ、金属または合金による第２の導体層と、を形成する工程を、有する、
ことを特徴が望ましい。
前記製造方法は、
ドナー、またはアクセプタ不純物原子を含んだ、単結晶層である前記第１の不純物層と、前記第２の不純物層とを形成する工程において、エピタキシャル結晶成長法により、前記第１の半導体柱と、前記第２の半導体柱と、の一方、または両方の頂部を囲み、且つ前記第２の絶縁層上に伸延した第５の不純物層を形成するする工程と、
前記第５の不純物層の上面位置を、前記第２の絶縁層の上面位置と、同じか、または下方になるように平坦化する工程、を有する、
ことが望ましい。
ドナー、またはアクセプタ不純物原子を含んだ、単結晶層である前記第１の不純物層と、前記第２の不純物層とを形成する工程において、エピタキシャル結晶成長法により、前記第１の半導体柱と、前記第２の半導体柱と、の一方、または両方の頂部を囲み、且つ前記第２の絶縁層上に伸延した第５の不純物層を形成するする工程と、
前記第５の不純物層の上面位置を、前記第２の絶縁層の上面位置と、同じか、または下方になるように平坦化する工程、を有する、
ことが望ましい。
前記製造方法は、
前記第１の不純物層と第２の不純物層と、を形成する前に、露出した前記第１の半導体柱、前記第２の半導体柱との頂部を、異方性エッチングする工程、を有する、
ことが望ましい。
前記第１の不純物層と第２の不純物層と、を形成する前に、露出した前記第１の半導体柱、前記第２の半導体柱との頂部を、異方性エッチングする工程、を有する、
ことが望ましい。
前記製造方法は、
前記基板上に、複数のＳＧＴより１つのセル領域を構成するＳＲＡＭ（Static Random Access Memory）回路の形成において、
前記基板上に形成した半導体層上に、第５の材料層を形成する工程と、
前記セル領域において、前記第５の材料層上に、平面視で、第１の方向に、互いに平行し、且つ分離した４本または５本の帯状の第１マスク材料層を形成する工程と、
前記帯状の第１マスク材料層の下方、または上方に、前記セル領域において、平面視で、前記第１の方向に直交し、且つ互いに平行し、且つ分離した２本の帯状の第２マスク材料層が形成された状態で、
前記帯状の第１マスク材料層と、前記帯状の第２マスク材料層と、が重なった部分に、前記第５の材料層と、前記帯状の第１マスク材料層と、前記帯状の第２のマスク材料層との、一部または全てからなる第３のマスク材料層を形成する工程と、
前記第３のマスク材料層をマスクに、前記半導体層をエッチングして、第１の線上に並んだ第１の組の半導体柱と、前記第１の線に平行した第２の線上に並んだ第２の組の半導体柱と、を形成する工程と、
前記第１の組の半導体柱の内の、前記第１の線上の一方の端に、第３の半導体柱があり、前記第２の組の半導体柱の内の、前記第２の線上にあって、且つ前記一方の端と反対の端に、第４の半導体柱があり、前記第１の線と直交する前記第３の半導体柱の中心を通る第１の中心線と、前記第２の線と、が交わる点に中心を持つ第５の半導体柱があり、前記第２の線と直交する前記第４の半導体柱の中心を通る第２の中心線と、前記第１の線と、が交わる点に中心を持つ第６の半導体柱があり、前記第１の線上に中心を有し、且つ前記第６の半導体柱に隣り合った第７の半導体柱があり、前記第２の線上に中心を有し、且つ前記第５の半導体柱に隣り合った第８の半導体柱がある、配置に形成され、
平面視において、前記第８の半導体柱の、前記第１の中心線に平行した２つの外周接線の内側を延長した第１の帯領域の中に、少なくとも一部が重なって、前記第１の組の半導体柱がない第１の半導体柱不在領域があり、前記第７の半導体柱の、前記第２の中心線に平行した２つの外周接線の内側を延長した第２の帯領域の中に、少なくとも一部が重なって、前記第２の組の半導体柱がない第２の半導体柱不在領域が形成され、
前記第５の半導体柱と、前記第８の半導体柱との、一方が前記第１の半導体柱であれば、他方が前記第２の半導体柱であり、同じく、前記第６の半導体柱と、前記第７の半導体柱との、一方が前記第１の半導体柱であれば、他方が前記第２の半導体柱であり、
前記第１の組の半導体柱の、底部に繋がって形成した第１の不純物領域と、前記第５の半導体柱と前記第８の半導体柱との、前記第１のゲート導体層と前記第２のゲート導体層と、を接続する第１のコンタクトホールを、前記第１の半導体柱不在領域上に形成し、前記第２の組の半導体柱の、底部に繋がって形成した第２の不純物領域と、前記第６の半導体柱と前記第７の半導体柱との、前記第１のゲート導体層と前記第２のゲート導体層と、を接続する第２のコンタクトホールを、前記第２の半導体柱不在領域上に形成しており、
前記第１の不純物領域と、前記第２の不純物領域とは、共に前記第３の不純物層と、前記第４の不純物層と、を含んでいる、
ことが望ましい。
前記基板上に、複数のＳＧＴより１つのセル領域を構成するＳＲＡＭ（Static Random Access Memory）回路の形成において、
前記基板上に形成した半導体層上に、第５の材料層を形成する工程と、
前記セル領域において、前記第５の材料層上に、平面視で、第１の方向に、互いに平行し、且つ分離した４本または５本の帯状の第１マスク材料層を形成する工程と、
前記帯状の第１マスク材料層の下方、または上方に、前記セル領域において、平面視で、前記第１の方向に直交し、且つ互いに平行し、且つ分離した２本の帯状の第２マスク材料層が形成された状態で、
前記帯状の第１マスク材料層と、前記帯状の第２マスク材料層と、が重なった部分に、前記第５の材料層と、前記帯状の第１マスク材料層と、前記帯状の第２のマスク材料層との、一部または全てからなる第３のマスク材料層を形成する工程と、
前記第３のマスク材料層をマスクに、前記半導体層をエッチングして、第１の線上に並んだ第１の組の半導体柱と、前記第１の線に平行した第２の線上に並んだ第２の組の半導体柱と、を形成する工程と、
前記第１の組の半導体柱の内の、前記第１の線上の一方の端に、第３の半導体柱があり、前記第２の組の半導体柱の内の、前記第２の線上にあって、且つ前記一方の端と反対の端に、第４の半導体柱があり、前記第１の線と直交する前記第３の半導体柱の中心を通る第１の中心線と、前記第２の線と、が交わる点に中心を持つ第５の半導体柱があり、前記第２の線と直交する前記第４の半導体柱の中心を通る第２の中心線と、前記第１の線と、が交わる点に中心を持つ第６の半導体柱があり、前記第１の線上に中心を有し、且つ前記第６の半導体柱に隣り合った第７の半導体柱があり、前記第２の線上に中心を有し、且つ前記第５の半導体柱に隣り合った第８の半導体柱がある、配置に形成され、
平面視において、前記第８の半導体柱の、前記第１の中心線に平行した２つの外周接線の内側を延長した第１の帯領域の中に、少なくとも一部が重なって、前記第１の組の半導体柱がない第１の半導体柱不在領域があり、前記第７の半導体柱の、前記第２の中心線に平行した２つの外周接線の内側を延長した第２の帯領域の中に、少なくとも一部が重なって、前記第２の組の半導体柱がない第２の半導体柱不在領域が形成され、
前記第５の半導体柱と、前記第８の半導体柱との、一方が前記第１の半導体柱であれば、他方が前記第２の半導体柱であり、同じく、前記第６の半導体柱と、前記第７の半導体柱との、一方が前記第１の半導体柱であれば、他方が前記第２の半導体柱であり、
前記第１の組の半導体柱の、底部に繋がって形成した第１の不純物領域と、前記第５の半導体柱と前記第８の半導体柱との、前記第１のゲート導体層と前記第２のゲート導体層と、を接続する第１のコンタクトホールを、前記第１の半導体柱不在領域上に形成し、前記第２の組の半導体柱の、底部に繋がって形成した第２の不純物領域と、前記第６の半導体柱と前記第７の半導体柱との、前記第１のゲート導体層と前記第２のゲート導体層と、を接続する第２のコンタクトホールを、前記第２の半導体柱不在領域上に形成しており、
前記第１の不純物領域と、前記第２の不純物領域とは、共に前記第３の不純物層と、前記第４の不純物層と、を含んでいる、
ことが望ましい。
以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
以下、図１Ａ〜図１Ｑを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
以下、図１Ａ〜図１Ｑを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
図１Ａに示すように、Ｐ層基板１上にＮ層２をエピタキシャル結晶成長法により形成する。そして、Ｎ層２の表層にＮ+層３とＰ+層４ａ、４ｂをイオン注入法により形成する。そして、ｉ層６を形成する。そして、例えば、ＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3、以後ＡｌＯと称する）層、ＳｉＯ2層よりなるマスク材料層７を形成する。そして、シリコンゲルマニウム（ＳｉＧｅ）層８を堆積する。そして、ＳｉＯ2層からなるマスク材料層９を堆積する。そして、ＳｉＮ層からなるマスク材料層１０を堆積する。なお、ｉ層６はドナーまたはアクセプタ不純物原子を少量に含むＮ型、またはＰ型のＳｉで形成されてもよい。
次に、リソグラフィ法により形成した平面視においてＹ方向に伸延した帯状レジスト層（図示せず）をマスクにして、マスク材料層１０をエッチングする。これにより、平面視においてＹ方向に伸延した帯状マスク材料層（図示せず）を形成する。レジスト層をマスクにして、この帯状マスク材料層を等方性エッチングすることにより、帯状マスク材料層の幅を、レジスト層の幅より細くなるように形成する。これにより、リソグラフィ法で形成できる最小のレジスト層の幅より小さい幅を持つ帯状マスク材料層１０ａ、１０ｂを形成する。そして、帯状マスク材料層１０ａ、１０ｂをエッチングマスクにして、マスク材料層９を、例えばＲＩＥ（Reactive Ion Etching）により、エッチングして帯状マスク材料層９ａ、９ｂを形成する。等方エッチングにより形成した帯状マスク材料層１０ａ、１０ｂの断面は底部の幅が、頂部の幅より大きい台形状になるのに対して、帯状マスク材料層９ａ、９ｂの断面はＲＩＥによりエッチングされるので、矩形状となる。この矩形断面は、帯状マスク材料層９ａ、９ｂをマスクにした、エッチングパターンの精度向上に繋がる。次に、帯状マスク材料層９ａ、９ｂをマスクにして、ＳｉＧｅ層８を、例えばＲＩＥ法によりエッチングすることにより、図１Ｂにしめすように、帯状ＳｉＧｅ層８ａ、８ｂを形成する。前述の帯状マスク材料層９ａ、９ｂ上の帯状マスク材料層１０ａ、１０ｂは、ＳｉＧｅ層８のエッチングの前に除去してもよく、または残存させていてもよい。
次に、全体に、ＡＬＤ（Atomic Layered Deposition）法によりＳｉＮ層（図示せず）をマスク材料層７、帯状ＳｉＧｅ層８ａ、８ｂ、帯状ＳｉＮ層９ａ、９ｂを覆って形成する。この場合、ＳｉＮ層１２の断面は頂部で丸みを生じる。この丸みは帯状マスク材料層８ａ、８ｂより上部になるように形成するのが望ましい。そして、全体を、例えばフローＣＶＤ（Flow Chemical Vapor Deposition）法によるＳｉＯ2層（図示せず）で覆い、そして、ＣＭＰ(Chemical Mechanical Polishing)により、上表面位置が帯状マスク材料層９ａ、９ｂ上表面位置になるようにＳｉＯ2層と、ＳｉＮ層と、を研磨して、ＳｉＮ層１３ａ、１３ｂ、１３ｃを形成する。そして、ＳｉＮ層１３ａ、１３ｂ、１３ｃの頂部をエッチングして凹部を形成する。この凹部の底部位置が、帯状マスク材料層９ａ、９ｂの下部位置にあるように形成する。そして、全体にＳｉＮ層（図示せず）を被覆し、全体をＣＭＰ法により、上面位置がマスク材料層９ａ、９ｂ上面位置になるようにＳｉＮ層を研磨する。そして、フローＣＶＤにより形成したＳｉＯ2層を除去する。これにより、図１Ｃに示すように、帯状マスク材料層９ａ、９ｂの両側に、平面視においてＳｉＮ層１３ａ、１３ｂ、１３ｃの頂部形状と同じ形状を有する帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂが形成される。
次に、図１Ｄに示すように、帯状マスク材料層９ａ、９ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂをマスクにして、ＳｉＮ層１３ａ、１３ｂ、１３ｃをエッチングして、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成する。この場合、平面視において、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂの幅は同じになる。
次に、帯状マスク材料層９ａ、９ｂ、帯状ＳｉＧｅ層８ａ、８ｂを除去する。これにより、図１Ｅに示すように、マスク材料層７上に、平面視においてＹ方向に伸延し、かつ互いに平行に並んだ帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂを、それぞれの頂部上に有する帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂが形成される。
次に、全体を覆って、ＦＣＶＤ法によるＳｉＯ2層（図示せず）を形成する。そして、ＣＭＰ法により、ＳｉＯ2層を、その上表面位置が帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂの上表面位置と同じくなるように、研磨して、図１Ｆに示すように、ＳｉＯ2層１５を形成する。そして、ＳｉＯ2層１５、帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ上に、ＳｉＮ層１６を形成する。そして、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成した方法と、同じ基本的な手法を用いて、ＳｉＮ層１６上にＸ方向に伸延して、且つ互いに平行に並んだ帯状マスク材料層１７ａ、１７ｂを形成する。
次に、図１Ｇに示すように、帯状マスク材料層１７ａ、１７ｂをマスクにして、ＳｉＮ層１６、帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂ、マスク材料層７をＲＩＥエッチングする。そして、残存しているＳｉＮ層１６、ＳｉＯ2層１５を除去する。これにより、平面視において、矩形状のマスク材料層１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈを頂部に有するＳｉＮ柱２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈを形成する。
次に、図１Ｈに示すように、矩形状のマスク材料層１９ｂ、１９ｇ、ＳｉＮ柱２０ｂ、２０ｇを除去する。
次に、マスク材料層１９ａ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｈと、ＳｉＮ柱２０ａ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｈをマスクにして、マスク材料層７をエッチングして、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを形成する。このエッチングにおいて、例えばＣＤＥ（Chemical Dry Etching）法による等方エッチングを行うことにより、平面視において、マスク材料層７ａ、７ｂ（第３の材料層と、第４の材料層との一方）、７ｃ（マスク材料層７ｂが第３の材料層であれば、第４の材料層であり、マスク材料層７ｂが第４の材料層であれば、第３の材料層である）、７ｄ（第３の材料層と、第４の材料層との一方）、７ｅ（マスク材料層７ｄが第３の材料層であれば、第４の材料層であり、マスク材料層７ｄが第３の材料層であれば、第４の材料層である）、７ｆの形状を円形状にする。このＣＤＥエッチングは、この工程の前にマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆの平面視形状が円形状になっている場合は必要ない。そして、マスク材料層１９ａ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｈと、ＳｉＮ柱２０ａ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｈを除去する。そして、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆをマスクにして、ｉ層６をエッチングして、図１Ｉに示すように、Ｎ+層３、Ｐ+層４ａ、４ｂ上にＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆを形成する。なお、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆは、垂直方向において、マスク材料層７の上部層を除去したものでもよい。マスク材料層７の材料構成は、精度あるマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを得るために選択される。
次に、図１Ｊに示すように、Ｓｉ柱６ａ、６ｂ、６ｃの底部に繋がるＮ+層３、Ｐ+層４ａ、Ｎ層２、Ｐ層基板１をエッチングして、Ｐ層基板１の上部、Ｎ層２１ａ、Ｎ+層３ａａ、３ａｂ（第３の不純物層と第４の不純物層の一方）、Ｐ+層４ａａ（Ｎ+層３ａｂが第３の不純物層だと第４の不純物層であり、Ｎ+層３ａｂが第４の不純物層だと第３の不純物層である）よりなるＳｉ柱台２１ａを形成する。同時に、Ｓｉ柱６ｄ、６ｅ、６ｆの底部に繋がるＮ+層３、Ｐ+層４ｂ、Ｎ層２、Ｐ層基板１をエッチングして、Ｐ層基板１の上部、Ｎ層２ｂ、Ｎ+層３ｂａ（図示せず、第３の不純物層と第４の不純物層の一方）、３ｂｂ（図示せず）、Ｐ+層４ｂｂ（Ｎ+層３ｂａが第３の不純物層だと第４の不純物層であり、Ｎ+層３ｂａが第４の不純物層だと第３の不純物層である）、よりなるＳｉ柱台２１ｂを形成する。そして、Ｎ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂ、Ｎ層２ａ、２ｂの外周部と、Ｐ層基板１上にＳｉＯ2層２２を形成する。そして、ＡＬＤ法により、全体を覆って、ＨｆＯ２層２３、ＴｉＮ層（図示せず）を形成する。この場合、Ｓｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、ではＴｉＮ層が、側面同士で接触している。そして、Ｓｉ柱６ａの外周に形成したＨｆＯ２層２３を囲んだＴｉＮ層２４ａと、Ｓｉ柱６ｂ、６ｃの外周に形成したＨｆＯ２層２３を囲んだＴｉＮ層２４ｂと、Ｓｉ柱６ｄ、６ｅの外周に形成したＨｆＯ２層２３を囲んだＴｉＮ層２４ｃと、Ｓｉ柱６ｆの外周に形成したＨｆＯ２層２３を囲んだＴｉＮ層２４ｄと、を形成する。そして、全体にＳｉＯ2層（図示せず）を被覆し、その後に、ＣＭＰ法により全体を、その上面位置が、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆの上面位置になるように研磨する。そして、ＲＩＥ法により平坦化したＳｉＯ2層（図示せず）をエッチバックして、ＳｉＯ2層２５を形成する。そして、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆと、ＳｉＯ2層２５と、をマスクにして、ＨｆＯ２層２３、ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄの頂部を除去する。ＴｉＮ層２４ａ、２４ｂ（第１のゲート導体層、第２のゲート導体層）、２４ｃ（第１のゲート導体層、第２のゲート導体層）、２４ｄはＳＧＴのゲート導体層となる。このゲート導体層は、ＳＧＴの閾値電圧の設定に寄与する層であり、単層または複数層からなるゲート導体材料層から形成してもよい。このゲート導体材料層（第１のゲート導体層、第２のゲート導体層）は、Ｓｉ柱６ｂ、６ｃ間、及びＳｉ柱６ｄ、６ｅ間の側面全体に接して形成される。なお、ゲート導体材料層に繋がって、例えばタングステン（Ｗ）層を形成して、このＷ層を配線導体層として用いてもよい。このＷ層は、他の導体材料層であってもよい。
次に、図１Ｋに示すように、Ｓｉ柱６ａ〜６ｆの外周部のＳｉＯ2層２５上に、ＳｉＮ層２７（第１の絶縁層）を形成する。そして、全体にＳｉＯ2層（図示せず）を被覆する。そして、ＲＩＥ法により、このＳｉＯ2層をエッチングすることにより、露出しているＳｉ柱６ａ〜６ｆの頂部と、マスク材料層７ａ〜７ｆの側面に、平面視において、等幅のＳｉＯ2層２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆを形成する。この場合、ＳｉＯ2層２８ｂ（第１の材料層）とＳｉＯ2層２８ｃ（第２の材料層）と、は離れて形成させる。同様に、ＳｉＯ2層２８ｄ（第１の材料層）とＳｉＯ2層２８ｅ（第２の材料層）と、は離れて形成させる。ＳｉＯ2層２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆはＳｉ柱６ａ〜６ｆの頂部に対して自己整合で形成される。自己整合とは、ＳｉＯ2層２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆと、Ｓｉ柱６ａ〜６ｆの頂部と、の位置関係が、リソグラフィ法におけるマスク合せズレがない状態で形成されることを意味する。なお、ＳｉＮ層２７は、少なくとも、ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄ上にあればよい。例えば、ＳｉＮ層２７を形成するのに替えて、ＴｉＮ層２４ａ、２４ｂ頂部を酸化して、酸化膜を形成してもよい。また、ＴｉＮ層２４ａ、２４ｂ頂部をエッチングして、その後に、そのエッチング部に絶縁層を埋め込んでもよい。また、ＳｉＮ層２７（第１の絶縁層）に替えて、ＡＬＤ法によりＳｉＯ２層を全体に被覆した後、ＮＯ＋イオンをイオン注入して、ＳｉＯ２層の表層をＳｉＮ化させてもよい。他の材料により、この絶縁層を形成してもよい。
次に、全体にＳｉＮ層（図示せず）を被覆する。そして、図１Ｌに示すように、ＣＭＰ法により、ＳｉＮ層の上面位置が、マスク材料層７ａ〜７ｆの上表面位置になるように研磨して、ＳｉＮ層２９（第２の絶縁層）を形成する。そして、Ｓｉ柱６ａ〜６ｆの頂部を囲んだＳｉＯ2層２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆを除去して、Ｓｉ柱６ａ〜６ｆの頂部を囲んだ凹部３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆを形成する。ＳｉＯ2層２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆはＳｉ柱６ａ〜６ｆの頂部に対して自己整合で形成されているので、凹部３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆは、Ｓｉ柱６ａ〜６ｆの頂部に対して自己整合で形成される。
次に、図１Ｍに示すように、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを除去して、Ｓｉ柱６ａ〜６ｆの頂部外周と上部に、凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆを形成する。
次に、ＣＶＤ法により全体に、ＳｉＯ2層（図示せず）を被覆する。そして、図１Ｎに示すように、ＣＭＰ法により、ＳｉＯ2層の上面位置を、ＳｉＮ層２９の上面位置まで研磨して、Ｓｉ柱６ａ〜６ｆの頂部を覆い、且つ凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆ内に、ＳｉＯ2層３１ａ、３１ｂ（図示せず）３１ｃ、３１ｄ、３１ｅ（図示せず）、３１ｆを形成する。そして、リソグラフィ法と、ケミカルエッチング法により、ＳｉＯ2層３１ｂ、３１ｅを除去する。そして、選択エピタキシャル結晶成長法によりアクセプタ不純物を含んだＰ+層３２ｂ（第１の不純物層と第２の不純物層との一方）、３２ｅ（第１の不純物層と第２の不純物層との一方）を、Ｓｉ柱６ｂ、６ｅの頂部を覆い、且つ凹部３０Ｂ、３０Ｅ内に形成する。Ｐ+層３２ｂ、３２ｅの外周が、平面視において、凹部３０Ｂ、３０Ｅの外周より外側にならないように形成する。なお、Ｐ+層３２ｂ、３２ｅを形成する前に、Ｓｉ柱６ｂ、６ｅの頂部を薄く酸化した後に、この酸化膜を除く処理を行い、Ｓｉ柱６ｂ、６ｅの頂部表層のダメージ層の除去、及び洗浄を行うことが望ましい。
次に、全体にＳｉＯ2層（図示せず）を被覆し、ＣＭＰ法により、ＳｉＯ2層の上面位置が、ＳｉＮ層２９の上面位置と同じになるように研磨して、Ｐ+層３２ｂ、３２ｅ上に、ＳｉＯ2層（図示せず）を被覆させる。そして、リソグラフィ法とケミカルエッチにより、ＳｉＯ2層３１ａ、３１ｃ、３１ｄ、３１ｆを除去する。そして、図１Ｏに示すように、選択エピタキシャル結晶成長法によりドナー不純物を含んだＮ+層３２ａ、３２ｃ（Ｐ+層３２ｂが第１の不純物層だと第２の不純物層であり、Ｐ+層３２ｂが第２の不純物層だと第１の不純物層である）、３２ｄ（Ｐ+層３２ｅが第１の不純物層だと第２の不純物層であり、Ｐ+層３２ｅが第２の不純物層だと第１の不純物層である）、３２ｆを、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｆの頂部を覆い、且つ凹部３０Ａ、３０Ｃ、３０Ｄ、３０Ｆ内に形成する。Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆの外周が、平面視において、凹部３０Ａ、３０Ｃ、３０Ｄ、３０Ｆの外周より外側にならないように形成する。そして、Ｐ+層３２ｂ、３２ｅ上の、ＳｉＯ2層を除去する。
次に、全体に薄いＴａ層（図示せず）とＷ層（図示せず）を被覆する。そして、図１Ｐに示すように、ＣＭＰ法により、Ｗ層の上面位置がＳｉＮ層２９の上面位置になるように研磨して、Ｗ層３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆを形成する。この場合、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅと、Ｗ層３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆと、の間にあるＴａ層は、これら２つの層の接触抵抗を小さくさせるための、バッファ層である。単層または複数層の他の材料層でもよい。
次に、図１Ｑに示すように、全体を覆って上表面が平坦なＳｉＯ2層３５を形成する。そして、Ｎ+層３ａａとＰ+層４ａａと、の平面視における境界上と、ＴｉＮ層２４ｃ上と、に形成したコンタクトホールＣ１を介して接続配線金属層ＸＣ１を形成する。同時に、Ｎ+層３ｂｂとＰ+層４ｂｂと、の平面視における境界上と、ＴｉＮ層２４ｂと、の上に形成したコンタクトホールＣ２を介して接続配線金属層ＸＣ１（図示せず）、接続配線金属層ＸＣ２を形成する。全体を覆って上表面が平坦なＳｉＯ2層３６を形成する。そして、ＴｉＮ層２４ａ、２４ｄ上に形成したコンタクトホールＣ３、Ｃ４を介して、ワード配線金属層ＷＬを形成する。全体を覆って上表面が平坦なＳｉＯ2層３７を形成する。そして、Ｐ+層３２ｂ、３２ｅ上のＷ層３３ｂ、３３ｅ上に形成したコンタクトホールＣ５、Ｃ６を介して電源配線金属層Ｖｄｄを形成する。そして、Ｎ+層３２ｃ上のＷ層３３ｃ上に形成したコンタクトホールＣ７を介して、グランド配線金属層Ｖｓｓ１を形成する。同時に、Ｎ+層３２ｄ上のＷ層３３ｄ上に形成したコンタクトホールＣ８を介して、グランド配線金属層Ｖｓｓ２を形成する。そして、全体を覆って上表面が平坦なＳｉＯ2層３９を形成する。そして、Ｎ+層３２ａ、３２ｆ上のＷ層３３ａ、３３ｆに形成したコンタクトホールＣ９，Ｃ１０を介してビット出力配線金属層ＢＬ，反転ビット出力配線金属層ＲＢＬを形成する。これにより、Ｐ層基板１上にＳＲＡＭセル回路が形成される。本ＳＲＡＭ回路では、Ｓｉ柱６ｂ、６ｅに負荷ＳＧＴが形成され、Ｓｉ柱６ｃ、６ｄに駆動ＳＧＴが形成され、Ｓｉ柱６ａ、６ｆに選択ＳＧＴが形成されている。
なお、図１Ｎ、図１Ｏで示したＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの形成後の熱工程により、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅからＳｉ柱６ａ〜６ｆの頂部へのドナー、またはアクセプタ不純物の拡散により、Ｎ+層４０ａ、４０ｃ、４０ｄ、４０ｆ（図示せず）、Ｐ+層４０ｂ、４０ｅ（図示せず）が形成される。Ｎ+層４０ａ、４０ｃ、４０ｄ、４０ｆ、Ｐ+層４０ｂ、４０ｅの分布形状は、熱工程の履歴、及びＳｉ柱６ａ〜６ｆの直径により、Ｓｉ柱６ａ〜６ｆの表層または、内部全体に形成される。Ｓｉ柱６ａ〜６ｆの頂部に繋がって、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、４０ａ、４０ｃ、４０ｄ、４０ｆ、Ｐ+層３２ｂ、３２ｅ、４０ｂ、４０ｅ（Ｐ+層３２ｂ、３２ｅ、４０ｂ、４０ｅが第１の不純物層の場合、Ｎ+層３２ｃ、３２ｄ、４０ｃ、４０ｄは第２の不純物層であり、Ｐ+層３２ｂ、３２ｅ、４０ｂ、４０ｅが第２の不純物層である場合、Ｎ+層３２ｃ、３２ｄ、４０ｃ、４０ｄは第１の不純物層である）が形成される。
また、図１Ｑに示すように、Ｓｉ柱６ａ〜６ｆの下部に、ＳＧＴのソースまたはドレインとなるＮ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂがＮ層２ｃａ、２ｃｂ上で、繋がって形成された。これに対し、Ｎ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂを、Ｓｉ柱６ａ〜６ｆの底部に形成して、かつＮ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂ間を金属層、合金層を介して繋げてもよい。また、Ｎ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂは、Ｓｉ柱６ａ〜６ｆの底部側面に接続して形成してもよい。上記のように、ＳＧＴのソース、またはドレインとなるＮ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂは、Ｓｉ柱６ａ〜６ｆの底部の内部、または側面外側に接して、その外周に形成されていてもよく、そして、各々が他の導体材料で電気的に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
ＳＲＡＭセルの高密度化に対して、下記に示す要求がある。
[要求１]
Ｓｉ柱６ｂ、６ｅに負荷用ＳＧＴが形成され、Ｓｉ柱６ｃ、６ｄには、選択用ＳＧＴが形成される。ＳＲＡＭセルの高密度化には、隣接したＳｉ柱６ｂ、６ｃ間に距離を短くする必要がある。一方、隣接したＳｉ柱６ｂ、６ｃの頂部に接続した頂部導電層を含めた不純物領域は、互いに離れて形成されなければいけない。同様に、隣接したＳｉ柱６ｄ、６ｅ間に距離を短くする必要がある。一方、隣接したＳｉ柱６ｄ、６ｅの頂部に接続した頂部導電層を含めた不純物領域は、互いに離れて形成されなければいけない。
[要求２]
Ｓｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、の間隔が短すぎると、ゲートＴｉＮ層２４ｂ、２４ｃが薄くなり、ゲート電極として必要な仕事関数が得られない。また、この間隔が長すぎると、Ｓｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、でＴｉＮ層２４ｂ、２４ｃが離れてしまう。このことより、ＳＲＡＭセルの集積度を向上させるためには、Ｓｉ柱６ｂ、６ｃ間、及びＳｉ柱６ｄ、６ｅ間の間隔を最適化しなければいけない。
[要求３]
隣接したＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部にＳＧＴのソース、又はドレインとなる不純物領域を形成し、これら不純物領域の上面から、外部配線と接続するコンタクトホールを形成する従来の構造では、これら不純物領域とチャネル、及びコンタクトホールとの接続面積が、Ｓｉ柱６ａ〜６ｆの断面積に限定され、ＳＲＡＭセルの高密度化が進むと、これら不純物領域の抵抗の増加が問題である。このため、不純物領域とチャネル、及びコンタクトホールとの、接続面積が大きくする必要がある。そして、不純物領域はＳＧＴのソース、またはドレインとして機能するのに必要な体積が確保されなければいけない。
[要求４]
Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部に不純物領域を、ドナー、またはアクセプタ不純物を含んだ選択、または非選択エピタキシャル結晶成長法により形成する場合、より良好な結晶性を持つ不純物領域を形成するには、エピタキシャル結晶成長させるＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部の面積が大きいほど、良い。
[要求１]
Ｓｉ柱６ｂ、６ｅに負荷用ＳＧＴが形成され、Ｓｉ柱６ｃ、６ｄには、選択用ＳＧＴが形成される。ＳＲＡＭセルの高密度化には、隣接したＳｉ柱６ｂ、６ｃ間に距離を短くする必要がある。一方、隣接したＳｉ柱６ｂ、６ｃの頂部に接続した頂部導電層を含めた不純物領域は、互いに離れて形成されなければいけない。同様に、隣接したＳｉ柱６ｄ、６ｅ間に距離を短くする必要がある。一方、隣接したＳｉ柱６ｄ、６ｅの頂部に接続した頂部導電層を含めた不純物領域は、互いに離れて形成されなければいけない。
[要求２]
Ｓｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、の間隔が短すぎると、ゲートＴｉＮ層２４ｂ、２４ｃが薄くなり、ゲート電極として必要な仕事関数が得られない。また、この間隔が長すぎると、Ｓｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、でＴｉＮ層２４ｂ、２４ｃが離れてしまう。このことより、ＳＲＡＭセルの集積度を向上させるためには、Ｓｉ柱６ｂ、６ｃ間、及びＳｉ柱６ｄ、６ｅ間の間隔を最適化しなければいけない。
[要求３]
隣接したＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部にＳＧＴのソース、又はドレインとなる不純物領域を形成し、これら不純物領域の上面から、外部配線と接続するコンタクトホールを形成する従来の構造では、これら不純物領域とチャネル、及びコンタクトホールとの接続面積が、Ｓｉ柱６ａ〜６ｆの断面積に限定され、ＳＲＡＭセルの高密度化が進むと、これら不純物領域の抵抗の増加が問題である。このため、不純物領域とチャネル、及びコンタクトホールとの、接続面積が大きくする必要がある。そして、不純物領域はＳＧＴのソース、またはドレインとして機能するのに必要な体積が確保されなければいけない。
[要求４]
Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部に不純物領域を、ドナー、またはアクセプタ不純物を含んだ選択、または非選択エピタキシャル結晶成長法により形成する場合、より良好な結晶性を持つ不純物領域を形成するには、エピタキシャル結晶成長させるＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部の面積が大きいほど、良い。
第１実施形態の製造方法によれば、次のような特徴が得られる。
１．上記要求に対して、本実施形態は下記の特徴を有する。
［要求１に対して］
本実施形成では、平面視における、Ｓｉ柱７ｂ、７ｃ間、及びＳｉ柱７ｄ、７ｅ間の距離は帯状ＳｉＧｅ層８ａ、８ｂの幅により定められる。この帯状ＳｉＧｅ材料層８ａ、８ｂの幅は、図１Ｂにおいて説明したように、リソグラフィ法で形成できる最小のレジスト層の幅より更に小さく形成できる。これにより、ゲートＴｉＮ層２４ｂ、２４ｃが、垂直方向における、Ｓｉ柱７ｂ、７ｃ間と、及びＳｉ柱７ｄ、７ｅ間とで、ＳＧＴチャネル側面全体で接触させることができる。これは、平面視において、Ｓｉ柱７ｂ、７ｃとＳｉ柱７ｄ、７ｅとのゲート電極間距離を最小まで近づけられることを示している。そして、ＳＧＴの不純物領域であるＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅは、互いに離れた凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆ内に形成されるため、隣接した、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅが接触することはない。そして、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅを形成する、凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆの内の、Ｓｉ柱６ａ〜６ｆの外周の凹部３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆは、リソグラフィ法を用いないで、自己整合で形成されている。これにより、高密度のＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅが形成される。これは、ＳＲＡＭセルの高密度化につながる。
［要求２に対して］
Ｓｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、の間隔は、帯状ＳｉＧｅ層８ａ、８ｂの幅で決められる。この帯状ＳｉＧｅ材料層８ａ、８ｂの幅は、図１Ｂにおいて説明したように、リソグラフィ法で形成できる最小のレジスト層の幅より更に小さく形成できる。この帯状ＳｉＧｅ材料層８ａ、８ｂの狭める幅を変えることによって、必要なＳｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、の間隔を得ることができる。これにより、ＳＲＡＭセルの高密度化の最適化が図れる。
［要求３に対して］
本実施形態では、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅと、各ＳＧＴのチャネルとの接続は、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部の上面と側面とでなされる。これにより、不純物領域が、Ｓｉ柱６ａ〜６ｆの頂部の内部だけに形成された構造と比べて、不純物領域とチャネルとの接続面積を大きくできる。そして、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの平面視における上面面積は、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆより大きいので、コンタクトホールＣ１〜Ｃ１０を大きくできる。また、本実施形態では、確実に不純物領域としての動作を行うための、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの体積の確保を、凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆの深さと、結晶成長させるＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの結晶成長時間と、を変えることにより、平面視における、不純物領域の面積を増やすことなく、容易に実現できる。
［要求４に対して］
本実施形態では、選択エピタキシャル結晶成長によるＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの形成は、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部の上面と側面とでなされる。これにより、不純物領域が、Ｓｉ柱６ａ〜６ｆの頂部の内部だけに形成された構造の場合と比べて、選択エピタキシャル結晶成長のためのＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの露出面積を広くできる。これは、より良好な結晶性を持つ不純物領域が形成される。これはＳＲＡＭセル特性が向上につながる。
２．良好なＳＲＡＭセル特性を得るには、如何に、平面視におけるＳｉ柱６ａ〜６ｆの形状を精度よく形成するかが重要である。本実施形態では、図１Ｃ，図１Ｄに示すように、Ｓｉ柱６ａ〜６ｆを、帯状ＳｉＧｅ層８ａ、８ｂの両側に形成した帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを用いて形成している。帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂは、ＳｉＮ膜を１原子層ずつ堆積するＡＬＤ（Atomic Layered Deposition）法により形成している。これは、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂの厚さを１原子層の精度で形成できることを意味している。同様に、帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂは、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂの頂部形状をそのまま現しているので、高精度で帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂが形成できる。これは、高精度なＳｉ柱６ａ〜６ｆ形成に繋がる。このことは、帯状マスク材料層１７ａ、１７ｂの形成に対しても、同様である。これにより、高精度にＳｉ柱６ａ〜６ｆが形成させる。
３．本実施形態では、６個のＳＧＴよりなるＳＲＡＭセルについて説明した。これに対して、８個のＳＧＴよりなるＳＲＡＭセルに対しても、本発明は適用できる。８個のＳＧＴよりなるＳＲＡＭセルでは、Ｙ方向に並んだ２列が、それぞれ４個のＳＧＴより構成される。そして、この４個のＳＧＴの内、負荷用または駆動用のＳＧＴが２個隣接して並ぶ。この場合、３個並んだ負荷用と駆動用のＳＧＴのゲート電極は接続しており、そして、隣接した負荷用と駆動用のＳＧＴの上部の不純物層は離れて形成されなければいけない。隣接した負荷用と駆動用のＳＧＴの関係は、６個のＳＧＴよりなるＳＲＡＭセルと同じであるので、本実施形態の方法を適用することによって、高密度の８個のＳＧＴより構成されたＳＲＡＭセルを形成できる。本発明は、他の複数のＳＧＴよりなるＳＲＡＭセル形成にも適用できる。
４．本実施形態では、本発明をＳＲＡＭセルに適用した例について説明した。同じチップ上に形成されるロジック回路において、もっとも多く使われるインバータ回路は、少なくとも２つのＮチャネルＳＧＴとＰチャネルＳＧＴよりなり、ＮチャネルＳＧＴとＰチャネルＳＧＴとのゲート電極は接続している。そして、２つのＮチャネルＳＧＴとＰチャネルＳＧＴのそれぞれの上部の不純物領域は離れていなければいけない。このように、ＳＲＡＭセルの負荷ＳＧＴと駆動ＳＧＴとの関係と、インバータ回路のＮチャネルＳＧＴとＰチャネルＳＧＴとの関係は同じである。これは、例えばＳＲＡＭセル領域とロジック回路領域を含んだマイクロプロセッサ回路に本発明を適用せることにより、高密度マイクロプロセッサ回路が実現できることを示している。なお、本発明は、少なくとも２個並んだ、同じ極性のＳＧＴ形成にも適用できる。この場合、これらＳＧＴを形成する半導体柱頂部に接続して形成する不純物層は同じ極性のものになるので、これら不純物層は同時に形成してもよい。
５．本実施形態では、平面視において、円形状のＳｉ柱６ａ〜６ｆを形成した。Ｓｉ柱６ａ〜６ｆの一部または全ての平面視における形状は、円形、楕円、一方方向に長く伸びた形状などの形状が容易に形成できる。そして、ＳＲＡＭ領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これにより、高密度で、且つ高性能マイクロプロセッサ回路が実現できる。
１．上記要求に対して、本実施形態は下記の特徴を有する。
［要求１に対して］
本実施形成では、平面視における、Ｓｉ柱７ｂ、７ｃ間、及びＳｉ柱７ｄ、７ｅ間の距離は帯状ＳｉＧｅ層８ａ、８ｂの幅により定められる。この帯状ＳｉＧｅ材料層８ａ、８ｂの幅は、図１Ｂにおいて説明したように、リソグラフィ法で形成できる最小のレジスト層の幅より更に小さく形成できる。これにより、ゲートＴｉＮ層２４ｂ、２４ｃが、垂直方向における、Ｓｉ柱７ｂ、７ｃ間と、及びＳｉ柱７ｄ、７ｅ間とで、ＳＧＴチャネル側面全体で接触させることができる。これは、平面視において、Ｓｉ柱７ｂ、７ｃとＳｉ柱７ｄ、７ｅとのゲート電極間距離を最小まで近づけられることを示している。そして、ＳＧＴの不純物領域であるＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅは、互いに離れた凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆ内に形成されるため、隣接した、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅが接触することはない。そして、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅを形成する、凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆの内の、Ｓｉ柱６ａ〜６ｆの外周の凹部３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆは、リソグラフィ法を用いないで、自己整合で形成されている。これにより、高密度のＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅが形成される。これは、ＳＲＡＭセルの高密度化につながる。
［要求２に対して］
Ｓｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、の間隔は、帯状ＳｉＧｅ層８ａ、８ｂの幅で決められる。この帯状ＳｉＧｅ材料層８ａ、８ｂの幅は、図１Ｂにおいて説明したように、リソグラフィ法で形成できる最小のレジスト層の幅より更に小さく形成できる。この帯状ＳｉＧｅ材料層８ａ、８ｂの狭める幅を変えることによって、必要なＳｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、の間隔を得ることができる。これにより、ＳＲＡＭセルの高密度化の最適化が図れる。
［要求３に対して］
本実施形態では、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅと、各ＳＧＴのチャネルとの接続は、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部の上面と側面とでなされる。これにより、不純物領域が、Ｓｉ柱６ａ〜６ｆの頂部の内部だけに形成された構造と比べて、不純物領域とチャネルとの接続面積を大きくできる。そして、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの平面視における上面面積は、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆより大きいので、コンタクトホールＣ１〜Ｃ１０を大きくできる。また、本実施形態では、確実に不純物領域としての動作を行うための、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの体積の確保を、凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆの深さと、結晶成長させるＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの結晶成長時間と、を変えることにより、平面視における、不純物領域の面積を増やすことなく、容易に実現できる。
［要求４に対して］
本実施形態では、選択エピタキシャル結晶成長によるＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの形成は、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの頂部の上面と側面とでなされる。これにより、不純物領域が、Ｓｉ柱６ａ〜６ｆの頂部の内部だけに形成された構造の場合と比べて、選択エピタキシャル結晶成長のためのＳｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの露出面積を広くできる。これは、より良好な結晶性を持つ不純物領域が形成される。これはＳＲＡＭセル特性が向上につながる。
２．良好なＳＲＡＭセル特性を得るには、如何に、平面視におけるＳｉ柱６ａ〜６ｆの形状を精度よく形成するかが重要である。本実施形態では、図１Ｃ，図１Ｄに示すように、Ｓｉ柱６ａ〜６ｆを、帯状ＳｉＧｅ層８ａ、８ｂの両側に形成した帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを用いて形成している。帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂは、ＳｉＮ膜を１原子層ずつ堆積するＡＬＤ（Atomic Layered Deposition）法により形成している。これは、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂの厚さを１原子層の精度で形成できることを意味している。同様に、帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂは、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂの頂部形状をそのまま現しているので、高精度で帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂが形成できる。これは、高精度なＳｉ柱６ａ〜６ｆ形成に繋がる。このことは、帯状マスク材料層１７ａ、１７ｂの形成に対しても、同様である。これにより、高精度にＳｉ柱６ａ〜６ｆが形成させる。
３．本実施形態では、６個のＳＧＴよりなるＳＲＡＭセルについて説明した。これに対して、８個のＳＧＴよりなるＳＲＡＭセルに対しても、本発明は適用できる。８個のＳＧＴよりなるＳＲＡＭセルでは、Ｙ方向に並んだ２列が、それぞれ４個のＳＧＴより構成される。そして、この４個のＳＧＴの内、負荷用または駆動用のＳＧＴが２個隣接して並ぶ。この場合、３個並んだ負荷用と駆動用のＳＧＴのゲート電極は接続しており、そして、隣接した負荷用と駆動用のＳＧＴの上部の不純物層は離れて形成されなければいけない。隣接した負荷用と駆動用のＳＧＴの関係は、６個のＳＧＴよりなるＳＲＡＭセルと同じであるので、本実施形態の方法を適用することによって、高密度の８個のＳＧＴより構成されたＳＲＡＭセルを形成できる。本発明は、他の複数のＳＧＴよりなるＳＲＡＭセル形成にも適用できる。
４．本実施形態では、本発明をＳＲＡＭセルに適用した例について説明した。同じチップ上に形成されるロジック回路において、もっとも多く使われるインバータ回路は、少なくとも２つのＮチャネルＳＧＴとＰチャネルＳＧＴよりなり、ＮチャネルＳＧＴとＰチャネルＳＧＴとのゲート電極は接続している。そして、２つのＮチャネルＳＧＴとＰチャネルＳＧＴのそれぞれの上部の不純物領域は離れていなければいけない。このように、ＳＲＡＭセルの負荷ＳＧＴと駆動ＳＧＴとの関係と、インバータ回路のＮチャネルＳＧＴとＰチャネルＳＧＴとの関係は同じである。これは、例えばＳＲＡＭセル領域とロジック回路領域を含んだマイクロプロセッサ回路に本発明を適用せることにより、高密度マイクロプロセッサ回路が実現できることを示している。なお、本発明は、少なくとも２個並んだ、同じ極性のＳＧＴ形成にも適用できる。この場合、これらＳＧＴを形成する半導体柱頂部に接続して形成する不純物層は同じ極性のものになるので、これら不純物層は同時に形成してもよい。
５．本実施形態では、平面視において、円形状のＳｉ柱６ａ〜６ｆを形成した。Ｓｉ柱６ａ〜６ｆの一部または全ての平面視における形状は、円形、楕円、一方方向に長く伸びた形状などの形状が容易に形成できる。そして、ＳＲＡＭ領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これにより、高密度で、且つ高性能マイクロプロセッサ回路が実現できる。
（第２実施形態）
以下、図２Ａ〜図２Ｃを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
図１Ａ〜図１Ｊまでの工程を行う。そして、Ｓｉ柱６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅ、６Ｆ上のマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを除去する。Ｓｉ柱６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅ、６Ｆの高さは、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの高さよりマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆの厚さだけ大きいのが望ましい。そして、図１Ｋの工程を行ない、図２Ａに示すように、Ｓｉ柱６Ａ〜６Ｆの頂部を囲んでＳｉＯ2層２８ａ〜２８ｆと、ＳｉＮ層２９を形成する。
以下、図２Ａ〜図２Ｃを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
図１Ａ〜図１Ｊまでの工程を行う。そして、Ｓｉ柱６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅ、６Ｆ上のマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆを除去する。Ｓｉ柱６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅ、６Ｆの高さは、Ｓｉ柱６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆの高さよりマスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆの厚さだけ大きいのが望ましい。そして、図１Ｋの工程を行ない、図２Ａに示すように、Ｓｉ柱６Ａ〜６Ｆの頂部を囲んでＳｉＯ2層２８ａ〜２８ｆと、ＳｉＮ層２９を形成する。
次に、図２Ｂに示すように、ＳｉＯ2層２８ａ〜２８ｆと、ＳｉＮ層２９をマスクにして、Ｓｉ柱６Ａ〜６Ｆの頂部を、その上面位置がＳｉＮ層２７の上面位置より上部になるようにエッチングして、凹部４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ、４１ｆを形成する。
次に、図２Ｃに示すように、ＳｉＯ2層２８ａ〜２８ｆをエッチングして、Ｓｉ柱６Ａ〜６Ｆの頂部の周りに凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ，３０Ｆを形成することにより、図１Ｍと同じ構造となる。以後、図１Ｌ〜図１Ｑの工程を行うことにより、第１実施形態と同じく、Ｐ層基板１上にＳＲＡＭセルが形成される。
本実施形態は以下のような特徴をもつ。
第１実施形態では、図１Ｍに示したＳｉ柱６ａ〜６ｆの頂部上の凹部３０Ａ〜３０Ｆの深さは、図１Ｌで示した、マスク材料層７ａ〜７ｆの厚さで決められる。これらマスク材料層７ａ〜７ｆは、図１Ｂ、図１Ｉ〜図１Ｌで示したＲＩＥ、及びＣＭＰ工程におけるエッチングマスク、またはストッパ材料層として用いられている。このため、各工程でのウエハ内一様性がＳｉ柱６ａ〜６ｆの頂部上の凹部３０Ａ〜３０Ｆの深さのウエハ内一様性に影響する。このため、マスク材料層７ａ〜７ｆを、材料の選択、そして各工程に合わせた材料層よりなる多層構造にするにするなどの工夫が必要である。これに対し、本実施形態では、図２Ａ、図２ＢにおけるＣＭＰ、Ｓｉ柱６Ａ〜６Ｆの頂部エッチング工程を主に精度を高めることにより、Ｓｉ柱６ａ〜６ｆの頂部上の凹部３０Ａ〜３０Ｆの深さの一様性の向上が図れる。
第１実施形態では、図１Ｍに示したＳｉ柱６ａ〜６ｆの頂部上の凹部３０Ａ〜３０Ｆの深さは、図１Ｌで示した、マスク材料層７ａ〜７ｆの厚さで決められる。これらマスク材料層７ａ〜７ｆは、図１Ｂ、図１Ｉ〜図１Ｌで示したＲＩＥ、及びＣＭＰ工程におけるエッチングマスク、またはストッパ材料層として用いられている。このため、各工程でのウエハ内一様性がＳｉ柱６ａ〜６ｆの頂部上の凹部３０Ａ〜３０Ｆの深さのウエハ内一様性に影響する。このため、マスク材料層７ａ〜７ｆを、材料の選択、そして各工程に合わせた材料層よりなる多層構造にするにするなどの工夫が必要である。これに対し、本実施形態では、図２Ａ、図２ＢにおけるＣＭＰ、Ｓｉ柱６Ａ〜６Ｆの頂部エッチング工程を主に精度を高めることにより、Ｓｉ柱６ａ〜６ｆの頂部上の凹部３０Ａ〜３０Ｆの深さの一様性の向上が図れる。
（第３実施形態）
以下、図３Ａ〜図３Ｃを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
以下、図３Ａ〜図３Ｃを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
図１Ａ〜図１Ｍの工程を行う。そして、図１Ｎと同じく、Ｓｉ柱６ａ〜６ｆの頂部を囲んで凹部３０ａ〜３０ｆ内にＳｉＯ2層３１ａ〜３１ｆを形成した後、ＳｉＯ2層３１ｂ，３１ｅを除去する。そして、図３Ａに示すように、凹部３０ｂ、３０ｅ内と、ＳｉＮ層２９、ＳｉＯ2層３１ａ、３１ｃ、３１ｄ、３１ｆ上とにエピタキシャル結晶成長法により、アクセプタ不純物を含んだＰ+層４３を形成する。なお、Ｐ+層４３を形成する前に、単結晶薄膜半導体層を、Ｐ+層４３の結晶性を良くするために形成してもよい。
次に、図３Ｂに示すように、Ｐ+層４３を、その上面がＳｉＮ層２９の上面位置になるようにエッチバック、またはＣＭＰ法を用いて、Ｓｉ柱６ｂ、６ｅの頂部を囲み、且つ凹部３０ｂ、３０ｅ内にＰ+層４３ｂ、４３ｅを形成する。
次に、図３Ｃに示すように、Ｐ+層４３ｂ、４３ｅを形成したのと同じ工程により、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｆの頂部を囲み、凹部３０ａ、３０ｃ、３０ｄ、３０ｆ内にＮ+層４３ａ、４３ｃ、４３ｄ、４３ｆを形成する。その後、図１Ｑで示した工程を行うことにより、第１実施形態と同じく、Ｐ層基板１上にＳＲＡＭセルが形成される。
本実施形態は以下のような特徴をもつ。
第１実施形態では、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆと、Ｐ+層３２ｂ、３２ｅと、を選択エピタキシャル結晶成長法を用いて形成した。選択エピタキシャル結晶成長法では、凹部３０Ａ〜３０Ｆの外周部のＳｉＮ層２９に堆積したＳｉ、及びドナー、またはアクセプタ不純物原子が、ＳｉＮ層２９表面を移動し、凹部３０Ａ〜３０Ｆに到達した後に、凹部３０Ａ〜３０Ｆ内で結晶成長して、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅが形成される。このため、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの体積は、凹部３０Ａ〜３０ＦがＳｉＮ層２９上で、どのように配置されているかに影響されて、同じではない。このため、均一なＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅを、凹部３０Ａ〜３０Ｆ内に形成することに困難さを生じる。これに対して、本実施形態では、図３Ａ、図３Ｂに示した様に、凹部３０ｂ、３０ｄ内と、ＳｉＮ層２９、ＳｉＯ2層３１ａ、３１ｃ、３１ｄ、３１ｆ上とにアクセプタ不純物を含んだＰ+層４３を形成した後、Ｐ+層４３を、その上面がＳｉＮ層２９の上面位置になるようにエッチバック、またはＣＭＰ法を用いて、Ｓｉ柱６ｂ、６ｅの頂部を囲み、且つ凹部３０ｂ、３０ｅ内にＰ+層４３ｂ、４３ｅを形成する。このため、選択エピタキシャル結晶成長法の場合のような、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの体積のばらつきは生じない。
第１実施形態では、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆと、Ｐ+層３２ｂ、３２ｅと、を選択エピタキシャル結晶成長法を用いて形成した。選択エピタキシャル結晶成長法では、凹部３０Ａ〜３０Ｆの外周部のＳｉＮ層２９に堆積したＳｉ、及びドナー、またはアクセプタ不純物原子が、ＳｉＮ層２９表面を移動し、凹部３０Ａ〜３０Ｆに到達した後に、凹部３０Ａ〜３０Ｆ内で結晶成長して、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅが形成される。このため、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの体積は、凹部３０Ａ〜３０ＦがＳｉＮ層２９上で、どのように配置されているかに影響されて、同じではない。このため、均一なＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅを、凹部３０Ａ〜３０Ｆ内に形成することに困難さを生じる。これに対して、本実施形態では、図３Ａ、図３Ｂに示した様に、凹部３０ｂ、３０ｄ内と、ＳｉＮ層２９、ＳｉＯ2層３１ａ、３１ｃ、３１ｄ、３１ｆ上とにアクセプタ不純物を含んだＰ+層４３を形成した後、Ｐ+層４３を、その上面がＳｉＮ層２９の上面位置になるようにエッチバック、またはＣＭＰ法を用いて、Ｓｉ柱６ｂ、６ｅの頂部を囲み、且つ凹部３０ｂ、３０ｅ内にＰ+層４３ｂ、４３ｅを形成する。このため、選択エピタキシャル結晶成長法の場合のような、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの体積のばらつきは生じない。
（第４実施形態）
以下、図４を参照しながら、本発明の第４実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
以下、図４を参照しながら、本発明の第４実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
第３実施形態における図３Ａに示したＰ+層４３を形成する前に、図４に示すように、例えばＡＬＤ法により、例えばＳｉによる薄い半導体層４６を全面に堆積する。これにより、凹部３０ｂ、３０ｅの内部全体に形成される。そして、全面に、エピタキシャル結晶成長法により、アクセプタ不純物を含んだＰ+層４３を形成する。そして、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆの形成においても、同様に行う。そして、以後第３実施形態で説明した工程と同じ工程を行う。これにより、第１実施形態と同じく、Ｐ層基板１上にＳＲＡＭセルが形成される。なお、薄い単結晶半導体層４６はアクセプタ、またはドナー不純物原子を含んでいても、いなくてもよい。また、薄い単結晶半導体層４６は、例えばＳｉＧｅなどの他の半導体材料層であってもよい。また、薄い単結晶半導体層４６の材料は、Ｐ+層４３と、Ｎ+層（図示せず）とで、変えてよい。また、求められる結晶性の良いＰ+層４３は、凹部３０ｂ、３０ｅの内部であるので、薄い半導体層４６は、ＳｉＮ層２９と、ＳｉＯ2層３１ａ、３１ｃ、３１ｄ、３１ｆと、の上面になくてもよい。
本実施形態は以下のような特徴をもつ。
１．第３実施形態では、凹部３０ａ〜３０ｆ内部のＳｉＮ層２７の上面、及びＳｉＮ層２９側面は、結晶性を有しないＳｉＮ層がそのまま露出している。エピタキシャル結晶成長法では、単結晶層表面の原子配列に繋がって単結晶層が成長される。そのため、凹部３０ａ〜３０ｆ内部の露出したＳｉＮ層２７、２９表面上では、単結晶層が形成されない。このため、凹部３０ａ〜３０ｆ内部に形成されるＰ+層４３、Ｎ+層（図示せず）の結晶性が損なわれる。これに対し、本実施形態では、Ｐ+層４３の形成前に、凹部３０ｂ、３０ｅ内部全体に、単結晶の薄い半導体層４６を形成する（Ｎ+層においても同じ）。これにより、凹部３０ａ〜３０ｆ内部に形成されるＰ+層４３、Ｎ+層（図示せず）の結晶性が向上する。これによりＳＧＴ特性が改善される。
２．第１実施形態においても、凹部３０ａ〜３０ｆ内部のＳｉＮ層２７の上面、及びＳｉＮ層２９側面は、結晶性を有しないＳｉＮ層がそのまま露出している。これに対し、選択エピタキシャル結晶成長法によるＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの形成の前に、本実施形態と同じく、薄い単結晶半導体層を被覆することにより、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの結晶性の向上が図れる。これによりＳＧＴ特性が改善される。
１．第３実施形態では、凹部３０ａ〜３０ｆ内部のＳｉＮ層２７の上面、及びＳｉＮ層２９側面は、結晶性を有しないＳｉＮ層がそのまま露出している。エピタキシャル結晶成長法では、単結晶層表面の原子配列に繋がって単結晶層が成長される。そのため、凹部３０ａ〜３０ｆ内部の露出したＳｉＮ層２７、２９表面上では、単結晶層が形成されない。このため、凹部３０ａ〜３０ｆ内部に形成されるＰ+層４３、Ｎ+層（図示せず）の結晶性が損なわれる。これに対し、本実施形態では、Ｐ+層４３の形成前に、凹部３０ｂ、３０ｅ内部全体に、単結晶の薄い半導体層４６を形成する（Ｎ+層においても同じ）。これにより、凹部３０ａ〜３０ｆ内部に形成されるＰ+層４３、Ｎ+層（図示せず）の結晶性が向上する。これによりＳＧＴ特性が改善される。
２．第１実施形態においても、凹部３０ａ〜３０ｆ内部のＳｉＮ層２７の上面、及びＳｉＮ層２９側面は、結晶性を有しないＳｉＮ層がそのまま露出している。これに対し、選択エピタキシャル結晶成長法によるＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの形成の前に、本実施形態と同じく、薄い単結晶半導体層を被覆することにより、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅの結晶性の向上が図れる。これによりＳＧＴ特性が改善される。
（第５実施形態）
以下、図５を参照しながら、本発明の第５実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
以下、図５を参照しながら、本発明の第５実施形態に係る、ＳＧＴを有するＳＲＡＭ回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。
図１Ａ〜図１Ｍまでの工程を行う。次に、水酸化カリウム（ＫＯＨ）、水酸化ナトリウム（ＮａＯＨ）などを含んだエッチング液により、露出したＳｉ柱６ａ〜６ｆの頂部をエッチングする。これにより、図５に示すように、ＫＯＨ、ＮａＯＨを含んだエッチング液は単結晶であるＳｉ柱６ａ〜６ｆを異方性エッチングして、エッチング後にＳｉ柱６ａ〜６ｆ頂部に特定方位面４８ａ、４８ｂ、４８ｃ、４８ｄ（図示せず）、４８ｅ（図示せず）、４８ｆ（図示せず）を形成する。例えば、Ｓｉ柱６ａ〜６ｆ上面が（１００）である場合、Ｓｉ柱６ａ〜６ｆ頂部側面に（１１１）面が現れる。以後、図１Ｎ〜図１Ｑで示した工程を行うことにより、第１実施形態と同じく、Ｐ層基板１上にＳＲＡＭセルが形成される。
なお、図５では、エッチング後のＳｉ柱６ａ〜６ｆ上面には、エッチング前のＳｉ柱６ａ〜６ｆ上表面を残した。更にエッチングを進めると、Ｓｉ柱６ａ〜６ｆ上表面部はなくなり、その断面形状は三角錐状になる。このような、Ｓｉ柱６ａ〜６ｆ頂部形状の違いは、たとえば、Ｓｉ柱６ａ〜６ｆの太さ、異方性エッチング条件により変わる。本実施形態の特徴は、異方性エッチングにより、Ｓｉ柱６ａ〜６ｆの頂部に、単結晶Ｓｉにおける方位面を形成するところにある。
本実施形態は以下のような特徴をもつ。
エピタキシャル結晶成長法では、単結晶層表面の原子配列に繋がって単結晶層が成長される。第１実施形態では、平面視における、露出したＳｉ柱６ａ〜６ｆ頂部はＲＩＥエッチングされているため側面表面は、多くの面方位を有し、且つＲＩＥによりイオンダメージにより、結晶性の良い状態ではない。これに対し、本実施形態では、Ｓｉ柱６ａ〜６ｆ頂部の異方性エッチングにより、ＲＩＥエッチングでのイオンダメージ層を除き、且つＳｉ柱６ａ〜６ｆ頂部側面は特定の方位面を有する。これにより、良い結晶性を有するＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅが形成される。これはＳＧＴの性能向上につながる。
エピタキシャル結晶成長法では、単結晶層表面の原子配列に繋がって単結晶層が成長される。第１実施形態では、平面視における、露出したＳｉ柱６ａ〜６ｆ頂部はＲＩＥエッチングされているため側面表面は、多くの面方位を有し、且つＲＩＥによりイオンダメージにより、結晶性の良い状態ではない。これに対し、本実施形態では、Ｓｉ柱６ａ〜６ｆ頂部の異方性エッチングにより、ＲＩＥエッチングでのイオンダメージ層を除き、且つＳｉ柱６ａ〜６ｆ頂部側面は特定の方位面を有する。これにより、良い結晶性を有するＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅが形成される。これはＳＧＴの性能向上につながる。
なお、本発明に係る実施形態では、１つの半導体柱に１個のＳＧＴを形成したが、２個以上を形成する回路形成においても、本発明を適用できる。２個以上を形成する回路形成においては、本発明が述べているＳＧＴは、半導体柱の最上部にあるＳＧＴである。
また、第１実施形態では、Ｓｉ柱６ａ〜６ｆを形成したが、ほかの半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態における、Ｎ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層４ａａ、４ｂｂ、３２ｂ、３２ｅは、ドナー、またはアクセプタ不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅは、選択エピタキシャル結晶成長法を用いて形成した。ＣＤＥ（Chemical Dry Etching）と通常のエピタキシャル結晶成長とを繰り返して、凹部３０Ａ〜３０Ｆ内のＳｉ柱６ａ〜６ｆの頂部上にＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅを形成する方法を含め、他の方法によりＮ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅを選択的に形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態における、Ｓｉ柱６ａ〜６ｆの外周部のＳｉＮ層２７と、露出したＳｉ柱６ａ〜６ｆの頂部、マスク材料層７ａ〜７ｆの側面に形成したＳｉＯ2層２８ａ〜２８ｆと、ＳｉＯ2層２８ａ〜２８ｆを囲んだＳｉＮ層２９とは、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、マスク材料層７はＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3、以後ＡｌＯと称する）層、ＳｉＯ2層より形成した。マスク材料層７は、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、図１Ｃ、図１Ｄに示したように、全体に、ＡＬＤ法により形成した帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを帯状ＳｉＧｅ層８ａ、８ｂの両側に形成した。帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂと、帯状ＳｉＧｅ層８ａ、８ｂと、は本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
なお、図１Ａ〜図１Ｇにおいて述べたように、Ｙ方向に伸延した帯状マスク材料層１２ａ、１２ａｂ、１２ｂａ、１２ｂｂ、１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂ、に直交して、Ｘ方向に伸延した帯状マスク材料層１７ａ、１７ｂを、帯状ＳｉＮ材料層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成したのと同様な方法により形成した。これにより、Ｘ方向、Ｙ方向共に、高精度で、且つ高密度に、Ｓｉ柱６ａ〜６ｆが形成される。そして、本実施形態の説明では、帯状マスク材料層１２ａ、１２ａｂ、１２ｂａ、１２ｂｂ、１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成した後に、帯状マスク材料層１７ａ、１７ｂを形成した。これに対して、帯状マスク材料層１７ａ、１７ｂを形成した後に、帯状ＳｉＮ材料層１２ａ、１２ａｂ、１２ｂａ、１２ｂｂ、１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成する工程でも、同じく高精度で、且つ高密度にＳｉ柱６ａ〜６ｆを形成することができる。また、設計において、Ｙ方向に余裕がある場合は、本方法を用いないで、リソグラフィ法とＲＩＥエッチング法により、直接に帯状マスク材料層１７ａ、１７ｂを形成してもよい。また、Ｘ方向に余裕がある場合は、本方法を用いないで、リソグラフィ法とＲＩＥエッチング法により、直接に帯状マスク材料層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成してもよい。また、ＳＲＡＭセル性能を満足することができれば、Ｘ方向に伸延した帯状マスク材料層１２ａ、１２ａｂ、１２ｂａ、１２ｂｂ、帯状ＳｉＮ層１７ａ、１７ｂを、ＳＡＤＰ（Self Aligned Double Patterning、例えば非特許文献３を参照）、ＳＡＱＰ（Self Aligned Quadruple Patterning、例えば非特許文献３を参照）を用いて形成しても良い。このことは、本発明に係るその他の実施形態においても同様である。
また、図１Ｈ、図１Ｉで説明したように、矩形状のマスク材料層１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈを頂部に有するＳｉＮ柱２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈを形成した後に、矩形状のマスク材料層１９ｂ、１９ｇ、ＳｉＮ柱２０ｂ、２０ｇを除去した。こにより、平面視において、図１Ｑで示したコンタクトホールＣ１、Ｃ２のある領域にＳｉ柱がないコンタクトホールＣ１、Ｃ２形成領域を形成した。これに対し、Ｓｉ柱６ａ〜６ｆを形成すると同時に、コンタクトホールＣ１、Ｃ２形成領域にＳｉ柱を形成した後に、これらＳｉ柱を除去して、コンタクトホールＣ１、Ｃ２形成領域を形成してもよい。また、また、帯状マスク材料層１７ａ、１７ｂを形成した後に、コンタクトホールＣ１、Ｃ２形成領域の帯状マスク材料層１７ａ、１７ｂを除去する工程を行うことにより、コンタクトホールＣ１、Ｃ２のある領域にＳｉ柱を形成させない方法により、コンタクトホールＣ１、Ｃ２形成領域を形成してもよい。上記のように、第１実施形態で説明した方法以外にもある。これ以外の方法によって、コンタクトホールＣ１，Ｃ２形成領域を作ってもよい。ＳＲＡＭセル回路以外の回路形成に適用できる。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、帯状マスク材料層９ａ、９ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂのそれぞれの上表面と、底部の垂直方向における位置が、同じのように形成したが、本発明の目的に合うならば、それぞれの上表面と、底部の位置が垂直方向で異なっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、帯状マスク材料層９ａ、９ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂの厚さ、及び形状は、ＣＭＰによる研磨、及びＲＩＥエッチング、洗浄により変化する。この変化は、本発明の目的に合う程度の内であれば、問題ない。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態における、各種配線金属層ＸＣ１、ＸＣ２、ＷＬ、Ｖｄｄ、Ｖｓｓ、ＢＬ、ＲＢＬの材料は、金属だけでなく、合金、アクセプタ、またはドナー不純物を多く含んだ半導体層などの導電材料層であってもよく、そして、それらを単層、または複数層組み合わせて構成させてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図１Ｊに示したように、ゲート金属層として、ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄを用いた。このＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄは、本発明の目的に合う材料であれば、単層または複数層よりなる材料層を用いることができる。ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄは、少なくとも所望の仕事関数を持つ、単層または複数層の金属層などの導体層より形成できる。この外側に、たとえばＷ層などの他の導電層を形成してもよい。この場合、Ｗ層はゲート金属層を繋げる金属配線層の役割を行う。Ｗ層以外に単層、または複数層の金属層を用いても良い。また、ゲート絶縁層として、ＨｆＯ２層２３を用いが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
第１実施形態において、Ｓｉ柱６ａ〜６ｆの平面視における形状は、円形状であった。そして、Ｓｉ柱６ａ〜６ｆの一部または全ての平面視における形状は、円形、楕円、一方方向に長く伸びた形状などの形状が容易に形成できる。そして、ＳＲＡＭ領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、Ｓｉ柱６ａ〜６ｆの底部に接続してＮ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂを形成した。Ｎ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂ上面に金属、シリサイドなどの合金層を形成してもよい。また、Ｓｉ柱６ａ〜６ｆの底部の外周に例えばエピタキシャル結晶成長法により形成したドナー、またはアクセプタ不純物原子を含んだＰ+層、またはＮ+層を形成してＳＧＴのソース、またはドレイン不純物領域を形成してもよい。この場合、エピタキシャル結晶成長法で形成されたＮ+層またはＰ+層に接したＳｉ柱内部にＮ+層またはＰ+層が形成されていても、いなくてもよい。または、これらＰ+層、Ｎ+層に接して、そして伸延した金属層、または合金層を設けても良い。上記のように、Ｓｉ柱６ａ〜６ｆの底部に繋がる不純物領域と、これらの不純物層を繋げる不純物層結合領域の形成は、設計、そして製造上の観点から決めてよい。Ｎ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ+層４ａａ、４ｂｂは、不純物層と、不純物層結合領域と、を兼用している。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｐ層基板１上にＳＧＴを形成したが、Ｐ層基板１の代わりにＳＯＩ（Silicon On Insulator）基板を用いても良い。または、基板としての役割を行うものであれば他の材料基板を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｓｉ柱６ａ〜６ｆの上下に、同じ極性の導電性を有するＮ+層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ +層４４ｂ、４４ｇとＮ+層３２ａ、３２ｃ、３ｄ、３ｆ、Ｐ+層３２ｂ、３２ｅを用いて、ソース、ドレインを構成するＳＧＴについて説明したが、極性が異なるソース、ドレインを有するトンネル型ＳＧＴに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、ゲートＨｆＯ２層２３、ゲートＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄを形成した後に、Ｎ + 層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ + 層３２ｂ、３２ｅを形成した。これに対し、Ｎ+層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ+層３２ｂ、３２ｅを形成した後に、ゲートＨｆＯ２層２３、ゲートＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄを形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路との混在回路に対しても適用することができる。
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
本発明に係る、柱状半導体装置の製造方法によれば、高密度の柱状半導体装置が得られる。
１ Ｐ層基板
２、２ａ、２ｂ Ｎ層
３、３ａ、３ｂ、３ａａ、３ａｂ、３ｂａ、３ｂｂ、３２ａ、３２ｃ、３２ｄ、３２ｆ、４３ａ、４３ｃ、４３ｄ、４３ｆ Ｎ+層
４、４ａ、４ｂ、５、３２ｂ、３２ｅ、４３、４３ｂ、４３ｅ Ｐ+層
６ ｉ層
７、７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、９、１０ マスク材料層
９ａ、９ｂ、１０ａ、１０ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、１７ａ、１７ｂ 帯状マスク材料層
１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈ 矩形状のマスク材料層
８、 ＳｉＧｅ層
１２、１３ａ、１３ｂ、１３ｃ、１６ ＳｉＮ層
１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂ 帯状ＳｉＮ層
８ａ、８ｂ 帯状ＳｉＧｅ層
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６Ａ，６Ｂ、６Ｃ、６Ｄ、６Ｅ、６Ｆ Ｓｉ柱
１５、２２、２５、２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆ、３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅ、３１ｆ、３５、３６、３７、３８、３９ ＳｉＯ2層
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈ ＳｉＮ柱
３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆ、３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆ、４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ、４１ｆ 凹部
２３ ＨｆＯ２層
２４ａ、２４ｂ、２４ｃ、２４ｄ ＴｉＮ層
コンタクトホール
３３ａ、３３ｂ、３３ｃ、３３ｅ、３３ｆ Ｗ層
２１ａ、２１ｂ Ｓｉ柱台
４６ 単結晶半導体層
４８ａ、４８ｂ、４８ｃ、４８ｄ、４８ｅ、４８ｆ 特定方位面
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、Ｃ１０ コンタクトホール
ＷＬ ワード配線金属層
ＢＬ ビット配線金属層
ＲＢＬ 反転ビット配線金属層
Ｖｓｓ１，Ｖｓｓ２ グランド配線金属層
Ｖｄｄ 電源配線金属層
ＸＣ１、ＸＣ２ 接続配線金属層
２、２ａ、２ｂ Ｎ層
３、３ａ、３ｂ、３ａａ、３ａｂ、３ｂａ、３ｂｂ、３２ａ、３２ｃ、３２ｄ、３２ｆ、４３ａ、４３ｃ、４３ｄ、４３ｆ Ｎ+層
４、４ａ、４ｂ、５、３２ｂ、３２ｅ、４３、４３ｂ、４３ｅ Ｐ+層
６ ｉ層
７、７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、９、１０ マスク材料層
９ａ、９ｂ、１０ａ、１０ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、１７ａ、１７ｂ 帯状マスク材料層
１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈ 矩形状のマスク材料層
８、 ＳｉＧｅ層
１２、１３ａ、１３ｂ、１３ｃ、１６ ＳｉＮ層
１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂ 帯状ＳｉＮ層
８ａ、８ｂ 帯状ＳｉＧｅ層
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６Ａ，６Ｂ、６Ｃ、６Ｄ、６Ｅ、６Ｆ Ｓｉ柱
１５、２２、２５、２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆ、３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅ、３１ｆ、３５、３６、３７、３８、３９ ＳｉＯ2層
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈ ＳｉＮ柱
３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆ、３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆ、４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ、４１ｆ 凹部
２３ ＨｆＯ２層
２４ａ、２４ｂ、２４ｃ、２４ｄ ＴｉＮ層
コンタクトホール
３３ａ、３３ｂ、３３ｃ、３３ｅ、３３ｆ Ｗ層
２１ａ、２１ｂ Ｓｉ柱台
４６ 単結晶半導体層
４８ａ、４８ｂ、４８ｃ、４８ｄ、４８ｅ、４８ｆ 特定方位面
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、Ｃ１０ コンタクトホール
ＷＬ ワード配線金属層
ＢＬ ビット配線金属層
ＲＢＬ 反転ビット配線金属層
Ｖｓｓ１，Ｖｓｓ２ グランド配線金属層
Ｖｄｄ 電源配線金属層
ＸＣ１、ＸＣ２ 接続配線金属層
Claims (12)
- 基板上に、第１の半導体柱と、前記第１の半導体柱に隣接して、第２の半導体柱があり、前記第１の半導体柱を囲み第１のゲート絶縁層があり、前記第２の半導体柱を囲み第２のゲート絶縁層があり、前記第１ゲート絶縁層を囲み第１のゲート導体層があり、前記第２ゲート絶縁層を囲み第２のゲート導体層があり、前記第１の半導体柱の頂部に接続して第１の不純物層があり、前記第２の半導体柱の頂部に接続して第２の不純物層があり、前記第１の半導体柱の下部に接続して第３の不純物層があり、前記第２の半導体柱の下部に接続して第４の不純物層があり、前記第１の不純物層と前記第３の不純物層と、の間の前記第１の半導体柱をチャネルにした第１のＳＧＴと、前記第２の不純物層と前記第４の不純物層と、の間の前記第２の半導体柱をチャネルにした第２のＳＧＴと、を有したＳＧＴ装置の製造において、
前記第１のゲート導体層と、前記第２のゲート導体層との上にあり、且つ前記第１の半導体柱と、前記第２の半導体柱と、の頂部を囲み、且つその上面位置が、前記第１の半導体柱と、前記第２の半導体柱の上面位置より下にある第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記第１の半導体柱頂部を囲んだ第１の材料層と、前記第２の半導体柱の頂部を囲んだ第２の材料層と、を互いに離れて形成する工程と、
前記第１の絶縁層の上にあり、且つ前記第１の材料層と、前記第２の材料層と、を囲んだ第２の絶縁層を形成する工程と、
前記第１の材料層と、前記第２の材料層と、を除去する工程と、
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程と、
前記第１の半導体柱の頂部を囲み、且つその上面位置が前記第２の絶縁層の上面位置と、同じか、または下になるドナー、またはアクセプタ不純物原子を含んだ、単結晶層である前記第１の不純物層と、前記第２の半導体柱の頂部を囲み、且つその上面位置が前記第２の絶縁層の上面位置と、同じか、または下になるドナー、またはアクセプタ不純物原子を含んだ、単結晶層である前記第２の不純物層と、を形成する工程と、有し、
前記第１のゲート導体層と、前記第２のゲート導体層と、が垂直方向において、前記第１の半導体柱のチャネルと、前記第２の半導体柱のチャネルとの、領域の側面全体で接触して形成されている、
ことを特徴とした柱状半導体装置の製造方法。 - 前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程において、
前記第１の半導体柱の上に、平面視において、前記第１の半導体柱と同じ形状の第３の材料層と、前記第２の半導体柱の上に、平面視において、前記第２の半導体柱と同じ形状の第４の材料層と、を形成する工程と、
前記第１の半導体柱の頂部と前記第３の材料層との側面を囲んで前記第１の材料層を形成すると共に、前記第２の半導体柱の頂部と前記第４の材料層との側面を囲んで前記第２の材料層を形成する工程と、
前記第２の絶縁層を形成した後に、前記第２の材料層と、前記第３の材料層と、前記第４の材料層と、を除去する工程と、を有する、
ことを特徴とした請求項１に記載の柱状半導体装置の製造方法。 - 前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の材料層より上にする工程において、
前記前記第１の材料層と、前記第２の材料層と、前記第２の絶縁層と、の上面位置を、前記第１の半導体柱と、前記第２の半導体柱と、の上面位置と同じにする工程と、
前記第１の半導体柱と、前記第２の半導体柱との、頂部をエッチングして、上面位置が、前記第１の絶縁層の上面位置より上になる時点で終了させる工程を有する、
ことを特徴とした請求項１に記載の柱状半導体装置の製造方法。 - 前記第１の不純物層と、前記第２の不純物層と、を選択エピタキシャル結晶成長法により、形成する、
ことを特徴とした請求項１に記載の柱状半導体装置の製造方法。 - 前記第１の不純物層と、前記第２の不純物層と、の片方または両方を形成する工程において、
前記第１の半導体柱と、前記第２の半導体柱と、の片方または両方の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程の後に、前記第１の半導体柱と、前記第２の半導体柱と、の片方または両方の頂部と、前記第２の絶縁層上と、にドナー、またはアクセプタを含んだ第５の不純物層を形成する工程と、
前記第５の不純物層を、上面位置が前記第２の絶縁層の上面位置になるように平坦化する工程を、有する、
ことを特徴とした請求項１に記載の柱状半導体装置の製造方法。 - 前記第１の不純物層と、前記第２の不純物層と、の片方または両方を形成する工程において、
前記第１の不純物層と、前記第２の不純物層と、を形成する前に、露出した前記第１の半導体柱と、前記第２の半導体柱と、の頂部上と、露出した前記第１の絶縁層上と、前記露出した前記第１の半導体柱と、前記第２の半導体柱と、の頂部に面した前記第２の絶縁層側面上と、単結晶薄膜半導体層を形成する工程、を有する、
ことを特徴とした請求項１に記載の柱状半導体装置の製造方法。 - 前記第１の不純物層と、前記第２の不純物層と、の片方または両方を形成する工程において、
露出した、前記第１の半導体柱と、前記第２の半導体柱との、頂部を面方位エッチングする工程、を有する、
ことを特徴とした請求項１に記載の柱状半導体装置の製造方法。 - 前記第１の半導体柱と、前記第２の半導体柱と、の頂部を露出させ、且つ露出頂部上面位置が、前記第２の絶縁層の上面位置より下で、且つ前記第１の絶縁層より上にする工程において、
前記第１の半導体柱と、前記第２の半導体柱と、前記第２の絶縁層と、前記第１の材料層と、前記第２の材料層と、の上面位置を同じくする工程と、
前記第１の半導体柱と、前記第２の半導体柱と、の頂部を、酸化して、その下面位置が、垂直方向において、前記第２の絶縁層と、前記第１の材料層と、前記第２の材料層との上面位置と、前記第１の絶縁層の上面位置と、の間にある酸化層を形成する工程と、
前記酸化膜を除去する工程を有する、
ことを特徴とした請求項１に記載の柱状半導体装置の製造方法。 - 前記第１の不純物層上に、その上面位置が前記第２の絶縁層と同じである、金属または合金による第１の導体層と、前記第２の不純物層上に、その上面位置が前記第２の絶縁層と同じ、金属または合金による第２の導体層と、を形成する工程を、有する、
ことを特徴とした請求項１に記載の柱状半導体装置の製造方法。 - ドナー、またはアクセプタ不純物原子を含んだ、単結晶層である前記第１の不純物層と、前記第２の不純物層とを、エピタキシャル結晶成長法により、前記第１の半導体柱と、前記第２の半導体柱と、の一方、または両方の頂部を囲み、且つ前記第２の絶縁層上に伸延した第５の不純物層を形成するする工程と、
前記第５の不純物層の上面位置を、前記第２の絶縁層の上面位置と、同じか、または下方になるように平坦化する工程、を有する、
ことを特徴とした請求項１に記載の柱状半導体装置の製造方法。 - 前記第１の不純物層と第２の不純物層と、を形成する前に、露出した前記第１の半導体柱、前記第２の半導体柱との頂部を、異方性エッチングする工程、を有する、
ことを特徴とした請求項１に記載の柱状半導体装置の製造方法。 - 前記基板上に、複数のＳＧＴより１つのセル領域を構成するＳＲＡＭ（Static Random Access Memory）回路の形成において、
前記基板上に形成した半導体層上に、第５の材料層を形成する工程と、
前記セル領域において、前記第５の材料層上に、平面視で、第１の方向に、互いに平行し、且つ分離した４本または５本の帯状の第１マスク材料層を形成する工程と、
前記帯状の第１マスク材料層の下方、または上方に、前記セル領域において、平面視で、前記第１の方向に直交し、且つ互いに平行し、且つ分離した２本の帯状の第２マスク材料層が形成された状態で、
前記帯状の第１マスク材料層と、前記帯状の第２マスク材料層と、が重なった部分に、前記第５の材料層と、前記帯状の第１マスク材料層と、前記帯状の第２のマスク材料層との、一部または全てからなる第３のマスク材料層を形成する工程と、
前記第３のマスク材料層をマスクに、前記半導体層をエッチングして、第１の線上に並んだ第１の組の半導体柱と、前記第１の線に平行した第２の線上に並んだ第２の組の半導体柱と、を形成する工程と、
前記第１の組の半導体柱の内の、前記第１の線上の一方の端に、第３の半導体柱があり、前記第２の組の半導体柱の内の、前記第２の線上にあって、且つ前記一方の端と反対の端に、第４の半導体柱があり、前記第１の線と直交する前記第３の半導体柱の中心を通る第１の中心線と、前記第２の線と、が交わる点に中心を持つ第５の半導体柱があり、前記第２の線と直交する前記第４の半導体柱の中心を通る第２の中心線と、前記第１の線と、が交わる点に中心を持つ第６の半導体柱があり、前記第１の線上に中心を有し、且つ前記第６の半導体柱に隣り合った第７の半導体柱があり、前記第２の線上に中心を有し、且つ前記第５の半導体柱に隣り合った第８の半導体柱がある、配置に形成され、
平面視において、前記第８の半導体柱の、前記第１の中心線に平行した２つの外周接線の内側を延長した第１の帯領域の中に、少なくとも一部が重なって、前記第１の組の半導体柱がない第１の半導体柱不在領域があり、前記第７の半導体柱の、前記第２の中心線に平行した２つの外周接線の内側を延長した第２の帯領域の中に、少なくとも一部が重なって、前記第２の組の半導体柱がない第２の半導体柱不在領域が形成され、
前記第５の半導体柱と、前記第８の半導体柱との、一方が前記第１の半導体柱であれば、他方が前記第２の半導体柱であり、同じく、前記第６の半導体柱と、前記第７の半導体柱との、一方が前記第１の半導体柱であれば、他方が前記第２の半導体柱であり、
前記第１の組の半導体柱の、底部に繋がって形成した第１の不純物領域と、前記第５の半導体柱と前記第８の半導体柱との、前記第１のゲート導体層と前記第２のゲート導体層と、を接続する第１のコンタクトホールを、前記第１の半導体柱不在領域上に形成し、前記第２の組の半導体柱の、底部に繋がって形成した第２の不純物領域と、前記第６の半導体柱と前記第７の半導体柱との、前記第１のゲート導体層と前記第２のゲート導体層と、を接続する第２のコンタクトホールを、前記第２の半導体柱不在領域上に形成しており、
前記第１の不純物領域と、前記第２の不純物領域とは、共に前記第３の不純物層と、前記第４の不純物層と、を含んでいる、
ことを、特徴とする請求項１に記載の柱状半導体装置の製造方法。
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