JPWO2021005842A5

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Publication number: JPWO2021005842A5
Application number: JP2021530488A
Authority: JP
Filing date: 2020-03-19
Publication date: 2022-04-20
Anticipated expiration: 2040-03-19

Description

図６に示すように、ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２のソースは電源端子Ｖｄｄに接続されている。そして、ＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２のソースはグランド端子Ｖｓｓに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２が２つのインバータ回路の両側に配置されている。選択ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２のゲートはワード線端子ＷＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ１のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ１、ＰチャネルＳＧＴ_Ｐｃ１のドレインとビット線端子ＢＬｔに接続されている。選択ＮチャネルＳＧＴ_ＳＮ２のソース、ドレインはＮチャネルＳＧＴ_Ｎｃ２、ＰチャネルＳＧＴ_Ｐｃ２のドレインと反転ビット線端子ＢＬＲｔに接続されている。このようにＳＲＡＭセルを有する回路は、２個の負荷ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２と、２個の駆動用ＮチャネルＳＧＴ_Ｎｃ１、Ｎｃ２と、２個の選択用ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２とからなる合計６個のＳＧＴから構成されている（例えば、特許文献２を参照）。このＳＲＡＭセルにおいて、２個の負荷ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２のＳｉ柱が最も近く接近して形成される。この場合、負荷ＰチャネルＳＧＴ_Ｐｃ１、Ｐｃ２の上部Ｐ⁺層上のコンタクトホール形成がＳＲＡＭセルの高集積化において問題となる。

特開平２－１８８９６６号公報米国特許出願公開第２０１０／０２１９４８３号明細書

Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) A.Raley, S.Thibaut, N. Mohanty, K. Subhadeep, S. Nakamura, etal. : " Self-aligned quadruple patterning integration using spacer on spacer pitch splitting at the resist level for sub-32nm pitch applications" Proc. Of SPIE Vol.9782, 2016

本願の第１の観点に係る発明は、基板に垂直方向に立った半導体柱と、前記半導体柱を囲んだゲート絶縁層と、前記ゲート絶縁層を囲んだゲート導体層を有する柱状半導体装置の製造方法であって、
前記半導体柱であって、且つその頂部に第１の材料層を有する第１の半導体柱と、前記第１の半導体柱に隣接して、前記半導体柱であって、且つその頂部に第２の材料層を有する第２の半導体柱と、を形成する工程と、
前記ゲート導体層上面より上にあって、前記第１の半導体柱と、前記第２の半導体柱と、の頂部外周部に、第１の層間絶縁層を形成する工程と、
前記第１の層間絶縁層上にあって、且つ前記第１の半導体柱の頂部側面を囲んだ第３の材料層と、前記第２の半導体柱の頂部側面を囲んだ第４の材料層と、を形成する工程と、
前記第３の材料層と、前記第４の材料層と、の側面に接した外周部に、第２の層間絶縁層を形成する工程と、
前記第１の材料層と、前記第２の材料層と、前記第３の材料層と、前記第４の材料層と、を除去して、前記第１の半導体柱の頂部を囲んだ第１の凹部と、前記第２の半導体柱の頂部を囲んだ第２の凹部と、を形成する工程と、
前記第１の半導体柱の頂部を囲み、且つ前記第１の凹部内に、第１の不純物層を形成する工程と、前記第２の半導体柱の頂部を囲み、且つ前記第２の凹部内に第２の不純物層を形成する工程と、
前記第１の不純物層上にあり、且つ前記第１の凹部内に、第１の導体層を形成する工程と、前記第２の不純物層上にあり、且つ前記第２の凹部内に、第２の導体層を、形成する工程と、
前記第１の導体層と、前記第２の導体層と、を接続する第１の配線導体層を形成する工程とを有し、
平面視において、前記第１の配線導体層の形成領域に、前記第１の半導体柱と、前記第２の半導体柱と、は別の前記半導体柱が形成されていない、
ことを特徴とする。

前記第１の不純物層と、前記第２の不純物層と、をエピタキシャル結晶成長により形成することができる。

本願の第２の観点に係る発明である柱状半導体装置は、
基板上に垂直方向に立った第１の半導体柱と、
前記第１の半導体柱に隣接して立った第２の半導体柱と、
その上面位置が前記第１の半導体柱と、前記第２の半導体柱と、の頂部上面より下方にあり、且つ前記第１の半導体柱と前記第２の半導体柱と、を囲んだゲート絶縁層と、
前記ゲート絶縁層を囲んだゲート導体層と、
前記ゲート導体層上にある第１の層間絶縁層と、
前記第１の半導体柱頂部を覆い、且つ、平面視において、その外周が、前記第１の半導体柱の外周と等幅に離れている第１の不純物層と、前記第２の半導体柱頂部を覆い、且つ、平面視において、その外周と等幅に離れている第２の不純物層と、
前記第１の不純物層上にある第１の導体層と、前記第２の不純物層上にある第２の導体層と、
前記第１の不純物層と、前記第２の不純物層と、前記第１の導体層と、前記第２の導体層と、の外周部にある第２の層間絶縁層と、
前記第１の導体層と、前記第２の導体層と、前記第２の層間絶縁層と、の上にある第３の層間絶縁層と、
前記第３の層間絶縁層に、平面視において、前記第１の導体層の一部領域と、前記第２の導体層の一部領域と、に重なり、且つ接した第１の帯状コンタクトホールと、
前記第１の帯状コンタクトホールを埋めた、第１の配線導体層と、を有し、
平面視において、前記第１の導体層と、前記第２の導体層と、の一部領域が前記第１の帯状コンタクトホールより外側に突き出ている、
ことを特徴とする。

本発明はさらに、前記第１の不純物層と、前記第２の不純物層と同じ面上にあり、且つ前記第１の不純物層と、前記第２の不純物層とに繋がった第３の不純物層と、
前記第１の不純物層と、第２の不純物層と、前記第３の不純物層と、の上にあり、且つ平面視において、前記第１の不純物層と、第２の不純物層と、前記第３の不純物層と、同じ形状の第３の導体層と、
前記第３の導体層に、接続する前記第１の配線導体層と、を有し、
平面視において、前記第１の帯状コンタクトホールが、前記第３の導体層の内側にあるものとすることができる。

第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。従来例のＳＧＴを示す模式構造図である。従来例のＳＧＴを用いたＳＲＡＭセル回路図である。

図１Ａに示すように、Ｐ層基板１（特許請求の範囲の「基板」の一例である）上にＮ層２をエピタキシャル結晶成長法により形成する。そして、Ｎ層２の表層にＮ⁺層３とＰ⁺層４ａ、４ｂをイオン注入法により形成する。そして、ｉ層６を形成する。そして、例えば、ＳｉＯ₂層、酸化アルミニウム（Ａｌ₂Ｏ₃、ＡｌＯとも称する）層、ＳｉＯ₂層よりなるマスク材料層７を形成する。そして、シリコンゲルマニウム（ＳｉＧｅ）層８を堆積する。そして、ＳｉＯ₂層からなるマスク材料層９を堆積する。そして、ＳｉＮ層からなるマスク材料層１０を堆積する。なお、ｉ層６はドナーまたはアクセプタ不純物原子を少量に含むＮ型、またはＰ型のＳｉで形成されてもよい。

次に、図１Ｊに示すように、Ｓｉ柱６ａ、６ｂ、６ｃの底部に繋がるＮ⁺層３、Ｐ⁺層４ａ、Ｎ層２、Ｐ層基板１をエッチングして、Ｐ層基板１の上部、Ｎ層２ａ、Ｎ⁺層３ａａ、３ａｂ、Ｐ⁺層４ａａよりなるＳｉ柱台２１ａを形成する。同時に、Ｓｉ柱６ｄ、６ｅ、６ｆの底部に繋がるＮ⁺層３、Ｐ⁺層４ｂ、Ｎ層２、Ｐ層基板１をエッチングして、Ｐ層基板１の上部、Ｎ層２ｂ、Ｎ⁺層３ｂａ（図示せず）、３ｂｂ（図示せず）、Ｐ⁺層４ｂｂよりなるＳｉ柱台２１ｂを形成する。そして、Ｎ⁺層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ⁺層４ａａ、４ｂｂ、Ｎ層２ａ、２ｂの外周部と、Ｐ層基板１上にＳｉＯ₂層２２を形成する。そして、ＡＬＤ法により、全体を覆って、ＨｆＯ₂層２３（特許請求の範囲の「ゲート絶縁層」の一例である）、ＴｉＮ層（図示せず）を形成する。この場合、Ｓｉ柱６ｂ、６ｃ間と、Ｓｉ柱６ｄ、６ｅ間と、ではＴｉＮ層が、側面同士で接触している。そして、Ｓｉ柱６ａの外周を囲んだＨｆＯ₂層２３上にＴｉＮ層２４ａを、Ｓｉ柱６ｂ、６ｃの外周のＨｆＯ₂層２３を囲んでＴｉＮ層２４ｂ（特許請求の範囲の「ゲート導体層」の一例である）を、Ｓｉ柱６ｄ、６ｅの外周のＨｆＯ₂層２３を囲んでＴｉＮ層２４ｃ（特許請求の範囲の「ゲート導体層」の一例である）を、Ｓｉ柱６ｆの外周のＨｆＯ₂層２３を囲んでＴｉＮ層２４ｄを形成する。そして、全体にＳｉＯ₂層（図示せず）を被覆し、その後に、ＣＭＰ法により全体を、その上面位置が、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆの上面位置になるように研磨する。そして、ＲＩＥ法により平坦化したＳｉＯ₂層（図示せず）をエッチバックして、ＳｉＯ₂層２５を形成する。そして、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆと、ＳｉＯ₂層２５と、をマスクにして、ＨｆＯ₂層２３、ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄの頂部を除去する。ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄはＳＧＴのゲート導体層となる。このゲート導体層は、ＳＧＴの閾値電圧の設定に寄与する層であり、単層または複数層からなるゲート導体層から形成してもよい。このゲート導体層は、Ｓｉ柱６ｂ、６ｃ間、及びＳｉ柱６ｄ、６ｅ間の側面全体に接して形成される。なお、ＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄに繋がって、例えばタングステン（Ｗ）層を形成して、このＷ層を含めてゲート導体層として用いてもよい。このＷ層は、他の導体材料層であってもよい。

次に、全体に酸化アルミニウム（Ａｌ ₂ Ｏ ₃）層（図示せず）を被覆する。そして、図１Ｌに示すように、ＣＭＰ法により、Ａｌ ₂ Ｏ ₃層の上面位置が、マスク材料層７ａ～７ｆの上表面位置になるように研磨して、Ａｌ ₂ Ｏ ₃層２９（特許請求の範囲の「第２の層間絶縁層」の一例である）を形成する。そして、Ｓｉ柱６ａ～６ｆの頂部を囲んだＳｉＯ₂層２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆを除去して、Ｓｉ柱６ａ～６ｆの頂部を囲んだ凹部３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆを形成する。ＳｉＯ₂層２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆがＳｉ柱６ａ～６ｆに対して自己整合で形成されるので、凹部３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆは、Ｓｉ柱６ａ～６ｆに対して自己整合で形成される。

次に、ＣＶＤ法により全体に、ＳｉＯ₂層（図示せず）を被覆する。そして、図１Ｎに示すように、ＣＭＰ法により、ＳｉＯ₂層の上面位置を、Ａｌ ₂ Ｏ ₃層２９の上面位置まで研磨して、Ｓｉ柱６ａ～６ｆの頂部を覆い、且つ凹部３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆ内に、ＳｉＯ₂層３１ａ、３１ｂ（図示せず）３１ｃ、３１ｄ、３１ｅ（図示せず）、３１ｆを形成する。そして、リソグラフィ法と、ケミカルエッチング法により、ＳｉＯ₂層３１ｂ、３１ｅを除去する。そして、選択エピタキシャル結晶成長法によりアクセプタ不純物を含んだＰ⁺層３２ｂ（特許請求の範囲の「第１の不純物層」の一例である）、３２ｅ（特許請求の範囲の「第２の不純物層」の一例である）を、Ｓｉ柱６ｂ、６ｅの頂部を覆い、且つ凹部３０Ｂ、３０Ｅ内に形成する。Ｐ⁺層３２ｂ、３２ｅの外周が、平面視において、凹部３０Ｂ、３０Ｅの外周より外側にならないように形成する。なお、Ｐ⁺層３２ｂ、３２ｅを形成する前に、Ｓｉ柱６ｂ、６ｅの頂部を薄く酸化した後に、この酸化膜を除く処理を行い、Ｓｉ柱６ｂ、６ｅの頂部表層のダメージ層の除去、及び洗浄を行うことが望ましい。なお、Ｐ⁺ 層３２ｂ、３２ｅは、選択エピタキシャル結晶成長法以外の、例えば分子線結晶成長法などの他の方法を用いて単結晶であるＰ⁺ 層３２ｂ、３２ｅを形成してもよい。また、Ｐ⁺ 層３２ｂ、３２ｅは、全面にアクセプタ不純物を含んだ半導体層を被覆した後に、ＣＭＰ法により、その上面位置がＡｌ ₂ Ｏ ₃層２９の上面位置まで研磨した後に、上面をＣＤＥ法、またはケミカルエッチして形成してもよい。

次に、全体にＳｉＯ₂層（図示せず）を被覆し、ＣＭＰ法により、ＳｉＯ₂層の上面位置が、Ａｌ ₂ Ｏ ₃層２９の上面位置と同じになるように研磨して、Ｐ⁺層３２ｂ、３２ｅ上に、ＳｉＯ₂層（図示せず）を被覆させる。そして、リソグラフィ法とケミカルエッチにより、ＳｉＯ₂層３１ａ、３１ｃ、３１ｄ、３１ｆを除去する。そして、図１Ｏに示すように、選択エピタキシャル結晶成長法によりドナー不純物を含んだＮ⁺層３２ａ、３２ｃ、３２ｄ、３２ｆを、Ｓｉ柱６ａ、６ｃ、６ｄ、６ｆの頂部を覆い、且つ凹部３０Ａ、３０Ｃ、３０Ｄ、３０Ｆ内に形成する。Ｎ⁺層３２ａ、３２ｃ、３２ｄ、３２ｆの外周が、平面視において、凹部３０Ａ、３０Ｃ、３０Ｄ、３０Ｆの外周より外側にならないように形成する。そして、Ｐ⁺層３２ｂ、３２ｅ上の、ＳｉＯ₂層を除去する。

次に、全体に薄いＴａ層（図示せず）とＷ層（図示せず）を被覆する。そして、図１Ｐに示すように、ＣＭＰ法により、Ｗ層の上面位置がＡｌ ₂ Ｏ ₃層２９の上面位置になるように研磨して、側面と底部にＴａ層があるＷ層３３ａ、３３ｂ（特許請求の範囲の「第１の導体層」の一例である）、３３ｃ、３３ｄ、３３ｅ（特許請求の範囲の「第２の導体層」の一例である）、３３ｆを形成する。この場合、Ｎ⁺層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ⁺層３２ｂ、３２ｅと、Ｗ層３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆと、の間にあるＴａ層は、これら２つの層の接触抵抗を小さくさせるための、バッファ層である。このバッファ層は単層または複数層の他の材料層でもよい。

次に、図１Ｓに示すように、帯状コンタクトホールＣ３を埋め、Ｗ層３３ｂと、３３ｅと、を接続した電源配線金属層Ｖｄｄ（特許請求の範囲の「第１の配線導体層」の一例である）を形成する。なお、電源配線金属層Ｖｄｄは、金属だけでなく、合金、ドナーまたはアクセプタ不純物を多く含んだ半導体よりなる材料層を単層、または複数層用いて形成してもよい。

また、図１Ｊの状態において、マスク材料層７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆはなくてもよい。この場合、図１Ｋまたは、図１Ｌにおいて、Ｓｉ柱６ａ～６ｆの頂部をエッチング、または、Ｓｉ柱６ａ～６ｆの頂部を酸化した後に除去する工程、などにより、Ｓｉ柱６ａ～６ｆ頂部の上面位置をＡｌ ₂ Ｏ ₃層２９より低くすることができる。

第１実施形態の製造方法によれば、次のような特徴が得られる。
（特徴１）
本実施形態では、Ｐ⁺層３２ｂ、３２ｅが、Ｓｉ柱６ｂ、６ｅと自己整合で形成された凹部３０Ｂ，３０Ｅ内に形成される。そして、同じくＰ⁺層３２ｂ、３２ｅ上のＷ層３３ｂ、３３ｅも凹部３０Ｂ，３０Ｅ内に形成される。これにより、Ｗ層３３ｂ、３３ｅは、同様に形成された隣接したＮ⁺層３２ｃ、３２ｄ、Ｗ層３３ｃ、３３ｄと確実に分離される。且つ、Ｐ⁺層３２ｂ、３２ｅは、Ｓｉ柱６ｂ、６ｅの頂部を覆って形成されているので、Ｓｉ柱６ｂ、６ｅの頂部だけに不純物層を形成してＳＧＴのソースまたはドレインを形成したものと比べてソースまたはドレイン抵抗を小さくできる。さらに、Ｗ層３３ｂ、３３ｅがＰ⁺層３２ｂ、３２ｅの上面全体に接しているので、配線導体層である電源配線金属層Ｖｄｄは、隣接のＷ層３３ｃ、３３ｄと離して、Ｗ層３３ｂ、３３ｅの一部領域と接続すればよい。このことは、配線導体層である電源配線金属層ＶｄｄとＷ層３３ｂ、３３ｅとを接続するためのコンタクトホールＣ３をＷ層３３ｃ、３３ｄから離して形成できることを示している。これにより、高密度で、且つ低いソースまたはドレイン抵抗を有するＳＧＴを用いたＳＲＡＭセル回路が形成される。そして、Ｓｉ柱６ｂ、６ｃに形成された２つのＳＧＴはＣＭＯＳインバータ回路を形成しており、同様にＳｉ柱６ｄ、６ｅに形成された２つのＳＧＴはＣＭＯＳインバータ回路を形成している。このことは、本実施形態を他のロジック回路に適用できることを示している。これにより、本実施形態はＳＧＴを用いた、高密度で、且つ高性能の回路形成に寄与できる。

（特徴２）
従来、負荷ＳＧＴが形成される、Ｓｉ柱６ｂ、６ｅ上のそれぞれに独立したコンタクトホールが形成される。この２つのコンタクトホールの距離は、他の駆動ＳＧＴ、選択ＳＧＴのコンタクトでの距離と比べて一番近い。この場合、ＳＲＡＭセルの高集積化が進むと、この２つの独立したコンタクトホールを、１回のリソグラフィ法と、ＲＩＥエッチング法と、で形成することが難しくなる。このため、例えば、リソグラフィ法と、ＲＩＥエッチング法との工程を２回に分けて行う必要性が生じる。この場合、工程数の増加に伴うコスト増加の問題に加えて、２回のリソグラフィ工程間のマスク合わせマージンを組み込むための集積度の低下が問題になる。また、独立した、微細な隣接した２つのコンタクトホールを精度よく形成するための製造上の困難性が問題になる。これに対して、本実施形態では、平面視において、負荷ＳＧＴが形成される２つのＳｉ柱６ｂ、６ｅ上のＰ⁺層３２ｂ、３２ｅ、Ｗ層３３ｂ、３３ｅと、重なって帯状コンタクトホールＣ３が形成される。これにより、電源配線金属層Ｖｄｄと、Ｐ⁺層３２ｂ、３２ｅと、が帯状コンタクトホールＣ３を介して接続される。このように、本実施形態では、Ｓｉ柱６ｂ、６ｅ上に独立したコンタクトホールが形成されない。これにより、１回のリソグラフィ法と、ＲＩＥエッチング法と、によりコンタクトホールが形成されることによるコスト低減と、マスク合わせマージン問題がないことによる集積度の低下と、を防ぐことができる。そして、帯状コンタクトホールＣ３は、従来の２つの独立のコンタクトホールを形成する方法と比べて、広く形成できるので、パターン精度がよくできる利点がある。これにより、本実施形態により低コストで、高集積度、高性能のＳＧＴを用いたＳＲＡＭセル回路が形成される。同様に高集積度、高性能のＳＧＴを用いたロジック回路が形成される。

（第２実施形態）
以下、図２Ａ～図２Gを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有するＳＲＡＭセル回路の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。

次に、図２Ｂに示すように、レジスト層４２をマスクにして、ＳｉＮ層４１、マスク材料層７ｂ、７ｅ、ＳｉＯ₂層２８ｂ、２８ｅを、その上面位置がＳｉ柱６ｂ、６ｅの頂部上面位置より下になるように、ＲＩＥ法によりエッチングして、凹部４３を形成する。なお、この凹部４３の底部はＳｉＮ層２７まで達してもよい。

次に、全体にＡＬＤ法による薄い単結晶Ｓｉ層（図示せず）と、エピタキシャル結晶成長法によるアクセプタ不純物を含んだＰ⁺層（図示せず）を被覆する。そして、Ｐ⁺層、薄いＳｉ層を、その上面位置がＳｉＮ層４１の上面位置になるように研磨して、図２Ｄに示すように、薄い単結晶Ｓｉ層４５（特許請求の範囲の「単結晶半導体薄膜層」の一例である）、Ｐ⁺層４６を形成する。

次に、図２Ｆに示すように、Ｐ⁺層４６ｂを形成したのと同じ方法を用いて、凹部４３Ａ、４３Ｃ，４３Ｄ，４３Ｅ内に、薄い単結晶Ｓｉ層４５ａ、４５ｃ、４５ｄ（図示せず）、４５ｅ（図示せず）と、ドナー不純物を含んだＮ⁺層４６ａ、４６ｃ、４６ｄ（図示せず）、４６ｅ（図示せず）を形成する。そして、Ｎ⁺層４６ａ、４６ｃ、４６ｄ、４６ｅ上に、その上面位置がＳｉＮ層４１の上面位置と同じになるマスク材料層４９ａ、４９ｃ、４９ｄ、４９ｅを形成する。

次に、マスク材料層４９ａ、４９ｂ、４９ｃ、４９ｄ、４９ｅを除去する。そして、図２Ｇに示すように、ＣＶＤ法と、ＣＭＰ法を用いて、Ｎ⁺層４６ａ、４６ｃ、４６ｄ、４６ｅ、Ｐ⁺層４６ｂ上にＷ層５０ａ、５０ｂ（特許請求の範囲の「第３の導体層」の一例である）、５０ｃ、５０ｅを形成する。そして、全体にＳｉＯ₂層５２を形成する。そして、リソグラフィ法と、ＲＩＥエッチング法と、を用いて、Ｗ層５０ｂ上のＳｉＯ₂層５２を除去した帯状コンタクトホールＣ１０を形成する。そして、帯状コンタクトホールＣ１０を介して、Ｗ層５０ｂと繋がった帯状電源配線金属層ＶＤＤを形成する。そして、図１Ｔで示された工程を行うことにより、Ｐ層基板１上にＳＲＡＭセル回路が形成される。なお、Ｗ層５０ａ、５０ｂ、５０ｃ、５０ｅは、単層または複数層の他の金属、または合金による導体層より形成してもよい。

第２実施形態の製造方法によれば、次のような特徴が得られる。
（特徴１）
第１実施形態では、Ｐ⁺層３２ｂ、３２ｅは、選択エピタキシャル結晶成長法により、Ｓｉ柱６ｂ、６ｅの頂部外周部の凹部３０Ｂ、３０Ｅの中に形成された。Ｓｉ柱６ｂ、６ｅの頂部と接するＰ⁺層３２ｂ、３２ｅは良い結晶性をもつことが求められる。この結晶性が良くないと、Ｐ⁺層３２ｂ、３２ｅによるダイオードの抵抗が大きくなる、またはリーク電流が大きくなる、または接合耐圧が低下するなどの問題を生じる。この結晶性を良くするには、結晶成長させる凹部３０Ｂ、３０Ｅの平面視における面積を広くすることが望ましい。しかし、ＳＲＡＭセルの高密度化により、凹部３２ｂ、３２ｅの面積が小さくなるので、良い結晶性を有するＰ⁺層３２ｂ、３２ｅを形成することが難しくなる。これに対して、本実施形態では、エピタキシャル結晶成長させる凹部４３Ａの面積が、第１実施形態の凹部３０Ｂ、３０Ｅより大きいため、結晶性の良いＰ⁺層４６を形成することができる。これにより、ダイオード抵抗、リーク電流の低減と、高耐圧化が図れる。更に、単結晶薄膜Ｓｉ層４５を形成してから、Ｐ⁺層４６をエピタキシャル結晶成長させることにより、より結晶性の良いＰ⁺層４６を形成することができる。

図３Ａに示すように、Ｐ層基板１上に、Ｎ層２Ａ、Ｎ⁺層３Ａａ、３Ａｂ、Ｐ⁺層４ＡａよりなるＳｉ柱台５５ａと、Ｎ層２Ｂ、Ｎ⁺層３Ｂａ（図示せず）、３Ｂｂ（図示せず）、Ｐ⁺層４ＢａよりなるＳｉ柱台５５ｂが形成される。そして、Ｓｉ柱台５５ａ、５５ｂ上に、Ｓｉ柱６Ａ，６Ｂ，６Ｃ，６Ｄ，６Ｅ、６Ｆが形成される。Ｓｉ柱６Ｂ、６Ｅの中心を結ぶ直線はＹ方向に沿っている。同様に、Ｓｉ柱６Ａ，６Ｄの中心を結ぶ直線と、Ｓｉ柱６Ｃ、６Ｆの中心を結ぶ直線も、Ｙ方向に沿っている。そして、Ｓｉ柱６Ａ～６Ｆの底部外周部に、ＳｉＯ₂層２２ａが形成される。そして、全体を覆ってＡＬＤ法によりゲートＨｆＯ₂層２３ａが形成される。そして、Ｓｉ柱６Ａを囲むＨｆＯ₂層２３ａを囲みゲートＴｉＮ層２４Ａが形成される。同時に、Ｓｉ柱６Ｂ、６Ｃを囲むＨｆＯ₂層２３ａを囲みゲートＴｉＮ層２４Ｂが形成される。同時に、Ｓｉ柱６Ｄ、６Ｅを囲むＨｆＯ₂層２３ａを囲みゲートＴｉＮ層２４Ｃが形成される。同時に、Ｓｉ柱６Ｆを囲むＨｆＯ₂層２３ａを囲みゲートＴｉＮ層２４Ｄ（図示せず）が形成される。そして、ゲートＴｉＮ層２４Ａ，２４Ｂ，２４Ｃ，２４Ｄを囲み、ＳｉＯ₂層２５ａを形成する。そして、ＳｉＯ₂層２５ａに形成したコンタクトホールＣａを介して、ＴｉＮ層２４Ｃと、Ｎ⁺層３Ａａと、Ｐ⁺層４Ａａと、に接続し、且つ上面位置がＴｉＮ層２４Ａ～２４Ｄ上面位置より低いＷ層２６ａを形成する。同時に、ＳｉＯ₂層２５ａに形成したコンタクトホールＣｂを介して、ＴｉＮ層２４Ｂと、Ｎ⁺層３Ｂｂと、Ｐ⁺層４Ｂａと、に接続し、且つ上面位置がＴｉＮ層２４Ａ～２４Ｄ上面位置より低いＷ層２６ｂを形成する。そして、Ｓｉ柱６Ａ～６Ｆの頂部の外周部にあって、ゲートＴｉＮ層２４Ａ～２４Ｄの上端上にＳｉＮ層２７ａを形成する。そして、Ｓｉ柱６Ａ、６Ｃ、６Ｄ，６Ｆの頂部にＮ⁺層４６ａ、４６ｃ、４６ｄ（図示せず）、４６ｆ（図示せず）と、Ｓｉ柱６Ｂ、６Ｅの頂部にＰ⁺層４６ｂ、４６ｅと、を形成する。そして、第１実施形態の図１Ｋ～図１Ｐで示したのと同じ工程により、選択エピタキシャル結晶成長法により、Ｎ⁺層４７ａ、４７ｃ、４７ｄ（図示せず）、４７ｆ（図示せず）と、Ｐ⁺層４７ｂ、４７ｅと、を形成し、そして、Ｎ⁺層４７ａ、４７ｃ、４７ｄ、４７ｆと、Ｐ⁺層４７ｂ、４７ｅと、の上にＷ層４８ａ、４８ｂ、４８ｃ、４８ｄ（図示せず）、４８ｅ、４８ｆ（図示せず）を形成する。そして、Ｎ⁺層４７ａ、４７ｃ、４７ｄ、４７ｆと、Ｐ⁺層４７ｂ、４７ｅと、Ｗ層４８ａ、４８ｂ、４８ｃ、４８ｄ、４８ｅ、４８ｆと、の外周部にＳｉＯ₂層４９を形成する。

また、第１実施形態における、Ｓｉ柱６ａ～６ｆの外周部のＳｉＮ層２７と、露出したＳｉ柱６ａ～６ｆの頂部、マスク材料層７ａ～７ｆの側面に形成したＳｉＯ₂層２８ａ～２８ｆと、ＳｉＯ₂層２８ａ～２８ｆを囲んだＡｌ ₂ Ｏ ₃層２９とは、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。

また、図１Ａ～図１Ｇにおいて述べたように、Ｙ方向に伸延した帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂ、に直交して、Ｘ方向に伸延した帯状マスク材料層１７ａ、１７ｂを、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成したのと同様な方法により形成した。これにより、Ｘ方向、Ｙ方向共に、高精度で、且つ高密度に、Ｓｉ柱６ａ～６ｆが形成される。そして、本実施形態の説明では、帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成した後に、帯状マスク材料層１７ａ、１７ｂを形成した。これに対して、帯状マスク材料層１７ａ、１７ｂを形成した後に、帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成する工程でも、同じく高精度で、且つ高密度にＳｉ柱６ａ～６ｆを形成することができる。また、設計において、Ｙ方向に余裕がある場合は、本方法を用いないで、リソグラフィ法とＲＩＥエッチング法により、直接に帯状マスク材料層１７ａ、１７ｂを形成してもよい。また、Ｘ方向に余裕がある場合は、本方法を用いないで、リソグラフィ法とＲＩＥエッチング法により、直接に帯状ＳｉＮ層１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂを形成してもよい。また、ＳＲＡＭセル性能を満足することができれば、Ｘ方向に伸延した帯状マスク材料層１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、帯状マスク材料層１７ａ、１７ｂを、ＳＡＤＰ（Self-Aligned Double Patterning、例えば非特許文献２を参照）、ＳＡＱＰ（Self-Aligned Quadruple Patterning、例えば非特許文献２を参照）を用いて形成しても良い。このことは、本発明に係るその他の実施形態においても同様である。

また、第１実施形態において、帯状マスク材料層９ａ、９ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂのそれぞれの上表面と、底部の垂直方向における位置が、同じように形成したが、本発明の目的に合うならば、それぞれの上表面と、底部の位置が垂直方向で異なっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。

また、第１実施形態における、各種配線金属層３４ａ、３４ｂ、ＷＬ、Ｖｄｄ、Ｖｓｓ１、Ｖｓｓ２、ＢＬ、ＲＢＬの材料は、金属だけでなく、合金、アクセプタ、またはドナー不純物を多く含んだ半導体層などの導電材料層であってもよく、そして、それらを単層、または複数層組み合わせて構成させてもよい。このことは、本発明に係るその他の実施形態においても同様である。

第１実施形態において、Ｓｉ柱６ａ～６ｆの平面視における形状は、円形状であった。そして、Ｓｉ柱６ａ～６ｆの一部または全ての平面視における形状は、円形、楕円、一方向に長く伸びた形状などであってもよい。そして、ＳＲＡＭセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。

また、第１実施形態において、Ｓｉ柱６ａ～６ｆの底部に接続してＮ⁺層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ⁺層４ａａ、４ｂｂを形成した。Ｎ⁺層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ⁺層４ａａ、４ｂｂ上面に金属、シリサイドなどの合金層を形成してもよい。また、Ｓｉ柱６ａ～６ｆの底部の外周に例えばエピタキシャル結晶成長法により形成したドナー、またはアクセプタ不純物原子を含んだＰ⁺層、またはＮ⁺層を形成してＳＧＴのソース、またはドレイン不純物領域を形成してもよい。この場合、エピタキシャル結晶成長法で形成されたＮ⁺層またはＰ⁺層に接したＳｉ柱内部にＮ⁺層またはＰ⁺層が形成されていても、いなくてもよい。または、これらＰ⁺層、Ｎ⁺層に接して、そして伸延した金属層、または合金層を設けても良い。このことは、本発明に係るその他の実施形態においても同様である。

また、第１実施形態では、Ｓｉ柱６ａ～６ｆの上下に、同じ極性の導電性を有するＮ⁺層３ａａ、３ａｂ、３ｂａ、３ｂｂ、Ｐ⁺層４４ｂ、４４ｇとＮ⁺層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ⁺層３２ｂ、３２ｅを用いて、ソース、ドレインを構成するＳＧＴについて説明したが、極性が異なるソース、ドレインを有するトンネル型ＳＧＴに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。

また、第１実施形態では、ゲートＨｆＯ₂層２３、ゲートＴｉＮ層２４ａ、２４ｂ、２４ｃ、２４ｄを形成した後に、Ｎ⁺層４３ａ，４３ｃ，４３ｄ，４３ｅ、４３ｆ、４４ａ、４４ｃ、４４ｄ、４４ｅ、４４ｆ、４４ｈ、Ｐ⁺層４３ｂ、４３ｇ、４４ｂ、４４ｇを形成した。これに対し、Ｎ⁺層３２ａ、３２ｃ、３２ｄ、３２ｆ、Ｐ⁺層３２ｂ、３２ｅを形成した後に、ゲートＨｆＯ₂層２３、ゲートＴｉＮ層２４ａ、２４ｂ、２４０ｃ、２４ｄを形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。

１：Ｐ層基板
２、２ａ、２ｂ、２Ａ、２Ｂ：Ｎ層
３、３ａａ、３ａｂ、３ｂａ、３ｂｂ、３Ａａ，３Ａｂ、３Ｂａ、３Ｂｂ、３２ａ、３２ｃ、３２ｄ、３２ｆ、３２Ａ、３２Ｃ、３２Ｄ、３２Ｆ、４６ａ、４６ｃ、４６ｄ、４６ｅ、４７ａ、４７ｃ、４７ｄ：Ｎ⁺層
４ａ、４ｂ、４ａａ、４ｂｂ、４Ａａ、４Ｂａ，３２ｂ、３２ｅ、３２Ｂ、３２Ｅ、４０ｂ、４６、４６ｂ、４７ｂ、４７ｅ：Ｐ⁺層
６：ｉ層
７、１０、７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ、４９ａ、４９ｂ、４９ｃ、４９ｄ、４９ｅ：マスク材料層
１０ａ、１０ｂ、１２ａａ、１２ａｂ、１２ｂａ、１２ｂｂ、１７ａ、１７ｂ：帯状マスク材料層
１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ、１９ｈ：矩形状のマスク材料層
８：ＳｉＧｅ層
８ａ、８ｂ：帯状ＳｉＧｅ層
１３ａ、１３ｂ、１３ｃ、１６、２７、２７ａ、３５ａ、３５ｂ、４１：ＳｉＮ層
９ａ、９ｂ、１３ａａ、１３ａｂ、１３ｂａ、１３ｂｂ：帯状ＳｉＮ層
６ａ、６ｂ、６ｃ、６ｄ、６ｅ、６ｆ、６Ａ，６Ｂ，６Ｃ，６Ｄ，６Ｅ，６ＦＳｉ柱
１５、２２、２２ａ、２５、２５ａ、２８ａ、２８ｂ、２８ｃ、２８ｄ、２８ｅ、２８ｆ、３１ａ、３１ｂ３１ｃ、３１ｄ、３１ｅ、３１ｆ、３７、３８、３９、４０、４９、５０、５１、５２：ＳｉＯ₂層
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈ：ＳｉＮ柱
２１ａ、２１ｂ、５５ａ、５５ｂ：Ｓｉ柱台
３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆ、３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ，３０Ｅ、３０Ｆ、４３、４３Ａ：凹部
２３、２３ａ：ＨｆＯ₂層
２４ａ、２４ｂ、２４ｃ、２４ｄ、２４Ａ、２４Ｂ、２４Ｃ、２４Ｄ：ＴｉＮ層
３３ａ、３３ｂ、３３ｃ、３３ｄ、３３ｅ、３３ｆ、３４ａ、３４ｂ、４８ａ、４８ｂ、４８ｄ、４８ｅ、４８ｆ、５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ：Ｗ層
２９：Ａｌ ₂ Ｏ ₃層
４２：レジスト層
４５：Ｓｉ層
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃａ、Ｃｂ，Ｃｃ，Ｃｄ，Ｃｅ、Ｃｆ，Ｃｇ，Ｃｈ：コンタクトホール
ＷＬ：ワード配線金属層
ＢＬ：ビット出力配線金属層
ＲＢＬ：反転ビット出力配線金属層
Ｖｓｓ１，Ｖｓｓ２：グランド配線金属層
Ｖｄｄ、ＶＤＤ：電源配線金属層
ＸＣ１、ＸＣ２：接続配線金属層

Claims

基板に垂直方向に立った半導体柱と、前記半導体柱を囲んだゲート絶縁層と、前記ゲート絶縁層を囲んだゲート導体層を有する柱状半導体装置の製造方法であって、
前記半導体柱であって、且つその頂部に第１の材料層を有する第１の半導体柱と、前記第１の半導体柱に隣接して、前記半導体柱であって、且つその頂部に第２の材料層を有する第２の半導体柱と、を形成する工程と、
前記ゲート導体層上面より上にあって、前記第１の半導体柱と、前記第２の半導体柱と、の頂部外周部に、第１の層間絶縁層を形成する工程と、
前記第１の層間絶縁層上にあって、且つ前記第１の半導体柱の頂部側面を囲んだ第３の材料層と、前記第２の半導体柱の頂部側面を囲んだ第４の材料層と、を形成する工程と、
前記第３の材料層と、前記第４の材料層と、の側面に接した外周部に、第２の層間絶縁層を形成する工程と、
前記第１の材料層と、前記第２の材料層と、前記第３の材料層と、前記第４の材料層と、を除去して、前記第１の半導体柱の頂部を囲んだ第１の凹部と、前記第２の半導体柱の頂部を囲んだ第２の凹部と、を形成する工程と、
前記第１の半導体柱の頂部を囲み、且つ前記第１の凹部内に、第１の不純物層を形成する工程と、前記第２の半導体柱の頂部を囲み、且つ前記第２の凹部内に第２の不純物層を形成する工程と、
前記第１の不純物層上にあり、且つ前記第１の凹部内に、第１の導体層を形成する工程と、前記第２の不純物層上にあり、且つ前記第２の凹部内に、第２の導体層を、形成する工程と、
前記第１の導体層と、前記第２の導体層と、を接続する第１の配線導体層を形成する工程とを有し、
平面視において、前記第１の配線導体層の形成領域に、前記第１の半導体柱と、前記第２の半導体柱と、は別の前記半導体柱が形成されていない、
ことを特徴とする柱状半導体装置の製造方法。
前記第１の導体層と、前記第２の導体層と、前記第２の層間絶縁層と、の上に、第３の層間絶縁層を形成する工程と、
前記第３の層間絶縁層に、平面視において、前記第１の導体層の一部領域と、前記第２の導体層の一部領域と、に重なり、且つ接した第１の帯状コンタクトホールを形成する工程と、
前記第１の帯状コンタクトホールを埋めて、前記第１の配線導体層を形成する工程を有し、
平面視において、前記第１の導体層と、前記第２の導体層と、の一部領域が前記第１の帯状コンタクトホールより外側に突き出ている、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
前記第２の層間絶縁層を形成した後に、平面視において、前記第１の材料層と、前記第３の材料層と、の一部領域と、前記第２の材料層と、前記第４の材料層と、の一部領域と、に重なり、かつ繋がって空いた第１のマスク材料層を形成する工程と、
前記第１のマスク材料層をマスクにして、前記第１の材料層と、前記第３の材料層と、前記第２の材料層と、前記第４の材料層と、前記第２の層間絶縁層と、をエッチングして、第３の凹部を形成する工程と、
前記第３の凹部内にあって、前記第１の不純物層と、前記第２の不純物層と、の形成と同時に、前記第１の不純物層と、前記第２の不純物層とに繋がった第３の不純物層を形成する工程と、
前記第１の不純物層と、第２の不純物層と、前記第３の不純物層と、の上にあって、且つ前記第３の凹部内に第３の導体層を形成する工程と、
前記第３の導体層に、接続する前記第１の配線導体層を形成する工程、を有し、
平面視において、前記第１の帯状コンタクトホールが、前記第３の導体層の内側にあり、且つ前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層と、が同じ半導体材料層よりなる、
ことを特徴とする請求項２に記載の柱状半導体装置の製造方法。
前記第３の導体層が前記第１の配線導体層である、
ことを特徴とする請求項３に記載の柱状半導体装置の製造方法。
前記第１の不純物層と、前記第２の不純物層と、をエピタキシャル結晶成長により形成する、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
前記第１の凹部と、前記第２の凹部と、の底部面上に単結晶半導体薄膜層を形成する工程と、
続けて、前記第１の凹部と、前記第２の凹部と、に前記第１不純物層と、前記第２の不純物層と、を形成する工程と、を有する、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
前記第１の半導体柱と、前記第２の半導体柱と、にＳＲＡＭ（Static Random Access Memory)セル回路の負荷用ＳＧＴ（Surrounding Gate Transistor）が形成されている、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
基板上に垂直方向に立った第１の半導体柱と、
前記第１の半導体柱に隣接して立った第２の半導体柱と、
その上面位置が前記第１の半導体柱と、前記第２の半導体柱と、の頂部上面より下方にあり、且つ前記第１の半導体柱と前記第２の半導体柱と、を囲んだゲート絶縁層と、
前記ゲート絶縁層を囲んだゲート導体層と、
前記ゲート導体層上にある第１の層間絶縁層と、
前記第１の半導体柱頂部を覆い、且つ、平面視において、その外周が、前記第１の半導体柱の外周と等幅に離れている第１の不純物層と、前記第２の半導体柱頂部を覆い、且つ、平面視において、その外周と等幅に離れている第２の不純物層と、
前記第１の不純物層上にある第１の導体層と、前記第２の不純物層上にある第２の導体層と、
前記第１の不純物層と、前記第２の不純物層と、前記第１の導体層と、前記第２の導体層と、の外周部にある第２の層間絶縁層と、
前記第１の導体層と、前記第２の導体層と、前記第２の層間絶縁層と、の上にある第３の層間絶縁層と、
前記第３の層間絶縁層に、平面視において、前記第１の導体層の一部領域と、前記第２の導体層の一部領域と、に重なり、且つ接した第１の帯状コンタクトホールと、
前記第１の帯状コンタクトホールを埋めた、第１の配線導体層と、を有し、
平面視において、前記第１の導体層と、前記第２の導体層と、の一部領域が前記第１の帯状コンタクトホールより外側に突き出ている、
ことを特徴とする柱状半導体装置。
前記第１の不純物層と、前記第２の不純物層と、同じ面上にあり、且つ前記第１の不純物層と、前記第２の不純物層とに繋がった第３の不純物層と、
前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層と、の上にあり、且つ平面視において、前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層と、同じ形状の第３の導体層と、
前記第３の導体層に、接続する前記第１の配線導体層と、を有し、
平面視において、前記第１の帯状コンタクトホールが、前記第３の導体層の内側にある、
ことを特徴とする請求項８に記載の柱状半導体装置。
前記第３の導体層が前記第１の配線導体層である、
ことを特徴とする請求項９に記載の柱状半導体装置。
前記第１の不純物層と、前記第２の不純物層と、はエピタキシャル結晶成長半導体材料層である、
ことを特徴とする請求項８に記載の柱状半導体装置。
前記第１の不純物層と、前記第２の不純物層の側面、及び底部に単結晶半導体薄膜層を、有する、
ことを特徴とする請求項８に記載の柱状半導体装置。
前記第１の半導体柱と、前記第２の半導体柱と、にＳＲＡＭ（Static Random Access Memory)セル回路の負荷用ＳＧＴ（Surrounding Gate Transistor）が設けられている、
ことを特徴とする請求項８に記載の柱状半導体装置。