JP6793409B2 - 柱状半導体装置の製造方法 - Google Patents

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    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
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Description

本発明は、柱状半導体装置の製造方法に関する。
近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
図１０に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱２００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）が形成されている。このソース、ドレインとなるＮ+層１０１ａ、１０１ｂ間のＳｉ柱２００の部分がチャネル領域２０２となる。このチャネル領域２０２を囲むようにゲート絶縁層２０３が形成されている。このゲート絶縁層２０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ+層１０１ａ、１０１ｂ、チャネル領域２０２、ゲート絶縁層２０３、ゲート導体層１０４が、全体として柱状に形成される。このため、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ+層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
図１０に示したＳＧＴにおいて、ソース、ドレインとなるＮ+層１００ａ、１００ｂの低抵抗化が求められている。Ｎ+層１０１ａ、１０１ｂの低抵抗化により、ＳＧＴを用いた回路の低消費電力化、高速化が図れる。
特開平２−１８８９６６号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979) T.Morimoto, T.Ohguro, H.Sasaki, M.S.Momose, T.Iinuma, I.Kunishima, K.Suguro, I.Katakabe, H.Nakajima, M.Tsuchiaki, M.Ono, Y.Katsumata, and H.Iwai: "Self-Aligned Nickel-Mono-Silicide Technology for High-Speed Deep Submicrometer Logic CMOS ULSI" IEEE Transaction on Electron Devices, Vol.42, No.5, pp.915-922 (1995)
柱状半導体装置の高密度化、低消費電力化、高速化の実現が求められている。
本発明の第１の観点に係る、柱状半導体装置の製造方法は、
基板上に対して垂直方向に延在する第１の半導体柱を形成する工程と、
前記第１の半導体柱の外周を囲む第１のゲート絶縁層を形成する工程と、
前記第１のゲート絶縁層を囲む第１のゲート導体層を形成する工程と、
垂直方向において、前記第１のゲート絶縁層の下端に、その上端位置がある、前記第１の半導体柱の内部、又はその側面に接した第１の不純物領域を形成する工程と、
前記垂直方向において前記第１のゲート導体層の上端以上で、且つ前記第１の半導体柱の頂部以下の高さに上面位置を有する第１の絶縁層を形成する工程と、
前記第１の絶縁層の上表面より上で露出している前記第１の半導体柱の上部の側面を囲んで第１の材料層を形成する工程と、
前記第１の材料層をマスクに前記第１の半導体柱の頂部をエッチングして、凹部を形成する工程と、
前記凹部に、ドナーまたはアクセプタ不純物を含む第２の不純物領域をエピタキシャル結晶成長させて形成する工程と、
前記第１の材料層を除去する工程と、
前記第１の絶縁層より上部の前記第２の不純物領域の側面を、平面視において等幅で囲んだ第２の材料層を形成する工程と、
前記第２の材料層の外周部に第３の材料層を形成する工程と、
前記第３の材料層と、前記第２の不純物領域と、をエッチングマスクにして、前記第２の材料層をエッチングして前記第１の絶縁層を底部にした第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホールに単層又は、複数層よりなる導電性を有する第１の導体材料層を埋め込む工程と、を備える、
ことを特徴とする。
前記第２の不純物領域の上表面位置を前記第２の材料層の上表面位置より低く形成する工程と、
前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面とを覆って、単層又は、複数層よりなる導電性を有する第２の導体材料層を形成する工程と、を備える、
ことがさらに好ましい。
前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面と、前記第３の材料層の上表面を覆って、単層又は、複数層よりなる導電性を有する第３の導体材料層を形成する工程と、
前記第３の導体材料層の上表面位置が、前記第２の材料層の上表面位置になるように研磨する工程と、
前記第３の導体材料層に接続して、第１の配線導体層を形成する工程と、を備える、
ことがさらに好ましい。
前記第２の導体材料層上に、選択成長により、第４の導体材料層を形成する工程、を備える、
ことがさらに好ましい。
前記第２の導体材料層を選択成長により形成する工程、を備える、
ことがさらに好ましい。
前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面とを覆って、上表面位置が前記第３材料層の上表面より高い、単層又は、複数層よりなる導電性を有する第５の導体材料層を形成する工程と、
前記第５の導体材料層上に、第２の配線導体層を形成する工程と、を備える、
ことがさらに好ましい。
前記第１のゲート導体層を囲んだ第２の絶縁層を形成する工程と、
前記第１の半導体柱の下方に、前記第２の絶縁層と、前記ゲート導体層と、前記ゲート絶縁層と、を貫通した開口部を形成する工程と、
前記開口部に面した、前記ゲート導体層の端面を覆った第３の絶縁層を形成する工程と、
前記開口部の前記第１の半導体柱の側面に接して、水平方向に伸延するドナー、またはアクセプタ不純物を含んだ前記第１の不純物領域を選択エピタキシャル結晶成長により形成する工程を、を備える、
ことがさらに好ましい。
平面視において、前記第１の不純物領域の外周が、前記第２の絶縁層の外周より外側になるように、前記第１の不純物領域を形成する工程を、さらに備える、
ことがさらに好ましい。
前記第１の不純物領域と、前記第２の不純物領域と、の一方または両方が、前記第１の半導体柱を構成している半導体母体と異なる半導体母体から形成されている、
ことがさらに好ましい。
前記基板上に前記第１の半導体柱に隣接して立つ第２の半導体柱と、前記第２の半導体柱の外周を囲む第２のゲート絶縁層と、前記第２のゲート絶縁層を囲む第２のゲート導体層と、
前記第２の半導体柱上に前記第２の不純物領域と同じ工程を用いて、ドナーまたはアクセプタ不純物を含み、エピタキシャル結晶成長させて第３の不純物領域を形成する工程と、
前記第１の半導体柱の下方にあり、且つ前記第１の半導体柱内または、側面に繋がった第４の不純物領域、を形成する工程と、
前記第２の半導体柱の下方にあり、且つ前記第２の半導体柱内または、側面に繋がった第５の不純物領域、を形成する工程と、
前記第１のゲート導体層、前記第２のゲート導体層、前記第１の不純物領域、前記第３の不純物領域、前記第４の不純物領域、及び前記第５の不純物領域から選ばれる異なる部位にそれぞれ接続され、前記基板に水平に延在し、平面視において互いに少なくとも部分的に重なり、且つ上から下にこの順番で存在する第２の配線導体層、第３の配線導体層、及び第４の配線導体層を含む積層構造体を提供する工程と、
前記第３の材料層の上表面から前記第４の配線導体層の上表面又は内部までつづき、前記第２の配線導体層及び前記第３の配線導体層を貫通する第２のコンタクトホールを形成する工程と、
前記第２のコンタクトホールに露出した前記第３の配線導体層の側面に第１の管状絶縁層を形成する工程と、
前記第２のコンタクトホールを充満して導電性を有する第６の導体材料層を形成する工程と、
前記第６の導体材料層の上部の側面を露出させる工程と、
前記第２の材料層を形成する工程は、前記第６の導体材料層の側面を囲んで第４の材料層を形成する工程を含み、
前記第３の材料層を形成する工程は、前記第４の材料層を囲んで第５の材料層を形成する工程を含み、そして、
前記第５の材料層をエッチングマスクにして、前記第４の材料層をエッチングして、前記第２の導体材料層上面に繋がる第３のコンタクトホールを形成する工程と、
前記第３のコンタクトホールに導電性を有する第７の導体材料層を形成す工程と、をさらに備える、
ことがさらに好ましい。
平面視において、前記第１のコンタクトホール、前記第２のコンタクトホール、前記第３のコンタクトホールの場所以外にあり、前記第１のゲート導体層、前記第２ゲート導体層、前記第４の不純物領域、前記第５の不純物領域のいずれかに接続され水平方向に延在する第５の配線導体層に繋がり、且つ前記第３の材料層の表面より下方に延びる第４のコンタクトホールを形成する工程と、
第８の導体材料層を前記第４のコンタクトホールに充満する工程と、
をさらに備える、
ことがさらに好ましい。
平面視において、前記第２のコンタクトホールに面した前記第３の配線導体層の側面が、前記第２の配線導体層の側面より、外側になるように形成される、
ことがさらに好ましい。
前記第１の材料層が、平面視において、前記半導体柱の上部を囲んで形成される、
ことがさらに好ましい。
本発明の第２の観点に係る、柱状半導体装置の製造方法は、
基板上に対して垂直方向に延在する第１の半導体柱を形成する工程と、
前記第１の半導体柱の外周を囲む第１のゲート絶縁層を形成する工程と、
前記第１のゲート絶縁層を囲む第１のゲート導体層を形成する工程と、
前記基板に対する垂直方向において、前記第１のゲート絶縁層の下端に、その上端位置がある、前記第１の半導体柱の内部、又はその側面に接した第１の不純物領域を形成する工程と、
前記垂直方向において前記第１のゲート導体層の上端以上で、且つ前記第１の半導体柱の頂部以下の高さに上面位置を有する第１の絶縁層を形成する工程と、
前記第１の絶縁層の上表面より上で露出している前記第１の半導体柱の上部の側面を平面視において等幅に囲んで第１の材料層を形成する工程と、
前記第１の材料層を囲んで第２の材料層を形成する工程と、
前記第１の材料層と、前記第２の材料層と、をマスクに前記半導体柱の頂部をエッチングして、凹部を形成する工程と、
前記凹部に、ドナーまたはアクセプタ不純物を含む第１の不純物領域をエピタキシャル結晶成長させて形成する工程と、
前記第１の材料層をエッチングして、前記第２の材料層と、前記第２の不純物領域の間にあり、且つ前記第１の絶縁層を底部にした第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホールに単層又は、複数層よりなる導電性を有する第１の導体材料層を埋め込む工程と、を備える、
ことを特徴とする。
前記第２の不純物領域の上表面位置を前記第１の材料層の上表面位置より低く形成する工程と、
前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面とを覆って、単層又は、複数層よりなる導電性を有する第２の導体材料層を形成する工程と、を備える、
ことがさらに好ましい。
前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面と、前記第２の材料層の上表面を覆って、単層又は、複数層よりなる導電性を有する第３の導体材料層を形成する工程と、
前記第３の導体材料層の上表面位置が、前記第２の材料層の上表面位置になるように研磨する工程と、
前記第３の導体材料層に接続して、第１の配線導体層を形成する工程と、を備える、
ことがさらに好ましい。
前記第２の導体材料層上に、選択成長により、第４の導体材料層を形成する工程、を備える、
ことがさらに好ましい。
前記第２の導体材料層を選択成長により形成する工程、を備える、
ことがさらに好ましい。
前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面とを覆って、上表面位置が前記第２の材料層の上表面より高い、単層又は、複数層よりなる導電性を有する第５の導体材料層を形成する工程と、
前記第５の導体材料層上に、第２の配線導体層を形成する工程と、を備える、
ことがさらに好ましい。
前記第１のゲート導体層を囲んだ第２の絶縁層を形成する工程と、
前記第１の半導体柱の下方に、前記第２の絶縁層と、前記ゲート導体層と、前記ゲート絶縁層と、を貫通した開口部を形成する工程と、
前記開口部に面した、前記ゲート導体層の端面を覆った第３の絶縁層を形成する工程と、
前記開口部の前記第１の半導体柱の側面に接して、水平方向に伸延するドナー、またはアクセプタ不純物を含んだ第１の不純物領域を選択エピタキシャル結晶成長により形成する工程を、を備える、
ことがさらに好ましい。
平面視において、前記第１の不純物領域の外周が、前記第２の絶縁層の外周より外側になるように、前記第１の不純物領域を形成する工程と、を備える、
ことがさらに好ましい。
前記第１の不純物領域と、前記第２の不純物領域と、の一方または両方が、前記第１の半導体柱を構成している半導体母体と異なる半導体母体から形成されている、
ことがさらに好ましい。
前記基板上に前記第１の半導体柱に隣接して立つ第２の半導体柱と、前記第２の半導体柱の外周を囲む第２のゲート絶縁層と、前記第２のゲート絶縁層を囲む第２のゲート導体層と、
前記第２の半導体柱上に前記第２の不純物領域と同じ工程を用いて、ドナーまたはアクセプタ不純物を含み、エピタキシャル結晶成長させて第３の不純物領域を形成する工程と、
前記第１の半導体柱の下方にあり、且つ前記第１の半導体柱内または、側面に繋がった第４の不純物領域、を形成する工程と、
前記第２の半導体柱の下方にあり、且つ前記第２の半導体柱内または、側面に繋がった第５の不純物領域、を形成する工程と、
前記第１のゲート導体層、前記第２のゲート導体層、前記第１の不純物領域、前記第３の不純物領域、前記第４の不純物領域、及び前記第５の不純物領域から選ばれる異なる部位にそれぞれ接続され、前記基板に水平に延在し、平面視において互いに少なくとも部分的に重なり、且つ上から下にこの順番で存在する第２の配線導体層、第３の配線導体層、及び第４の配線導体層を含む積層構造体を提供する工程と、
前記第２の材料層の上表面から前記第４の配線導体層の上表面又は内部までつづき、前記第２の配線導体層及び前記第３の配線導体層を貫通する第２のコンタクトホールを形成する工程と、
前記第２のコンタクトホールに露出した前記第３の配線導体層の側面に第１の管状絶縁層を形成する工程と、
前記第２のコンタクトホールを充満して導電性を有する第６の導体材料層を形成する工程と、
前記第６の導体材料層の上部の側面を露出させる工程と、
前記第１の材料層を形成する工程は、前記第６の導体材料層の側面を囲んで第３の材料層を形成する工程を含み、
前記第２の材料層を形成する工程は、前記第３の材料層を囲んで第４の材料層を形成する工程を含み、そして、
前記第４の材料層をエッチングマスクにして、前記第３の材料層をエッチングして、前記第２の導体材料層と前記第６の導体材料層の上面に繋がる第３のコンタクトホールを形成する工程と、
前記第３のコンタクトホールに導電性を有する第７の導体材料層を形成す工程と、をさらに備える、
ことがさらに好ましい。
平面視において、前記第１のコンタクトホール、前記第２のコンタクトホール、前記第３のコンタクトホールの場所以外にあり、前記第１のゲート導体層、前記第２ゲート導体層、前記第４の不純物領域、前記第５の不純物領域のいずれかに接続され水平方向に延在する第５の配線導体層に繋がり、且つ前記第２の材料層の表面より下方に延びる第４のコンタクトホールを形成する工程と、
第８の導体材料層を前記第４のコンタクトホールに充満する工程と、
をさらに備える、
ことがさらに好ましい。
平面視において、前記第２のコンタクトホールに面した前記第３の配線導体層の側面が、前記第２の配線導体層の側面より、外側になるように形成される、
ことがさらに好ましい。
本発明によれば、高密度化、低消費電力化、高速化した柱状半導体装置が実現する。
本発明の第１実施形態に係るＳＧＴを有する柱状半導体装置を説明するためのＳＲＡＭセル回路図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置を説明するためのＳＲＡＭセル模式構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第４実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第５実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第６実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第７実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第８実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第８実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第８実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第８実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 従来例のＳＧＴを示す模式構造図である。
以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
以下、図１Ａ、図１Ｂ、図２Ａ〜図２Ｚを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。
図１Ａに、本実施形態の柱状半導体装置である、ＳＧＴを用いたＳＲＡＭセル構造の等価回路図を示す。本ＳＲＡＭセル回路は２個のインバータ回路を含んでいる。１つのインバータ回路は負荷トランジスタとしてのＰチャネル型ＳＧＴ_Ｐｃ１と、駆動トランジスタとしてのＮチャネル型ＳＧＴ_Ｎｃ１と、から構成されている。もう１つのインバータ回路は負荷トランジスタとしてのＰチャネル型ＳＧＴ_Ｐｃ２と、駆動トランジスタとしてのＮチャネル型ＳＧＴ_Ｎｃ２と、から構成されている。Ｐチャネル型ＳＧＴ_Ｐｃ１のゲートと、Ｎチャネル型ＳＧＴ_Ｎｃ１のゲートと、Ｐチャネル型ＳＧＴ_Ｐｃ２のドレインと、Ｎチャネル型ＳＧＴ_Ｎｃ２のドレインとが接続されている。Ｐチャネル型ＳＧＴ_Ｐｃ２のゲートと、Ｎチャネル型ＳＧＴ_Ｎｃ２のゲートと、Ｐチャネル型ＳＧＴ_Ｐｃ１のドレインと、Ｎチャネル型ＳＧＴ_Ｎｃ１のドレインとが接続されている。
図１Ａに示すように、Ｐチャネル型ＳＧＴ_Ｐｃ１、Ｐｃ２のソースは電源端子Ｖｄｄに接続されている。そして、Ｎチャネル型ＳＧＴ_Ｎｃ１、Ｎｃ２のソースはグランド端子Ｖｓｓに接続されている。選択Ｎチャネル型ＳＧＴ_ＳＮ１、ＳＮ２が２つのインバータ回路の両側に配置されている。選択Ｎチャネル型ＳＧＴ_ＳＮ１、ＳＮ２のゲートはワード線端子ＷＬｔに接続されている。選択Ｎチャネル型ＳＧＴ_ＳＮ１のソース、ドレインはビット線端子ＢＬｔとＮチャネル型ＳＧＴ_Ｎｃ１、Ｐチャネル型ＳＧＴ_Ｐｃ１のドレインとに接続されている。選択Ｎチャネル型ＳＧＴ_ＳＮ２のソース、ドレインは反転ビット線端子ＢＬＲｔと、Ｎチャネル型ＳＧＴ_Ｎｃ２、Ｐチャネル型ＳＧＴ_Ｐｃ２のドレインとに接続されている。このように、本実施形態のＳＲＡＭセルを有する回路（以下、「ＳＲＡＭセル回路」という。）は、２個のＰチャネル型ＳＧＴ_Ｐｃ１、Ｐｃ２と、４個のＮチャネル型ＳＧＴ_Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２とからなる合計６個のＳＧＴから構成されている。そして、このＳＲＡＭセル回路は、Ｐチャネル型ＳＧＴ_Ｐｃ１、Ｎチャネル型ＳＧＴ_Ｎｃ１、ＳＮ１よりなる回路領域Ｃ１と、Ｐチャネル型ＳＧＴ_Ｐｃ２、Ｎチャネル型ＳＧＴ_Ｎｃ２、ＳＮ２よりなる回路領域Ｃ２とから構成されている。
図１Ｂに第１実施形態に係るＳＲＡＭセル回路の模式構造図を示す。このＳＲＡＭセル回路は３個のＳｉ柱ＳＰ１、ＳＰ２、ＳＰ３より構成されている。従来の、１つのＳｉ柱に１個のＳＧＴが形成されているＳＲＡＭセルでは、１つのＳＲＡＭセルを形成するのに６個のＳｉ柱を基板上に形成しなければいけないのに対して、図１Ｂに示されたＳＲＡＭセルでは、３個のＳｉ柱によりＳＲＡＭセルが形成される。これにより、回路の高集積化が実現する。
Ｓｉ柱ＳＰ１には、図１ＡにおけるＰチャネル型ＳＧＴ_Ｐｃ１が上部に形成され、Ｐチャネル型ＳＧＴ_Ｐｃ２が下部に形成されている。Ｐチャネル型ＳＧＴ_Ｐｃ１、Ｐｃ２はＳｉ柱ＳＰ１の中間にあるＳｉＯ2層Ｏｘ１で分離されている。Ｐチャネル型ＳＧＴ_Ｐｃ１は、チャネルであるＳｉ柱ＳＰ１の一部と、このＳｉ柱ＳＰ１の一部を囲むゲートＧｐ１と、ゲートＧｐ１の上下のＳｉ柱ＳＰ１内にあるドレインＰ+層Ｐｄ１とソースＰ+層Ｐｓ１とより形成されている。Ｐチャネル型ＳＧＴ_Ｐｃ２は、チャネルであるＳｉ柱ＳＰ１の一部と、このＳｉ柱ＳＰ１の一部を囲むゲートＧｐ２と、ゲートＧｐ２の上下のＳｉ柱ＳＰ１内にあるドレインＰ+層Ｐｄ２とソースＰ+層Ｐｓ２とより形成されている。
Ｓｉ柱ＳＰ２には、図１ＡにおけるＮチャネル型ＳＧＴ_Ｎｃ１が上部に形成され、Ｎチャネル型ＳＧＴ_Ｎｃ２が下部に形成されている。Ｎチャネル型ＳＧＴ_Ｎｃ１、Ｎｃ２はＳｉ柱ＳＰ２の中間にあるＳｉＯ2層Ｏｘ２で分離されている。Ｎチャネル型ＳＧＴ_Ｎｃ１は、チャネルであるＳｉ柱ＳＰ２の一部と、このＳｉ柱ＳＰ２の一部を囲むゲートＧｎ１と、ゲートＧｎ１の上下のＳｉ柱ＳＰ２内にあるドレインＮ+層Ｎｄ１とソースＮ+層Ｎｓ１とより形成されている。Ｎチャネル型ＳＧＴ_Ｎｃ２は、チャネルであるＳｉ柱ＳＰ２の一部と、このＳｉ柱ＳＰ２の一部を囲むゲートＧｎ２と、ゲートＧｎ２の上下のＳｉ柱ＳＰ２内にあるドレインＮ+層Ｎｄ２とソースＮ+層Ｎｓ２とより形成されている。
Ｓｉ柱ＳＰ３には、図１Ａにおける選択Ｎチャネル型ＳＧＴ_ＳＮ１が上部に形成され、選択Ｎチャネル型ＳＧＴ_ＳＮ２が下部に形成されている。選択Ｎチャネル型ＳＧＴ_ＳＮ１、ＳＮ２はＳｉ柱ＳＰ３の中間にあるＳｉＯ2層Ｏｘ３で分離されている。選択Ｎチャネル型ＳＧＴ_ＳＮ１は、チャネルであるＳｉ柱ＳＰ３の一部と、このＳｉ柱ＳＰ３の一部を囲むゲートＧｓ１と、ゲートＧｓ１の上下のＳｉ柱ＳＰ３内にあるドレインＮ+層Ｓｄ１とソースＮ+層Ｓｓ１とより形成されている。選択Ｎチャネル型ＳＧＴ_ＳＮ２は、チャネルであるＳｉ柱ＳＰ３の一部と、このＳｉ柱ＳＰ３の一部を囲むゲートＧｓ２と、ゲートＧｓ２の上下のＳｉ柱ＳＰ３内にあるドレインＮ+層Ｓｄ２とソースＮ+層Ｓｓ２とより形成されている。
図１Ｂに示すように、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の同じ高さに位置している構成要素同士が接続されている。即ち、ゲートＧｐ１、Ｇｎ１が接続され、ドレインＰ+層Ｐｄ１と、ドレインＮ+層Ｎｄ１と、ドレインＮ+層Ｓｄ１とが接続され、ドレインＰ+層Ｐｄ２と、ドレインＮ+層Ｎｄ２と、ドレインＮ+層Ｓｄ２とが接続され、ゲートＧｐ２、Ｇｎ２が接続されている。さらに、ゲートＧｐ１、Ｇｎ１と、ドレインＰ+層Ｐｄ２と、ドレインＮ+層Ｎｄ２と、ドレインＮ+層Ｓｄ２とが接続され、ゲートＧｐ２、Ｇｎ２が、ドレインＰ+層Ｐｄ１と、ドレインＮ+層Ｎｄ１と、ドレインＮ+層Ｓｄ１とが接続されている。
図１Ｂに示すように、Ｓｉ柱ＳＰ１のソースＰ+層Ｐｓ１、Ｐｓ２は電源端子Ｖｄｄに接続され、Ｓｉ柱ＳＰ２のソースＮ+層Ｎｓ１、Ｎｓ２はグランド端子Ｖｓｓに接続され、Ｓｉ柱ＳＰ３のソースＮ+層Ｓｓ１はビット線端子ＢＬｔに接続され、Ｓｉ柱ＳＰ３のソースＮ+層Ｓｓ２は反転ビット線端子ＢＬＲｔに接続され、Ｓｉ柱ＳＰ３のゲートＧｓ１、Ｇｓ２はワード線端子ＷＬｔに接続されている。
図１Ｂに示すように、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上部に、図１Ａに示した回路図の回路領域Ｃ１が形成され、下部に回路領域Ｃ２が形成されている。そして、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の同じ高さにある構成要素同士が、Ｓｉ柱の上下間の接続経路を介さないで接続されている。即ち、ゲートＧｐ１、Ｇｎ１が、Ｓｉ柱ＳＰ１、ＳＰ２の上下間の接続経路を介さないで接続され、ドレインＰ+層Ｐｄ１、Ｎ+層Ｎｄ１、Ｓｄ１が、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上下間の接続経路を介さないで接続され、ドレインＰ+層Ｐｄ２、Ｎ+層Ｎｄ２、Ｓｄ２が、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上下間の接続経路を介さないで接続され、同様にゲートＧｐ２、Ｇｎ２が、Ｓｉ柱ＳＰ１、ＳＰ２の上下間の接続経路を介さないで接続されている。これに対し、ゲートＧｐ１、Ｇｎ１と、ドレインＰ+層Ｐｄ２、Ｎ+層Ｎｄ２との接続は、上下間の接続配線経路を介して接続する必要がある。同様に、ゲートＧｐ２、Ｇｎ２と、ドレインＰ+層Ｐｄ１、Ｎ+層Ｎｄ１との接続は、上下間の接続配線経路を介して接続されている。
図２Ａに、ＳＧＴを有する柱状半導体装置であるＳＲＡＭセル回路の製造工程を説明するための、平面図及び断面図を示す。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図を示す。
図２Ａに示すように、ＳｉＯ2層基板１上に、積層されたｉ層２、ＳｉＯ2層３、ｉ層４、ＳｉＯ2層５を形成する。
次に、図２Ｂに示すように、レジスト層（図示せず）をマスクに、リソグラフィ法とＲＩＥ（Reactive Ion Etching）法を用いて、平面視において円形状のＳｉＯ2層５ａ、５ｂ、５ｃを形成する。次に、レジスト層、ＳｉＯ2層５ａ、５ｂ、５ｃをマスクに、ＲＩＥ法を用いて、ｉ層４、ＳｉＯ2層３、ｉ層２をエッチングして、ＳｉＯ2層基板１上にｉ層２の下層を残して、Ｓｉ柱６ａ、６ｂ、６ｃを形成する。そして、レジスト層を除去する。この結果、Ｓｉ柱６ａは、ｉ層２ｂ１、ＳｉＯ2層３ａ、ｉ層４ａ、ＳｉＯ2層５ａを含み、Ｓｉ柱６ｂは、ｉ層２ｂ２、ＳｉＯ2層３ｂ、ｉ層４ｂ、ＳｉＯ2層５ｂを含み、Ｓｉ柱６ｃは、ｉ層２ｂ３、ＳｉＯ2層３ｃ、ｉ層４ｃ、ＳｉＯ2層５ｃを含む。
次に、リソグラフィ法とＲＩＥ法を用いて、下層に残存するｉ層２をエッチングして、Ｓｉ柱６ａの外周部にｉ層２ａ１を、Ｓｉ柱６ｂの外周部にｉ層２ａ２を、Ｓｉ柱６ｃの外周部にｉ層２ａ３を形成する。
次に、図２Ｃに示すように、例えば熱酸化またはＡＬＤ（Atomic Layer Deposition）法により、Ｓｉ柱６ａ、６ｂ、６ｃとｉ層２ａ１、２ａ２、２ａ３の外周にＳｉＯ2層７ａ、７ｂ、７ｃを形成する。そして、リソグラフィ法とイオン注入法を用いて、Ｓｉ柱６ａの外周部のｉ層２ａ１にＰ+層８ａを形成し、Ｓｉ柱６ｂの外周部のｉ層２ａ２にＮ+層８ｂを形成し、Ｓｉ柱６ｃの外周部のｉ層２ａ３にＮ+層８ｃを形成する。そして、Ｓｉ柱６ａ、６ｂ、６ｃの下部と、ｉ層２ａ１、２ａ２、２ａ３とを囲んで、ＳｉＯ2層１０を形成する。
次に、図２Ｄに示すように、ＳｉＯ2層１０より上のＳｉＯ2層７ａ、７ｂ、７ｃを除去した後に、Ｓｉ柱６ａ、６ｂ、６ｃと、ＳｉＯ2層１０を覆って、例えばＡＬＤ法により、酸化ハフニウム（ＨｆＯ2）層１１と、窒化チタン（ＴｉＮ）層１２を順次形成する。最終的に、ＨｆＯ2層１１はＳＧＴのゲート絶縁層となり、ＴｉＮ層１２はＳＧＴのゲート導体層となる。
次に、図２Ｅに示すように、リソグラフィ法とＲＩＥ法を用いて、Ｓｉ柱６ａ、６ｂを囲んだＴｉＮ層１２ａと、Ｓｉ柱６ｃを囲んだＴｉＮ層１２ｂを形成する。
次に、図２Ｆに示すように、全体を覆って、ＳｉＯ2層１４を形成する。その後、熱処理を行い、Ｐ+層８ａ、Ｎ+層８ｂ、８ｃのドナー、またはアクセプタ不純物原子をｉ層２ａ１、２ａ２、２ａ３の全体に熱拡散して、Ｐ+層８ａａ、Ｎ+層８ｂｂ、８ｃｃを形成する。その後、Ｓｉ柱６ａ、６ｂ、６ｃの外周に窒化シリコン（ＳｉＮ）層１５を形成する。続いて、ＳｉＮ層１５上にレジスト層１６を形成する。ＳｉＯ2層３ａ、３ｂ、３ｃの垂直方向での位置が、レジスト層１６の中央部になるように、レジスト層１６を形成する。レジスト層１６は、レジスト材料をＳｉＮ層１５との上表面に塗布した後、熱処理を行ってレジスト材料の流動性を大きくし、レジスト材料がＳｉ柱６ａ、６ｂ、６ｃの外側のＳｉＮ層１５上で均質に溜まるようにして形成する。続いて、フッ化水素ガス（以下、「ＨＦガス」と称する。）を全体に供給する。そして、ＨＦガスがレジスト層１６内に含まれた水分によって電離され、フッ化水素イオン（ＨＦ2 +）（以下、「ＨＦイオン」と称する。）が形成される。このＨＦイオンがレジスト層１６内を拡散して、レジスト層１６に接触するＳｉＯ2層１４をエッチングする（ここでのエッチングのメカニズムは非特許文献２を参照のこと。）。一方、レジスト層１６に接触していないＳｉＯ2層１４は、殆どエッチングされずに残存する。その後、レジスト層１６を除去する。
以上の結果、図２Ｇに示すように、ＳｉＯ2層１４は、ＳｉＮ層１５に覆われたＳｉＯ2層１４ａと、Ｓｉ柱６ａ、６ｂ、６ｃの上部領域のＳｉＯ2層１４ｂ、１４ｃ、１４ｄとに分離される。続いて、ＳｉＯ2層１４ａ、１４ｂ、１４ｃ、１４ｄと、ＳｉＮ層１５と、をマスクとして用い、ＴｉＮ層１２ａ、１２ｂをエッチングすることで、ＴｉＮ層１２ａが、Ｓｉ柱６ａ、６ｂの下方領域のＳｉＮ層１５で覆われたＴｉＮ層１８ａと、ＳｉＯ2層１４ｂと、で覆われたＴｉＮ層１８ｃと、ＳｉＯ2層１４ｃで覆われたＴｉＮ層１８ｄに分離され、ＴｉＮ層１２ｂが、Ｓｉ柱６ｃの下方領域のＳｉＮ層１５で覆われたＴｉＮ層１８ｂと、ＳｉＯ2層１４ｄで覆われたＴｉＮ層１８ｅに分離される。次に、ＳｉＯ2層１４ａ、１４ｂ、１４ｃと、ＴｉＮ層１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅと、をマスクとして用い、ＨｆＯ2層１１をエッチングすることで開口部１９ａ、１９ｂ、１９ｃを形成する。これにより、ＨｆＯ2層１１が、Ｓｉ柱６ａ、６ｂ、６ｃの下方領域においてＴｉＮ層１８ａ、１８ｂで覆われたＨｆＯ2層１１ａと、Ｓｉ柱６ａ、６ｂ、６ｃの上部領域でＴｉＮ層１８ｃ、１８ｄ、１８ｅにそれぞれ覆われたＨｆＯ2層１１ｂ、１１ｃ、１１ｄとに分離される。その後、ＴｉＮ層１８ａのＳｉ柱６ａ側の露出部、ＴｉＮ層１８ａのＳｉ柱６ｂ側の露出部、ＴｉＮ層１８ｂ、１８ｃ、１８ｄ、１８ｅの露出部をそれぞれ酸化することで、ＴｉＯ（酸化チタン）層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆを形成する。その後、ＴｉＯ層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ形成時にＳｉ柱６ａ、６ｂ、６ｃ側面に形成されたＳｉＯ2層（図示せず）を除去する。
次に、図２Ｈに示すように、例えば、ＳｉＯ2層基板１を配置した基板金属板と、この基板金属板から離間した対向金属板とを用意し、基板金属板に直流電圧を印加し、これら２枚の平行金属板にＲＦ高周波電圧を印加することで対向金属板の材料原子をスパッタしてＳｉＯ2層基板１上に堆積させるバイアス・スパッタ法を用いて、Ｎｉ原子をＳｉＯ2層基板１の上表面に垂直な方向から入射させ、ＳｉＮ層１５上にＮｉ層２１ａを形成する。同様に、バイアス・スパッタ法により、ボロン（Ｂ）不純物を含んだＰ型ポリＳｉ層２２ａ、ＳｉＯ2層２３ａ、Ｎｉ層２１ｂ、Ｐ型ポリＳｉ層２２ｂ、ＳｉＯ2層２３ｂを順次積層する。ここで、ＳｉＯ2層２３ｂの上面は、Ｓｉ柱６ａ、６ｂ、６ｃの上部を覆ったＳｉＯ2層１４ｂ、１４ｃ、１４ｄと接するように形成する。Ｎｉ原子、ポリＳｉ原子、ＳｉＯ2原子は、ＳｉＯ2層基板１の上表面に対して垂直な方向から入射するので、Ｓｉ柱６ａ、６ｂ、６ｃの外周部側面とＮｉ層２１ａ、２１ｂ、Ｐ型ポリＳｉ層２２ａ、２２ｂ、ＳｉＯ2層２３ａ、２３ｂとの間に、密閉された空間２５ａ、２５ｂ、２５ｃが形成される。その後、ＳｉＮ層１５上に堆積されたＮｉ層２１ａ、２１ｂ、Ｐ型ポリＳｉ層２２ａ、２２ｂ、ＳｉＯ2層２３ａ、２３ｂよりなる積層膜と同時にＳｉ柱６ａ、６ｂ、６ｃ頂部上に形成された積層膜（図示せず）を除去する。
次に、図２Ｉに示すように、Ｓｉ柱６ａを覆ったレジスト層２７を形成する。その後、ＳｉＯ2層基板１上面より砒素（Ａｓ）原子のイオン注入により、Ｓｉ柱６ｂ、６ｃの外周部のＰ型ポリＳｉ層２２ａ、２２ｂをＮ+層化してＮ+型ポリＳｉ層２６ａ、２６ｂを形成する。その後、レジスト層２７を除去する。
次に、図２Ｊに示すように、例えば５５０℃の熱処理を行うことで、Ｎｉ層２１ａ、２１ｂのＮｉ原子をＰ型ポリＳｉ層２２ａ、２２ｂ、Ｎ+型ポリＳｉ層２６ａ、２６ｂ内に拡散させてニッケルシリサイド（ＮｉＳｉ）層２８ａ、２８ｂをそれぞれ形成する。ＮｉＳｉ層２８ａ、２８ｂは、Ｐ型ポリＳｉ層２２ａ、２２ｂ、Ｎ+型ポリＳｉ層２６ａ、２６ｂの体積より膨張する（この体積膨張については非特許文献３を参照のこと）。Ｐ型ポリＳｉ層２２ａ、２２ｂ、Ｎ+型ポリＳｉ層２６ａ、２６ｂはＳｉＮ層１５、ＳｉＯ2層２３ａ、２３ｂにより挟まれているので、ＮｉＳｉ層２８ａ、２８ｂは、主に空間２５ａ、２５ｂ、２５ｃ内に突出する。Ｎ+型ポリＳｉ層２６ａ、２６ｂに含まれているＡｓ原子と、Ｐ型ポリＳｉ層２２ａ、２２ｂとに含まれているＢ原子は、ＮｉＳｉ層２８ａ、２８ｂより外側に押し出される（この押し出し現象については非特許文献３を参照のこと）。この不純物原子押し出し効果により、空間２５ａ、２５ｂ、２５ｃ内に突き出したＮｉＳｉ層２８ａ、２８ｂの側面表層に不純物原子を多く含んだ突起部（図示せず）が形成される。そして、突起部側面がＳｉ柱６ａ、６ｂ、６ｃ表面に接触する。
次に、図２Ｋに示すように、熱処理を行って、ＮｉＳｉ層２８ａ、２８ｂのシリサイド化を拡張すると共に、不純物押し出し効果により突起部からＡｓ原子、Ｂ原子をＳｉ柱６ａ、６ｂ、６ｃ内に拡散させる。こうして、ＮｉＳｉ層２８ａに接したＳｉ柱６ａ、６ｂ、６ｃの側面表層にそれぞれＮｉＳｉ層３０ａ、３０ｂ、３０ｃが形成されると共に、Ｂ原子及びＡｓ原子が不純物押し出し効果によりＳｉ柱６ａ、６ｂ、６ｃ内部に拡散されてＳｉ柱６ａ、６ｂ、６ｃ内部にそれぞれに高濃度のアクセプタ、またはドナー不純物を含むＰ+層３１ａ、Ｎ+層３１ｂ、３１ｃが形成される。同様に、ＮｉＳｉ層２８ｂに接したＳｉ柱６ａ、６ｂ、６ｃの側面表層にそれぞれＮｉＳｉ層３２ａ、３２ｂ、３２ｃが形成されると共に、Ｂ原子及びＡｓ原子が不純物押し出し効果によりＳｉ柱６ａ、６ｂ、６ｃ内部に拡散されてＳｉ柱６ａ、６ｂ、６ｃ内部にそれぞれに高濃度のアクセプタ、またはドナー不純物を含むＰ+層３３ａ、Ｎ+層３３ｂ、３３ｃが形成される。ＳｉＯ2層３ａ、３ｂ、３ｃでは、ドナー及びアクセプタ不純物原子の熱拡散が抑えられ、同時にシリサイド化も抑えられるので、Ｐ+層３１ａ、Ｎ+層３１ｂ、３１ｃと、Ｐ+層３３ａ、Ｎ+層３３ｂ、３３ｃとは、ＳｉＯ2層３ａ、３ｂ、３ｃで分離される。次に、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２８ａ、２８ｂ、ＳｉＯ2層２３ａ、２３ｂを、Ｓｉ柱６ａ、６ｂ、６ｃの外周部に残存するように、パターン加工することで、ＮｉＳｉ層２８ａａ、２８ｂｂ、ＳｉＯ2層２３ａａ、２３ｂｂをそれぞれ形成する。
次に、図２Ｌに示すように、ＳｉＮ層１５を形成した方法と同じ方法を用いることで、その上表面が、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの高さ方向の中間に位置するように、ＳｉＮ層３５ａを形成する。続いて、空間２５ａ、２５ｂ、２５ｃを形成した方法と同じ方法を用いることで、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの外周に開口部を形成する。続いて、ＴｉＮ層１８ｃ、１８ｄに接触したＮｉＳｉ層３６ａと、ＴｉＮ層１８ｅに接触したＮｉＳｉ層３６ｂを形成する。
次に、図２Ｍに示すように、ＳｉＯ2層３５ｂを、その上表面の位置がＮｉＳｉ層３６ａ、３６ｂの表面よりも高く、かつＳｉ柱６ａ、６ｂ、６ｃの頂部よりも低くなるように形成する。その後、ＳｉＯ2層３５ｂをマスクとして用い、Ｓｉ柱６ａ、６ｂ、６ｃの頂部のＳｉＯ2層１４ｂ、１４ｃ、１４ｄ、ＴｉＮ層１８ｃ、１８ｄ、１８ｅ、ＨｆＯ2層１１ｂ、１１ｃ、１１ｄをエッチングする。
次に、図２Ｎに示すように、Ｓｉ柱６ａ、６ｂ、６ｃの外周部のＳｉＯ2層３５ｂの上にＳｉＮ層３５ｃを形成する。そして、全体にＳｉＯ2膜（図示せず）を被覆して、その後にＣＭＰ法により、上表面の位置がＳｉ柱６ａ、６ｂ、６ｃの頂部と一致する、表面が平坦なＳｉＯ2層３５ｄを形成する。そして、全体に下にＳｉＮ層、そして上にＳｉＯ2層よりなるＳｉＮ／ＳｉＯ2層（図示せず）を被覆する。そして、リソグラフィ法とＲＩＥ法を用いて、レジスト層３７ａの下にＳｉＮ／ＳｉＯ2層３５ｅを形成する。そして、レジスト層３７ａを除去する。そして、ＳｉＯ2層３５ｄ、ＳｉＮ／ＳｉＯ2層３５ｅをエッチングマスクにして、Ｓｉ柱６ａの頂部をエッチングして、凹部（recess）３８ＡＡを形成する。凹部３８ＡＡは、その底部が、ＳｉＮ層３５ｃの下面と同じ高さになるように形成する。平面視において、凹部３８ＡＡは、Ｓｉ柱６ａと同じ形状で、且つ自己整合で形成される。この自己整合により形成されるとは、凹部３８ＡＡが、リソグラフィ法を用いないで形成され、且つリソグラフィ法を用いた場合に発生するＳｉ柱６ａとのマスク合せズレがなく形成されることを意味する。
次に、図２Ｏに示すように、凹部３８AA底部のＳＩ柱６ａ上にアクセプタ不純物を高濃度に含んだＰ+層（図示せず）を、その頂部がＳｉＯ2層３５ｄの上表面位置より高くなるまでエピタキシャル結晶成長させる。そして、ＣＭＰ法によりＰ+層の頂部と、ＳｉＮ／ＳｉＯ2層３５ｅを除去して、上表面位置がＳｉＯ2層３５ｄの上表面位置と同じくなるＰ+層３８ａを形成する。または、Ｐ+層３８ａを選択エピタキシャル法により、その上表面位置が、ＳｉＯ2層３５ｄ付近になるように形成してもよい。この場合は、ＣＭＰ法によるＰ+層３８ａの頂部を研磨しないでもよい。これにより、Ｐ+層３８ａがＳｉ柱６ａに対して自己整合で形成される。
次に、図２Ｐに示すように、図２Ｎで説明した同様な方法により、平面視において、Ｓｉ柱６ａ上を覆って、レジスト層３７ｂ、ＳｉＮ／ＳｉＯ2層３５ｆを形成する。そして、レジスト層３７ｂを除去する。そして、ＳｉＯ2層３５ｄ、ＳｉＮ／ＳｉＯ2層３５ｆをエッチングマスクにして、Ｓｉ柱６ｂ、６ｃの頂部をエッチングして、凹部３８ＢＢ、３８ＣＣを形成する。凹部３８ＢＢ、３８ＣＣは、それらの底部が、凹部３８ＡＡの場合と同様に、ＳｉＮ層３５ｃの下面と同じ高さになるように形成させる。これにより、凹部３８ＡAと同様に、凹部３８ＢＢ、３８ＣＣは、Ｓｉ柱６ｂ、６ｃに対して自己整合で形成される。
次の工程を図２Ｑに示す。 （ｅ）は（ａ）のＹ３−Ｙ３’線に沿う断面構造図を示す。図２Ｑに示すように、図２Ｏで説明した同様な方法により、凹部３８ＢＢ，３８ＣＣの底部のＳＩ柱６ｂ、６ｃ上にドナー不純物を含んだＮ+層（図示せず）を、その上表面位置がＳｉＯ2層３５ｄの上表面位置より高くなるまでエピタキシャル結晶成長させる。そして、ＣＭＰ法によりＮ+層の頂部と、ＳｉＮ／ＳｉＯ2層３５ｆを除去して、上表面位置がＳｉＯ2層３５ｄの上表面位置と同じくなるＮ+層３８ｂ、３８ｃを形成する。これにより、Ｎ+層３８ｂ、３８ｃが、Ｓｉ柱６ｂ、６ｃに対して自己整合で形成される。続いて、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２８ａａ上に、ＳｉＯ2層３５ｄ、ＳｉＮ層３５ｃ、ＳｉＯ2層３５ｂ、ＮｉＳｉ層３６ａ、ＳｉＮ層３５ａ、ＳｉＯ2層２３ｂｂ、ＮｉＳｉ層２８ｂｂ、ＳｉＯ2層２３ａａを貫通させて、コンタクトホール４０ａを形成する。同じく、リソグラフィ法とＲＩＥ法とを用いて、ＴｉＮ層１８ａ上に、ＳｉＯ2層３５ｄ、ＳｉＮ層３５ｃ、ＳｉＯ2層３５ｂ、ＳｉＮ層３５ａ、ＳｉＯ2層２３ｂｂ、ＮｉＳｉ層２８ｂｂ、ＳｉＯ2層２３ａａ、ＮｉＳｉ層２８ａａ、ＳｉＮ層１５、ＳｉＯ2層１４ａを貫通させて、コンタクトホール４０ｂを形成する。
次に、全体にＡＬＤ法によりＳｉＯ2層（図示せず）を堆積する。そして、図２Ｒに示すように、ＲＩＥ法を用いて、コンタクトホール４０ａの側面にＳｉＯ2層４１ａを残存させ、ＮｉＳｉ層２８ａａ上のＳｉＯ2層を除去する。同様に、コンタクトホール４０ｂの側面にＳｉＯ2層４１ｂを残存させ、ＴｉＮ層１８ａ上のＳｉＯ2層を除去する。
次に、全体にＡＬＤ法によりタングステン（Ｗ）層（図示せず）を、コンタクトホール４０ａ、４０ｂの内部とＮｉＳｉ層２８ａａ上部に堆積する。そして、図２Ｓに示すように、CMP法により、Ｗ層の表面層を研磨して、上表面の位置がＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部と、ＳｉＯ2層３５ｄとの上表面と一致するＷ層４３ａ、４３ｂを形成する。
次に、ＳｉＯ2層３５ｄを除去して、ＳｉＮ層３５ｃの上表面より上のＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃ、Ｗ層４３ａ、４３ｂを露出させる。そして、全体にＣＶＤ法によりＳｉＯ2層（図示せず）を堆積する。そして、図２Ｔに示すように、ＲＩＥ法を用いてＳｉＯ2層をＳｉＮ層３５ｃ上表面までエッチングする。これにより、Ｗ層４３ａ、４３ｂの側面にＳｉＯ2層４６ａ、４６ｂを残存させる。同時にＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃの側面にＳｉＯ2層４６ｃ、４６ｄ、４６ｅを残存させる。これにより、平面視において、ＳｉＯ2層４６ａ〜４６ｅが、リソグラフィ法を用いないで、Ｎ+層３８ｂ、３８ｃの頂部と、Ｗ層４３ａ、４３ｂを等幅で、かつ円帯状に囲んで形成される。これにより、ＳｉＯ2層４６ａ〜４６ｅは、Ｎ+層３８ｂ、３８ｃの頂部と、Ｗ層４３ａ、４３ｂに対して、自己整合により形成される。この自己整合により、平面視において微細なＳｉＯ2層４６ａ〜４６ｅが、確実に形成される。
次に全体にＣＶＤ法により例えば酸化アルミニウム（ＡｌＯ）絶縁層（図示せず）を堆積する。そして、図２Ｕに示すように、ＣＭＰ法によりＡｌＯ層の上表面の位置が、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部と、Ｗ層４３ａ、４３ｂとの上表面になるように、平坦に研磨して、ＡｌＯ層５１を形成する。そして、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃと、Ｗ層４３ａ、４３ｂとの側面のＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅを除去する。これにより、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部と、Ｗ層４３ａ、４３ｂのそれぞれを、平面視において、等幅で円帯状に囲んだコンタクトホール５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅが形成される。ＳｉＯ2層４６ａ〜４６ｅは、Ｎ+層３８ｂ、３８ｃと、Ｗ層４３ａ、４３ｂに対して、自己整合により形成されているので、コンタクトホール５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅは、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃと、Ｗ層４３ａ、４３ｂと、に対して、自己整合により形成される。
次に、コンタクトホール５０ｃ、５０ｄ、５０ｅを覆ってレジスト層（図示せず）を形成する。そして、図２Ｖに示すように、ＲＩＥ法により、レジスト層、ＡｌＯ層５１をマスクにして、Ｗ層４３ａの外周のＳｉＮ層３５ｃ、ＳｉＯ2層３５ｂをエッチングしてＮｉＳｉ層３６ａ上にコンタクトホール５０ａａを形成する。同様に、レジスト層とＡｌＯ層５１をマスクにして、Ｗ層４３ｂの外周のＳｉＮ層３５ｃ、ＳｉＯ2層３５ｂ、ＳｉＮ層３５ａ、ＳｉＯ2層２３ｂｂ、及びこれらに接するＳｉＯ2層４１ｂをエッチングしてＮｉＳｉ層２８ｂｂ上にコンタクトホール５０ｂｂを形成する。これにより、コンタクトホール５０ａａ、５０ｂｂはＷ層４３ａ、４３ｂに対して自己整合で形成される。
次にＡＬＤ法により、コンタクトホール５０ｃ、５０ｄ、５０ｅ、５０ａａ、５０ｂｂの内部、及びＡｌＯ層５１上に、Ｗ層（図示せず、最初にＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃとＷ層との接触抵抗を小さくするための、Ｔｉなどの薄いバリヤ導体層を形成してもよい）を堆積する。そして、図２Ｗに示すように、ＣＭＰ法により、上表面の位置がＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部と、Ｗ層４３ａ、４３ｂとなるようにＷ層を研磨する。これにより、Ｗ層４３ａ、４３ｂの側面と、Ｐ+層３８ａの側面と、Ｎ+層３８ｂ、３８ｃの側面とを囲み、且つコンタクトホール５０ａａ、５０ｂｂ、５０ｃ、５０ｄ、５０ｅ内部に、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅを形成する。これにより、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅはコンタクトホール５０ａａ、５０ｂｂ、５０ｃ、５０ｄ、５０ｅと同じ形状になる。コンタクトホール５０ａａ、５０ｂｂ、５０ｃ、５０ｄ、５０ｅが、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃと、Ｗ層４３ａ、４３ｂに対して、自己整合により形成される。これにより、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅは、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃと、Ｗ層４３ａ、４３ｂに対して自己整合で形成される。これにより、平面視における、ＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅの幅長は、リソグラフィ法を用いて形成した場合より、リソグラフィ法におけるマスク合わせ寸法余裕を確保する必要がないので、短く形成できる。
次に、図２Ｘに示すように、全体にＳｉＯ2層５４を形成する。そして、Ｐ+層３８ａ、Ｎ+層３８ｂ上のＳｉＯ2層５４を貫通するコンタクトホール５５ａ、５５ｂを形成し、Ｐ+層８ａａ上に、ＳｉＯ2層５４、ＡｌＯ層５１、ＳｉＮ層３５ｃ、ＳｉＯ2層３５ｂ、ＳｉＮ層３５ａ、１５、ＳｉＯ2層１４ａ、ＨｆＯ2層１１ｂ、ＳｉＯ2層１０、７ａを貫通するコンタクトホール５５ｃを形成し、Ｎ+層８ｂｂ上に、ＳｉＯ2層５４、ＡｌＯ層５１、ＳｉＮ層３５ｃ、ＳｉＯ2層３５ｂ、ＳｉＮ層３５ａ、１５、ＳｉＯ2層１４ａ、ＨｆＯ2層１１ａ、ＳｉＯ2層１０、７ｂを貫通するコンタクトホール５５ｄを形成する。そして、シリサイド層として、Ｓｉ柱６ａ、６ｂの頂部にＮｉＳｉ層６７ａ、６７ｂを形成し、コンタクトホール５５ｃの底部のＰ+層８ａａ上にＮｉＳｉ層６７ｃを形成し、コンタクトホールホール５５ｃの底部のＮ+層８ｂｂ上にＮｉＳｉ層６７ｄを形成する。ＮｉＳｉ層６７ａ、６７ｂは、平面視において、Ｓｉ柱６ａ、６ｂの外周まで形成されることが望ましい。そして、コンタクトホール５５ａ、５５ｃを介してＰ+層３８ａ、８ａａに接続した電源配線金属層ＶＤＤと、コンタクトホール５５ｂ、５５ｄを介してＮ+層３８ｂ、８ｂｂに接続したグランド配線金属層ＶＳＳと、を形成する。
次に、図２Ｙに示すように、ＣＶＤ法とＣＭＰ法により、全体にＳｉＯ2層５６を形成する。その後、ＳｉＯ2層５６、５４、ＡｌＯ層５１、ＳｉＮ層３５ｃ、ＳｉＯ2層３５ｂ、ＳｉＮ層３５ａ、ＳｉＮ層１５、ＳｉＯ2層１４ａを貫通させて、ＴｉＮ層１８ｂ上にコンタクトホール５７を形成する。そして、コンタクトホール５７を介してＴｉＮ層１８ｂに接続したワード配線金属層ＷＬを形成する。
次に、図２Ｚに示すように、ＣＶＤ法とＣＭＰ法により、全体にＳｉＯ2層５８を形成する。その後、Ｓｉ柱６ｃの頂部のＮ+層３８ｃ上に、ＳｉＯ2層５８、５６、５４を貫通させて、コンタクトホール６０ａを形成する。同じく、Ｎ+層８ｃｃ上に、ＳｉＯ2層５８、５６、５４、ＡｌＯ層５１、ＳｉＮ層３５ｃ、ＳｉＯ2層３５ｂ、ＳｉＮ層３５ａ、１５、ＳｉＯ2層１４ａ、ＨｆＯ2層１１ａ、ＳｉＯ2層１０、７ｃを貫通させて、コンタクトホール６０ｂを形成する。そして、シリサイド層として、Ｓｉ柱６ｃの頂部にＮｉＳｉ層６７ｅを形成し、コンタクトホール６０ｂの底部のＮ+層８ｃｃ上にＮｉＳｉ層６７ｆを形成する。その後、コンタクトホール６０ａを介して、Ｎ+層３８ｃと接続する、平面視上においてＹ２−Ｙ２’線に沿った方向に繋がったビット線配線金属層ＢＬを形成し、コンタクトホール６０ｂを介してＮ+層８ｃｃと接続する、平面視上においてビット線配線金属層ＢＬに並行して繋がった反転ビット線配線金属層ＢＬＲを形成する。
図２Ｚに示すように、Ｓｉ柱６ａの上部に、Ｐ+層３３ａ、３８ａをドレイン、ソースとし、ＴｉＮ層１８ｃをゲートとし、Ｐ+層３３ａ、３８ａ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ１に対応する）が形成され、Ｓｉ柱６ａの下部に、Ｐ+層８ａａ、３１ａをソース、ドレインとし、ＴｉＮ層１８ａをゲートとし、Ｐ+層８ａａ、３１ａ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ２に対応する）が、形成される。
また、Ｓｉ柱６ｂの上部に、Ｎ+層３３ｂ、３８ｂをソース、ドレインとし、ＴｉＮ層１８ｄをゲートとし、Ｎ+層３３ｂ、３８ｂ間のＳｉ柱６ｂをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ１に対応する）が形成され、Ｓｉ柱６ｂの下部に、Ｎ+層８ｂｂ、３１ｂをソース、ドレインとし、ＴｉＮ層１８ａをゲートとし、Ｎ+層８ｂｂ、３１ｂ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２に対応する）が、形成される。
また、Ｓｉ柱６ｃの上部に、Ｎ+層３３ｃ、３８ｃをソース、ドレインとし、ＴｉＮ層１８ｅをゲートとし、Ｎ+層３３ｃ、３８ｃ間のＳｉ柱６ｃをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_ＳＮ１に対応する）が形成され、Ｓｉ柱６ｃの下部に、Ｎ+層８ｃｃ、３１ｃをソース、ドレインとし、ＴｉＮ層１８ｂをゲートとし、Ｎ+層８ｃｃ、３１ｃ間のＳｉ柱６ｃをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２に対応する）が、形成される。
これらＳＧＴ（図１ＢのＳＧＴ_Ｐｃ１、Ｐｃ２、Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２に対応する）が接続配線されて、図１Ｂに示した模式構造図と同じく、Ｓｉ柱６ａ、６ｂ、６ｃの上部に形成されたＰチャネル型ＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ１に対応する）及びＮチャネル型ＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ１、ＳＮ１に対応する）による回路領域（図１Ｂの回路領域Ｃ１に対応する）と、Ｓｉ柱６ａ、６ｂ、６ｃの下部に形成されたＰチャネル型ＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ２に対応する）及びＮチャネル型ＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２、ＳＮ２に対応する）による回路領域（図１Ｂの回路領域Ｃ２に対応する）と、により構成されたＳＲＡＭセル回路が形成される。
第１実施形態の製造方法によれば、次のような特徴が得られる。
１．図２Ｎ〜図２Ｑに示したように、高濃度にアクセプタ、そしてドナー不純物を含んだＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃが、Ｓｉ柱６ａ、６ｂ、６ｃの頂部をエッチングして形成した凹部３８ＡＡ,３８ＢＢ，３８ＣＣ底部にあるＳｉ柱６ａ、６ｂ、６ｃ上にエピタキシャル結晶成長して形成された。この方法は、例えば、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃをイオン注入法により形成した場合と比べて、アクセプタ、そしてドナー不純物をより高濃度に含ませることが出来、かつＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃとＳｉ柱６ａ、６ｂ、６ｃの境界での不純物濃度分布を急峻にできる特徴を得ることができる。この２つの特徴共に、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃのダイオード接合抵抗を小さくすることができる。これは、ＳＧＴ回路の低電圧駆動化と高速化に寄与できる。
２．更に、図２Ｚに示されるように、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃは、側面を低抵抗金属層であるＷ層５２ｃ、５２ｄ、５２ｅで囲まれている。Ｗ層５２ｃ、５２ｄ、５２ｅ（バリヤ金属層を含む）の底部位置は、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの下端に近い位置に形成されている。これにより、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃによるダイオード接合抵抗を低くできる。これは、ＳＧＴ回路の更なる低電圧駆動化と高速化に寄与できる。
３．Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃが、Ｓｉ柱６ａ、６ｂ、６ｃに対して自己整合で形成されている。そして、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅが、Ｗ層４３ａ、４３ｂ、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃに対して自己整合で形成されている。これにより、Ｓｉ柱６ａ、６ｂ、６ｃと、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃと、Ｗ層５２ｃ、５２ｄ、５２ｃの３者が自己整合の関係で形成され、Ｗ層４３ａ、４３ｂとＷ層５２ａ、５２ｂが自己整合の関係で形成される。これにより、低電圧駆動化と高速化に加えて、ＳＧＴ回路の更なる高密度化が図れる。
（第２実施形態）
以下、図３Ａ〜図３Ｃを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図である。第２実施形態の製造方法は、以下に説明する相違点を除き、第１実施形態の図２Ａ〜図２Ｚに示す工程と同様である。
図３Ａに示す工程の前までは、図２Ａから図２Ｔまでと同じ工程を行う。そして、次に全体にＣＶＤ法により例えば酸化アルミニウム（ＡｌＯ）絶縁層（図示せず）を堆積する。そして、図３Ａに示すように、ＣＭＰ法によりＡｌＯ層の上表面の位置が、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部と、Ｗ層４３ａ、４３ｂとの上表面になるように、平坦に研磨して、ＡｌＯ層７１を形成する。
次に、図３Ｂに示すように、ＡｌＯ層７１、ＳｉＯ2層４６ａ〜４６ｅをエッチングマスクにして、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部をエッチングして、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃを形成する。
次に、図３Ｃに示すように、ＳｉＯ2層４６ａ〜４６ｅを除去した後に、Ｗ層（図示せず、薄いバッファ金属層を含む）を、上表面位置がＡｌＯ層７１の上表面位置より高くなるまで全体に被覆する。そして、ＣＭＰ法を用いて、Ｗ層を上表面位置が、ＡｌＯ層７１の上表面位置まで研磨して、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃの側面と、頂部の全体を囲んだＷ層７２ａ、７２ｂ、７２ｃを形成する。 同時にＷ層４３ａ、４３ｂの頂部側面を囲んだＷ層７３ａ、７３ｂを形成する。以降、図２Ｘ〜図２Ｚと同じ工程を行うことによって、第１実施形態と同様のＳＲＡＭセルが形成される。なお、本工程によれば、第１実施形態におけるＮｉＳｉ層６７ａ、６７ｂ、６７ｅの形成は無くてもよい。
本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
第１実施形態では、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部にＮｉＳｉ層６７ａ、６７ｂ、６７ｃを形成した。 これらＮｉＳｉ層６７ａ、６７ｂ、６７ｃは、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの上面にＮｉ層を被覆した後に、熱処理を行い、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部のシリサイド化を行うことにより形成させる。このシリサイド化によるＮｉＳｉ層６７ａ、６７ｂ、６７ｃの形成では、ＮｉＳｉ層６７ａ、６７ｂ、６７ｃとＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃとの間でＮｉ原子とＳｉ原子の組成比の異なる領域で抵抗に高いシリサイド領域が形成される。これは、ＮｉＳｉ層の中で、抵抗の低いのはＮｉ原子１個に対してＳｉ原子２個の割合で形成されているＮｉＳｉ2層であるが、ＮｉＳｉ層６７ａ、６７ｂ、６７ｃとＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃの境界付近で、この割合がずれてくる領域が長くなることによる。このことは、通常のＳＧＴを用いた回路形成においては、問題ではないが、更なるＳＧＴ回路の高速化、低電圧化を行う場合において問題になる。これに対して、本実施形態では、直接に抵抗の低いＷ層７２ａ、７２ｂ、７２ｃ（バッファ金属層を含む）を、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃの側面と上面の全体を覆って形成される。これによって、さらにＰ+層３８Ａ、Ｎ+層３８Ｂ、３８ＣのダイオードＰＮ接合抵抗を小さく出来て、ＳＧＴ回路の低電圧駆動化と高速化が図れる。
（第３実施形態）
以下、図４Ａ、図４Ｂを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図である。
図４Ａに示す工程の前までは、図３Ｂに示した工程と同じ工程を行う。そして、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃ、Ｗ層４３ａ、４３ｂの側面を囲んだＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅをエッチングして除去して、図２Ｕ、図２Ｖに示したと同様の工程を用いて、コンタクトホール５０ａａ、５０ｂｂ、５０ｃ、５０ｄ、５０ｅ（図示せず）を形成する。そして、全体に、例えばＴｉ層、ＴｉＮ層などからなるバッファ金属層を被覆する。そして、バッファ金属層を、ＣＭＰ法により、上表面位置がＡｌＯ層７１の上表面位置になるように研磨する。これにより、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃを覆ってバッファ金属層７４ａ、７４ｂ、７４ｃが形成される。同時にＷ層４３ａ、４３ｂの側面にも、バッファ金属層７５ａ、７５ｂが形成される。
次に、全体を覆ってＷ層（図示せず）を被覆する。そして、リソグラフィ法とＲＩＥエッチングにより、図４Ｂに示すように、バッファ金属層７４ａ、７４ｂ、７４ｃ、７５ａ、７５ｂ、及びＷ層４３ａ、４３ｂ上にＷ層７６ａ、７６ｂ、７６ｃ、７７ａ、７７ｂを形成する。そして、第１実施形態と同様に、図２Ｘ〜図２Ｚと同じ工程を行うことによって、第１実施形態と同様にＳＲＡＭセルが形成される。
本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
第１実施形態では、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃ、Ｗ層４３ａ、４３ｂの側面を囲んで、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅが形成されている。この場合、Ｗ層５２ｃ、５２ｄ、５２ｅと、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃとの接触抵抗を下げるための、例えば、Ｔｉ層、ＴｉＮ層などのバッファ金属層を、Ｗ層５２ｃ、５２ｄ、５２ｅとＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃとの間に確実に設けようとすると、平面視において、図２Ｕに示したコンタクトホール５０ｃ、５０ｄ、５０ｅの幅を大きくしなければいけない。これに対して、本実施形態では、コンタクトホール５０ｃ、５０ｄ、５０ｅ内には、バッファ金属層のみを形成している。このため、コンタクトホール５０ｃ、５０ｄ、５０ｅ内にはＷ層を形成する必要がない。これにより、平面視において、コンタクトホール５０ｃ、５０ｄ、５０ｅの幅を狭くすることができる。これにより、ＳＧＴ回路の高密度化が図れる。
（第４実施形態）
以下、図５を参照しながら、本発明の第４実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図である。
第３実施形態における図４Ａの工程を行った後に、Ｗ選択成長によりバッファ金属層７４ａ、７４ｂ、７４ｃ、７５ａ、７５ｂと、及びＷ層４３ａ、４３ｂとの上に、Ｗ層７８ａ、７８ｂ、７８ｃ、７９ａ、７９ｂを形成する。そして、第１実施形態と同様に、図２Ｘ〜図２Ｚと同じ工程を行うことによって、第１実施形態と同様のＳＲＡＭセルが形成される。
本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
１． 第３実施形態では、全体を覆ってＷ層（図示せず）を被覆した後、リソグラフィ法とＲＩＥエッチングにより、図４Ｂに示すように、バッファ金属層７４ａ、７４ｂ、７４ｃ、７５ａ、７５ｂ上とＷ層４３ａ、４３ｂ上にＷ層７６ａ、７６ｂ、７６ｃ、７７ａ、７７ｂを形成した。これに対して、本実施形態では、リソグラフィ法とＲＩＥエッチング工程を用いないで、Ｗ層７６ａ、７６ｂ、７６ｃ、７７ａ、７７ｂと同じように、Ｗ層７８ａ、７８ｂ、７８ｃ、７９ａ、７９ｂを形成することができる。且つ、Ｗ層７８ａ、７８ｂ、７８ｃ、７９ａ、７９ｂは、バッファ金属層７４ａ、７４ｂ、７４ｃ、７５ａ、７５ｂと、及びＷ層４３ａ、４３ｂと、に対して自己整合で形成される。これにより、ＳＧＴ回路の高密度化が図れると共に、製造工程の簡易化が図れる。
（第５実施形態）
以下、図６を参照しながら、本発明の第５実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図である。
図２Ｖに示したと同様に、コンタクトホール５０ａａ、５０ｂｂ、５０ｃ、５０ｄ、５０ｅを形成する。そして、全体にバッファ導体層（図示せず）とＷ層（図示せず）を被覆する。この場合、バッファ導体層の上表面位置をＡｌＯ層５１の上表面位置より上になるように形成する。そして、ＣＭＰ法によりＷ層の表面を平坦にする。そして、図６に示すように、リソグラフィ法とＲＩＥエッチングにより、バッファ導体層とＷ層をエッチングして、バッファ導体層８１ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅとＷ層８２ａ、８２ｂ、８２ｃ、８２ｄ、８２ｅを形成する。そして、第１実施形態と同様に、図２Ｘ〜図２Ｚと同じ工程を行うことによって、第１実施形態と同様にＳＲＡＭセルが形成される。
本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
第３実施形態では、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃ、の頂部をエッチングして形成された、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃの側面に接したＳｉＯ2層４６ｃ、４６ｄ、４６ｅをエッチングして除去した。そして、バッファ導体層７４ａ、７４ｂ、７４ｃを、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃの側面と頂部上とを囲んで形成した。これに対して、本実施形態では、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの頂部のエッチングを行わないで、バッファ導体層８１ｃ、８１ｄ、８１ｅを、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの側面と頂部上との全体を囲んで形成できる。これにより、ＳＧＴ回路の高密度化が図れると共に、製造工程の簡易化が図れる。
（第６実施形態）
以下、図７Ａ、図７Ｂを参照しながら、本発明の第６実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図である。
図７Ａに示すように、Ｓｉ柱８５をＰ層８６上のＮ層８７上に形成する。そして、Ｎ層８７の外周部にＳｉＮ層８９を形成する。そして、全体にＡＬＤ法によりＨｆＯ2層（図示せず）、ＴｉＮ層（図示せず）、ＳｉＯ2層（図示せず）を被覆する。そして、ＳｉＮ層８９上と、これに繋がるＳｉ柱８５の下部外周部のＳｉＯ2層、ＴｉＮ層、ＨｆＯ2層をエッチングして、開口部９４と、ＨｆＯ2層９１、ＴｉＮ層９２、ＳｉＯ2層９３を形成する。そして、開口部９４に面したＴｉＮ層９２端に絶縁層９５を形成する。そして、Ｓｉ柱８５を囲んで、ＳｉＮ層８９上に、上表面位置が開口部９４の下部になるＳｉＯ2層９０を形成する。そして、アクセプタ不純物を高濃度に含んだシリコン（Ｓｉ）_Ｐ+層９６を、選択エピタキシャル結晶成長法により、開口部にＳｉ柱８５側面に接して、水平方向に広がって形成させる。平面視において、Ｐ+層９６の外周は、ＳｉＯ2層９３の外周より外側にあるのが、Ｐ+層９６に繋がる配線導体層を形成し易くできるので望ましい。
そして、図７Ｂに示すように、ＳｉＯ2層９０上にあり、Ｐ+層９６に接続させた配線Ｗ層９８（バッファ金属層を含む）を形成する。そして、配線Ｗ層９８とＳｉＯ2層９０との上にあって、且つ垂直方向において、上表面位置がＴｉＮ層９２ａの中間にあるＳｉＮ層９９を形成する。そして、ＴｉＮ層９２ａに接し、且つＳｉＮ層９９上に水平方向に延びる配線Ｗ層１００を形成する。そして、Ｓｉ柱８５を囲み、上表面位置がＳｉ柱８５の上部にあるＳｉＯ2層１０１を形成する。そして、図３Ａ〜３Ｃを用いて説明したＰ+層３８Ａ、Ｗ層７２ａを形成したのと同様な方法により、Ｓｉ柱８５上にアクセプタ不純物を高濃度に含んだＳｉをエピタキシャル結晶成長法により形成させたＰ+層１０５と、このＰ+層１０５の上面と外周とを自己整合で覆ったＷ層１０６と、Ｗ層１０６の外周部にあるＡｌＯ層１０３を形成する。そして、配線Ｗ層９８上に、ＡｌＯ層１０３、ＳｉＮ層１０２、ＳｉＯ2層１０１、ＳｉＮ層９９を貫通したコンタクトホール１０８ａを形成する。そして、配線Ｗ層１００上に、ＡｌＯ層１０３、ＳｉＮ層１０２、ＳｉＯ2層１０１を貫通したコンタクトホール１０８ｂを形成する。そして、コンタクトホール１０８ａを介して配線Ｗ層９８に繋がる配線金属層Ｍ１と、コンタクトホール１０８ｂを介して配線Ｗ層１００に繋がる配線金属層ＭＧとＷ層１０６に繋がる配線金属層Ｍ２を形成する。これにより、Ｐ+層９６、１０５をソース、ドレインとし、ＴｉＮ層９２ａをゲートとし、Ｐ+層９６、１０５間のＳｉ柱８５をチャネルとしたＳＧＴが形成される。
本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
１．Ｓｉ柱８５の下部側面に繋がった、Ｐ+層９６も、上部のＰ+層１０５と同様に、高濃度のアクセプタ不純物を含んだＳｉのエピタキシャル結晶成長法により形成される。これにより、ＳＧＴのソース、およびドレインとなる不純物領域の両者が、イオン注入法により形成した場合と比べて、アクセプタ、そしてドナー不純物をより高濃度に含ませることが出来、かつＰ+層９６とＳｉ柱８５の境界での不純物濃度分布を急峻にできる。これにより、Ｐ+層９６、１０５のダイオード接合抵抗を小さくすることができる。これは、ＳＧＴ回路の更なる低電圧駆動化と高速化に寄与できる。
２．Ｓｉを母体にしたＰ+層９６、１０５に替えて、例えばシリコン・ゲルマニウム（ＳｉＧｅ）を母体にして、Ｐ+層９６、１０５を形成することができる。 Ｐ+層９６、１０５にＳｉＧｅを用いることによりチャネルであるＳｉ柱８５内に生じる応力によりホール移動度が向上できる。これにより、更なる回路の高速化が図れる。
３．Ｐ+層９６、１０５は、それぞれ独立にエピタキシャル結晶成長法により半導体層を形成できる。従って、Ｐ+層９６と、Ｐ+層１０５とを異なる半導体原子を母体として形成することは容易に出来る。これにより、更にＳＧＴの特性向上を図ることが可能である。
（第７実施形態）
以下、図８を参照しながら、本発明の第７実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図である。
図８に示すように、開口部９４に接した部分のＳｉ柱８５側面を、エッチングまたは側面の表面は酸化した後に、この酸化膜を除去するなどの方法により、内方向に凹ます。そして、図７Ａと同様にＳｉのエピタキシャル結晶成長法により、開口部のＳｉ柱８５の側面に接して、高濃度にアクセプタ不純物を含んだＰ+層９６を形成する。以後、図７Ｂと同様な工程を行うことにより、ＳＧＴが形成される。
本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
１． 平面視において、Ｐ+層９６ａが、チャネル部分のＳｉ柱８５外周より、内側になるため、図７Ｂと比べてチャネル内に均一な電界分布が形成される。これはＳＧＴの低電圧駆動において望ましい。
例えば、ＳｉＧｅを母体にしてＰ+層９６ａ、１０５を形成した場合、チャネルＳｉ柱８５内にホール移動度を高める応力を形成しやすくなる。これにより、ＳＧＴの高性能化が図れる。
（第８実施形態）
以下、図９Ａ〜図９Ｄを参照しながら、本発明の第８実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図である。 そして、図９Ａ（ｄ）は、図９Ａ（ａ）のＹ２−Ｙ２’線に沿った断面構造図である。
第１実施形態では、図２Ｔに示したように、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃを形成した後に、Ｗ層４３ａ、４３ｂ、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃ側面を囲んで、平面視において等幅のＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅを形成した。そして、図２Ｕにおいて説明したように、ＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅの側面を囲んでＡｌＯ層５１を形成した。これに対して、本実施形態では、図９Ａに示すように、Ｗ面を露出させたＷ層４３ａ、４３ｂの頂部と、Ｓｉ面を露出させたＳｉ柱６ａ、６ｂ、６ｃの頂部と、の底部を囲み、第１実施形態と同じくＳｉＮ層３５ｃを形成する。そして、Ｗ層４３ａ、４３ｂの頂部の側面と、Ｓｉ柱６ａ、６ｂ、６ｃの頂部の側面と、を囲み、平面視において等幅のＳｉＯ2層１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅを形成する。そして、ＳｉＯ2層１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅの外周部にＡｌＯ層１１０を形成する。
次に、図９Ｂに示すように、平面視において、Ｓｉ柱６ｂ、６ｃ上を覆ってＳｉＮ／ＳｉＯ2層１１３ａ、レジスト層１１４ａを形成する。そして、ＳｉＯ2層１１１ｃ、ＡｌＯ層１１０、ＳｉＮ／ＳｉＯ2層１１３ａ、レジスト層１１４ａをマスクにして、Ｓｉ柱６ａの頂部をエッチングして、凹部１１５ａを形成する。そして、レジスト層１１４ａを除去する。
次に、図９Ｃに示すように、凹部１１５ａ底部のＳＩ柱６ａ上にアクセプタ不純物を高濃度に含んだＰ+層（図示せず）を、その頂部がＡｌＯ層１１０の上表面位置より高くなるまでエピタキシャル結晶成長させる。そして、ＣＭＰ法によりＰ+層の頂部と、ＳｉＮ／ＳｉＯ2層１１３ａを除去して、上表面位置がＡｌＯ層１１０の上表面位置と同じくなるＰ+層１１６ａを形成する。これにより、Ｐ+層１１６ａがＳｉ柱６ａに対して自己整合で形成される。そして、平面視において、Ｓｉ柱６ｂ、６ｃ上を覆ってＳｉＮ／ＳｉＯ2層１１３ｂ、レジスト層１１４ｂを形成する。そして、ＳｉＯ2層１１１ｂ、１１１ｃ、ＡｌＯ層１１０、ＳｉＮ／ＳｉＯ2層１１３ｂ、レジスト層１１４ｂをマスクにして、Ｓｉ柱６ｂ、６ｃの頂部をエッチングして、凹部１１５ｂ、１１５ｃを形成する。そして、レジスト層１１４ｂを除去する。
次に、図９Ｄに示すように、凹部１１５ｂ、１１５ｃの底部のＳＩ柱６ｂ、６ｃ上にドナー不純物を高濃度に含んだＮ+層（図示せず）を、その頂部がＡｌＯ層１１０の上表面位置より高くなるまでエピタキシャル結晶成長させる。そして、ＣＭＰ法によりＮ+層の頂部と、ＳｉＮ／ＳｉＯ2層１１３ｂを除去して、上表面位置がＡｌＯ層１１０の上表面位置と同じくなるＮ+層１１６ｂ、１１６ｃを形成する。これにより、Ｎ+層１１６ｂ、１１６ｃがＳｉ柱６ｂ、６ｃに対して自己整合で形成される。そして、図２Ｕ〜図２Ｚの工程を行うことにより、第１実施形態と同じく、高密度ＳＲＡＭセル回路が形成される。
本実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
１． 第１実施形態では、エピタキシャル結晶成長によるＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃを形成した後に、自己整合コンタクトホール５０ａ〜５０ｅを形成するため、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの側面と、Ｗ層４３ａ、４３ｂの頂部の側面と、を等幅で囲んだＳｉＯ2層４６ａ〜４６ｅを形成し、そしてＳｉＯ2層４６ａ〜４６ｅを囲んでＡｌＯ層５１を形成した。これに対して、本実施形態では、エピタキシャル結晶成長によるＰ+層１１６ａ、Ｎ+層１１６ｂ、１１６ｃを形成する前に、ドナー、又はアクセプタ不純物をドープしていないＳｉ柱６ａ、６ｂ、６ｃとＷ層４３ａ、４３ｂの頂部の側面を等幅で囲んだＳｉＯ2層１１１ａ〜１１１ｅを形成し、ＳｉＯ2層１１１ａ〜１１１ｅを囲んだＡｌＯ層１１０と、を形成する。その後に、ＳｉＯ2層１１１ａ〜１１１ｅをエッチングすることにより、自己整合コンタクトホール（図示せず）が形成される。このように、Ｓｉ柱６ａ、６ｂ、６ｃとＷ層４３ａ、４３ｂの頂部の側面を等幅で囲んだＳｉＯ2層１１１ａ〜１１１ｅは、凹部１１５ａ、１１５ｂ、１１５ｃを形成するためのエッチングマスクの役割と、自己整合コンタクトホール形成の役割を行う。これにより、本実施形態の工程は、第１実施形態の工程より簡略にできる。
２． 本実施形態では、Ｐ+層１１６ａ、Ｎ+層１１６ｂ、１１６ｃと、自己整合コンタクトホール（図示せず）とが、第１実施形態におけるＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃと、自己整合コンタクトホール５０ａ〜５０ｅは、同じ形状に形成される。Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃと、自己整合コンタクトホール５０ａ〜５０ｅ形成の後の製造方法に係る第２実施形態〜第５実施形態と、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃと、自己整合コンタクトホール５０ａ〜５０ｅ形成の前の製造方法に係る第６実施形態と、第７実施形態には、本実施形態は直接適用することが出来る。これにより、第２実施形態〜第７実施形態の回路形成工程の簡略化が図れる。
３．本実施形態では、図９Ａにおいて、Ｓｉ柱６ａ、６ｂ、６ｃの頂部上に、図２Ｌで示したＳｉＯ2層５ａ、５ｂ、５ｃを残存させた状態で、Ｓｉ柱６ａ、６ｂ、６ｃの頂部と、ＳｉＯ2層５ａ、５ｂ、５ｃと、の側面を囲んで、ＳｉＯ2層１１１ｃ，１１１ｄ，１１１ｅとＡｌＯ層１１０を形成することができる。その後に、ＳｉＯ2層５ａ、５ｂ、５ｃとＳｉＯ2層１１１ｃ，１１１ｄ，１１１ｅとをエッチングして除去すると、第２実施形態と同じように、Ｐ+層１１６ａ、Ｎ+層１１６ｂ、１１６ｃの頂部上面位置をＡｌＯ層１１０の上表面位置より低くすることができる。これによって、第２実施形態と同様に、さらにＰ+層１１６ａ、Ｎ+層１１６ｂ、１１６ｃのダイオードＰＮ接合抵抗を小さく出来て、ＳＧＴ回路の低電圧駆動化と高速化が図れる。
なお、本発明に係る実施形態では、ＳＧＴを用いたＳＲＡＭセル回路を例として説明したが、ＳＧＴを用いた他の回路形成においても本発明を適用することができる。
また、第１実施形態〜第５実施形態、第８実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃのそれぞれに、２個のＳＧＴを形成したが、１個、または３個以上を形成する回路形成においても、本発明を適用できる。また、第６実施形態、第７実施形態ではＳｉ柱８５に１個のＳＧＴを形成した例を説明したが、２個以上のＳＧＴを形成する場合においても、本発明を適用できる。
また、第１実施形態では、図２Ｕに示したように、ＡｌＯ層５１をエッチングマスクとして用い、Ｓｉ柱６ａ、６ｂ、６ｃの頂部、及びＷ層４３ａ、４３ｂの頂部を残存させつつ、コンタクトホール５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅを形成したが、エッチングマスクの材料（第１実施形態ではＡｌＯ層５１を使用）、半導体柱の材料（第１実施形態ではＳｉ柱６ａ、６ｂ、６ｃを使用）、及びコンタクトホールの形状を作るための他の被除去層の材料（第１実施形態ではＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅ、ＳｉＮ層３５ｃを使用）、及びエッチング法は、それぞれの目的が得られるものであれば、任意である。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃ、Ｗ層４０ａ、４０ｂの外周部のＳｉＯ2層３５ｂの上にＳｉＮ層３５ｃを形成した。ＳｉＮ層３５ｃに代えて、ＡｌＯ層５１とＳｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂをマスクにして、ＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅをエッチングする場合の、エッチングストッパ層となる材料層であれば、他の材料層を用いてもよい。また、ＳｉＮ層３５ｃに代えて、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの上端を酸化して、そこに絶縁層を形成してもよいし、また、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの上端の一部をエッチングして、そこに絶縁層を埋め込んでもよい。少なくとも、ＳｉＯ2層４６ｃ、４６ｄ、４６ｅの下に、ＳｉＯ2層４６ｃ、４６ｄ、４６ｅのエッチングに対してエッチングストッパとなる材料層があれば、ＳｉＮ層３５ｃを省略できる。また、ＳｉＮ層３５ｃ、ＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅ、ＡｌＯ層５１の材料選択は、それぞれの目的を得るものであれば、任意である。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃの頂部の外周部に、ＳｉＮ層３５ｃは、その目的を得るものであれば、単層または複数層よりなる他の材料層であってもよい。また、第１実施形態で示した、Ｓｉ柱６ａ、６ｂ、６ｃの頂部の外周部の全面を覆ったＳｉＮ層３５ｃに替えて、少なくとも導体層であるゲートＴｉＮ層１８ｃ、１８ｄ、１８ｅの上端部を覆い、図２Ｕで示したＳｉＯ2層４６ａ〜４６ｅをエッチングによるコンタクトホール５０ａ〜５０ｅの形成においてエッチングストッパ層になる単層または複数層の絶縁材料層であれば、よい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、ＳｉＯ2層３５ｂとＳｉＮ層３５ｃを、別々に形成したが、例えば、垂直方向におけるＳｉ柱６ａ、６ｂ、６ｃの頂部のＨｆＯ 2 層１１ｂ、１１ｃ、１１ｄ、ＴｉＮ層１８ｂ、１８ｃ、１８ｄ、ＳｉＯ2層１４ｂ、１４ｃ、１４ｄを除去した後に、ＳｉＯ 2 層３５ｂとＳｉＮ層３５ｃを一体化したＳｉＮ層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図２Ｎ〜図２Ｑにて説明したように、最初にＳｉ柱６ａ上に凹み部３８ＡＡを形成し、その後に凹み部３８ＡＡ内にエピタキシャル結晶成長法により。Ｐ+層３８ａを形成した。その後、Ｓｉ柱６ｂ、６ｃ上に凹み部３８ＢＢ，３８ＣＣを形成し、その後に凹み部３８ＢＢ、３８ＣＣ内にエピタキシャル結晶成長法により。Ｎ+層３８ｂ、３８ｃを形成した。これに対し、凹み部３８ＡＡ、３８ＢＢ、３８ＣＣを同時に形成して、その後に、例えばフロアブルCVD( Flowable Chemical Vapor Deposition )法により、凹み部３８ＡA、または凹み部３８ＢＢ、３８ＣＣのどちらか一方をＳｉＯ2層で埋めてから、Ｐ+層３８ａまたはＮ+層３８ｂ、３８ｃを形成してもよい。フロアブルＣＶＤ―ＳｉＯ2層は通常のＣＶＤ−ＳｉＯ2層よりエッチング速度が大きいので、エピタキシャル結晶成長させる部分の凹部を容易に形成できる。このように、Ｓｉ柱６ａ、６ｂ、６ｃの頂部をエッチングして凹み部３８ＡＡ，３８ＢＢ、３８ＣＣを形成し、そして、Ｓｉ柱６ａ、６ｂ、６ｃ上にＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃを形成する方法は、他の方法を用いても良い。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの形成をエピタキシャル結晶成長法を用いて行った。Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの形成は、ＣＶＤ法に限らず、例えば分子線堆積（Molecular beam deposition ）、ＡＬＤ法、液相エピタキシャル法などの他の方法を用いても良い。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態における、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの底部の垂直方向における位置は、図２Ｑに示したように、ゲートＨｆＯ2層の上端になるように形成した。このＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃの底部の位置は、ＳＧＴの動作に不都合を生じさえなければ、ゲートＨｆＯ2層の上端より上にあっても、下にあってもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態において、図２ＮにおけるＳｉＮ層３５ｃの形成前に、少なくともゲートＴｉＮ層１８ｃ、１８ｄ、１８ｅの頂部上に絶縁層を形成して、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃ、Ｗ層５２ｃ、５２ｄ、５２ｅとゲートＴｉＮ層１８ｃ、１８ｄ、１８ｅとの絶縁を更に確実にさせてもよい。この絶縁層は、ゲートＴｉＮ層１８ｃ、１８ｄ、１８ｅの上端を酸化してもよい。または、ゲートＴｉＮ層１８ｃ、１８ｄ、１８ｅの上端をエッチングして凹部を形成し、その凹部に絶縁層を埋め込んでもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図２Ｎに示すように、Ｓｉ柱６ａ、６ｂ、６ｃの外周部のＳｉＯ2層３５ｂの上にＳｉＮ層３５ｃを形成する。そして、全体にＳｉＯ2膜（図示せず）を被覆して、その後にＣＭＰ法により、上表面の位置がＳｉ柱６ａ、６ｂ、６ｃの頂部と一致する、表面が平坦なＳｉＯ2層３５ｄを形成する。そして、全体に下にＳｉＮ層、そして上にＳｉＯ2層よりなるＳｉＮ／ＳｉＯ2層（図示せず）を被覆する。そして、リソグラフィ法とＲＩＥ法を用いて、レジスト層３７ａの下にＳｉＮ／ＳｉＯ2層３５ｅを形成した。ＳｉＮ／ＳｉＯ2層３５ｅは、Ｓｉ柱６ａの頂部をエッチングして凹部３８ＡＡを形成するためのエッチングマスクである。このエッチングマスクの形成は、その目的が得られるものであれば、他の方法を用いても良い。例えば、垂直方向において、表面が平坦なＳｉＯ2層３５ｄの上表面位置を、Ｓｉ柱６ａ、６ｂ、６ｃの頂部より、高くなるように形成し、その後にレジスト層３７ａを形成し、レジスト層３７ａをマスクに、上表面位置がＳｉ柱６ａ、６ｂ、６ｃの頂部上面位置になるまで、ＳｉＯ2層３５ｄをエッチングしても良い。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態における、Ｐ+層３３ａ、Ｎ+層３３ｂ、３３ｃの形成は、他の方法で形成してもよい。例えば、図２Ａにおいて、ＳｉＯ2層３の上に、平面視においてアクセプタ不純物を含んだＰ+不純物領域と、ドナー不純物を含んだＮ+不純物領域をエピタキシャル成長法、またはイオン注入法により形成してもよい。また、これらＰ+不純物領域、Ｎ+不純物領域は、Ｓｉに替えて、例えばＳｉＧｅなどの他の半導体材料であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、図２Ｔに示したように、ＲＩＥ法を用いて全体を覆ったＣＶＤ法で形成したＳｉＯ2層（図示せず）をＳｉＮ層３５ｃ上表面までエッチングした。これにより、Ｗ層４３ａ、４３ｂの側面にＳｉＯ2層４６ａ、４６ｂを残存させた。同時にＰ+層３８ａ、Ｎ+層３８ｂ、３８ｃの側面にＳｉＯ2層４６ｃ、４６ｄ、４６ｅを残存させた。全体を覆ったＳｉＯ2層（図示せず）の形成は、CVD法に限らずALD法などの他の方法を用いても良い。また、ＳｉＯ2層４６ｃ、４６ｄ、４６ｅの形成は、RIE法に限らず、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃの側面を囲んで等幅に形成できる方法であれば、例えばイオンミキシング法などの他の方法を用いても良い。
また、第１実施形態では、下部ＳＧＴのソースＰ+層８ａａ、Ｎ+層８ｂｂ、８ｃｃを構成するＳｉ柱６ａ、６ｂ、６ｃの底部のソース不純物領域および互いに水平方向に繋がった配線導体層部分を、同じ材料層で形成したが、例えば配線導体層部分をシリサイドまたは金属などの単層または複数層から構成されるほかの材料層で形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、平面視において下部配線導体層であるＮｉＳｉ層２８ａａと、中間配線導体層であるＮｉＳｉ層２８ｂｂと、上部配線導体層であるＮｉＳｉ層３６ａとが重なって形成された領域にコンタクトホール４０ａ、４０ｂを形成した。この場合、ＮｉＳｉ層２８ａａは下部ＳＧＴのドレインＮ+層３１ｂに繋がっており、ＮｉＳｉ層２８ｂｂは上部ＳＧＴのドレインＮ+層３３ｂに接続され、ＮｉＳｉ層３６ａは上部ＳＧＴのゲートＴｉＮ層１８ｄに接続されている。このように、ＳＧＴを用いた回路の設計に応じて、上部配線導体層、中間配線導体層、下部配線導体層に繋がる、ＳＧＴのソース不純物領域、ドレイン不純物領域、ゲート導体層との組み合わせは適宜変更可能である。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、ＳｉＯ2層４１ａにより側面が絶縁されたＮｉＳｉ層２８ｂｂの側面形状が、平面視においてコンタクトホール４０ａの外周位置に一致していたが、ＮｉＳｉ層２８ｂｂの側面がコンタクトホール４０ａの外側に広がっていてもよい。これにより、ＮｉＳｉ層２８ａａ、２８ｂｂ間の容量を小さくすることが出来る。同様に、ＳｉＯ2層４１ｂにより側面が絶縁されたＮｉＳｉ層２８ａａの側面形状が、平面視においてコンタクトホール４０ｂの外周位置に一致していたが、ＮｉＳｉ層２８ａａの側面がコンタクトホール４０ｂの外側に広がっていてもよい。これにより、ＮｉＳｉ層２８ａａとＴｉＮ層１８ａとの間の容量を小さくすることが出来る。そして、これはＳＲＡＭセル回路以外の回路形成においても有効となる。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、コンタクトホール４０ａ、４０ｂは、最上層のＳｉＯ2層３５ｄからＮｉＳｉ層２８ａａ、ＴｉＮ層１８ａの上表面まで形成されているが、コンタクトホール４０ａ、４０ｂのオーバエッチングにより、コンタクトホール４０ａ、４０ｂの底部は、ＮｉＳｉ層２８ａａ、ＴｉＮ層１８ａの内部まで形成されてもよいことは言うまでもない。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｎｉ層２１ａ、２１ｂのＮｉ原子によるＰ型ポリＳｉ層２２ａ、２２ｂ、Ｎ+型ポリＳｉ層２６ａ、２６ｂのシリサイド化に伴ってＮｉＳｉ層２８ａ、２８ｂを空間２５ａ、２５ｂ、２５ｃ内へ突起させてＳｉ柱６ａ、６ｂ、６ｃ側面に接続して、その後に熱処理によりドナー、そしてアクセプタ不純物を拡散させてＳｉ柱６ａ、６ｂ、６ｃ内に、Ｎ+層３１ｂ、３１ｃ、３２ｂ、３２ｃ、Ｐ+層３１ａ、３３ａを形成した。そして、同時にＰ型ポリＳｉ層２２ａ、２２ｂ、Ｎ+型ポリＳｉ層２６ａ、２６ｂのシリサイド化により配線導体層であるＮｉＳｉ層２８ａａ、２８ｂｂの形成を行った。このＮ+層３１ｂ、３１ｃ、３２ｂ、３２ｃ、Ｐ+層３１ａ、３３ａ、および配線導体層であるＮｉＳｉ層２８ａａ、２８ｂｂの形成方法は、使用する材料層を変えることを含めて、他の方法を用いて実現させてもよい。また、ＴｉＮ層１８ｃ、１８ｄ、１８ｅに接続する配線導体層であるＮｉＳｉ層３６ａ、３６ｂについても同様である。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、コンタクトホール４０ａ、４０ｂの側面に面した、上部配線導体層であるＮｉＳｉ層３６ａ、２８ｂｂの側面にＳｉＯ2層４１ａ、４１ｂが形成されるが、ＲＩＥエッチングのオーバエッチングにより、ＮｉＳｉ層３６ａ、２８ｂｂの側面からＳｉＯ2層４１ａ、４１ｂを除去してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態〜第５実施形態ではでは、ＳｉＯ2層基板１上にＳｉ柱６ａ、６ｂ、６ｃを形成してＳＲＡＭセル回路を形成したが、ＳｉＯ2層基板１の代わりにＳＯＩ（Silicon on Insulator）基板、Ｓｉ基板などの他の基板を用いてもよい。Ｓｉ基板の場合、Ｓｉ基板表層にＳｉ柱６ａ、６ｂ、６ｃ底部のソースまたはドレインのＮ+層またはＰ+層に対応したウエル構造を設けてもよい。また、第６実施形態ではウエル構造を用いて説明したが、ＳｉＯ2層基板、ＳＯＩ基板を用いてもよい。
また、第１実施形態のＳｉＯ2層４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅ、Ｗ層５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅは、Ｓｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂのいずれかを平面視において円帯状に囲むように形成されているが、これらの形状は円帯状に限られるものではない。平面視における以上の構造の断面形状の外形は、それらに対応するＳｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂの断面形状に依存した形状、例えば、相似形であってもよく、例えば、Ｓｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂの断面形状が正方形であれば、正方形や長方形であってもよいし、Ｓｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂの断面形状が楕円形であれば、楕円形、円形、長円形であってもよい。また、以上の構造の断面形状は平面視においてＳｉ柱６ａ、６ｂ、６ｃ、Ｗ層４３ａ、４３ｂを囲む任意の形状であってもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃ側面表面とＮｉＳｉ層２８ａａ、２８ｂｂとの接続、Ｓｉ柱６ａ、６ｂ、６ｃ内でのＮｉＳｉ層３０ａ、３０ｂ、３０ｃ、３２ａ、３２ｂ、３２ｃの形成、Ｐ+層３１ａ、３３ａ、Ｎ+層３１ｂ、３１ｃ、３３ｂ、３３ｃの形成は、図２Ｋにおける熱処理によって行った。熱処理によるこれらの構造の形成は、第１実施形態で示したタイミングより遅らせることができ、ＳＧＴを製造する最終工程までに行われればよい。このことは、本発明に係るその他の実施形態においても同じである。
また、第１実施形態で説明した開口部１９ａ、１９ｂ、１９ｃの形成方法については、開口部１９ａ、１９ｂ、１９ｃ形成に係る材料層、プロセス共に、他の方法を用いても良い。このことは、本発明に係るその他の実施形態においても同じである。
また、第１実施形態においては、Ｐ+層３８ａ、Ｎ+層３８ｂ、３８ｃ、Ｗ層４３ａ、４３ｂを囲んでＷ層（バッファ金属層を含む）５２ａ〜５２ｅを形成した。Ｗ層５２ａ〜５２ｅに替えて単層、または複数層よりなる、他の金属、または合金層を用いてもよい。このことは、本発明に係るその他の実施形態においても同じである。
また、第２実施形態では、図３Ｃに示したように、ＳｉＯ2層４６ａ〜４６ｅを除去した後に、Ｗ層（図示せず、薄いバッファ金属層を含む）を、上表面位置がＡｌＯ層７１の上表面位置より高くなるまで全体に被覆した。このバッファ金属層とＷ層との２層金属層は、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃの側面、及び頂部上に均一に被覆されていなくてもよい。例えば、Ｐ+層３８Ａ、Ｎ+層３８Ｂ、３８Ｃの側面にはバッファ金属層のみが形成されていてもよい。
また、第３実施形態において、Ｗ層７６ａ、７６ｂ、７６ｃ、７７ａ、７７ｂを形成する前、全体に被覆したバッファ導体層であるＴｉ層、ＴｉＮ層を、ＣＭＰ法により、上表面位置がＡｌＯ層７１の上表面位置になるように研磨した。これに対して、被覆するＴｉ層、ＴｉＮ層のＳｉ柱６ａ、６ｂ、６ｃ上の上表面位置が、ＡｌＯ層７１の上表面位置より低くなるように形成した後に、連続してＷ層を被覆する。そして、ＣＭＰ法により、Ｔｉ層、ＴｉＮ層、Ｗ層を、ＡｌＯ層７１の上表面位置まで研磨する。これにより、バッファ導体層７４ａ、７４ｂ、７４ｃとＷ層７６ａ、７６ｂ、７６ｃとの間にＷ層を形成することができる。この方法によっても、バッファ導体層７４ａ、７４ｂ、７４ｃとＷ層７６ａ、７６ｂ、７６ｃとの接触抵抗を小さく出来る。このことは、第４実施形態においても同じである。
また、第６、第７実施形態では、Ｓｉ柱８５の側面に接して、アクセプタ不純物を含んだＰ+層９４、９６を形成した。この場合、後の熱処理により、Ｐ+層９４、９６内のアクセプタ不純物がＳｉ柱８５表層に拡散される。この不純物拡散は、ＳＧＴの特性が損なわれないように制御されていれば問題ない。
また、第６、第７実施形態では、Ｓｉ柱８５の側面に接して、アクセプタ不純物を含んだＰ+層、９６、９６ａを形成した。Ｐ+層９６、９６ａに替えて、Ｎ+層を形成しても良い。また、基板上に複数の半導体柱を形成し、それぞれを異なる半導体母体からなるＰ+層９６、９６ａ、Ｎ+層を形成してもよい。
また、第６、第７実施形態では、Ｓｉ柱８５の底部にＰ+層１０５、９６間に流れる電流がＰ層８６にリークするのを防止するためのバリヤー層であるＮ層８７を形成している。これに対し、バリヤー効果を得るものであれば、他の構造であってもよい。例えば、Ｎ層８７の替わりに、ＳｉＯ2層を形成してもよい。この場合、このＳｉＯ2層はＰ層８６の内部、または平面視において、Ｓｉ柱８５の外周部のＰ層８６表層まで繋がっていてもよい。また、Ｎ層、Ｐ層基板８６に替えて、ＳＯＩ基板を用いてもよい。
また、第６実施形態では、Ｓｉ柱８５の下部外周部のＳｉＯ2層、ＴｉＮ層、ＨｆＯ2層をエッチングして、開口部９４と、ＨｆＯ2層９１、ＴｉＮ層９２、ＳｉＯ2層９３を形成した。そして、開口部９４に面したＴｉＮ層９２端に絶縁層９５を形成した。この絶縁層９５は、ＴｉＮ層９２とＰ+層９６との電気的絶縁を行うための層である。この電気的絶縁は、他の構造を用いて、なされてもよい。例えば、開口部９４形成の前に、Ｓｉ柱８５の外周を囲んで、例えば、ＳｉＯ2層とＳｉＮ層を層状に形成し、その後に、平面視において、Ｓｉ柱８５を等幅で囲むようにエッチングし、そして、ＳｉＯ2層をエッチングして、開口部９４を形成してもよい。この場合、ＳｉＮ層が、ＴｉＮ層９２ａとＰ+層９６との絶縁層になる。この場合、ＨｆＯ2層９１、ＴｉＮ層９２、ＳｉＯ2層９３はＳｉＯ2層とＳｉＮ層を層状に形成した後に、Ｓｉ柱８５を囲んで形成する。または、他の方法を用いてもよい。このことは、第７実施形態においても同じである。
また、第８実施形態では、図９Ａにおいて、Ｓｉ柱６ａ、６ｂ、６ｃの頂部上に、図２Ｌで示したＳｉＯ2層５ａ、５ｂ、５ｃを残存させた状態で、Ｓｉ柱６ａ、６ｂ、６ｃの頂部と、ＳｉＯ2層５ａ、５ｂ、５ｃと、の側面を囲んで、ＳｉＯ2層１１１ｃ，１１１ｄ，１１１ｅとＡｌＯ層１１０を形成することができる。その後に、ＳｉＯ2層５ａ、５ｂ、５ｃとＳｉＯ2層１１１ｃ，１１１ｄ，１１１ｅとをエッチングして除去すると、第２実施形態と同じように、Ｐ+層１１６ａ、Ｎ+層１１６ｂ、１１６ｃの頂部上面位置をＡｌＯ層１１０の上表面位置より低くすることができると示した。このことは、本発明に係るその他の実施形態においても適用できる。
また、第８実施形態は、第１実施形態と異なり、凹部１１５ａ、１１５ｂ、１１５ｃを、ＳｉＯ2層１１１ａ、１１１ｂ、１１１ｃと、ＡｌＯ層１１０をマスクにして、Ｓｉ柱６ａ、６ｂ、６ｃの頂部をエッチングして形成した。このことは、本発明に係るその他の実施形態においても適用できる。
また、上記各実施形態では、半導体柱におけるチャネル、ソース、ドレインなどの半導体領域としてＳｉ（シリコン）を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、ＳｉＧｅのようにＳｉを含んだ半導体材料、またはＳｉ以外の半導体材料を用いた、ＳＧＴを有する半導体装置にも適用可能である。
また、第１実施形態では、ゲート導体層がＴｉＮ層１８ａ、１８ｂ、１８ｃ、１８ｄからなる形態とした。しかしこれに限られず、ゲート導体層は、他の金属材料から形成されていてもよい。また、ゲート導体層は、金属層と例えばポリＳｉ層などから構成される多層構造を有していてもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路に対しても適用することができる。
また、第１実施形態において、ＳＧＴのソース、ドレインは、同じ極性の不純物領域により形成されているが、互いに異なる導電性を有する不純物領域を有するトンネル効果ＳＧＴであってもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
本願は、２０１６年１２月２８日に出願された国際出願ＰＣＴ／ＪＰ２０１６／０８９１２９号に基づく優先権を主張するものである。この元となる特許出願の開示内容は参照により全体として本出願に含まれる。
本発明に係る、柱状半導体装置の製造方法によれば、高性能な柱状半導体装置が得られる。
Ｐｃ１、Ｐｃ２ Ｐチャネル型ＳＧＴ
Ｎｃ１、Ｎｃ２ Ｎチャネル型ＳＧＴ
ＳＮ１、ＳＮ２ 選択Ｎチャネル型ＳＧＴ
ＢＬｔ ビット線端子
ＢＬＲｔ 反転ビット線端子
ＷＬｔ ワード線端子
Ｖｓｓ グランド端子
Ｖｄｄ 電源端子
Ｃ１、Ｃ２ 回路領域
Ｇｐ１、Ｇｐ２、Ｇｎ１、Ｇｎ２、Ｇｓ１、Ｇｓ２ ゲート
１ ＳｉＯ2層基板
２、２ａ１、２ａ２、２ａ３、２ｂ１、２ｂ２、２ｂ３、４、４ａ、４ｂ、４ｃ ｉ層
８ｂ、８ｃ、８ｂｂ、８ｃｃ、３１ｂ、３１ｃ、３３ｂ、３３ｃ、３８ｂ、３８ｃ、３８Ｂ、３８Ｃ、１０１ａ、１０１ｂ、１１６ｂ、１１６ｃ Ｎ+層
Ｎｓ１、Ｎｓ２、Ｓｓ１、Ｓｓ２ ソースＮ ± 層Ｎｄ１、Ｎｄ２、Ｓｄ１、Ｓｄ２ ドレインＮ ± 層
８ａ、８ａａ、３１ａ、３３ａ、３８ａ、３８Ａ、９６、９６ａ、１０５、１１６ａ Ｐ+層
Ｐｄ１、Ｐｄ２ ドレインＰ + 層
Ｐｓ１、Ｐｓ２ ソースＰ ± 層Ｏｘ１、Ｏｘ２、Ｏｘ３、３、３ａ、３ｂ、３ｃ、５、５ａ、５ｂ、５ｃ、７ａ、７ｂ、７ｃ、１０、１４、１４ａ、１４ｂ、１４ｃ、１４ｄ、２３ａ、２３ｂ、２３ａａ、２３ｂｂ、３５ｂ、３５ｄ、４１ａ、４１ｂ、４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅ、５４、５６、５８、９０、９３、９３ａ、１０１、１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ ＳｉＯ2層
３５ｅ、３５ｆ、１１３ａ、１１３ｂ ＳｉＮ／ＳｉＯ 2 層ＳＰ１、ＳＰ２、ＳＰ３、６ａ、６ｂ、６ｃ、８５、２００ Ｓｉ柱
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ、９１、９１ａ ＨｆＯ2層
１２、１２ａ、１２ｂ、１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅ、９２、９２ａ ＴｉＮ層
１５、３５ａ、３５ｃ、８９、９９、１０２ ＳｉＮ層
５１、７１、１０３、１１０ ＡｌＯ層
１６、２７、３７ａ、３７ｂ、１１４ａ、１１４ｂ レジスト層
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ ＴｉＯ層
２１ａ、２１ｂ Ｎｉ層
２２ａ、２２ｂ Ｐ型ポリＳｉ層
２６ａ、２６ｂ Ｎ+型ポリＳｉ層
２５ａ、２５ｂ、２５ｃ 空間
１９ａ、１９ｂ、１９ｃ、９４ 開口部
３８ＡＡ、３８ＢＢ、３８ＣＣ 凹部
２８ａ、２８ｂ、２８ａａ、２８ｂｂ、３０ａ、３０ｂ、３０ｃ、３２ａ、３２ｂ、３２ｃ、３６ａ、３６ｂ、６７ａ、６７ｂ、６７ｃ、６７ｄ、６７ｅ、６７ｆ
ＮｉＳｉ層
４０ａ、４０ｂ、５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ、５０ａａ、５０ｂｂ、５５ａ、５５ｂ、５５ｃ、５５ｄ、５７、６０ａ、６０ｂ、１０８ａ、１０８ｂ コンタクトホール
４３ａ、４３ｂ、５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ、７２ａ、７２ｂ、７２ｃ、７３ａ、７３ｂ、７６ａ、７６ｂ、７６ｃ、７７ａ、７７ｂ、７８ａ、７８ｂ、７８ｃ、７９ａ、７９ｂ、８２ａ、８２ｂ、８２ｃ、８２ｄ、８２ｅ、９８、１００、１０６ Ｗ層
７４ａ、７４ｂ、７４ｃ、７５ａ、７５ｂ、８１ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅ バッファ導体層
８６ Ｐ層
８７ Ｎ層
９５ 絶縁層
ＶＤＤ 電源配線金属層
ＶＳＳ グランド配線金属層
ＷＬ ワード線配線金属層
ＢＬ ビット線配線金属層
ＢＬＲ 反転ビット線配線金属層
Ｍ１，Ｍ２、ＭＧ 配線金属層
１０４ ゲート導体層
１１５ａ、１１５ｂ、１１５ｃ 凹部
２０２ チャネル領域
２０３ ゲート絶縁層

Claims (24)

  1. 基板上に対して垂直方向に延在する第１の半導体柱を形成する工程と、
    前記第１の半導体柱の外周を囲む第１のゲート絶縁層を形成する工程と、
    前記第１のゲート絶縁層を囲む第１のゲート導体層を形成する工程と、
    垂直方向において、前記第１のゲート絶縁層の下端に、その上端位置がある、前記第１の半導体柱の内部、又はその側面に接した第１の不純物領域を形成する工程と、
    前記垂直方向において前記第１のゲート導体層の上端以上で、且つ前記第１の半導体柱の頂部以下の高さに上面位置を有する第１の絶縁層を形成する工程と、
    前記第１の絶縁層の上表面より上で露出している前記第１の半導体柱の上部の側面を囲んで第１の材料層を形成する工程と、
    前記第１の材料層をマスクに前記第１の半導体柱の頂部をエッチングして、凹部を形成する工程と、
    前記凹部に、ドナーまたはアクセプタ不純物を含む第２の不純物領域をエピタキシャル結晶成長させて形成する工程と、
    前記第１の材料層を除去する工程と、
    前記第１の絶縁層より上部の前記第２の不純物領域の側面を、平面視において等幅で囲んだ第２の材料層を形成する工程と、
    前記第２の材料層の外周部に第３の材料層を形成する工程と、
    前記第３の材料層と、前記第２の不純物領域と、をエッチングマスクにして、前記第２の材料層をエッチングして前記第１の絶縁層を底部にした第１のコンタクトホールを形成する工程と、
    前記第１のコンタクトホールに単層又は、複数層よりなる導電性を有する第１の導体材料層を埋め込む工程と、を備える、
    ことを特徴とする柱状半導体装置の製造方法。
  2. 前記第２の不純物領域の上表面位置を前記第２の材料層の上表面位置より低く形成する工程と、
    前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面とを覆って、単層又は、複数層よりなる導電性を有する第２の導体材料層を形成する工程と、を備える、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  3. 前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面と、前記第３の材料層の上表面を覆って、単層又は、複数層よりなる導電性を有する第３の導体材料層を形成する工程と、
    前記第３の導体材料層の上表面位置が、前記第２の材料層の上表面位置になるように研磨する工程と、
    前記第３の導体材料層に接続して、第１の配線導体層を形成する工程と、を備える、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  4. 前記第２の導体材料層上に、選択成長により、第４の導体材料層を形成する工程、を備える、
    ことを特徴とする請求項２に記載の柱状半導体装置の製造方法。
  5. 前記第２の導体材料層を選択成長により形成する工程、を備える、
    ことを特徴とする請求項２に記載の柱状半導体装置の製造方法。
  6. 前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面とを覆って、上表面位置が前記第３の材料層の上表面より高い、単層又は、複数層よりなる導電性を有する第５の導体材料層を形成する工程と、
    前記第５の導体材料層上に、第２の配線導体層を形成する工程と、を備える、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  7. 前記第１のゲート導体層を囲んだ第２の絶縁層を形成する工程と、
    前記第１の半導体柱の下方に、前記第２の絶縁層と、前記第１のゲート導体層と、前記第１のゲート絶縁層と、を貫通した開口部を形成する工程と、
    前記開口部を形成する前、または後に、前記開口部に面して、少なくとも前記第１のゲート導体層の端面を覆った第３の絶縁層を形成する工程と、
    前記開口部の前記第１の半導体柱の側面に接して、水平方向に伸延するドナー、またはアクセプタ不純物を含んだ前記第１の不純物領域を選択エピタキシャル結晶成長により形成する工程を、を備える、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  8. 平面視において、前記第１の不純物領域の外周が、前記第２の絶縁層の外周より外側になるように、前記第１の不純物領域を形成する工程を、さらに備える、
    ことを特徴とする請求項７に記載の柱状半導体装置の製造方法。
  9. 前記第１の不純物領域と、前記第２の不純物領域と、の一方または両方が、前記第１の半導体柱を構成している半導体母体と異なる半導体母体から形成されている、
    ことを特徴とする請求項７に記載の柱状半導体装置の製造方法。
  10. 前記基板上に前記第１の半導体柱に隣接して立つ第２の半導体柱と、前記第２の半導体柱の外周を囲む第２のゲート絶縁層と、前記第２のゲート絶縁層を囲む第２のゲート導体層と、
    前記第２の半導体柱上に前記第２の不純物領域と同じ工程を用いて、ドナーまたはアクセプタ不純物を含み、エピタキシャル結晶成長させて第３の不純物領域を形成する工程と、
    前記第１の半導体柱の下方にあり、且つ前記第１の半導体柱内または、側面に繋がった第４の不純物領域、を形成する工程と、
    前記第２の半導体柱の下方にあり、且つ前記第２の半導体柱内または、側面に繋がった第５の不純物領域、を形成する工程と、
    前記第１のゲート導体層、前記第２のゲート導体層、前記第１の不純物領域、前記第３の不純物領域、前記第４の不純物領域、及び前記第５の不純物領域から選ばれる異なる部位にそれぞれ接続され、前記基板に水平に延在し、平面視において互いに少なくとも部分的に重なり、且つ上から下にこの順番で存在する第２の配線導体層、第３の配線導体層、及び第４の配線導体層を含む積層構造体を提供する工程と、
    前記第３の材料層の上表面から前記第４の配線導体層の上表面又は内部までつづき、前記第２の配線導体層及び前記第３の配線導体層を貫通する第２のコンタクトホールを形成する工程と、
    前記第２のコンタクトホールに露出した前記第３の配線導体層の側面に第１の管状絶縁層を形成する工程と、
    前記第２のコンタクトホールを充満して導電性を有する第６の導体材料層を形成する工程と、
    前記第６の導体材料層の上部の側面を露出させる工程と、
    前記第２の材料層を形成する工程は、前記第６の導体材料層の側面を囲んで第４の材料層を形成する工程を含み、
    前記第３の材料層を形成する工程は、前記第４の材料層を囲んで第５の材料層を形成する工程を含み、そして、
    前記第５の材料層をエッチングマスクにして、前記第４の材料層をエッチングして、前記第２の配線導体層上面に繋がる第３のコンタクトホールを形成する工程と、
    前記第３のコンタクトホールに導電性を有する第７の導体材料層を形成する工程と、をさらに備える、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  11. 平面視において、前記第１のコンタクトホール、前記第２のコンタクトホール、前記第３のコンタクトホールの場所以外にあり、前記第１のゲート導体層、前記第２のゲート導体層、前記第４の不純物領域、前記第５の不純物領域のいずれかに接続され水平方向に延在する第５の配線導体層に繋がり、且つ前記第３の材料層の表面より下方に延びる第４のコンタクトホールを形成する工程と、
    第８の導体材料層を前記第４のコンタクトホールに充満する工程と、
    をさらに備える、
    ことを特徴とする請求項１０に記載の柱状半導体装置の製造方法。
  12. 平面視において、前記第２のコンタクトホールに面した前記第３の配線導体層の側面が、前記第２の配線導体層の側面より、外側になるように形成される、
    ことを特徴とする請求項１０に記載の柱状半導体装置の製造方法。
  13. 基板上に対して垂直方向に延在する第１の半導体柱を形成する工程と、
    前記第１の半導体柱の外周を囲む第１のゲート絶縁層を形成する工程と、
    前記第１のゲート絶縁層を囲む第１のゲート導体層を形成する工程と、
    前記基板に対する垂直方向において、前記第１のゲート絶縁層の下端に、その上端位置がある、前記第１の半導体柱の内部、又はその側面に接した第１の不純物領域を形成する工程と、
    前記垂直方向において前記第１のゲート導体層の上端以上で、且つ前記第１の半導体柱の頂部以下の高さに上面位置を有する第１の絶縁層を形成する工程と、
    前記第１の絶縁層の上表面より上で露出している前記第１の半導体柱の上部の側面を平面視において等幅に囲んで第１の材料層を形成する工程と、
    前記第１の材料層を囲んで第２の材料層を形成する工程と、
    前記第１の材料層と、前記第２の材料層と、をマスクに前記第１の半導体柱の頂部をエッチングして、凹部を形成する工程と、
    前記凹部に、ドナーまたはアクセプタ不純物を含む第２の不純物領域をエピタキシャル結晶成長させて形成する工程と、
    前記第１の材料層をエッチングして、前記第２の材料層と、前記第２の不純物領域の間にあり、且つ前記第１の絶縁層を底部にした第１のコンタクトホールを形成する工程と、
    前記第１のコンタクトホールに単層又は、複数層よりなる導電性を有する第１の導体材料層を埋め込む工程と、を備える、
    ことを特徴とする柱状半導体装置の製造方法。
  14. 前記第２の不純物領域の上表面位置を前記第１の材料層の上表面位置より低く形成する工程と、
    前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面とを覆って、単層又は、複数層よりなる導電性を有する第２の導体材料層を形成する工程と、を備える、
    ことを特徴とする請求項１３に記載の柱状半導体装置の製造方法。
  15. 前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面と、前記第２の材料層の上表面を覆って、単層又は、複数層よりなる導電性を有する第３の導体材料層を形成する工程と、
    前記第３の導体材料層の上表面位置が、前記第２の材料層の上表面位置になるように研磨する工程と、
    前記第３の導体材料層に接続して、第１の配線導体層を形成する工程と、を備える、
    ことを特徴とする請求項１３に記載の柱状半導体装置の製造方法。
  16. 前記第２の導体材料層上に、選択成長により、第４の導体材料層を形成する工程、を備える、
    ことを特徴とする請求項１４に記載の柱状半導体装置の製造方法。
  17. 前記第２の導体材料層を選択成長により形成する工程、を備える、
    ことを特徴とする請求項１４に記載の柱状半導体装置の製造方法。
  18. 前記第１のコンタクトホールを埋めて、前記第２の不純物領域との側面と、上表面とを覆って、上表面位置が前記第２の材料層の上表面より高い、単層又は、複数層よりなる導電性を有する第５の導体材料層を形成する工程と、
    前記第５の導体材料層上に、第２の配線導体層を形成する工程と、を備える、
    ことを特徴とする請求項１３に記載の柱状半導体装置の製造方法。
  19. 前記第１のゲート導体層を囲んだ第２の絶縁層を形成する工程と、
    前記第１の半導体柱の下方に、前記第２の絶縁層と、前記第１のゲート導体層と、前記ゲート絶縁層と、を貫通した開口部を形成する工程と、
    前記開口部を形成する前、または後に、少なくとも前記第１のゲート導体層の端面を覆った第３の絶縁層を形成する工程と、
    前記開口部の前記第１の半導体柱の側面に接して、水平方向に伸延するドナー、またはアクセプタ不純物を含んだ第１の不純物領域を選択エピタキシャル結晶成長により形成する工程を、を備える、
    ことを特徴とする請求項１３に記載の柱状半導体装置の製造方法。
  20. 平面視において、前記第１の不純物領域の外周が、前記第２の絶縁層の外周より外側になるように、前記第１の不純物領域を形成する工程を、さらに備える、
    ことを特徴とする請求項１９に記載の柱状半導体装置の製造方法。
  21. 前記第１の不純物領域と、前記第２の不純物領域と、の一方または両方が、前記第１の半導体柱を構成している半導体母体と異なる半導体母体から形成されている、
    ことを特徴とする請求項１９に記載の柱状半導体装置の製造方法。
  22. 前記基板上に前記第１の半導体柱に隣接して立つ第２の半導体柱と、前記第２の半導体柱の外周を囲む第２のゲート絶縁層と、前記第２のゲート絶縁層を囲む第２のゲート導体層と、
    前記第２の半導体柱上に前記第２の不純物領域と同じ工程を用いて、ドナーまたはアクセプタ不純物を含み、エピタキシャル結晶成長させて第３の不純物領域を形成する工程と、
    前記第１の半導体柱の下方にあり、且つ前記第１の半導体柱内または、側面に繋がった第４の不純物領域、を形成する工程と、
    前記第２の半導体柱の下方にあり、且つ前記第２の半導体柱内または、側面に繋がった第５の不純物領域、を形成する工程と、
    前記第１のゲート導体層、前記第２のゲート導体層、前記第２の不純物領域、前記第３の不純物領域、前記第４の不純物領域、及び前記第５の不純物領域から選ばれる異なる部位にそれぞれ接続され、前記基板に水平に延在し、平面視において互いに少なくとも部分的に重なり、且つ上から下にこの順番で存在する第２の配線導体層、第３の配線導体層、及び第４の配線導体層を含む積層構造体を提供する工程と、
    前記第２の材料層の上表面から前記第４の配線導体層の上表面又は内部までつづき、前記第２の配線導体層及び前記第３の配線導体層を貫通する第２のコンタクトホールを形成する工程と、
    前記第２のコンタクトホールに露出した前記第３の配線導体層の側面に第１の管状絶縁層を形成する工程と、
    前記第２のコンタクトホールを充満して導電性を有する第６の導体材料層を形成する工程と、
    前記第６の導体材料層の上部の側面を露出させる工程と、
    前記第１の材料層を形成する工程は、前記第６の導体材料層の側面を囲んで第３の材料層を形成する工程を含み、
    前記第２の材料層を形成する工程は、前記第３の材料層を囲んで第４の材料層を形成する工程を含み、そして、
    前記第４の材料層をエッチングマスクにして、前記第３の材料層をエッチングして、前記第２の配線導体層と前記第６の導体材料層の上面に繋がる第３のコンタクトホールを形成する工程と、
    前記第３のコンタクトホールに導電性を有する第７の導体材料層を形成す工程と、をさらに備える、
    ことを特徴とする請求項１３に記載の柱状半導体装置の製造方法。
  23. 平面視において、前記第１のコンタクトホール、前記第２のコンタクトホール、前記第３のコンタクトホールの場所以外にあり、前記第１のゲート導体層、前記第２のゲート導体層、前記第４の不純物領域、前記第５の不純物領域のいずれかに接続され水平方向に延在する第５の配線導体層に繋がり、且つ前記第２の材料層の表面より下方に延びる第４のコンタクトホールを形成する工程と、
    第８の導体材料層を前記第４のコンタクトホールに充満する工程と、
    をさらに備える、
    ことを特徴とする請求項２２に記載の柱状半導体装置の製造方法。
  24. 平面視において、前記第２のコンタクトホールに面した前記第３の配線導体層の側面が、前記第２の配線導体層の側面より、外側になるように形成される、
    ことを特徴とする請求項２２に記載の柱状半導体装置の製造方法。
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