JPWO2017061139A1 - 柱状半導体装置の製造方法 - Google Patents

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    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract

柱状半導体装置の製造方法は、Ｓｉ柱（６ｂ）内に形成されたＳＧＴのＮ＋層（３１ｂ）に繋がる下部配線導体層のＮｉＳｉ層（２８ａａ）上に、ゲートＴｉＮ層（１８ｄ）に繋がる上部配線導体層のＮｉＳｉ層（３６ａ）及びＮ＋層（３３ｂ）に繋がる中間配線導体層のＮｉＳｉ層（２８ｂｂ）を貫通した第１の導体Ｗ層（４３ａａ）と、ＮｉＳｉ層（２８ｂｂ）及びＷ層（４３ａａ）間に存在する絶縁ＳｉＯ２層４１ａとを形成し、Ｗ層（４３ａａ）を囲み、且つＮｉＳｉ層（３６ａ）上部表層を底部にした第２の導体Ｗ層５４ａａを形成して、ＮｉＳｉ層（２８ｂｂ）とＮｉＳｉ層（３６ａ）の接続を行うことを含む。

Description

本発明は、柱状半導体装置の製造方法に関する。
近年、ＬＳＩ（Large Scale Integration)に３次元構造トランジスタが使われている。その中で、柱状半導体装置であるＳＧＴ（Surrounding Gate Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化、高性能化が求められている。
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
図５に、ＮチャネルＳＧＴの模式構造図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ＋層１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ＋層」と称する。）が形成されている。このソース、ドレインとなるＮ＋層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁層１０３が形成されている。このゲート絶縁層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ＋層１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁層１０３、ゲート導体層１０４が、全体として柱状に形成される。このため、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ＋層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
図５に示したＳＧＴは１つのＳｉ柱内に１つのＳＧＴが形成されている。これに対して、１つのＳｉ柱内に複数のＳＧＴを積上げて、形成することが可能である。この場合、各ＳＧＴのソース、ドレイン半導体領域と、ゲート導体層とに、接続され、ソース、ドレイン半導体領域と垂直方向において同じ高さに形成された各配線導体層同士が、平面視において互いに重なりあうことになる。そして、ＳＧＴ回路の最終工程においては、各配線導体層は、各配線導体層上に形成されたコンタクトホールを介して、これらの上方に形成された配線金属層と接続されなければいけない。このため、ＳＧＴ回路の高集積化には、配線導体層、コンタクトホール、配線金属層の形成方法が、重要となる。
特開平２−１８８９６６号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979) T.Morimoto, T.Ohguro, H.Sasaki, M.S.Momose, T.Iinuma, I.Kunishima, K.Suguro, I.Katakabe, H.Nakajima, M.Tsuchiaki, M.Ono, Y.Katsumata, and H.Iwai: "Self-Aligned Nickel-Mono-Silicide Technology for High-Speed Deep Submicrometer Logic CMOS ULSI" IEEE Transaction on Electron Devices, Vol.42, No.5, pp.915-922 (1995)
柱状半導体装置の高密度化の実現が求められている。
本発明の第１の観点に係る、柱状半導体装置の製造方法は、
基板上に前記基板平面に垂直に形成された半導体柱と、前記半導体柱の外周を囲んで形成されたゲート絶縁層と、前記ゲート絶縁層を囲んで形成されたゲート導体層と、前記半導体柱内に形成された第１の不純物領域と、前記半導体柱内に前記第１の不純物領域と離れて形成された第２の不純物領域と、を有する１個または複数個の半導体構造体、並びに、
それぞれが前記半導体構造体のいずれかの前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され、前記基板平面に水平に延在し、且つ平面視において互いに少なくとも部分的に重なり、下から上にこの順番で存在する第１の配線導体層、第２の配線導体層、及び第３の配線導体層を含む積層構造体を提供する工程と、
前記第１の配線導体層の上表面又は内部まで、前記第３の配線導体層及び前記第２の配線導体層を貫通する第１のコンタクト部を形成する工程と、
前記第１のコンタクト部の側面にあって、前記第２の配線導体層の側面に第１の管状絶縁層を形成する工程と、
前記第１のコンタクト部を充満して第１の導体層を形成する工程と、
前記第１の導体層の頂部を露出させ、その後に、前記第１の導体層の頂部を囲んで第１の材料層を形成する工程と、
全体に第１の絶縁層を被覆して、その後、前記第１の導体層と前記第１の材料層との上部表面を露出させ、前記第１の導体層と、前記第１の材料層と、前記第１の絶縁層との上部表面を平滑化する工程と、
前記第１の材料層を除去する工程と、
前記第１の絶縁層をマスクにして、前記第３の配線導体層の上部表面に達する第２のコンタクト部を形成する工程と、
前記第２のコンタクト部を充満して第２の導体層を形成する工程と、
を備える、ことを特徴とする。
前記第１の導体層と前記第２の導体層の頂部表面の位置を揃える工程を備える、ことがさらに好ましい。
前記第２の導体層を形成する工程は、導体材料を、前記第２のコンタクト部に充満させ、且つ前記第１の絶縁層上に堆積し、その後、リソグラフィ法とエッチングにより、前記導体材料から、前記第２の導体層と、前記第１の導体層及び前記第２の導体層の上部表面に繋がった配線導体層とを一体に形成する工程を備える、ことがさらに好ましい。
平面視において、前記第１のコンタクト部の場所以外にあり、前記第１の絶縁層表面より下方に延びて、前記ゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域とのいずれかと繋がった、１個または複数の第３のコンタクト部を形成する工程と、
前記第１の導体層と同じ導体材料よりなる第３の導体層を前記第３のコンタクト部に充満する工程と、
前記第１の導体層と前記第３の導体層との頂部表面を同じにする工程とを備える、ことがさらに好ましい。
本発明によれば、高密度の柱状半導体装置が実現する。
本発明の第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置を説明するためのＳＲＡＭセル回路図である。 第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置を説明するためのＳＲＡＭセル模式構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第１実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第２実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 本発明の第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 第３実施形態に係るＳＧＴを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。 従来例のＳＧＴを示す模式構造図である。
以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。
（第１実施形態）
以下、図１Ａ、図１Ｂ、図２Ａ〜図２Ｘを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。
図１Ａに、本実施形態の柱状半導体装置である、ＳＧＴを用いたＳＲＡＭセル回路図を示す。本ＳＲＡＭセル回路は２個のインバータ回路を含んでいる。１つのインバータ回路は負荷トランジスタとしてのＰチャネル型ＳＧＴ_Ｐｃ１と、駆動トランジスタとしてのＮチャネル型ＳＧＴ_Ｎｃ１と、から構成されている。もう１つのインバータ回路は負荷トランジスタとしてのＰチャネル型ＳＧＴ_Ｐｃ２と、駆動トランジスタとしてのＮチャネル型ＳＧＴ_Ｎｃ２と、から構成されている。Ｐチャネル型ＳＧＴ_Ｐｃ１のゲートと、Ｎチャネル型ＳＧＴ_Ｎｃ１のゲートと、Ｐチャネル型ＳＧＴ_Ｐｃ２のドレインと、Ｎチャネル型ＳＧＴ_Ｎｃ２のドレインとが接続されている。Ｐチャネル型ＳＧＴ_Ｐｃ２のゲートと、Ｎチャネル型ＳＧＴ_Ｎｃ２のゲートと、Ｐチャネル型ＳＧＴ_Ｐｃ１のドレインと、Ｎチャネル型ＳＧＴ_Ｎｃ１のドレインとが接続されている。
図１Ａに示すように、Ｐチャネル型ＳＧＴ_Ｐｃ１、Ｐｃ２のソースは電源端子Ｖｄｄに接続されている。そして、Ｎチャネル型ＳＧＴ_Ｎｃ１、Ｎｃ２のソースはグランド端子Ｖｓｓに接続されている。選択Ｎチャネル型ＳＧＴ_ＳＮ１、ＳＮ２が２つのインバータ回路の両側に配置されている。選択Ｎチャネル型ＳＧＴ_ＳＮ１、ＳＮ２のゲートはワード線端子ＷＬｔに接続されている。選択Ｎチャネル型ＳＧＴ_ＳＮ１のソース、ドレインはビット線端子ＢＬｔとＮチャネル型ＳＧＴ_Ｎｃ１、Ｐチャネル型ＳＧＴ_Ｐｃ１のドレインとに接続されている。選択Ｎチャネル型ＳＧＴ_ＳＮ２のソース、ドレインは反転ビット線端子ＢＬＲｔと、Ｎチャネル型ＳＧＴ_Ｎｃ２、Ｐチャネル型ＳＧＴ_Ｐｃ２のドレインとに接続されている。このように、本実施形態のＳＲＡＭセルを有する回路（以下、「ＳＲＡＭセル回路」という。）は、２個のＰチャネル型ＳＧＴ_Ｐｃ１、Ｐｃ２と、４個のＮチャネル型ＳＧＴ_Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２とからなる合計６個のＳＧＴから構成されている。そして、このＳＲＡＭセル回路は、Ｐチャネル型ＳＧＴ_Ｐｃ１、Ｎチャネル型ＳＧＴ_Ｎｃ１、ＳＮ１よりなる回路領域Ｃ１と、Ｐチャネル型ＳＧＴ_Ｐｃ２、Ｎチャネル型ＳＧＴ_Ｎｃ２、ＳＮ２よりなる回路領域Ｃ２とから構成されている。
図１Ｂに第１実施形態に係るＳＲＡＭセル回路の模式構造図を示す。このＳＲＡＭセル回路は３個のＳｉ柱ＳＰ１、ＳＰ２、ＳＰ３より構成されている。
Ｓｉ柱ＳＰ１には、図１ＡにおけるＰチャネル型ＳＧＴ_Ｐｃ１が上部に形成され、Ｐチャネル型ＳＧＴ_Ｐｃ２が下部に形成されている。Ｐチャネル型ＳＧＴ_Ｐｃ１、Ｐｃ２はＳｉ柱ＳＰ１の中間にあるＳｉＯ２層Ｏｘ１で分離されている。Ｐチャネル型ＳＧＴ_Ｐｃ１は、チャネルであるＳｉ柱ＳＰ１の一部と、このＳｉ柱ＳＰ１の一部を囲むゲートＧｐ１と、ゲートＧｐ１の上下のＳｉ柱ＳＰ１内にあるドレインＰ＋層Ｐｄ１とソースＰ＋層Ｐｓ１とより形成されている。Ｐチャネル型ＳＧＴ_Ｐｃ２は、チャネルであるＳｉ柱ＳＰ１の一部と、このＳｉ柱ＳＰ１の一部を囲むゲートＧｐ２と、ゲートＧｐ２の上下のＳｉ柱ＳＰ１内にあるドレインＰ＋層Ｐｄ２とソースＰ＋層Ｐｓ２とより形成されている。
Ｓｉ柱ＳＰ２には、図１ＡにおけるＮチャネル型ＳＧＴ_Ｎｃ１が上部に形成され、Ｎチャネル型ＳＧＴ_Ｎｃ２が下部に形成されている。Ｎチャネル型ＳＧＴ_Ｎｃ１、Ｎｃ２はＳｉ柱ＳＰ２の中間にあるＳｉＯ２層Ｏｘ２で分離されている。Ｎチャネル型ＳＧＴ_Ｎｃ１は、チャネルであるＳｉ柱ＳＰ２の一部と、このＳｉ柱ＳＰ２の一部を囲むゲートＧｎ１と、ゲートＧｎ１の上下のＳｉ柱ＳＰ２内にあるドレインＮ＋層Ｎｄ１とソースＮ＋層Ｎｓ１とより形成されている。Ｎチャネル型ＳＧＴ_Ｎｃ２は、チャネルであるＳｉ柱ＳＰ２の一部と、このＳｉ柱ＳＰ２の一部を囲むゲートＧｎ２と、ゲートＧｎ２の上下のＳｉ柱ＳＰ２内にあるドレインＮ＋層Ｎｄ２とソースＮ＋層Ｎｓ２とより形成されている。
Ｓｉ柱ＳＰ３には、図１ＡにおけるＮチャネル型ＳＧＴ_ＳＮ１が上部に形成され、Ｎチャネル型ＳＧＴ_ＳＮ２が下部に形成されている。Ｎチャネル型ＳＧＴ_ＳＮ１、ＳＮ２はＳｉ柱ＳＰ３の中間にあるＳｉＯ２層Ｏｘ３で分離されている。Ｎチャネル型ＳＧＴ_ＳＮ１は、チャネルであるＳｉ柱ＳＰ３の一部と、このＳｉ柱ＳＰ３の一部を囲むゲートＧｓ１と、ゲートＧｓ１の上下のＳｉ柱ＳＰ３内にあるドレインＮ＋層Ｓｄ１とソースＮ＋層Ｓｓ１とより形成されている。Ｎチャネル型ＳＧＴ_ＳＮ２は、チャネルであるＳｉ柱ＳＰ３の一部と、このＳｉ柱ＳＰ３の一部を囲むゲートＧｓ２と、ゲートＧｓ２の上下のＳｉ柱ＳＰ３内にあるドレインＮ＋層Ｓｄ２とソースＮ＋層Ｓｓ２とより形成されている。
図１Ｂに示すように、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の同じ高さに位置している構成要素同士が接続されている。即ち、ゲートＧｐ１、Ｇｎ１が接続され、ドレインＰ＋層Ｐｄ１と、ドレインＮ＋層Ｎｄ１と、ドレインＮ＋層Ｓｄ１とが接続され、ドレインＰ＋層Ｐｄ２と、ドレインＮ＋層Ｎｄ２と、ドレインＮ＋層Ｓｄ２とが接続され、ゲートＧｐ２、Ｇｎ２が接続されている。さらに、ゲートＧｐ１、Ｇｎ１と、ドレインＰ＋層Ｐｄ２と、ドレインＮ＋層Ｎｄ２と、ドレインＮ＋層Ｓｄ２とが接続され、ゲートＧｐ２、Ｇｎ２が、ドレインＰ＋層Ｐｄ１と、ドレインＮ＋層Ｎｄ１と、ドレインＮ＋層Ｓｄ１とが接続されている。
図１Ｂに示すように、Ｓｉ柱ＳＰ１のソースＰ＋層Ｐｓ１、Ｐｓ２は電源端子Ｖｄｄに接続され、Ｓｉ柱ＳＰ２のソースＮ＋層Ｎｓ１、Ｎｓ２はグランド端子Ｖｓｓに接続され、Ｓｉ柱ＳＰ３のソースＮ＋層Ｓｓ１はビット線端子ＢＬｔに接続され、Ｓｉ柱ＳＰ３のソースＮ＋層Ｓｓ２は反転ビット線端子ＢＬＲｔに接続され、Ｓｉ柱ＳＰ３のゲートＧｓ１、Ｇｓ２はワード線端子ＷＬｔに接続されている。
図１Ｂに示すように、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上部に、図１Ａに示した回路図の回路領域Ｃ１が形成され、下部に回路領域Ｃ２が形成されている。そして、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の同じ高さにある構成要素同士が、Ｓｉ柱の上下間の接続経路を介さないで接続されている。即ち、ゲートＧｐ１、Ｇｎ１が、Ｓｉ柱ＳＰ１、ＳＰ２の上下間の接続経路を介さないで接続され、ドレインＰ＋層Ｐｄ１、Ｎ＋層Ｎｄ１、Ｓｄ１が、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上下間の接続経路を介さないで接続され、ドレインＰ＋層Ｐｄ２、Ｎ＋層Ｎｄ２、Ｓｄ２が、Ｓｉ柱ＳＰ１、ＳＰ２、ＳＰ３の上下間の接続経路を介さないで接続され、同様にゲートＧｐ２、Ｇｎ２が、Ｓｉ柱ＳＰ１、ＳＰ２の上下間の接続経路を介さないで接続されている。これに対し、ゲートＧｐ１、Ｇｎ１と、ドレインＰ＋層Ｐｄ２、Ｎ＋層Ｎｄ２との接続は、上下間の接続配線経路を介して接続する必要がある。同様に、ゲートＧｐ２、Ｇｎ２と、ドレインＰ＋層Ｐｄ１、Ｎ＋層Ｎｄ１との接続は、上下間の接続配線経路を介して接続されている。
図２Ａに、ＳＧＴを有する柱状半導体装置であるＳＲＡＭセル回路の製造工程を説明するための、平面図及び断面図を示す。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図を示す。
図２Ａに示すように、ＳｉＯ２層基板１上に、積層されたｉ層２、ＳｉＯ２層３、ｉ層４、ＳｉＯ２層５を形成する。
次に、図２Ｂに示すように、レジスト層（図示せず）をマスクに、リソグラフィ法とＲＩＥ（Reactive Ion Etching）法を用いて、平面視において円形状のＳｉＯ２層５ａ、５ｂ、５ｃを形成する。次に、レジスト層、ＳｉＯ２層５ａ、５ｂ、５ｃをマスクに、ＲＩＥ法を用いて、ｉ層４、ＳｉＯ２層３、ｉ層２をエッチングして、ＳｉＯ２層基板１上にｉ層２の下層を残して、Ｓｉ柱６ａ、６ｂ、６ｃを形成する。そして、レジスト層を除去する。この結果、Ｓｉ柱６ａは、ｉ層２ｂ１、ＳｉＯ２層３ａ、ｉ層４ａ、ＳｉＯ２層５ａを含み、Ｓｉ柱６ｂは、ｉ層２ｂ２、ＳｉＯ２層３ｂ、ｉ層４ｂ、ＳｉＯ２層５ｂを含み、Ｓｉ柱６ｃは、ｉ層２ｂ３、ＳｉＯ２層３ｃ、ｉ層４ｃ、ＳｉＯ２層５ｃを含む。
次に、リソグラフィ法とＲＩＥ法を用いて、下層に残存するｉ層２をエッチングして、Ｓｉ柱６ａの外周部にｉ層２ａ１を、Ｓｉ柱６ｂの外周部にｉ層２ａ２を、Ｓｉ柱６ｃの外周部にｉ層２ａ３を形成する。
次に、図２Ｃに示すように、例えば熱酸化により、Ｓｉ柱６ａ、６ｂ、６ｃとｉ層２ａ１、２ａ２、２ａ３の外周にＳｉＯ２層７ａ、７ｂ、７ｃを形成する。そして、リソグラフィ法とイオン注入法を用いて、Ｓｉ柱６ａの外周部のｉ層２ａ１にＰ＋層８ａを形成し、Ｓｉ柱６ｂの外周部のｉ層２ａ２にＮ＋層８ｂを形成し、Ｓｉ柱６ｃの外周部のｉ層２ａ３にＮ＋層８ｃを形成する。そして、Ｓｉ柱６ａ、６ｂ、６ｃの下部と、ｉ層２ａ１、２ａ２、２ａ３とを囲んで、ＳｉＯ２層１０を形成する。
次に、図２Ｄに示すように、ＳｉＯ２層１０より上のＳｉＯ２層７ａ、７ｂ、７ｃを除去した後に、Ｓｉ柱６ａ、６ｂ、６ｃと、ＳｉＯ２層１０を覆って、例えばＡＬＤ（Atomic Layer Deposition）法により、酸化ハフニウム（ＨｆＯ２）層１１と、窒化チタン（ＴｉＮ）層１２を順次形成する。最終的に、ＨｆＯ２層１１はＳＧＴのゲート絶縁層となり、ＴｉＮ層１２はＳＧＴのゲート導体層となる。
次に、図２Ｅに示すように、リソグラフィ法とＲＩＥ法を用いて、Ｓｉ柱６ａ、６ｂを囲んだＴｉＮ層１２ａと、Ｓｉ柱６ｃを囲んだＴｉＮ層１２ｂを形成する。
次に、図２Ｆに示すように、全体を覆って、ＳｉＯ２層１４を形成する。その後、熱処理を行い、Ｐ＋層８ａ、Ｎ＋層８ｂ、８ｃのドナー、またはアクセプタ不純物原子をｉ層２ａ１、２ａ２、２ａ３の全体に熱拡散して、Ｐ＋層８ａａ、Ｎ＋層８ｂｂ、８ｃｃを形成する。その後、Ｓｉ柱６ａ、６ｂ、６ｃの外周に窒化シリコン（ＳｉＮ）層１５を形成する。続いて、ＳｉＮ層１５上にレジスト層１６を形成する。ＳｉＯ２層３ａ、３ｂ、３ｃの垂直方向での位置が、レジスト層１６の中央部になるように、レジスト層１６を形成する。レジスト層１６は、レジスト材料をＳｉ柱６ａ、６ｂ、６ｃとＳｉＮ層１５との上表面に塗布した後、例えば２００℃の熱処理を行ってレジスト材料の流動性を大きくし、レジスト材料がＳｉ柱６ａ、６ｂ、６ｃの外側のＳｉＮ層１５上で均質に溜まるようにして形成する。続いて、フッ化水素ガス（以下、「ＨＦガス」と称する。）を全体に供給する。続いて、例えば１８０℃の加熱環境とすることで、ＨＦガスがレジスト層１６内に含まれた水分によって電離され、フッ化水素イオン（ＨＦ２ ＋）（以下、「ＨＦイオン」と称する。）が形成される。このＨＦイオンがレジスト層１６内を拡散して、レジスト層１６に接触するＳｉＯ２層１４をエッチングする（ここでのエッチングのメカニズムは非特許文献２を参照のこと。）。一方、レジスト層１６に接触していないＳｉＯ２層１４は、殆どエッチングされずに残存する。その後、レジスト層１６を除去する。
以上の結果、図２Ｇに示すように、ＳｉＯ２層１４は、ＳｉＮ層１５に覆われたＳｉＯ２層１４ａと、Ｓｉ柱６ａ、６ｂ、６ｃの上部領域のＳｉＯ２層１４ｂ、１４ｃ、１４ｄとに分離される。続いて、ＳｉＯ２層１４ａ、１４ｂ、１４ｃ、１４ｄ、ＳｉＮ層１５をマスクとして用い、ＴｉＮ層１２ａ、１２ｂをエッチングすることで、ＴｉＮ層１２ａが、Ｓｉ柱６ａ、６ｂの下方領域のＳｉＮ層１５で覆われたＴｉＮ層１８ａと、ＳｉＯ２層１４ｂ、で覆われたＴｉＮ層１８ｃと、ＳｉＯ２層１４ｃで覆われたＴｉＮ層１８ｄに分離され、ＴｉＮ層１２ｂが、Ｓｉ柱６ｃの下方領域のＳｉＮ層１５で覆われたＴｉＮ層１８ｂと、ＳｉＯ２層１４ｄで覆われたＴｉＮ層１８ｅに分離される。次に、ＳｉＯ２層１４ａ、１４ｂ、１４ｃと、ＴｉＮ層１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅとをマスクとして用い、ＨｆＯ２層１１をエッチングすることで、ＨｆＯ２層１１が、Ｓｉ柱６ａ、６ｂ、６ｃの下方領域においてＴｉＮ層１８ａ、１８ｂで覆われたＨｆＯ２層１１ａと、Ｓｉ柱６ａ、６ｂ、６ｃの上部領域でＴｉＮ層１８ｃ、１８ｄ、１８ｅにそれぞれ覆われたＨｆＯ２層１１ｂ、１１ｃ、１１ｄとに分離される。その後、ＴｉＮ層１８ａのＳｉ柱６ａ側の露出部、ＴｉＮ層１８ａのＳｉ柱６ｂ側の露出部、ＴｉＮ層１８ｂ、１８ｃ、１８ｄ、１８ｅの露出部をそれぞれ酸化することで、ＴｉＯ（酸化チタン）層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆを形成する。その後、ＴｉＯ層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ形成時にＳｉ柱６ａ、６ｂ、６ｃ側面に形成されたＳｉＯ２層（図示せず）を除去する。
次に、図２Ｈに示すように、例えば、ＳｉＯ２層基板１を配置した基板金属板と、この基板金属板から離間した対向金属板とを用意し、基板金属板に直流電圧を印加し、これら２枚の平行金属板にＲＦ高周波電圧を印加することで対向金属板の材料原子をスパッタしてＳｉＯ２層基板１上に堆積させるバイアス・スパッタ法を用いて、Ｎｉ原子をＳｉＯ２層基板１の上表面に垂直な方向から入射させ、ＳｉＮ層１５上にＮｉ層２１ａを形成する。同様に、バイアス・スパッタ法により、ボロン（Ｂ）不純物を含んだＰ型ポリＳｉ層２２ａ、ＳｉＯ２層２３ａ、Ｎｉ層２１ｂ、Ｐ型ポリＳｉ層２２ｂ、ＳｉＯ２層２３ｂを順次積層する。ここで、ＳｉＯ２層２３ｂの上面は、Ｓｉ柱６ａ、６ｂ、６ｃの上部を覆ったＳｉＯ２層１４ｂ、１４ｃ、１４ｄと接するように形成する。Ｎｉ原子、ポリＳｉ原子、ＳｉＯ２原子は、ＳｉＯ２層基板１の上表面に対して垂直な方向から入射するので、Ｓｉ柱６ａ、６ｂ、６ｃの外周部側面とＮｉ層２１ａ、２１ｂ、Ｐ型ポリＳｉ層２２ａ、２２ｂ、ＳｉＯ２層２３ａ、２３ｂとの間に、密閉された空間２５ａ、２５ｂ、２５ｃが形成される。その後、ＳｉＮ層１５上に堆積されたＮｉ層２１ａ、２１ｂ、Ｐ型ポリＳｉ層２２ａ、２２ｂ、ＳｉＯ２層２３ａ、２３ｂよりなる積層膜と同時にＳｉ柱６ａ、６ｂ、６ｃ頂部上に形成された積層膜（図示せず）を除去する。
次に、図２Ｉに示すように、Ｓｉ柱６ａを覆ったレジスト層２７を形成する。その後、ＳｉＯ２層基板１上面より砒素（Ａｓ）原子のイオン注入により、Ｓｉ柱６ｂ、６ｃの外周部のＰ型ポリＳｉ層２２ａ、２２ｂをＮ＋層化してＮ＋型ポリＳｉ層２６ａ、２６ｂを形成する。その後、レジスト層２７を除去する。
次に、図２Ｊに示すように、例えば５５０℃の熱処理を行うことで、Ｎｉ層２１ａ、２１ｂのＮｉ原子をＰ型ポリＳｉ層２２ａ、２２ｂ、Ｎ＋型ポリＳｉ層２６ａ、２６ｂ内に拡散させてニッケルシリサイド（ＮｉＳｉ）層２８ａ、２８ｂをそれぞれ形成する。ＮｉＳｉ層２８ａ、２８ｂは、Ｐ型ポリＳｉ層２２ａ、２２ｂ、Ｎ＋型ポリＳｉ層２６ａ、２６ｂの体積より膨張する（この体積膨張については非特許文献３を参照のこと）。Ｐ型ポリＳｉ層２２ａ、２２ｂ、Ｎ＋型ポリＳｉ層２６ａ、２６ｂはＳｉＮ層１５、ＳｉＯ２層２３ａ、２３ｂにより挟まれているので、ＮｉＳｉ層２８ａ、２８ｂは、主に空間２５ａ、２５ｂ、２５ｃ内に突出する。Ｎ＋型ポリＳｉ層２６ａ、２６ｂに含まれているＡｓ原子と、Ｐ型ポリＳｉ層２２ａ、２２ｂとに含まれているＢ原子は、ＮｉＳｉ層２８ａ、２８ｂより外側に押し出される（この押し出し現象については非特許文献３を参照のこと）。この不純物原子押し出し効果により、空間２５ａ、２５ｂ、２５ｃ内に突き出したＮｉＳｉ層２８ａ、２８ｂの側面表層に不純物原子を多く含んだ突起部（図示せず）が形成される。そして、突起部側面がＳｉ柱６ａ、６ｂ、６ｃ表面に接触する。
次に、図２Ｋに示すように、熱処理を行って、ＮｉＳｉ層２８ａ、２８ｂのシリサイド化を拡張すると共に、不純物押し出し効果により突起部からＡｓ原子、Ｂ原子をＳｉ柱６ａ、６ｂ、６ｃ内に拡散させる。こうして、ＮｉＳｉ層２８ａに接したＳｉ柱６ａ、６ｂ、６ｃの側面表層にそれぞれＮｉＳｉ層３０ａ、３０ｂ、３０ｃが形成されると共に、Ｂ原子及びＡｓ原子が不純物押し出し効果によりＳｉ柱６ａ、６ｂ、６ｃ内部に拡散されてＳｉ柱６ａ、６ｂ、６ｃ内部にそれぞれＰ＋層３１ａ、Ｎ＋層３１ｂ、３１ｃが形成される。同様に、ＮｉＳｉ層２８ｂに接したＳｉ柱６ａ、６ｂ、６ｃの側面表層にそれぞれＮｉＳｉ層３２ａ、３２ｂ、３２ｃが形成されると共に、Ｂ原子及びＡｓ原子が不純物押し出し効果によりＳｉ柱６ａ、６ｂ、６ｃ内部に拡散されてＳｉ柱６ａ、６ｂ、６ｃ内部にそれぞれＰ＋層３３ａ、Ｎ＋層３３ｂ、３３ｃが形成される。ＳｉＯ２層３ａ、３ｂ、３ｃでは、ドナー及びアクセプタ不純物原子の熱拡散が抑えられ、同時にシリサイド化も抑えられるので、Ｐ＋層３１ａ、Ｎ＋層３１ｂ、３１ｃと、Ｐ＋層３３ａ、Ｎ＋層３３ｂ、３３ｃとは、ＳｉＯ２層３ａ、３ｂ、３ｃで分離される。次に、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２８ａ、２８ｂ、ＳｉＯ２層２３ａ、２３ｂを、Ｓｉ柱６ａ、６ｂ、６ｃの外周部に残存するように、パターン加工することで、ＮｉＳｉ層２８ａａ、２８ｂｂ、ＳｉＯ２層２３ａａ、２３ｂｂをそれぞれ形成する。
次に、図２Ｌに示すように、ＳｉＮ層１５を形成した方法と同じ方法を用いることで、その上表面が、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの高さ方向の中間に位置するように、ＳｉＮ層３５を形成する。続いて、空間２５ａ、２５ｂ、２５ｃを形成した方法と同じ方法を用いることで、ＴｉＮ層１８ｃ、１８ｄ、１８ｅの外周に開口部を形成する。続いて、ＴｉＮ層１８ｃ、１８ｄに接触したＮｉＳｉ層３６ａと、ＴｉＮ層１８ｅに接触したＮｉＳｉ層３６ｂを形成する。
次に、図２Ｍに示すように、ＳｉＯ２層３７を、その上表面の位置がＮｉＳｉ層３６ａ、３６ｂの表面よりも高く、かつＳｉ柱６ａ、６ｂ、６ｃの頂部よりも低くなるように形成する。その後、ＳｉＯ２層３７をマスクとして用い、Ｓｉ柱６ａ、６ｂ、６ｃの頂部のＳｉＯ２層１４ｂ、１４ｃ、１４ｄ、ＴｉＮ層１８ｃ、１８ｄ、１８ｅ、ＨｆＯ２層１１ｂ、１１ｃ、１１ｄをエッチングする。次に、ＳｉＯ２層３７、１４ｂ、１４ｃ、１４ｄ、ＴｉＮ層１８ｃ、１８ｄ、１８ｅ、ＨｆＯ２層１１ｂ、１１ｃ、１１ｄをマスクにして、リソグラフィ法とイオン注入法を用いて、Ｓｉ柱６ａの頂部にボロン（Ｂ）をイオン注入してＰ＋層３８ａを、Ｓｉ柱６ｂ、６ｃの頂部に砒素（Ａｓ）をイオン注入してＮ＋層３８ｂ、３８ｃをそれぞれ形成する。
図２Ｎに次の工程を示す。（ｅ）は（ａ）におけるＹ３−Ｙ３’線に沿った断面構造図である。表面が平坦なＳｉＯ２層３９をＣＶＤ法、ＭＣＰ法によって全体に形成する。続いて、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２８ａａ上に、ＳｉＯ２層３９、３７、ＮｉＳｉ層３６ａ、ＳｉＮ層３５、ＳｉＯ２層２３ｂｂ、ＮｉＳｉ層２８ｂｂ、ＳｉＯ２層２３ａａを貫通させて、コンタクトホール４０ａを形成する。同じく、リソグラフィ法とＲＩＥ法とを用いて、ＴｉＮ層１８ａ上に、ＳｉＯ２層３９、３７、ＳｉＮ層３５、ＳｉＯ２層２３ｂｂ、ＮｉＳｉ層２８ｂｂ、ＳｉＯ２層２３ａａ、ＳｉＮ層１５、ＳｉＯ２層１４ａを貫通させて、コンタクトホール４０ｂを形成する。
次に、図２Ｏに示すように、全体にＡＬＤ法によりＳｉＯ２層（図示せず）を堆積する。そして、ＲＩＥ法を用いて、コンタクトホール４０ａの側面にＳｉＯ２層４１ａを残存させ、ＮｉＳｉ層２８ａａ上のＳｉＯ２層を除去する。同様に、コンタクトホール４０ｂの側面にＳｉＯ２層４１ｂを残存させ、ＴｉＮ層１８ａ上のＳｉＯ２層を除去する。
次に、図２Ｐに示すように、全体にＡＬＤ法によりタングステン（Ｗ）層（図示せず）を、コンタクトホール４０ａ、４０ｂの内部とＳｉＯ２層３９上部に堆積する。そして、ＭＣＰ法により、Ｗ層と、ＳｉＯ２層３９との表面層を研磨して、上表面の位置がＳｉＯ２層３９の上表面と一致するＷ層４３ａ、４３ｂを形成する。
次に、図２Ｑに示すように、ＲＩＥ法を用いてＳｉＯ２層３９を均一にエッチングする。この場合、エッチングされたＳｉＯ２層３９の上表面の位置は、Ｐ＋層３８ａ、Ｎ＋層３８ｂ、３８ｃより上部になる。そして、Ｗ層４３ａ、４３ｂの頂部が、ＳｉＯ２層３９上表面より突き出る。そして、ＣＶＤ法により、全体にＳｉＯ２層層（図示せず）を堆積する。そして、ＣＭＰ法とＲＩＥ法により、ＳｉＯ２層３９上のＳｉＯ２層を除去するとともに、Ｗ層４３ａ、４３ｂの側面にＳｉＯ２層４６ａ、４６ｂを残存させる。
次に、図２Ｒに示すように、全体にＣＶＤ法により例えば酸化アルミニウム（ＡｌＯ）絶縁層（図示せず）を堆積する。そして、ＣＭＰ法によりＡｌＯ層の上表面の位置が、Ｗ層４３ａ、４３ｂの上表面になるように、平坦に研磨して、ＡｌＯ層５１を形成する。そして、Ｗ層側面のＳｉＯ２層４６ａ、４６ｂを除去する。
次に、図２Ｓに示すように、ＲＩＥ法により、ＡｌＯ層５１をマスクにして、Ｗ層４３ａの外周のＳｉＯ２層３９、３７、及びこれらに接するＳｉＯ２層４１ａをエッチングしてＮｉＳｉ層３６ａ上にコンタクトホール５２ａを形成する。同様に、ＡｌＯ層５１をマスクにして、Ｗ層４３ｂの外周のＳｉＯ２層３９、３７、ＳｉＮ層３５、ＳｉＯ２層２３ｂｂ、及びこれらに接するＳｉＯ２層４１ｂをエッチングしてＮｉＳｉ層２８ｂｂ上にコンタクトホール５２ｂを形成する。
次に、図２Ｔに示すように、ＡＬＤ法により、コンタクトホール５２ａ、５２ｂの内部、及びＡｌＯ層５１上に、Ｗ層（図示せず）を堆積する。そして、ＣＭＰ法によりＷ層とＡｌＯ層５１を研磨して、上表面の位置がＳｉＯ２層３９上表面となるＷ層４３ａａ、５４ａａを形成する。同様に、上表面の位置がＳｉＯ２層３９上表面と一致するＷ層４３ｂｂ、５４ｂｂを形成する。
次に、図２Ｕに示すように、Ｗ層４３ａａ、５４ａａに繋がった配線金属層５５ａをＳｉＯ２層３９上に形成する。同様に、Ｗ層４３ｂｂ、５４ｂｂに繋がった配線金属層５５ｂをＳｉＯ２層３９上に形成する。
次に、図２Ｖに示すように、ＣＶＤ法とＣＭＰ法により、全体にＳｉＯ２層４４を形成する。その後、ＳｉＯ２層４４、３９等を貫通させて、Ｓｉ柱６ａの頂部のＰ＋層３８ａ上にコンタクトホール４５ａを形成し、Ｓｉ柱６ｂの頂部のＮ＋層３８ｂ上にコンタクトホール４５ｂを形成し、Ｐ＋層８ａａ上にコンタクトホール４５ｃを形成し、Ｎ＋層８ｂｂ上にコンタクトホール４５ｄを形成する。その後、コンタクトホール４５ａ、４５ｃを介して、Ｐ＋層３８ａ、８ａａと接続して、平面視上においてＹ３−Ｙ３’線に沿った方向に繋がった、電源配線金属層ＶＤＤを形成する。さらに、コンタクトホール４５ｂ、４５ｄを介して、Ｎ＋層３８ｂ、８ｂｂと接続して、平面視上においてＹ１−Ｙ１’線に沿った方向に繋がった、グランド配線金属層ＶＳＳを形成する。
次に、図２Ｗに示すように、ＣＶＤ法とＣＭＰ法により、全体にＳｉＯ２層４６を形成する。その後、ＴｉＮ層１８ｂ上に、ＳｉＯ２層４６、４４、３９、３７、ＮｉＳｉ層３６ｂ、ＳｉＮ層３５、１５、ＳｉＯ２層１４ａを貫通させて、コンタクトホール４７を形成する。その後、コンタクトホール４７を介して、ＴｉＮ層１８ｂとＮｉＳｉ層３６ｂとを接続する、Ｘ−Ｘ’方向に繋がったワード線配線金属層ＷＬを形成する。
次に、図２Ｘに示すように、ＣＶＤ法とＣＭＰ法により、全体にＳｉＯ２層４８を形成する。その後、Ｓｉ柱６ｃの頂部のＮ＋層３８ｃ上に、ＳｉＯ２層４８、４６、４４、３９を貫通させて、コンタクトホール４９ａを形成し、Ｎ＋層８ｃｃ上に、ＳｉＯ２層４８、４６、４４、３９、３７、ＳｉＮ層３５、１５、ＳｉＯ２層１４ａ、ＨｆＯ２層１１ａ、ＳｉＯ２層１０、７ｃを貫通させて、コンタクトホール４９ｂを形成する。その後、コンタクトホール４９ａを介して、Ｎ＋層３８ｃと接続する、平面視上においてＹ２−Ｙ２’線に沿った方向に繋がったビット線配線金属層ＢＬを形成し、コンタクトホール４９ｂを介してＮ＋層８ｃｃと接続する、平面視上においてビット線配線金属層ＢＬに並行して繋がった反転ビット線配線金属層ＢＬＲを形成する。
図２Ｘに示すように、Ｓｉ柱６ａの上部に、Ｐ＋層３３ａ、３８ａをドレイン、ソースとし、ＴｉＮ層１８ｃをゲートとし、Ｐ＋層３３ａ、３８ａ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ１に対応する）が形成され、Ｓｉ柱６ａの下部に、Ｐ＋層８ａａ、３１ａをソース、ドレインとし、ＴｉＮ層１８ａをゲートとし、Ｐ＋層８ａａ、３１ａ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ２に対応する）が、形成される。
また、Ｓｉ柱６ｂの上部に、Ｎ＋層３８ｂ、３３ｂをソース、ドレインとし、ＴｉＮ層１８ｄをゲートとし、Ｎ＋層３８ｂ、３３ｂ間のＳｉ柱６ｂをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ１に対応する）が形成され、Ｓｉ柱６ｂの下部に、Ｎ＋層８ｂｂ、３１ｂをソース、ドレインとし、ＴｉＮ層１８ａをゲートとし、Ｎ＋層８ｂｂ、３１ｂ間のＳｉ柱６ａをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２に対応する）が、形成される。
また、Ｓｉ柱６ｃの上部に、Ｎ＋層３８ｃ、３３ｃをソース、ドレインとし、ＴｉＮ層１８ｅをゲートとし、Ｎ＋層３８ｃ、３３ｃ間のＳｉ柱６ｃをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_ＳＮ１に対応する）が形成され、Ｓｉ柱６ｃの下部に、Ｎ＋層８ｃｃ、３１ｃをソース、ドレインとし、ＴｉＮ層１８ｂをゲートとし、Ｎ＋層８ｃｃ、３１ｃ間のＳｉ柱６ｃをチャネルにしたＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２に対応する）が、形成される。
これらＳＧＴ（図１ＢのＳＧＴ_Ｐｃ１、Ｐｃ２、Ｎｃ１、Ｎｃ２、ＳＮ１、ＳＮ２に対応する）が接続配線されて、図１Ｂに示した模式構造図と同じく、Ｓｉ柱６ａ、６ｂ、６ｃの上部に形成されたＰチャネル型ＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ１に対応する）及びＮチャネル型ＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ１、ＳＮ１に対応する）による回路領域（図１Ｂの回路領域Ｃ１に対応する）と、Ｓｉ柱６ａ、６ｂ、６ｃの下部に形成されたＰチャネル型ＳＧＴ（図１ＢのＰチャネル型ＳＧＴ_Ｐｃ２に対応する）及びＮチャネル型ＳＧＴ（図１ＢのＮチャネル型ＳＧＴ_Ｎｃ２、ＳＮ２に対応する）による回路領域（図１Ｂの回路領域Ｃ２に対応する）と、により構成されたＳＲＡＭセル回路が形成される。
第１実施形態の製造方法によれば、次のような特徴が得られる。
１．Ｗ層４３ａａに面したＮｉＳｉ層２８ｂｂの側面にＳｉＯ２層４１ａが形成されている。これにより、平面視において、ＮｉＳｉ層２８ａａ、２８ｂｂ、３６ａが、お互いに重なっているのにも関わらず、これらを貫通するＷ層４３ａａとＮｉＳｉ層２８ｂｂとを絶縁しつつ、ＮｉＳｉ層２８ａａとＮｉＳｉ層３６ａとを接続することが可能となる。これは、ＳＲＡＭセル面積の縮小を可能にする。
同様に、Ｗ層４３ｂｂに面したＮｉＳｉ層２８ａａの側面にＳｉＯ２層４１ｃが形成されている。これにより、平面視において、ＴｉＮ層１８ａ、ＮｉＳｉ層２８ａａ、２８ｂｂが、お互いに重なっているのにも関わらず、これらを貫通するＷ層４３ｂｂによって、Ｗ層４３ｂｂとＮｉＳｉ層２８ａａを絶縁しつつ、ＴｉＮ層１８ａとＮｉＳｉ層２８ｂｂとを接続することが可能となる。これは、ＳＲＡＭセル面積の縮小を可能にする。
２．平面視において互いに重なった、下部配線導体層であるＮｉＳｉ層２８ａａ、中間配線導体層であるＮｉＳｉ層２８ｂｂ、上部配線導体層であるＮｉＳｉ層３６ａを有する構造において、ＮｉＳｉ層２８ａａ上に、ＮｉＳｉ層２８ｂｂ、３６ａを貫通して、且つ頂部がＮｉＳｉ層３６ａより上部に位置するＷ層４３ａａを形成し、そして、このＷ層４３ａａの外周を囲み、特別なリソグラフィ法を用いないで、自己整合で形成されたＷ層５４ａａが、ＮｉＳｉ層３６ａとその上表面に接続されることにより、配線金属層５５ａ、ＮｉＳｉ層３６ａ、２８ａａとの接続が実現している。
同様に、平面視において互いに重なった、下部配線導体層であるＴｉＮ層１８ａ、中間配線導体層であるＮｉＳｉ層２８ａａ、上部配線導体層であるＮｉＳｉ層２８ｂｂを有する構造において、ＴｉＮ層１８ａ上に、ＮｉＳｉ層２８ａａ、２８ｂｂを貫通して、且つ頂部がＮｉＳｉ層２８ｂｂより上部に位置するＷ層４３ｂｂを形成し、そして、このＷ層４３ｂｂの外周を囲み、特別のリソグラフィ法を用いないで、自己整合で形成されたＷ層５４ｂｂが、ＮｉＳｉ層３６ａと、その上表面に接続されることにより、配線金属層５５ｂと、ＮｉＳｉ層２８ｂｂと、ＴｉＮ層１８ａとの接続が実現している。
このように、Ｗ層４３ａａとＷ層５４ａａとが自己整合で形成され、Ｗ層４３ｂｂとＷ層５４ｂｂとが自己整合で形成されている。これにより、ＳＲＡＭセルの高密度配線が実現する。
これにより、平面視で見ると、本実施形態のＳＲＡＭセル回路領域は、３つのＳｉ柱６ａ、６ｂ、６ｃと、９個のコンタクトホール４０ａ（Ｗ層４３ａａが埋め込まれている）、４０ｂ（Ｗ層４３ｂｂが埋め込まれている）、４５ａ、４５ｂ、４５ｃ、４５ｄ、４７、４９ａ、４９ｂと、により構成されている。通常、１つの半導体柱に１つのＳＧＴを形成する場合、ソース、ドレイン、ゲートの、少なくとも３個の配線金属層へのコンタクト（コンタクトホールを介した接続）が必要である。これに対して、本実施形態では、１つの半導体柱（Ｓｉ柱）において２個のＳＧＴを形成しているにも係わらず、１つの半導体柱当たり３個のコンタクトでＳＲＡＭセル回路が形成される。これにより、高密度なＳＧＴを有したＳＲＡＭセル回路が実現できる。このように、ＳＧＴのような柱状半導体を用いた回路においては、ソース、ドレイン、そしてゲートなどのノード（node）に繋がる配線導体層が、平面視において重なって形成され、かつ接続すべき配線導体層の間に、絶縁しなければいけない配線導体層がある場合において、本実施形態に示した配線導体層間接続は回路の高密度化に繋がる。
（第２実施形態）
以下、図３Ａ、図３Ｂを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図、（ｅ）は（ａ）のＹ３−Ｙ３’線に沿った断面構造図である。第２実施形態の製造方法は、以下に説明する相違点を除き、第１実施形態の図２Ａ〜図２Ｘに示す工程と同様である。
図３Ａに示す工程の前までは、図２Ａから図２Ｓまでと同じ工程を行う。ＡＬＤ法により、コンタクトホール５２ａ、５２ｂの内部、及びＡｌＯ層５１上に、Ｗ層（図示せず）を堆積する。そして、ＣＭＰ法によりＷ層を、ＡｌＯ層５１上に残すように研磨して、Ｗ層６０を形成する。
次に、図３Ｂに示すように、リソグラフィ法とＲＩＥ法により、Ｗ層４３ａの頂部外周に繋がった、図２Ｕにおける配線金属層５５ａと同じ形状を有するＷ層６０ａを形成する。同様に、Ｗ層４３ｂの頂部外周に繋がった、図２Ｕにおける配線金属層５５ｂと同じ形状を有するＷ層６０ｂを形成する。以後、図２Ｖ〜図２Ｘと同じ工程を行うことによって、第１実施形態と同じＳＲＡＭセルが形成される。
第２実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
第１実施形態では、Ｗ層５４ａａと配線金属層５５ａが別々に形成されているのに対して、本実施形態では、両者が一体化されたＷ層６０ａとなっている。これにより、配線金属層５５ａ形成のための金属層堆積工程が不要になり、工程を簡略化できる利点がある。
（第３実施形態）
以下、図４Ａ〜図４Ｃを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図、（ｅ）は（ａ）のＹ３−Ｙ３’線に沿った断面構造図である。第３実施形態の製造方法は、以下に説明する相違点を除き、第１実施形態の図２Ａ〜図２Ｘに示す工程と同様である。
第１実施形態における図２Ａ〜図２Ｔまでの工程を行った後に、図４Ａに示すように、Ｓｉ柱６ａ、６ｂ、６ｃの上に、コンタクトホール５９ａ、５９ｂ、５９ｃを形成する。同様に、Ｎ＋層８ｃｃ上にコンタクトホール５９ｄを形成する。同様に、Ｐ＋層８ａａ上にコンタクトホール５９ｅを形成する。同様に、Ｎ＋層８ｂｂ上にコンタクトホール５９ｆを形成する。同様に、ＴｉＮ層１８ａ上にコンタクトホール５９ｇを形成する。
次に、図４Ｂに示すように、コンタクトホール５９ａ、５９ｂ、５９ｃ、５９ｄ、５９ｅ、５９ｆ、５９ｇの内部及び、全体にＷ層（図示せず）を堆積する。そして、全体をＭＣＰ法により研磨して、コンタクトホール５９ａ、５９ｂ、５９ｃ、５９ｄ、５９ｅ、５９ｆ、５９ｇの内部にＷ層６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６１ｆ、６１ｇを形成する。これにより、Ｗ層４３ａａ、４３ｂｂ、５４ａａ、５４ｂｂ、６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６１ｆ、６１ｇの頂部表面位置は同じになる。
次に、図４Ｃに示すように、コンタクトホール５９ａ、５９ｂ、５９ｃ、５９ｄ、５９ｅ、５９ｆ、５９ｇ部分を除いて、ほぼ第１実施形態の図２Ｕ〜図２Ｘの工程を行うことによって、コンタクトホール４５ａを介して、Ｗ層６１ａに繋がった電源配線金属層ＶＤＤと、コンタクトホール４５ｂを介して、Ｗ層６１ｂに繋がったグランド配線金属層ＶＳＳと、コンタクトホール４９ａを介して、Ｗ層６１ｃに繋がったビット線配線金属層ＢＬと、コンタクトホール４９ｂを介して、Ｗ層６１ｄに繋がった反転ビット線配線金属層ＢＬＲと、コンタクトホール４５ｂ、４５ｄを介して、Ｗ層６１ｂ、６１ｆに繋がったグランド配線金属層ＶＳＳと、コンタクトホール４７を介して、Ｗ層６１ｇに繋がったワード線配線金属層ＷＬとを、形成する。これにより、第１実施形態と同じＳＲＡＭセルが形成される。
第３実施形態のＳＧＴを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
第１実施形態では、コンタクトホール４５ａ、４５ｂ、４５ｃ、４７、４９ａ、４９ｂの底部位置が、それぞれ異なっていた。これに対して、第３実施形態では、コンタクトホール４５ａ、４５ｂ、４５ｃ、４７、４９ａ、４９ｂの底部位置が、Ｗ層４３ａａ、４３ｂｂ、５４ａａ、５４ｂｂ、６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６１ｆ、６１ｇの頂部表面位置になっている。これにより、コンタクトホール４５ａ、４５ｂ、４５ｃ、４７、４９ａ、４９ｂを介した配線金属層ＶＤＤ、ＶＳＳ、ＢＬ，ＢＬＲ、ＷＬの形成が容易になる。例えば、ＣＰＵチップのようにＳＲＡＭセル領域と同じチップ上に論理回路を形成する場合、配線金属層の層数が数１０層に及ぶので、論理回路部の形成を含めて、配線金属層に繋がるコンタクトホールの底部一を高さ方向で同じにするのは、配線金属層の高密度形成に繋がる。
なお、第１実施形態では、ＳＧＴを用いたＳＲＡＭセル回路を例として説明したが、ＳＧＴを用いた他の回路形成においても本発明を適用することができる。ＳＧＴの特徴は、回路形成において、高密度構造である。このため、例えば第１実施形態で示したように、各Ｓｉ柱６ａ、６ｂ、６ｃの内部のＮ＋層３１ｂ、３１ｃ、３２ｂ、３２ｃ、Ｐ＋層３１ａ、３２ａ、及び各Ｓｉ柱６ａ、６ｂ、６ｃの頂部のＮ＋層３８ｂ、３８ｃ、Ｐ＋層３８ａのいずれかに繋がって水平方向に配置された電源配線金属層ＶＤＤ、グランド配線金属層ＶＳＳ、ビット線配線金属層ＢＬ、及び反転ビット線配線金属層ＢＬＲと、各Ｓｉ柱６ａ、６ｂ、６ｃの外周を囲んだゲートＴｉＮ層１８ｃ、１８ｄ、１８ｅに繋がって水平方向に配置された配線導体層であるＮｉＳｉ層２８ａａ、２８ｂｂ、３６ａ、３６ｂと、水平方向に配置されたゲートＴｉＮ層１８ａ、１８ｂとは、平面視において一部重なって形成される。このような、平面視における配線導体層の重なりは、他のＳＧＴを用いた回路形成においても同様に生じる。従って、本発明は、他のＳＧＴを用いた回路形成においても同じ効果が得られる。そして、本発明に係るその他の実施形態においても同様である。
なお、第１実施形態では、下部ＳＧＴのソースＰ＋層８ａａ、Ｎ＋層８ｂｂ、８ｃｃを構成するＳｉ柱６ａ、６ｂ、６ｃの底部のソース不純物領域および互いに水平方向に繋がった配線導体層部分を、同じ材料層で形成したが、例えば配線導体層部をシリサイドまたは金属で形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、平面視において下部配線導体層であるＮｉＳｉ層２８ａａと、中間配線導体層であるＮｉＳｉ層２８ｂｂと、上部配線導体層であるＮｉＳｉ層３６ａとが重なって形成された領域にコンタクトホール４０ａ、４０ｃを形成した。この場合、ＮｉＳｉ層２８ａａは下部ＳＧＴのドレインＮ＋層３１ｂに繋がっており、ＮｉＳｉ層２８ｂｂは上部ＳＧＴのドレインＮ＋層３２ｂに接続され、ＮｉＳｉ層３６ａは上部ＳＧＴのゲートＴｉＮ層１８ｄに接続されている。このように、ＳＧＴを用いた回路の設計に応じて、上部配線導体層、中間配線導体層、下部配線導体層とに繋がる、ＳＧＴのソース不純物領域、ドレイン不純物領域、ゲート導体層との組み合わせは適宜変更可能である。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、ＳｉＯ２層４１ａにより側面が絶縁されたＮｉＳｉ層２８ｂｂの側面形状が、平面視においてコンタクトホール４０ａの外周位置に一致していたが、ＮｉＳｉ層２８ｂｂの側面がコンタクトホール４０ａの外側に広がっていてもよい。これにより、ＮｉＳｉ層２８ａａ、２８ｂｂ間の容量を小さくすることが出来る。同様に、ＳｉＯ２層４１ｂにより側面が絶縁されたＮｉＳｉ層２８ａａの側面形状が、平面視においてコンタクトホール４０ｂの外周位置に一致していたが、ＮｉＳｉ層２８ａａの側面がコンタクトホール４０ｂの外側に広がっていてもよい。これにより、ＮｉＳｉ層２８ａａとＴｉＮ層１８ａとの間の容量を小さくすることが出来る。そして、これはＳＲＡＭセル回路以外の回路形成においても有効となる。このことは、本発明に係るその他の実施形態においても同様である。
また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層よりなるメモリセルが複数段、垂直方向に形成されている。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路に対しても適用することができる。
また、第１実施形態では、Ｗ層４３ａａ、４３ｂｂ、５４ａａ、５４ｂｂ上に配線金属層５５ａ、５５ｂを形成したが、なくてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、ＡｌＯ層５１をエッチングマスクとして用い、Ｗ層４３ａ、４３ｂを残存させつつ、ＳｉＯ２層４６ａ、４６ｂをエッチングしたが、引き出し配線の頂部とその周囲を空間を介して取り囲むエッチングマスクとを形成する選択的なエッチングが可能であれば、引き出し配線（第１実施形態ではＷ層を使用）、エッチングマスク（第１実施形態ではＡｌＯ層を使用）、及び被除去層（第１実施形態ではＳｉＯ２層を使用）の材料、並びに、エッチング法は、任意である。また、第１実施形態では、さらに続く工程でＳｉＯ２層３９、３７等をエッチングするためにＡｌＯ層５１をエッチングマスクとして用いたが、エッチングマスクとしての目的を得るものであれば、他の材料層であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、コンタクトホール４０ａ、４０ｂは、最上層のＳｉＯ２層３９からＮｉＳｉ層２８ａａ、ＴｉＮ層１８ａの上表面まで形成されているが、コンタクトホール４０ａ、４０ｂのオーバエッチングにより、コンタクトホール４０ａ、４０ｂは、ＳｉＯ２層３９からＮｉＳｉ層２８ａａ、ＴｉＮ層１８ａの内部まで形成されてもよいことは言うまでもない。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃのそれぞれに、２個のＳＧＴを形成したが、１個、または３個以上を形成する回路形成においても、本発明を適用できる。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、Ｎｉ層２１ａ、２１ｂのＮｉ原子によるＰ型ポリＳｉ層２２ａ、２２ｂ、Ｎ＋型ポリＳｉ層２６ａ、２６ｂのシリサイド化に伴ってＮｉＳｉ層２８ａ、２８ｂを空間２５ａ、２５ｂ、２５ｃ内へ突起させた。このＮｉ層２１ａ、２１ｂの代わりに、チタン（Ｔｉ）、コバルト（Ｃｏ）などの他の金属層を用いてシリサイド層の空間２５ａ、２５ｂ、２５ｃ内への突起を行ってもよい。また、金属原子を多く含んだシリサイド層を、スパッタ蒸着などにより形成して、その後に、シリサイド層の空間２５ａ、２５ｂ、２５ｃ内への突起を行ってもよい。また、他の方法を用いて、Ｎ＋層３１ｂ、３１ｃ、３２ｂ、３２ｃ、Ｐ＋層３１ａ、３２ａ、そして各Ｓｉ柱６ａ、６ｂ、６ｃの外周を囲んだゲートＴｉＮ層１８ｃ、１８ｄ、１８ｅに繋がって水平方向に配置された配線導体層であるＮｉＳｉ層２８ａａ、２８ｂｂ、３６ａ、３６ｂとの接続を行ってもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、コンタクトホール４０ａ、４０ｂの側面に面した、上部配線導体層であるＮｉＳｉ層３６ａ、２８ｂｂの側面にＳｉＯ２層４１ａ、４１ｃが形成されるように説明したが、ＲＩＥエッチングをオーバエッチングにより、ＮｉＳｉ層３６ａ、２８ｂｂの側面からＳｉＯ２層４１ａ、４１ｃを除去されていてもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態では、ＳｉＯ２層基板１上にＳｉ柱６ａ、６ｂ、６ｃを形成してＳＲＡＭセル回路を形成したが、ＳｉＯ２層基板１の代わりにＳＯＩ（Silicon on Insulator）基板、Ｓｉ基板などの他の基板を用いてもよい。Ｓｉ基板の場合、Ｓｉ基板表層にＳｉ柱６ａ、６ｂ、６ｃ底部のソースまたはドレインのＮ＋層またはＰ＋層に対応したウエル構造を儲けてもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第１実施形態における、Ｗ層４３ａａ、４３ｂｂ、５４ａａ、５４ｂｂは他の導体層であってもよい。また、バリア層などを含む複数の導体層より構成されてもよい。これら材料の選択は、本実施形態が求める特性を満足するものであれば、ほかの材料層の組み合わせでもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第１実施形態では、Ｓｉ柱６ａ、６ｂ、６ｃ側面表面とＮｉＳｉ層２８ａａ、２８ｂｂとの接続、Ｓｉ柱６ａ、６ｂ、６ｃ内でのＮｉＳｉ層３０ａ、３０ｂ、３０ｃ、３２ａ、３２ｂ、３２ｃの形成、Ｐ＋層３１ａ、３３ａ、Ｎ＋層３１ｂ、３１ｃ、３３ｂ、３３ｃの形成は、図２Ｋにおける熱処理によって行った。これら、Ｓｉ柱６ａ、６ｂ、６ｃ側面表面とＮｉＳｉ層２８ａａ、２８ｂｂとの接続、Ｓｉ柱６ａ、６ｂ、６ｃ内のＮｉＳｉ層３０ａ、３０ｂ、３０ｃ、３２ａ、３２ｂ、３２ｃの形成、Ｐ＋層３１ａ、３３ａ、Ｎ＋層３１ｂ、３１ｃ、３３ｂ、３３ｃの形成は、ＳＧＴを製造する最終工程までに行われればよい。このことは、本発明に係るその他の実施形態においても同じである。
また、第１実施形態では、ＳｉＮ層１５、３５の単体材料層を用いて説明したが、複合材料層、例えば、下部にＳｉＯ２層、上部にＳｉＮ層を有する複合材料層を用いてもよい。また、ＳｉＮ層１５、３５に換えて、ＨＦイオンの拡散係数が小さい絶縁材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても適用可能である。
また、上記各実施形態では、半導体柱におけるチャネル、ソース、ドレインなどの半導体領域としてＳｉ（シリコン）を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、ＳｉＧｅのようにＳｉを含んだ半導体材料、またはＳｉ以外の半導体材料を用いた、ＳＧＴを有する半導体装置にも適用可能である。
また、第１実施形態では、ゲート導電層がＴｉＮ層１８ａ、１８ｂ、１８ｃ、１８ｄからなる形態とした。しかしこれに限られず、ゲート導電層は、他の金属材料からなる形態でもよい。また、ゲート導電層は、金属層と例えばポリＳｉ層などからなる多層構造からなる形態でもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
また、第３実施形態では、コンタクトホール５９ａ、５９ｂ、５９ｃ、５９ｄ、５９ｅ、５９ｆ、５９ｇの全てに、Ｗ層４３ａａ、４３ｂｂ、５４ａａ、５４ｂｂと同じく、Ｗ層６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６１ｆ、６１ｇを形成したが、これは全てなくても、回路の高密度化に繋がる場所に用いてよい。
また、第１実施形態において、例えば、ソース、ドレインとなるＮ＋層８ｂｂ、３１ｂからなるＳＧＴでは、同じドナー不純物を含んだ不純物領域により形成されているが、互いに異なる導電性を有する不純物領域を有するトンネル効果ＳＧＴであってもよい。これは、残りのＳＧＴにおいても同じである。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
本出願は、２０１５年１０月９日に出願された国際出願第PCT/JP2015/078776号に基づく優先権を主張するものである。この元となる特許出願の開示内容は参照により全体として本出願に含まれる。
本発明に係る、ＳＧＴを有する柱状半導体装置の製造方法によれば、高集積度な半導体装置が得られる。
Ｐｃ１、Ｐｃ２ Ｐチャネル型ＳＧＴ
Ｎｃ１、Ｎｃ２、Ｎｃ３、Ｎｃ４、ＳＮ１、ＳＮ２ Ｎチャネル型ＳＧＴ
ＢＬｔ ビット線端子
ＢＬＲｔ 反転ビット線端子
ＷＬｔ ワード線端子
Ｖｓｓ グランド端子
Ｖｄｄ 電源端子
Ｃ１、Ｃ２ 回路領域
Ｇｐ１、Ｇｐ２、Ｇｎ１、Ｇｎ２、Ｇｓ１、Ｇｓ２ ゲート
１ ＳｉＯ２層基板
２、２ａ１、２ａ２、２ａ３、２ｂ１、２ｂ２、２ｂ３、４、４ａ、４ｂ、４ｃ ｉ層
Ｎｓ１、Ｎｓ２、Ｎｄ１、Ｎｄ２、Ｓｄ１、Ｓｄ２、ＮＳ１、ＮＤ、Ｓｓ１、ＳＤ１、ＳＤ２、Ｓｓ２、８ａ、８ｂ、８ｃ、８ａａ、８ｂｂ、８ｃｃ、３１ｂ、３１ｃ、３２ｂ、３２ｃ、３３ｂ、３３ｃ、３８ｂ、３８ｃ、１０１ａ、１０１ｂ Ｎ＋層
８ａ、８ａａ、３８ａ、３１ａ、３２ａ、３３ａ、３８ａ Ｐ＋層
Ｏｘ１、Ｏｘ２、Ｏｘ３、３、３ａ、３ｂ、３ｃ、５、５ａ、５ｂ、５ｃ、７ａ、７ｂ、７ｃ、１０、１４、１４ａ、１４ｂ、１４ｃ、１４ｄ、２３ａ、２３ｂ、２３ａａ、２３ｂｂ、３７、３９、３９ａ、４１ａ、４１ｂ、４１ｃ、４４、４６、４６ａ、４６ｂ、４８ ＳｉＯ２層
ＳＰ１、ＳＰ２、ＳＰ３、６ａ、６ｂ、６ｃ Ｓｉ柱
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ ＨｆＯ２層
１２、１２ａ、１２ｂ、１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅ ＴｉＮ層
１５、３５ ＳｉＮ層
５１ ＡｌＯ層
１６、２７、５４ レジスト層
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ ＴｉＯ層
２１ａ、２１ｂ Ｎｉ層
２２ａ、２２ｂ Ｐ型ポリＳｉ層
２６ａ、２６ｂ Ｎ＋型ポリＳｉ層
２５ａ、２５ｂ、２５ｃ 空間
２８ａ、２８ｂ、２８ａａ、２８ｂｂ、３０ａ、３０ｂ、３０ｃ、３２ａ、３２ｂ、３２ｃ、３６ａ、３６ｂ、 ＮｉＳｉ層
４０ａ、４０ｂ、４０ｃ、４５ａ、４５ｂ、４５ｃ、４５ｄ、４７、４９ａ、４９ｂ、５２ａ、５２ｂ、５９ａ、５９ｂ、５９ｃ、５９ｄ、５９ｅ、５９ｆ、５９ｇ コンタクトホール
４３ａ、４３ａａ、４３ｂ、４３ｂｂ、５４ａａ、５４ｂｂ、６０ａ、６０ｂ、６１ａ、６１ｂ、６１ｃ、６１ｄ、６１ｅ、６１ｆ、６１ｇ Ｗ層
５５ａ、５５ｂ 配線金属層
ＶＤＤ 電源配線金属層
ＶＳＳ グランド配線金属層
ＷＬ ワード線配線金属層
ＢＬ ビット線配線金属層
ＢＬＲ 反転ビット線配線金属層

Claims (4)

  1. 基板上に前記基板平面に垂直に形成された半導体柱と、前記半導体柱の外周を囲んで形成されたゲート絶縁層と、前記ゲート絶縁層を囲んで形成されたゲート導体層と、前記半導体柱内に形成された第１の不純物領域と、前記半導体柱内に前記第１の不純物領域と離れて形成された第２の不純物領域と、を有する１個または複数個の半導体構造体、並びに、
    それぞれが前記半導体構造体のいずれかの前記ゲート導体層、前記第１の不純物領域、又は前記第２の不純物領域に接続され、前記基板平面に水平に延在し、且つ平面視において互いに少なくとも部分的に重なり、下から上にこの順番で存在する第１の配線導体層、第２の配線導体層、及び第３の配線導体層を含む積層構造体を提供する工程と、
    前記第１の配線導体層の上表面又は内部まで、前記第３の配線導体層及び前記第２の配線導体層を貫通する第１のコンタクト部を形成する工程と、
    前記第１のコンタクト部の側面にあって、前記第２の配線導体層の側面に第１の管状絶縁層を形成する工程と、
    前記第１のコンタクト部を充満して第１の導体層を形成する工程と、
    前記第１の導体層の頂部を露出させ、その後に、前記第１の導体層の頂部を囲んで第１の材料層を形成する工程と、
    全体に第１の絶縁層を被覆して、その後、前記第１の導体層と前記第１の材料層との上部表面を露出させ、前記第１の導体層と、前記第１の材料層と、前記第１の絶縁層との上部表面を平滑化する工程と、
    前記第１の材料層を除去する工程と、
    前記第１の絶縁層をマスクにして、前記第３の配線導体層の上部表面に達する第２のコンタクト部を形成する工程と、
    前記第２のコンタクト部を充満して第２の導体層を形成する工程と、
    を備える、
    ことを特徴とする柱状半導体装置の製造方法。
  2. 前記第１の導体層と前記第２の導体層の頂部表面の位置を揃える工程を備える、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  3. 前記第２の導体層を形成する工程は、導体材料を、前記第２のコンタクト部に充満させ、且つ前記第１の絶縁層上に堆積し、その後、リソグラフィ法とエッチングにより、前記導体材料から、前記第２の導体層と、前記第１の導体層及び前記第２の導体層の上部表面に繋がった配線導体層とを一体に形成する工程を備える、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
  4. 平面視において、前記第１のコンタクト部の場所以外にあり、前記第１の絶縁層表面より下方に延びて、前記ゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域とのいずれかと繋がった、１個または複数の第３のコンタクト部を形成する工程と、
    前記第１の導体層と同じ導体材料よりなる第３の導体層を前記第３のコンタクト部に充満する工程と、
    前記第１の導体層と前記第３の導体層との頂部表面を同じにする工程とを備える、
    ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
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