KR100510997B1 - 복합 반도체소자의 접합전극 형성방법 - Google Patents

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Abstract

본 발명은, 복합 반도체소자의 접합전극 형성방법에 관한 것으로서, 특히, 반도체기판 상에 소정의 소자 구조를 이용하여 게이트를 형성한 후, 층간절연막을 적층하여 콘택홀을 형성한 후 그 콘택홀의 내부에 에피텍셜 성장법으로 n형접합전극 및 p형접합전극을 형성하므로 임플란트로 인하여 유발되는 디펙트를 방지하여 소자의 수율을 향상하도록 하는 매우 유용하고 효과적인 발명이다. 또한, 좁은 접합부에서도 우수한 선택적 실리콘 성장기술을 사용할 수 있으므로 공정을 줄일수 있고 그로 인하여 원가와 시간을 절감할 수 있으며, 전극의 성능이 종래의 임플란트 기술을 적용하는 것보다 우수하고 균일한 성능을 나타내 주는 장점을 지닌다.

Description

복합 반도체소자의 접합전극 형성방법 { Method For Forming The Junction Electrode Of Semiconductor Device }
본 발명은, 복합반도체소자에서 접합전극 을 형성하는 방법에 관한 것으로서, 특히, 반도체기판 상에 소정의 소자 구조를 이용하여 게이트를 형성한 후, 층간절연막을 적층하여 콘택홀을 형성한 후 그 콘택홀의 내부에 에피텍셜 성장법으로 n형접합전극 및 p형접합전극을 형성하므로 임플란트로 인하여 유발되는 디펙트를 방지하여 소자의 수율을 향상하도록 하는 복합 반도체소자의 접합전극 형성방법에 관한 것이다.
일반적으로, n-MOS와 p-MOS를 복합적으로 사용하는 반도체소자를 제조할 때, 반도체기판 상에 소자분리막을 형성한 후, 게이트산화막과 게이트전극층을 적층하여 식각으로 게이트를 형성한 후 층간절연막을 적층하여 게이트 및 활성영역과 연결되도록 콘택홀을 형성한다. 그리고, 그 콘택홀내에 상부층과 하부층의 배선라인을 서로 연결하도록 n형 접합전극 및 p형 접합전극을 형성하게 된다.
도 1a 내지 도 1g은 종래의 일실시예의 복합 반도체소자의 접합전극 형성방법을 순차적으로 보인 도면이다.
종래의 접합전극 형성방법을 살펴 보면, 도 1a에 도시된 바와 같이, 소정의 소자구조를 갖는 반도체기판 (1)에 미도시된 게이트를 형성한 후, 그 결과물의 상부면에 층간절연막(2)을 적층하여 마스킹식각으로 하부의 게이트 혹은 활성영역에 연결되는 n형 콘택홀(3) 및 p형콘택홀(4)을 형성하도록 한다.
그리고, 도 1b에 도시된 바와 같이, 상기 n형 및 p형 콘택홀(3)(4) 내에 폴리실리콘층(5)을 매립한 후에 n형콘택홀(3)의 폴리실리콘층(5)이 개방되도록 제1감광막(6)을 적층하도록 한다. 그리고 계속하여 제1감광막(6)의 개방부위를 통하여 n-타입이온(7)을 주입하여 도 1c에 도시되 바와 같이, n형전극(8)을 형성하도록한다.
도 1d에 도시된 바와 같이, 상기 제1감광막(6)을 제거한 후에 p형콘택홀(4)의 폴리실리콘층(5)이 개방되도록 제2감광막(9)을 적층한 후, 개방된 부위를 통하여 p-타입 이온(10)을 주입하여 도 1e에 도시된 바와같이, 폴리실리콘층(5)에 p형전극(11)을 형성하도록 한다.
그리고, 도 1f에 도시된 바와 같이, n형 및 p형 접합전극이 형성될 부위에 패턴감광막(12)을 적층하여서 폴리실리콘층(5)의 불필요한 부분을 식각하여 도 1f에 도시된 바와 같이 n형 접합전극(14) 및 p형 접합전극(16)을 형성하도록 한다.
한편, 도 2a 및 도 2b 종래의 다른실시예를 보인 도면으로서, 일실시예와 거의 동일하나 단지 층간절연막(2)을 식각하여 형성된 n형 및 p형 콘택홀(3)(4)에 스페이서막(18)을 적층한 후, n형 및 p형전극(16)(14)을 식각으로 형성하므로 내측벽면에 스페이서(19)를 형성하는 점에서 차이점을 가진다.
그러나. 종래의 기술은 임플란트 공정을 이용하여 이온을 주입하므로 p형접합전극 및 n형접합전극 형성하고 있으나, 이는 후속 공정에서 실리콘 혹은 실리콘산화막, 실리콘질화막 증착시 성장성 불순물이 나타나 반도체소자의 수율에 큰 손실을 입힐 수 있으며, 특히, 소오스가스를 번갈아 가면서 사용하여야 하므로 생산에 불리한 측면이 있었다.
또한, 기술적인 측면에서 임플란트 공정을 사용할 때, 접합전극의 높이를 제한하여 사용하여야 하는 불편함이 있으며, 최종 전극 접합부에서 소오스가스가 충분하지 않은 경우 디프리션(Depletion)이 발생하여 소자의 특성을 악화시키는 문제를 지닌다.
그리고, 항상 3번 정도의 마스크 공정을 거쳐야 하므로 양산시 장비 투자 측면에도 불리하여 생산원가의 증가를 유발하는 문제를 지닌다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판 상에 소정의 소자 구조를 이용하여 게이트를 형성한 후, 층간절연막을 적층하여 콘택홀을 형성한 후 그 콘택홀의 내부에 에피텍셜 성장법으로 n형접합전극 및 p형접합전극을 형성하므로 임플란트로 인하여 유발되는 디펙트를 방지하여 소자의 수율을 향상하도록 하는 것이 목적이다.
이러한 목적은 소정의 소자구조를 갖는 반도체기판 상에 층간절연막을 적층한 후, 제1감광막을 적층하여 마스킹 식각으로 n형 콘택홀을 형성하는 단계와; 상기 단계 후에 제1감광막을 제거한 후, 상기 n형콘택홀 내에 선택적 에피텍셜 성장법을 이용하여 n형 접합 접극을 형성하는 단계와; 상기 단계 후에 제2감광막을 적층하여 마스킹 식각으로 p형콘택홀을 형성하는 단계와; 상기 단계 후에 상기 p형콘택홀의 내부에 박막의 스페이서막을 매립하는 단계와; 상기 단계 후에 상기 p형콘택홀을 개방하도록 제3감광막을 적층한 후, p형콘택홀의 내벽면에 스페이서를 형성하는 단계와; 상기 단계 후에 p형콘택홀에 선택적 에피텍셜 성장법으로 실리콘을 성장하여 p형 접합전극을 형성하는 단계를 포함하여 이루어진 복합 반도체소자의 접합전극 형성방법을 제공함으로써 달성된다.
그리고, 상기 n형 및 P형접합전극을 선택적 에피텍셜 성장법(SEG; Selectivity Epitaxial Growth)으로 성장할 때, LP-CVD법 또는 UHV-CVD법으로 형성하는 것이 바람직 하다.
그리고, 상기 n형 및 P형접합전극을 선택적 에피텍셜 성장법으로 성장하기 전에 황산 및 과산화수소수를 함유한 습/건식세정 또는 불산이 함유되어져 있는 습/건식 세정을 진행하는 것이 바람직 하다.
상기 n형 및 P형접합전극을 선택적 에피텍셜 성장법으로 성장하기 전에 1 ∼ 수 백 Torr의 압력과, 인챔버(in-chamber) 혹은 인시튜(in-situ) 공정으로 전처리를 실시하도록 한다.
그리고, 상기 n형 및 P형접합전극을 선택적 에피텍셜 성장법으로 성장할 때, 사용하는 소오스가스는, DCS, HCl, H2, Si2H6, Cl2, 혹은 GeH4 가스 중에 적어도 어느 하나를 선택하여 사용하도록 한다.
상기 소오스 가스 내에 PH3 B2H4 AsH3 중에 적어도 어느 하나의 가스를 더 혼합하여 사용할수 도 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 3a 내지 도 3f는 본 발명에 따른 복합 반도체소자의 접합전극 형성방법을 순차적으로 보인 도면이다.
도 3a에 도시된 바와 같이, 소정의 소자구조를 갖는 반도체기판(20) 상에 층간절연막(25)을 적층한 후, 제1감광막(30)을 적층하여 마스킹 식각으로 n형 콘택홀 (35)을 형성하도록 한다.
도 3b에 도시된 바와 같이, 상기 단계 후에 제1감광막(30)을 제거한 후, 상기 n형콘택홀(35) 내에 선택적 에피텍셜 성장법을 이용하여 n형 접합 접극(40)을 형성하도록 한다.
상기 n형접합전극(40)을 선택적 에피텍셜 성장법으로 성장할 때, LP-CVD 또는 UHV-CVD 장비를 사용하여 형성하도록 한다.
그리고, 상기 n형접합전극(40)을 선택적 에피텍셜 성장법으로 성장하기 전에 황산 및 과산화수소수를 함유한 습/건식세정 또는 불산이 함유되어져 있는 습/건식 세정을 진행하도록 한다.
상기 n형접합전극(40)을 선택적 에피텍셜 성장법으로 성장하기 전에 1 ∼ 수 백 Torr의 압력과, 인챔버 혹은 인시튜 공정으로 전처리를 실시하도록 한다.
상기 n형접합전극(40)을 선택적 에피텍셜 성장법으로 성장할 때, 사용하는 소오스가스는, DCS, HCl, H2, Si2H6, Cl2, 혹은 GeH4 가스 중에 적어도 어느 하나를 선택하여 사용하도록 한다.
상기 소오스 가스 내에 PH3 B2H4 AsH3 중에 적어도 어느 하나의 가스를 더 혼합하여 사용할 수도 있다.
그리고, 도 3c에 도시된 바와같이, 상기 단계 후에 제2감광막(45)을 적층하여 마스킹 식각으로 p형콘택홀(50)을 형성하도록 한다.
도 3d에 도시된 바와 같이, 상기 단계 후에 상기 p형콘택홀(50)의 내부에 박막의 스페이서막(55)을 매립하도록 한다.
도 3e에 도시된 바와 같이, 상기 단계 후에 상기 p형콘택홀(50)을 개방하도록 제3감광막(60)을 적층한 후, 제3감광막(60)을 식각마스크로 식각을 실시하여 p형콘택홀(50)의 내벽면에 스페이서(55a)를 형성하도록 한다.
그리고, 도 3f에 도시된 바와 같이 상기 단계 후에 p형콘택홀(50)에 선택적 에피텍셜 성장법으로 실리콘을 성장하여 p형 접합전극(65)을 형성하도록 한다.
상기 P형접합전극(65)을 선택적 에피텍셜 성장법으로 성장할 때, LP-CVD 또는 UHV-CVD장비를 사용하여 형성하는 것이 바람직 하다.
그리고, 상기 P형접합전극(65)을 선택적 에피텍셜 성장법으로 성장하기 전에 황산 및 과산화수소수를 함유한 습/건식세정 또는 불산이 함유되어져 있는 습/건식 세정을 진행하는 것이 바람직 하다.
상기 P형접합전극(65)을 선택적 에피텍셜 성장법으로 성장하기 전에 1 ∼ 수 백 Torr의 압력과, 인챔버 혹은 인시튜 공정으로 전처리를 실시하도록 한다.
그리고, 상기 P형접합전극(65)을 선택적 에피텍셜 성장법으로 성장할 때, 사용하는 소오스가스는, DCS, HCl, H2, Si2H6, Cl2, 혹은 GeH 4 가스 중에 적어도 어느 하나를 선택하여 사용하는 것이 바람직 하다.
상기 소오스 가스 내에 PH3 B2H4 AsH3 중에 적어도 어느 하나의 가스를 더 혼합하여 사용할 수도 있다.
한편, 상기 p형접합전극(65)의 내벽면에 형성되는 스페이서(65)를 형성하지 않은 상태에서 n형접합전극(14)과 같은 전극을그대로 p형콘택홀(50)내에 매립하여 사용하도록 할 수도 있다.
상기한 바와 같이, 본 발명에 따른 복합 반도체소자의 접합전극 형성방법을 이용하게 되면, 반도체기판 상에 소정의 소자 구조를 이용하여 게이트를 형성하고, 그 상부면에 층간절연막을 적층하여 콘택홀을 형성한 후, 그 콘택홀의 내부에 에피텍셜 성장법으로 n형접합전극 및 p형접합전극을 형성하므로 임플란트로 인하여 유발되는 디펙트(Defect)를 방지하여 소자의 수율을 향상하도록 하는 매우 유용하고 효과적인 발명이다.
또한, 좁은 접합부에서도 우수한 선택적 실리콘 성장기술을 사용할 수 있으므로 공정을 줄일수 있고 그로 인하여 원가와 시간을 절감할 수 있으며, 전극의 성능이 종래의 임플란트 기술을 적용하는 것보다 우수하고 균일한 성능을 나타내 주는 장점을 지닌다.
도 1(a) 내지 도 1(g)은 종래의 일실시예의 복합 반도체소자의 접합전극 형성방법을 순차적으로 보인 도면이고,
도 2(a) 내지 도 2(b)는 종래의 다른 실시예의 경우를 보인 도면이며,
도 3(a) 내지 도 3(f)는 본 발명에 따른 복합 반도체소자의 접합전극 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
20 : 반도체기판 25 : 층간절연막
30 : 제1감광막 35 : n형 콘택홀
40 : n형접합전극 45 : 제2감광막
50 : p형 콘택홀 55 : 스페이서막
55a : 스페이서 60 : 제3감광막
65 : p형접합전극

Claims (11)

  1. 소정의 소자구조를 갖는 반도체기판 상에 층간절연막을 적층한 후, 제1감광막을 적층하여 마스킹 식각으로 n형 콘택홀을 형성하는 단계와;
    상기 단계 후에 제1감광막을 제거한 후, 상기 n형콘택홀 내에 선택적 에피텍셜 성장법을 이용하여 n형 접합 접극을 형성하는 단계와;
    상기 단계 후에 제2감광막을 적층하여 마스킹 식각으로 p형콘택홀을 형성하는 단계와;
    상기 단계 후에 상기 p형콘택홀의 내부에 박막의 스페이서막을 매립하는 단계와;
    상기 단계 후에 상기 p형콘택홀을 개방하도록 제3감광막을 적층한 후, p형콘택홀의 내벽면에 스페이서를 형성하는 단계와;
    상기 단계 후에 p형콘택홀에 선택적 에피텍셜 성장법으로 실리콘을 성장하여 p형 접합전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 복합 반도체소자의 접합전극 형성방법
  2. 제 1 항에 있어서, 상기 n형접합전극을 선택적 에피텍셜 성장법으로 성장할 때, LP-CVD법 또는 UHV-CVD법으로 형성하는 것을 특징으로 하는 복합 반도체소자의 접합전극 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 n형접합전극을 선택적 에피텍셜 성장법으로 성장하기 전에 황산 및 과산화수소수를 함유한 습/건식세정 또는 불산이 함유되어져 있는 습/건식 세정을 진행하는 것을 특징으로 하는 복합 반도체소자의 접합전극 형성방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 n형접합전극을 선택적 에피텍셜 성장법으로 성장하기 전에 1 ∼ 수 백 Torr의 압력과, 인챔버 혹은 인시튜 공정으로 전처리를 실시하는 것을 특징으로 하는 복합 반도체소자의 접합전극 형성방법.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 n형접합전극을 선택적 에피텍셜 성장법으로 성장할 때, 사용하는 소오스가스는, DCS, HCl, H2, Si2H6, Cl 2, 혹은 GeH4 가스 중에 적어도 어느 하나를 선택하여 사용하는 것을 특징으로 하는 복합 반도체소자의 접합전극 형성방법.
  6. 제 5 항에 있어서, 상기 소오스 가스 내에 PH3 B2H4 AsH3 중에 적어도 어느 하나의 가스를 더 혼합하여 복합 반도체소자의 접합전극 형성방법.
  7. 제 1 항에 있어서, 상기 P형접합전극을 선택적 에피텍셜 성장법으로 성장할 때, LP-CVD법 또는 UHV-CVD법으로 형성하는 것을 특징으로 하는 복합 반도체소자의 접합전극 형성방법.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 P형접합전극을 선택적 에피텍셜 성장법으로 성장하기 전에 황산 및 과산화수소수를 함유한 습/건식세정 또는 불산이 함유되어져 있는 습/건식 세정을 진행하는 것을 특징으로 하는 복합 반도체소자의 접합전극 형성방법.
  9. 제 1 항 또는 제 2 항에 있어서, 상기 P형접합전극을 선택적 에피텍셜 성장법으로 성장하기 전에 1 ∼ 수 백 Torr의 압력과, 인챔버 혹은 인시튜 공정으로 전처리를 실시하는 것을 특징으로 하는 복합 반도체소자의 접합전극 형성방법.
  10. 제 1 항 또는 제 2 항에 있어서, 상기 P형접합전극을 선택적 에피텍셜 성장법으로 성장할 때, 사용하는 소오스가스는, DCS, HCl, H2, Si2H6, Cl 2, 혹은 GeH4 가스 중에 적어도 어느 하나를 선택하여 사용하는 것을 특징으로 하는 복합 반도체소자의 접합전극 형성방법.
  11. 제 10 항에 있어서, 상기 소오스 가스 내에 PH3 B2H4 AsH3 중에 적어도 어느 하나의 가스를 더 혼합하여 사용하는 것을 특징으로 하는 복합 반도체소자의 접합전극 형성방법.
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