JP2551353B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 188
- 238000004519 manufacturing process Methods 0.000 title description 11
- 239000013078 crystal Substances 0.000 claims description 87
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 83
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 78
- 229910052710 silicon Inorganic materials 0.000 claims description 78
- 239000010703 silicon Substances 0.000 claims description 78
- 125000006850 spacer group Chemical group 0.000 claims description 74
- 238000000605 extraction Methods 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 15
- 239000011800 void material Substances 0.000 claims description 14
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 10
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 239000003870 refractory metal Substances 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 85
- 229910052581 Si3N4 Inorganic materials 0.000 description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 25
- 229910052814 silicon oxide Inorganic materials 0.000 description 25
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910045601 alloy Inorganic materials 0.000 description 7
- 239000000956 alloy Substances 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
- H01L29/0826—Pedestal collectors
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/00—Metal treatment
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/969—Simultaneous formation of monocrystalline and polycrystalline regions
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に縦型のバイポーラトランジスタ及びそ
の製造方法に関する。
方法に関し、特に縦型のバイポーラトランジスタ及びそ
の製造方法に関する。
【０００２】
【従来の技術】バイポーラトランジスタは、ベース領域
が薄いほど高速性の目安である遮断周波数ｆT が高くな
ることが知られている。またトランジスタの大きさが小
さくなるほど寄生容量等が小さくなって動作が速くな
る。薄いベース領域の形成方法としてイオン注入が用い
られるが、不純物イオンを浅く注入するのには限界があ
る。またイオン注入法では、注入されたイオンによるシ
リコン格子原子の変位つまりシリコン単結晶の乱れを無
くす必要がある。このための高温加熱によるアニール工
程は、注入された不純物を拡散する。この結果、ベース
領域はこの分だけ厚くなってしまう。
が薄いほど高速性の目安である遮断周波数ｆT が高くな
ることが知られている。またトランジスタの大きさが小
さくなるほど寄生容量等が小さくなって動作が速くな
る。薄いベース領域の形成方法としてイオン注入が用い
られるが、不純物イオンを浅く注入するのには限界があ
る。またイオン注入法では、注入されたイオンによるシ
リコン格子原子の変位つまりシリコン単結晶の乱れを無
くす必要がある。このための高温加熱によるアニール工
程は、注入された不純物を拡散する。この結果、ベース
領域はこの分だけ厚くなってしまう。
【０００３】薄いベース領域を形成する技術として、低
温エピタキシャル成長法が知られている。この方法を利
用したバイポーラトランジスタとその製造方法の１つ
は、本発明者等が先に出願した特開平４−３３０７３０
号公報に記載されている。
温エピタキシャル成長法が知られている。この方法を利
用したバイポーラトランジスタとその製造方法の１つ
は、本発明者等が先に出願した特開平４−３３０７３０
号公報に記載されている。
【０００４】半導体装置の断面図である図５を参照する
と、上記公報記載のバイポーラトランジスタの構成は、
以下のようになっている。
と、上記公報記載のバイポーラトランジスタの構成は、
以下のようになっている。
【０００５】比抵抗１０〜１５Ω・ｃｍのＰ- 型単結晶
シリコン基板２０１表面には、砒素を不純物とするＮ+
埋め込み層２０２が選択的に形成されている。このＰ-
型単結晶シリコン基板２０１表面は、膜厚１．０μｍ程
度，不純物濃度５×１０15ｃｍ-3程度のＮ- 型シリコン
エピタキシャル層２０３により覆われている。このＮ-
型シリコンエピタキシャル層２０３には、公知の選択酸
化法によるＰ- 型単結晶シリコン基板２０１あるいはＮ
+ 埋め込み層２０２に達する素子分離用のフィールド酸
化膜２０４，２０４ａが形成されている。フィールド酸
化膜２０４は、それぞれのバイポーラトランジスタを素
子分離している。フィールド酸化膜２０４に囲まれ，フ
ィールド酸化膜２０４ａとにより分断された一方のＮ-
型シリコンエピタキシャル層２０３は、燐の拡散により
Ｎ+ 型コレクタ引き出し領域２０５に変換されている。
かくしてシリコン基体２０６が構成されている。
シリコン基板２０１表面には、砒素を不純物とするＮ+
埋め込み層２０２が選択的に形成されている。このＰ-
型単結晶シリコン基板２０１表面は、膜厚１．０μｍ程
度，不純物濃度５×１０15ｃｍ-3程度のＮ- 型シリコン
エピタキシャル層２０３により覆われている。このＮ-
型シリコンエピタキシャル層２０３には、公知の選択酸
化法によるＰ- 型単結晶シリコン基板２０１あるいはＮ
+ 埋め込み層２０２に達する素子分離用のフィールド酸
化膜２０４，２０４ａが形成されている。フィールド酸
化膜２０４は、それぞれのバイポーラトランジスタを素
子分離している。フィールド酸化膜２０４に囲まれ，フ
ィールド酸化膜２０４ａとにより分断された一方のＮ-
型シリコンエピタキシャル層２０３は、燐の拡散により
Ｎ+ 型コレクタ引き出し領域２０５に変換されている。
かくしてシリコン基体２０６が構成されている。
【０００６】このシリコン基体２０６上面は、シリコン
窒化膜２０７により覆われている。このシリコン窒化膜
２０７には、Ｎ+ 型コレクタ引き出し領域２０５に達す
る開口部２１４ａとＮ- 型シリコンエピタキシャル層２
０３に達する開口部２１４ｂとが設けられている。この
開口部２１４ａはＮ+ 型コレクタ引き出し領域２０５と
接続してコレクタ引き出し電極となるＮ+ 型多結晶シリ
コン膜２１２により覆われている。開口部２１４ｂの周
辺のシリコン窒化膜２０７の上面は、この開口部２１４
ｂの内側の方向にＤ２の幅のせり出し部を有したベース
引き出し電極用のＰ+ 型多結晶シリコン膜２１１により
覆われている。シリコン窒化膜２０７，および多結晶シ
リコン膜２１１，２１２は、シリコン酸化膜２１３によ
り覆われている。開口部２１４ｂ直上におけるこのシリ
コン酸化膜２１３の側面と上記Ｐ+ 型多結晶シリコン膜
２１１の側面とは一致しており、これらの側面にはシリ
コン酸化膜からなる第１の絶縁膜スペーサ２１５が設け
られている。
窒化膜２０７により覆われている。このシリコン窒化膜
２０７には、Ｎ+ 型コレクタ引き出し領域２０５に達す
る開口部２１４ａとＮ- 型シリコンエピタキシャル層２
０３に達する開口部２１４ｂとが設けられている。この
開口部２１４ａはＮ+ 型コレクタ引き出し領域２０５と
接続してコレクタ引き出し電極となるＮ+ 型多結晶シリ
コン膜２１２により覆われている。開口部２１４ｂの周
辺のシリコン窒化膜２０７の上面は、この開口部２１４
ｂの内側の方向にＤ２の幅のせり出し部を有したベース
引き出し電極用のＰ+ 型多結晶シリコン膜２１１により
覆われている。シリコン窒化膜２０７，および多結晶シ
リコン膜２１１，２１２は、シリコン酸化膜２１３によ
り覆われている。開口部２１４ｂ直上におけるこのシリ
コン酸化膜２１３の側面と上記Ｐ+ 型多結晶シリコン膜
２１１の側面とは一致しており、これらの側面にはシリ
コン酸化膜からなる第１の絶縁膜スペーサ２１５が設け
られている。
【０００７】開口部２１４ｂに露出したＮ- 型シリコン
エピタキシャル層２０３の上面は真性ベース領域である
Ｐ型単結晶シリコン層２２１により覆われ、上記せり出
し部に露出したＰ+ 型多結晶シリコン膜２１１の底面は
Ｐ+ 型多結晶シリコン膜２２２により覆われている。こ
れらＰ型単結晶シリコン層２２１，およびＰ+ 型多結晶
シリコン膜２２２は、低温エピタキシャル成長により、
単結晶シリコン層，および多結晶シリコン膜表面に選択
的に形成されたものでる。このＰ型単結晶シリコン層２
２１の上面とこのＰ+ 型多結晶シリコン膜２２２の底面
とは接続している。第１の絶縁膜スペーサ２１５の側面
および底面とＰ型単結晶シリコン層２２１の上面の一部
とＰ+ 型多結晶シリコン膜２２２の側面の一部とが、シ
リコン酸化膜からなる第２の絶縁膜スペーサ２２６によ
り覆われている。この第２の絶縁膜スペーサ２２６の空
隙部には、この空隙部を充填し，Ｐ型単結晶シリコン層
２２１の上面を覆うエミッタ領域であるＮ型単結晶シリ
コン層２２７が設けられている。シリコン酸化膜２１３
には、それぞれＰ+ 型多結晶シリコン膜２１１，Ｎ+ 型
多結晶シリコン膜２１２に達する開口部が設けられてい
る。このシリコン酸化膜２１３上面には、Ｎ型単結晶シ
リコン層２２７に接続される金属電極２３１と、これら
の開口部を介してそれぞれＰ+ 型多結晶シリコン膜２１
１，Ｎ+ 型多結晶シリコン膜２１２に接続される金属電
極２３２，２３３とが、設けられている。これら金属電
極２３１，２３２，２３３は、アルミニウム等からな
る。
エピタキシャル層２０３の上面は真性ベース領域である
Ｐ型単結晶シリコン層２２１により覆われ、上記せり出
し部に露出したＰ+ 型多結晶シリコン膜２１１の底面は
Ｐ+ 型多結晶シリコン膜２２２により覆われている。こ
れらＰ型単結晶シリコン層２２１，およびＰ+ 型多結晶
シリコン膜２２２は、低温エピタキシャル成長により、
単結晶シリコン層，および多結晶シリコン膜表面に選択
的に形成されたものでる。このＰ型単結晶シリコン層２
２１の上面とこのＰ+ 型多結晶シリコン膜２２２の底面
とは接続している。第１の絶縁膜スペーサ２１５の側面
および底面とＰ型単結晶シリコン層２２１の上面の一部
とＰ+ 型多結晶シリコン膜２２２の側面の一部とが、シ
リコン酸化膜からなる第２の絶縁膜スペーサ２２６によ
り覆われている。この第２の絶縁膜スペーサ２２６の空
隙部には、この空隙部を充填し，Ｐ型単結晶シリコン層
２２１の上面を覆うエミッタ領域であるＮ型単結晶シリ
コン層２２７が設けられている。シリコン酸化膜２１３
には、それぞれＰ+ 型多結晶シリコン膜２１１，Ｎ+ 型
多結晶シリコン膜２１２に達する開口部が設けられてい
る。このシリコン酸化膜２１３上面には、Ｎ型単結晶シ
リコン層２２７に接続される金属電極２３１と、これら
の開口部を介してそれぞれＰ+ 型多結晶シリコン膜２１
１，Ｎ+ 型多結晶シリコン膜２１２に接続される金属電
極２３２，２３３とが、設けられている。これら金属電
極２３１，２３２，２３３は、アルミニウム等からな
る。
【０００８】
【発明が解決しようとする課題】上記公報記載のバイポ
ーラトランジスタでは、イオン注入により形成される真
性ベース領域に比べれば、その膜厚は薄くできる。しか
しながら、以下に示す問題点がある。
ーラトランジスタでは、イオン注入により形成される真
性ベース領域に比べれば、その膜厚は薄くできる。しか
しながら、以下に示す問題点がある。
【０００９】第１の問題点は、寄生容量に関連する問題
点である。ベース引き出し電極をなすＰ+ 型多結晶シリ
コン膜２１１とコレクタ領域の一部をなすＮ- 型シリコ
ンエピタキシャル層２０３との絶縁分離は、シリコン窒
化膜２０７によりなされている。Ｐ+ 型多結晶シリコン
膜２１１と真性ベース領域であるＰ型単結晶シリコン層
２２１とが良好に接続されるためには、シリコン窒化膜
２０７の膜厚が選択的にエピタキシャル成長されるこの
Ｐ型単結晶シリコン層２２１の膜厚とこれと同時に選択
的に成長されるＰ+ 型多結晶シリコン膜２２２の膜厚と
の和より厚くなっていることは好ましくない。遮断周波
数ｆT を向上させるために真性ベース領域であるＰ型単
結晶シリコン層２２１の膜厚を薄くすると、必然的にシ
リコン窒化膜２０７の膜厚を薄くしなけれはならない。
この場合には、ベース領域とコレクタ領域との間に形成
される寄生容量が増大することになり、トランジスタ性
能を低下させることになる。
点である。ベース引き出し電極をなすＰ+ 型多結晶シリ
コン膜２１１とコレクタ領域の一部をなすＮ- 型シリコ
ンエピタキシャル層２０３との絶縁分離は、シリコン窒
化膜２０７によりなされている。Ｐ+ 型多結晶シリコン
膜２１１と真性ベース領域であるＰ型単結晶シリコン層
２２１とが良好に接続されるためには、シリコン窒化膜
２０７の膜厚が選択的にエピタキシャル成長されるこの
Ｐ型単結晶シリコン層２２１の膜厚とこれと同時に選択
的に成長されるＰ+ 型多結晶シリコン膜２２２の膜厚と
の和より厚くなっていることは好ましくない。遮断周波
数ｆT を向上させるために真性ベース領域であるＰ型単
結晶シリコン層２２１の膜厚を薄くすると、必然的にシ
リコン窒化膜２０７の膜厚を薄くしなけれはならない。
この場合には、ベース領域とコレクタ領域との間に形成
される寄生容量が増大することになり、トランジスタ性
能を低下させることになる。
【００１０】第２の問題点は、選択的なエピタキシャル
成長に関連した製法上の問題点である。第１の絶縁膜ス
ペーサ２１５の形成，開口部２１４ｂの形成，真性ベー
ス領域であるＰ型単結晶シリコン層２２１等の形成等の
前工程として、所定領域のシリコン酸化膜２１３とＰ+
型多結晶シリコン膜２１１とが異方性エッチングにより
除去される。このとき、Ｐ+ 型多結晶シリコン膜２１１
の膜厚のばらつき，異方性エッチングのばらつき等を考
慮してオーバーエッチが行なわれるため、この領域直下
のシリコン窒化膜２０７が１０〜３０ｎｍ程度削られ
る。このような下地形状のもとで第１の絶縁膜スペーサ
２１５が形成されるため、この第１の絶縁膜スペーサ２
１５底面はＰ+ 型多結晶シリコン膜２１１の底面より１
０〜３０ｎｍ程度下位に位置することになる。このよう
な状態のもとでエピタキシャル成長を行なうと、真性ベ
ース領域であるＰ型単結晶シリコン層２２１とベース引
き出し電極であるＰ+ 型多結晶シリコン膜２１１とを接
続するためのＰ+ 型多結晶シリコン膜２２２の成長が阻
害され、両者の接続がなされないことがある。
成長に関連した製法上の問題点である。第１の絶縁膜ス
ペーサ２１５の形成，開口部２１４ｂの形成，真性ベー
ス領域であるＰ型単結晶シリコン層２２１等の形成等の
前工程として、所定領域のシリコン酸化膜２１３とＰ+
型多結晶シリコン膜２１１とが異方性エッチングにより
除去される。このとき、Ｐ+ 型多結晶シリコン膜２１１
の膜厚のばらつき，異方性エッチングのばらつき等を考
慮してオーバーエッチが行なわれるため、この領域直下
のシリコン窒化膜２０７が１０〜３０ｎｍ程度削られ
る。このような下地形状のもとで第１の絶縁膜スペーサ
２１５が形成されるため、この第１の絶縁膜スペーサ２
１５底面はＰ+ 型多結晶シリコン膜２１１の底面より１
０〜３０ｎｍ程度下位に位置することになる。このよう
な状態のもとでエピタキシャル成長を行なうと、真性ベ
ース領域であるＰ型単結晶シリコン層２２１とベース引
き出し電極であるＰ+ 型多結晶シリコン膜２１１とを接
続するためのＰ+ 型多結晶シリコン膜２２２の成長が阻
害され、両者の接続がなされないことがある。
【００１１】この第２の問題点は、シリコン・ゲルマニ
ウムのエピタキシャル成長により真性ベース領域等を形
成する場合、顕著になる。これは、選択成長の際の（多
結晶膜の成長速度／単結晶層の成長速度）が、ゲルマニ
ウムの混晶比の増大にしたがって１より小さくなるため
である。例えば、Ｓｉ0.9 Ｇｅ0.1 のとき、（多結晶膜
の成長速度／単結晶層の成長速度）は１／５〜１／４で
ある。
ウムのエピタキシャル成長により真性ベース領域等を形
成する場合、顕著になる。これは、選択成長の際の（多
結晶膜の成長速度／単結晶層の成長速度）が、ゲルマニ
ウムの混晶比の増大にしたがって１より小さくなるため
である。例えば、Ｓｉ0.9 Ｇｅ0.1 のとき、（多結晶膜
の成長速度／単結晶層の成長速度）は１／５〜１／４で
ある。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
その表面に選択的に設けられた逆導電型の埋め込み層を
有し、その表面が逆導電型のシリコンエピタキシャル層
により選択的に覆われた一導電型の単結晶シリコン基板
と、その上面の高さが上記シリコンエピタキシャル層の
上面の高さより高く、所定領域のこのシリコンエピタキ
シャル層を貫通して上記埋め込み層に達する逆導電型の
第１の単結晶半導体層と、上記第１の単結晶半導体層の
上面端部から第１の所定幅を有した開口部を有して上記
シリコンエピタキシャル層を覆う第１の絶縁膜と、その
上面の高さが上記第１の単結晶半導体層の上面の高さと
一致し、上記シリコンエピタキシャル層の上面を覆う上
記開口部に設けられた一導電型の第２の単結晶半導体層
と、上記第１の絶縁膜の上面を覆う一導電型の第１の多
結晶半導体膜を少なくとも含み、上記開口部の内側に第
２の所定幅のせり出し部を有するベース引き出し電極
と、少なくとも上記開口部直上における上記ベース引き
出し電極の上面を覆い、この開口部直上におけるその側
面がこのベース引き出し電極の側面と同一平面内にある
第２の絶縁膜と、その底面の高さが上記ベース引き出し
電極の底面の高さと概略一致し、上記第１の所定幅と上
記第２の所定幅との差に等しい幅を有し、上記ベース引
き出し電極並びに上記第２の絶縁膜の側面を覆う第３の
絶縁膜からなる第１の絶縁膜スペーサと、上記せり出し
部における上記第１の多結晶半導体膜の底面を覆う一導
電型の第２の多結晶半導体膜と、上記第２の多結晶半導
体膜の底面を覆う一導電型の第３の多結晶半導体膜と、
少なくとも上面の一部が上記第３の多結晶半導体膜の底
面と接続し、その底面が上記第１，並びに第２の単結晶
半導体層の上面を覆う一導電型の第３の単結晶半導体層
と、上記第３の多結晶半導体膜の底面の一部，上記第３
の単結晶半導体層の上面の一部，上記第１の絶縁膜スペ
ーサの底面，およびこの第１の絶縁膜スペーサの側面の
一部を覆う第４の絶縁膜からなる第２の絶縁膜スペーサ
と、上記第２の絶縁膜スペーサの空隙に露出した上記第
３の単結晶半導体層の表面，もしくは表面上に設けられ
た第４の単結晶半導体層とを有する。
その表面に選択的に設けられた逆導電型の埋め込み層を
有し、その表面が逆導電型のシリコンエピタキシャル層
により選択的に覆われた一導電型の単結晶シリコン基板
と、その上面の高さが上記シリコンエピタキシャル層の
上面の高さより高く、所定領域のこのシリコンエピタキ
シャル層を貫通して上記埋め込み層に達する逆導電型の
第１の単結晶半導体層と、上記第１の単結晶半導体層の
上面端部から第１の所定幅を有した開口部を有して上記
シリコンエピタキシャル層を覆う第１の絶縁膜と、その
上面の高さが上記第１の単結晶半導体層の上面の高さと
一致し、上記シリコンエピタキシャル層の上面を覆う上
記開口部に設けられた一導電型の第２の単結晶半導体層
と、上記第１の絶縁膜の上面を覆う一導電型の第１の多
結晶半導体膜を少なくとも含み、上記開口部の内側に第
２の所定幅のせり出し部を有するベース引き出し電極
と、少なくとも上記開口部直上における上記ベース引き
出し電極の上面を覆い、この開口部直上におけるその側
面がこのベース引き出し電極の側面と同一平面内にある
第２の絶縁膜と、その底面の高さが上記ベース引き出し
電極の底面の高さと概略一致し、上記第１の所定幅と上
記第２の所定幅との差に等しい幅を有し、上記ベース引
き出し電極並びに上記第２の絶縁膜の側面を覆う第３の
絶縁膜からなる第１の絶縁膜スペーサと、上記せり出し
部における上記第１の多結晶半導体膜の底面を覆う一導
電型の第２の多結晶半導体膜と、上記第２の多結晶半導
体膜の底面を覆う一導電型の第３の多結晶半導体膜と、
少なくとも上面の一部が上記第３の多結晶半導体膜の底
面と接続し、その底面が上記第１，並びに第２の単結晶
半導体層の上面を覆う一導電型の第３の単結晶半導体層
と、上記第３の多結晶半導体膜の底面の一部，上記第３
の単結晶半導体層の上面の一部，上記第１の絶縁膜スペ
ーサの底面，およびこの第１の絶縁膜スペーサの側面の
一部を覆う第４の絶縁膜からなる第２の絶縁膜スペーサ
と、上記第２の絶縁膜スペーサの空隙に露出した上記第
３の単結晶半導体層の表面，もしくは表面上に設けられ
た第４の単結晶半導体層とを有する。
【００１３】好ましくは、上記第３の多結晶半導体膜お
よび少なくとも上記第３の単結晶半導体層がシリコン・
ゲルマニウムからなる。さらに好ましくは、上記ベース
引き出し電極が上記第１の多結晶半導体膜とこの第１の
多結晶半導体膜の上面を覆う高融点金属シリサイド膜と
からなり、上記第１の絶縁膜が上記第２および第３の絶
縁膜と異なる材料からなる。
よび少なくとも上記第３の単結晶半導体層がシリコン・
ゲルマニウムからなる。さらに好ましくは、上記ベース
引き出し電極が上記第１の多結晶半導体膜とこの第１の
多結晶半導体膜の上面を覆う高融点金属シリサイド膜と
からなり、上記第１の絶縁膜が上記第２および第３の絶
縁膜と異なる材料からなる。
【００１４】本発明の半導体装置の製造方法は、一導電
型の単結晶シリコン基板の表面に、選択的に逆導電型の
埋め込み層を形成し、全面に逆導電型のシリコンエピタ
キシャル層を形成し、このシリコンエピタキシャル層に
選択的に素子分離用のフィールド酸化膜を形成する工程
と、全面に所定膜厚の第１の絶縁膜を堆積し、少なくと
も所定形状の一導電型の第１の多結晶半導体膜を形成す
る工程と、全面に第２の絶縁膜を堆積し、所定領域のこ
の第２の絶縁膜および少なくとも上記第１の多結晶半導
体膜を順次エッチングして上記第１の絶縁膜に達する第
１の開口部を形成する工程と、全面に所定膜厚の第３の
絶縁膜を堆積し、この第３の絶縁膜を異方性エッチング
してこの第１の開口部にこの第３の絶縁膜からなる第１
の絶縁膜スペーサを形成する工程と、上記第２の絶縁膜
および上記第１の絶縁膜スペーサをマスクにした上記第
１の絶縁膜の等方性エッチングを行ない、所定幅の上記
第１の多結晶半導体膜のせり出し部を有し，上記第１の
開口部より広い上記シリコンエピタキシャル層に達する
第２の開口部をこの上記第１の絶縁膜に形成する工程
と、第１の半導体膜の選択成長により、上記せり出し部
に露出した上記第１の多結晶半導体膜の底面に所定膜厚
の一導電型の第２の多結晶半導体膜を形成し、同時に、
上記第２の開口部に露出した上記シリコンエピタキシャ
ル層の上面に所定膜厚の一導電型の第１の単結晶半導体
層を形成する工程と、第２の半導体膜の選択成長によ
り、上記第２の多結晶半導体膜の底面に所定膜厚の一導
電型の第３の多結晶半導体膜を形成し、同時に、上面が
この第３の多結晶半導体膜の底面と接し，不純物濃度が
上記第１の単結晶半導体層より高い一導電型の第２の単
結晶半導体層をこの第１の単結晶半導体層の上面に形成
する工程と、上記第２の絶縁膜および上記第１の絶縁膜
スペーサをマスクにした逆導電型のイオン注入を行な
い、この第１の絶縁膜スペーサの空隙部直下の上記第１
の単結晶半導体層および上記シリコンエピタキシャル層
を不純物濃度がこのシリコンエピタキシャル層より高い
逆導電型の第３の単結晶半導体層に変換する工程と、全
面に所定膜厚の第４の絶縁膜を堆積し、この第４の絶縁
膜を異方性エッチングしてこの第１の絶縁膜スペーサの
側面にこの第４の絶縁膜からなる第２の絶縁膜スペーサ
を形成する工程と、上記第２の絶縁膜スペーサの空隙部
に自己整合的に、上記第２の単結晶半導体層の表面，も
しくは表面上に第４の単結晶半導体層を形成する工程と
を有する。
型の単結晶シリコン基板の表面に、選択的に逆導電型の
埋め込み層を形成し、全面に逆導電型のシリコンエピタ
キシャル層を形成し、このシリコンエピタキシャル層に
選択的に素子分離用のフィールド酸化膜を形成する工程
と、全面に所定膜厚の第１の絶縁膜を堆積し、少なくと
も所定形状の一導電型の第１の多結晶半導体膜を形成す
る工程と、全面に第２の絶縁膜を堆積し、所定領域のこ
の第２の絶縁膜および少なくとも上記第１の多結晶半導
体膜を順次エッチングして上記第１の絶縁膜に達する第
１の開口部を形成する工程と、全面に所定膜厚の第３の
絶縁膜を堆積し、この第３の絶縁膜を異方性エッチング
してこの第１の開口部にこの第３の絶縁膜からなる第１
の絶縁膜スペーサを形成する工程と、上記第２の絶縁膜
および上記第１の絶縁膜スペーサをマスクにした上記第
１の絶縁膜の等方性エッチングを行ない、所定幅の上記
第１の多結晶半導体膜のせり出し部を有し，上記第１の
開口部より広い上記シリコンエピタキシャル層に達する
第２の開口部をこの上記第１の絶縁膜に形成する工程
と、第１の半導体膜の選択成長により、上記せり出し部
に露出した上記第１の多結晶半導体膜の底面に所定膜厚
の一導電型の第２の多結晶半導体膜を形成し、同時に、
上記第２の開口部に露出した上記シリコンエピタキシャ
ル層の上面に所定膜厚の一導電型の第１の単結晶半導体
層を形成する工程と、第２の半導体膜の選択成長によ
り、上記第２の多結晶半導体膜の底面に所定膜厚の一導
電型の第３の多結晶半導体膜を形成し、同時に、上面が
この第３の多結晶半導体膜の底面と接し，不純物濃度が
上記第１の単結晶半導体層より高い一導電型の第２の単
結晶半導体層をこの第１の単結晶半導体層の上面に形成
する工程と、上記第２の絶縁膜および上記第１の絶縁膜
スペーサをマスクにした逆導電型のイオン注入を行な
い、この第１の絶縁膜スペーサの空隙部直下の上記第１
の単結晶半導体層および上記シリコンエピタキシャル層
を不純物濃度がこのシリコンエピタキシャル層より高い
逆導電型の第３の単結晶半導体層に変換する工程と、全
面に所定膜厚の第４の絶縁膜を堆積し、この第４の絶縁
膜を異方性エッチングしてこの第１の絶縁膜スペーサの
側面にこの第４の絶縁膜からなる第２の絶縁膜スペーサ
を形成する工程と、上記第２の絶縁膜スペーサの空隙部
に自己整合的に、上記第２の単結晶半導体層の表面，も
しくは表面上に第４の単結晶半導体層を形成する工程と
を有する。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】半導体装置の断面図である図１を参照する
と、本発明の第１の実施例は、以下のように構成されて
いる。
と、本発明の第１の実施例は、以下のように構成されて
いる。
【００１７】室温での比抵抗１０〜２０Ω・ｃｍ，面方
位（１００）のＰ- 型単結晶シリコン基板１０１表面に
は、砒素もしくはアンチモンを不純物とする厚さが約２
μｍのＮ+ 埋め込み層１０２が選択的に形成されてい
る。このＰ- 型単結晶シリコン基板１０１表面は、膜厚
約０．４μｍ，不純物濃度１×１０16ｃｍ-3程度の燐を
含んだコレクタ領域の一部を構成するＮ- 型シリコンエ
ピタキシャル層１０３により覆われている。このＮ- 型
シリコンエピタキシャル層１０３には、公知の選択酸化
法によるＰ- 型単結晶シリコン基板１０１あるいはＮ+
埋め込み層１０２に達する素子分離用のフィールド酸化
膜１０４，１０４ａが形成されている。フィールド酸化
膜１０４は、それぞれのバイポーラトランジスタを素子
分離している。フィールド酸化膜１０４に囲まれ，フィ
ールド酸化膜１０４ａとにより分断された一方のＮ- 型
シリコンエピタキシャル層１０３は、燐の拡散により形
成された不純物濃度が約１×１０19ｃｍ-3のＮ+ 型コレ
クタ引き出し領域１０５に変換され、コレクタ抵抗が低
減される。これらＰ- 型単結晶シリコン基板１０１，Ｎ
+ 埋め込み層１０２，Ｎ- 型シリコンエピタキシャル層
１０３，フィールド酸化膜１０４，１０４ａおよびＮ+
型コレクタ引き出し領域１０５から、シリコン基体１０
６が構成されている。
位（１００）のＰ- 型単結晶シリコン基板１０１表面に
は、砒素もしくはアンチモンを不純物とする厚さが約２
μｍのＮ+ 埋め込み層１０２が選択的に形成されてい
る。このＰ- 型単結晶シリコン基板１０１表面は、膜厚
約０．４μｍ，不純物濃度１×１０16ｃｍ-3程度の燐を
含んだコレクタ領域の一部を構成するＮ- 型シリコンエ
ピタキシャル層１０３により覆われている。このＮ- 型
シリコンエピタキシャル層１０３には、公知の選択酸化
法によるＰ- 型単結晶シリコン基板１０１あるいはＮ+
埋め込み層１０２に達する素子分離用のフィールド酸化
膜１０４，１０４ａが形成されている。フィールド酸化
膜１０４は、それぞれのバイポーラトランジスタを素子
分離している。フィールド酸化膜１０４に囲まれ，フィ
ールド酸化膜１０４ａとにより分断された一方のＮ- 型
シリコンエピタキシャル層１０３は、燐の拡散により形
成された不純物濃度が約１×１０19ｃｍ-3のＮ+ 型コレ
クタ引き出し領域１０５に変換され、コレクタ抵抗が低
減される。これらＰ- 型単結晶シリコン基板１０１，Ｎ
+ 埋め込み層１０２，Ｎ- 型シリコンエピタキシャル層
１０３，フィールド酸化膜１０４，１０４ａおよびＮ+
型コレクタ引き出し領域１０５から、シリコン基体１０
６が構成されている。
【００１８】このシリコン基体１０６上面は、第１の絶
縁膜であるシリコン酸化膜１０７により覆われている。
このシリコン酸化膜１０７には、Ｎ+ 型コレクタ引き出
し領域１０５に達する開口部１１４ａとＮ- 型シリコン
エピタキシャル層１０３に達する開口部１１４ｂとが設
けられている。この開口部１１４ａはＮ+ 型コレクタ引
き出し領域１０５と接続してコレクタ引き出し電極とな
るＮ+ 型多結晶シリコン膜１１２により覆われている。
この開口部１１４ｂ内におけるＮ- 型シリコンエピタキ
シャル層１０３の所定領域には、このＮ- 型シリコンエ
ピタキシャル層１０３を貫通してＮ+ 埋め込み層１０２
に達する第１の単結晶半導体層であるＮ型単結晶シリコ
ン層１２５が設けられている。このＮ型単結晶シリコン
層１２５はコレクタ領域の一部を構成し、これの上面は
Ｎ- 型シリコンエピタキシャル層１０３の上面より高位
に位置し、これの不純物濃度は約１×１０17ｃｍ-3であ
る。また、このＮ型単結晶シリコン層１２５と開口部１
１４ｂとの間隔は、Ｄ１（第１の所定幅）である。
縁膜であるシリコン酸化膜１０７により覆われている。
このシリコン酸化膜１０７には、Ｎ+ 型コレクタ引き出
し領域１０５に達する開口部１１４ａとＮ- 型シリコン
エピタキシャル層１０３に達する開口部１１４ｂとが設
けられている。この開口部１１４ａはＮ+ 型コレクタ引
き出し領域１０５と接続してコレクタ引き出し電極とな
るＮ+ 型多結晶シリコン膜１１２により覆われている。
この開口部１１４ｂ内におけるＮ- 型シリコンエピタキ
シャル層１０３の所定領域には、このＮ- 型シリコンエ
ピタキシャル層１０３を貫通してＮ+ 埋め込み層１０２
に達する第１の単結晶半導体層であるＮ型単結晶シリコ
ン層１２５が設けられている。このＮ型単結晶シリコン
層１２５はコレクタ領域の一部を構成し、これの上面は
Ｎ- 型シリコンエピタキシャル層１０３の上面より高位
に位置し、これの不純物濃度は約１×１０17ｃｍ-3であ
る。また、このＮ型単結晶シリコン層１２５と開口部１
１４ｂとの間隔は、Ｄ１（第１の所定幅）である。
【００１９】開口部１１４ｂの周辺のシリコン酸化膜１
０７の上面は、この開口部１１４ｂの内側の方向に第２
の所定幅であるＤ２の幅のせり出し部を有したベース引
き出し電極用の第１の多結晶半導体膜であるＰ+ 型多結
晶シリコン膜１１１により覆われている。シリコン酸化
膜１０７，および多結晶シリコン膜１１１，１１２は、
第２の絶縁膜であるシリコン窒化膜１１３により覆われ
ている。開口部１１４ｂ直上において、このシリコン窒
化膜１１３の側面と上記Ｐ+ 型多結晶シリコン膜１１１
の側面とは一致しており、これらの側面には第３の絶縁
膜であるシリコン窒化膜からなる第１の絶縁膜スペーサ
１１５が設けられている。この第１の絶縁膜スペーサ１
１５の幅（膜厚）はＤ１−Ｄ２に等しい。すなわち、第
１の絶縁膜スペーサ１１５の側面は、Ｎ型単結晶シリコ
ン層１２５の端部の直上にある。また、この第１の絶縁
膜スペーサ１１５の底面は、概ねＰ+ 型多結晶シリコン
膜１１１の底面の位置と等しい（厳密には、１０〜３０
ｎｍ程度下位に位置している）。
０７の上面は、この開口部１１４ｂの内側の方向に第２
の所定幅であるＤ２の幅のせり出し部を有したベース引
き出し電極用の第１の多結晶半導体膜であるＰ+ 型多結
晶シリコン膜１１１により覆われている。シリコン酸化
膜１０７，および多結晶シリコン膜１１１，１１２は、
第２の絶縁膜であるシリコン窒化膜１１３により覆われ
ている。開口部１１４ｂ直上において、このシリコン窒
化膜１１３の側面と上記Ｐ+ 型多結晶シリコン膜１１１
の側面とは一致しており、これらの側面には第３の絶縁
膜であるシリコン窒化膜からなる第１の絶縁膜スペーサ
１１５が設けられている。この第１の絶縁膜スペーサ１
１５の幅（膜厚）はＤ１−Ｄ２に等しい。すなわち、第
１の絶縁膜スペーサ１１５の側面は、Ｎ型単結晶シリコ
ン層１２５の端部の直上にある。また、この第１の絶縁
膜スペーサ１１５の底面は、概ねＰ+ 型多結晶シリコン
膜１１１の底面の位置と等しい（厳密には、１０〜３０
ｎｍ程度下位に位置している）。
【００２０】上記開口部１１４ｂとＮ型単結晶シリコン
層１２５との間には、Ｎ- 型シリコンエピタキシャル層
１０３の上面を覆い、上面の位置がＮ型単結晶シリコン
層１２５の上面の位置と一致し、第２の単結晶半導体層
である不純物濃度が約１×１０16ｃｍ-3のＰ- 型単結晶
シリコン層１２１ａが設けられている。この開口部１１
４ｂ内において、第２の多結晶半導体膜であるＰ+ 型多
結晶シリコン膜１２２が、上記せり出し部に露出したＰ
+ 型多結晶シリコン膜１１１の底面を覆っている。さら
に、第３の多結晶半導体膜であるＰ+ 型多結晶シリコン
膜１２４が、このＰ+ 型多結晶シリコン膜１１１の底面
を覆っている。これらＰ- 型単結晶シリコン層１２１
ａ，およびＰ+ 型多結晶シリコン膜１２２，１２４は、
それぞれベース領域の一部を構成している。さらにま
た、不純物濃度が約４×１０18ｃｍ-3のＰ+ 型単結晶シ
リコン層１２３が単結晶シリコン層１２１ａ，１２５の
上面を覆っている。このＰ+ 型単結晶シリコン層１２３
は、第３の単結晶半導体膜であり、かつ、真性ベース領
域である。またこのＰ+ 型単結晶シリコン層１２３は、
その上面において上記Ｐ+ 型多結晶シリコン膜１２４の
底面と接続している。
層１２５との間には、Ｎ- 型シリコンエピタキシャル層
１０３の上面を覆い、上面の位置がＮ型単結晶シリコン
層１２５の上面の位置と一致し、第２の単結晶半導体層
である不純物濃度が約１×１０16ｃｍ-3のＰ- 型単結晶
シリコン層１２１ａが設けられている。この開口部１１
４ｂ内において、第２の多結晶半導体膜であるＰ+ 型多
結晶シリコン膜１２２が、上記せり出し部に露出したＰ
+ 型多結晶シリコン膜１１１の底面を覆っている。さら
に、第３の多結晶半導体膜であるＰ+ 型多結晶シリコン
膜１２４が、このＰ+ 型多結晶シリコン膜１１１の底面
を覆っている。これらＰ- 型単結晶シリコン層１２１
ａ，およびＰ+ 型多結晶シリコン膜１２２，１２４は、
それぞれベース領域の一部を構成している。さらにま
た、不純物濃度が約４×１０18ｃｍ-3のＰ+ 型単結晶シ
リコン層１２３が単結晶シリコン層１２１ａ，１２５の
上面を覆っている。このＰ+ 型単結晶シリコン層１２３
は、第３の単結晶半導体膜であり、かつ、真性ベース領
域である。またこのＰ+ 型単結晶シリコン層１２３は、
その上面において上記Ｐ+ 型多結晶シリコン膜１２４の
底面と接続している。
【００２１】第１の絶縁膜スペーサ１１５の側面の一部
および底面とＰ+ 型単結晶シリコン層１２３の上面の一
部とＰ+ 型多結晶シリコン膜１２４の底面の一部とが、
第４の絶縁膜であるシリコン酸化膜からなる第２の絶縁
膜スペーサ１２６により覆われている。この第２の絶縁
膜スペーサ１２６の空隙部には、この空隙部を充填し，
Ｐ+ 型単結晶シリコン層１２３の上面を覆い，エミッタ
領域であり，第４の単結晶半導体層であるＮ+ 型単結晶
シリコン層１２７が設けられている。上記シリコン窒化
膜１１３には、それぞれＰ+ 型多結晶シリコン膜１１
１，Ｎ+ 型多結晶シリコン膜１１２に達する開口部が設
けられている。このシリコン窒化膜１１３上面には、Ｎ
+ 型単結晶シリコン層１２７に接続される金属電極１３
１と、これらの開口部を介してそれぞれＰ+ 型多結晶シ
リコン膜１１１，Ｎ+ 型多結晶シリコン膜１１２に接続
される金属電極１３２，１３３とが、設けられている。
これら金属電極１３１，１３２，１３３は、アルミ系合
金膜，例えばアルミ・シリコン合金膜からなる。
および底面とＰ+ 型単結晶シリコン層１２３の上面の一
部とＰ+ 型多結晶シリコン膜１２４の底面の一部とが、
第４の絶縁膜であるシリコン酸化膜からなる第２の絶縁
膜スペーサ１２６により覆われている。この第２の絶縁
膜スペーサ１２６の空隙部には、この空隙部を充填し，
Ｐ+ 型単結晶シリコン層１２３の上面を覆い，エミッタ
領域であり，第４の単結晶半導体層であるＮ+ 型単結晶
シリコン層１２７が設けられている。上記シリコン窒化
膜１１３には、それぞれＰ+ 型多結晶シリコン膜１１
１，Ｎ+ 型多結晶シリコン膜１１２に達する開口部が設
けられている。このシリコン窒化膜１１３上面には、Ｎ
+ 型単結晶シリコン層１２７に接続される金属電極１３
１と、これらの開口部を介してそれぞれＰ+ 型多結晶シ
リコン膜１１１，Ｎ+ 型多結晶シリコン膜１１２に接続
される金属電極１３２，１３３とが、設けられている。
これら金属電極１３１，１３２，１３３は、アルミ系合
金膜，例えばアルミ・シリコン合金膜からなる。
【００２２】上記第１の実施例によると、Ｎ型単結晶シ
リコン層１２５が存在するため、コレクタ抵抗がさらに
低減される。また、Ｐ- 型単結晶シリコン層１２１ａが
設けられているため、第１の絶縁膜であるシリコン酸化
膜１０７の膜厚を厚くして，真性ベース領域であるＰ+
型単結晶シリコン層１２３の膜厚を薄くすることが可能
となる。この結果、コレクタ領域とベース領域との間の
寄生容量を低減し、同時に、遮断周波数ｆT を向上させ
ることが実現できる。それ故、本実施例の採用により、
高速バイポーラトランジスタが容易に実現できることに
なる。
リコン層１２５が存在するため、コレクタ抵抗がさらに
低減される。また、Ｐ- 型単結晶シリコン層１２１ａが
設けられているため、第１の絶縁膜であるシリコン酸化
膜１０７の膜厚を厚くして，真性ベース領域であるＰ+
型単結晶シリコン層１２３の膜厚を薄くすることが可能
となる。この結果、コレクタ領域とベース領域との間の
寄生容量を低減し、同時に、遮断周波数ｆT を向上させ
ることが実現できる。それ故、本実施例の採用により、
高速バイポーラトランジスタが容易に実現できることに
なる。
【００２３】なお、上記第１の実施例のエミッタ領域
は、Ｎ+ 型単結晶シリコン層１２７から構成されている
が、第２の絶縁膜スペーサ１２６の空隙部に露出したＰ
+ 型単結晶シリコン層１２３表面に設けられたＮ+ 型単
結晶シリコン膜（この場合、このＮ+ 型単結晶シリコン
膜が第４の単結晶半導体層になる）であってもよい。こ
のときには、このＮ+ 型単結晶シリコン層の上面を覆
い，上記第２の絶縁膜スペーサ１２６の空隙部を充填し
た姿態を有したＮ+ 型多結晶シリコン膜（第４の多結晶
半導体膜であり、エミッタ引き出し電極である）が設け
られている。
は、Ｎ+ 型単結晶シリコン層１２７から構成されている
が、第２の絶縁膜スペーサ１２６の空隙部に露出したＰ
+ 型単結晶シリコン層１２３表面に設けられたＮ+ 型単
結晶シリコン膜（この場合、このＮ+ 型単結晶シリコン
膜が第４の単結晶半導体層になる）であってもよい。こ
のときには、このＮ+ 型単結晶シリコン層の上面を覆
い，上記第２の絶縁膜スペーサ１２６の空隙部を充填し
た姿態を有したＮ+ 型多結晶シリコン膜（第４の多結晶
半導体膜であり、エミッタ引き出し電極である）が設け
られている。
【００２４】半導体装置の製造工程の断面図である図２
を参照すると、上記第１の実施例のバイポーラトランジ
スタは、以下のように形成される。なお、以下の製造方
法の説明において、理解を容易にするために、例えば単
結晶半導体層等の順位は、図１の説明におけるそれらの
順位と違えてある。
を参照すると、上記第１の実施例のバイポーラトランジ
スタは、以下のように形成される。なお、以下の製造方
法の説明において、理解を容易にするために、例えば単
結晶半導体層等の順位は、図１の説明におけるそれらの
順位と違えてある。
【００２５】まず、室温での比抵抗１０〜２０Ω・ｃ
ｍ，面方位（１００）のＰ- 型単結晶シリコン基板１０
１表面に、公知の技術により砒素もしくはアンチモンを
不純物とする厚さが約２μｍのＮ+ 埋め込み層１０２が
選択的に形成さる。膜厚約０．４μｍ，不純物濃度１×
１０16ｃｍ-3程度の燐を含んだコレクタ領域の一部を構
成するＮ- 型シリコンエピタキシャル層１０３が、全面
に形成される。公知の選択酸化法により、所定領域のＮ
- 型シリコンエピタキシャル層１０３が熱酸化され、Ｐ
- 型単結晶シリコン基板１０１あるいはＮ+ 埋め込み層
１０２に達する素子分離用のフィールド酸化膜１０４，
１０４ａが形成される。次に、所定膜厚（例えば、１５
０ｎｍ）の第１の絶縁膜であるシリコン酸化膜１０７
が、全面に堆積される。このシリコン酸化膜１０７に、
フィールド酸化膜１０４に囲まれ，フィールド酸化膜１
０４ａとにより分断された一方のＮ- 型シリコンエピタ
キシャル層１０３に達する開口部１１４ａが形成され
る。
ｍ，面方位（１００）のＰ- 型単結晶シリコン基板１０
１表面に、公知の技術により砒素もしくはアンチモンを
不純物とする厚さが約２μｍのＮ+ 埋め込み層１０２が
選択的に形成さる。膜厚約０．４μｍ，不純物濃度１×
１０16ｃｍ-3程度の燐を含んだコレクタ領域の一部を構
成するＮ- 型シリコンエピタキシャル層１０３が、全面
に形成される。公知の選択酸化法により、所定領域のＮ
- 型シリコンエピタキシャル層１０３が熱酸化され、Ｐ
- 型単結晶シリコン基板１０１あるいはＮ+ 埋め込み層
１０２に達する素子分離用のフィールド酸化膜１０４，
１０４ａが形成される。次に、所定膜厚（例えば、１５
０ｎｍ）の第１の絶縁膜であるシリコン酸化膜１０７
が、全面に堆積される。このシリコン酸化膜１０７に、
フィールド酸化膜１０４に囲まれ，フィールド酸化膜１
０４ａとにより分断された一方のＮ- 型シリコンエピタ
キシャル層１０３に達する開口部１１４ａが形成され
る。
【００２６】その後、全面に所定膜厚の多結晶シリコン
膜が堆積される。この多結晶シリコン膜を燐拡散により
Ｎ+ 型多結晶シリコン膜に変換し、燐拡散により形成さ
れたＰＳＧ膜を除去した後、このＮ+ 型多結晶シリコン
膜がパターニングされて上記開口部１１４ａを覆うコレ
クタ引き出し電極であるＮ+ 型多結晶シリコン膜１１２
が形成される。続いて、熱酸化による燐の押し込みが行
なわれ、上記開口部１１４ａ直下のＮ- 型シリコンエピ
タキシャル層１０３は不純物濃度が約１×１０19ｃｍ-3
のＮ+ 型コレクタ引き出し領域１０５になり、同時に、
Ｎ+ 型多結晶シリコン膜１１２の露出面には所定膜厚の
シリコン酸化膜（図示せず）が形成される。また、Ｐ-
型単結晶シリコン基板１０１，Ｎ+ 埋め込み層１０２，
Ｎ- 型シリコンエピタキシャル層１０３，フィールド酸
化膜１０４，１０４ａおよびＮ+型コレクタ引き出し領
域１０５からなるシリコン基体１０６が形成される。
膜が堆積される。この多結晶シリコン膜を燐拡散により
Ｎ+ 型多結晶シリコン膜に変換し、燐拡散により形成さ
れたＰＳＧ膜を除去した後、このＮ+ 型多結晶シリコン
膜がパターニングされて上記開口部１１４ａを覆うコレ
クタ引き出し電極であるＮ+ 型多結晶シリコン膜１１２
が形成される。続いて、熱酸化による燐の押し込みが行
なわれ、上記開口部１１４ａ直下のＮ- 型シリコンエピ
タキシャル層１０３は不純物濃度が約１×１０19ｃｍ-3
のＮ+ 型コレクタ引き出し領域１０５になり、同時に、
Ｎ+ 型多結晶シリコン膜１１２の露出面には所定膜厚の
シリコン酸化膜（図示せず）が形成される。また、Ｐ-
型単結晶シリコン基板１０１，Ｎ+ 埋め込み層１０２，
Ｎ- 型シリコンエピタキシャル層１０３，フィールド酸
化膜１０４，１０４ａおよびＮ+型コレクタ引き出し領
域１０５からなるシリコン基体１０６が形成される。
【００２７】次に、全面に再び所定膜厚の多結晶シリコ
ン膜が堆積される。この多結晶シリコン膜にはボロンが
拡散されてＰ+ 型多結晶シリコン膜に変換される。この
拡散により形成されたＢＳＧ膜が除去された後、このＰ
+ 型多結晶シリコン膜がパターニングされ、少なくとも
Ｎ- 型シリコンエピタキシャル層１０３の一部の上を覆
う第１の多結晶半導体膜であるベース引き出し電極とな
るＰ+ 型多結晶シリコン膜１１１が形成される。
ン膜が堆積される。この多結晶シリコン膜にはボロンが
拡散されてＰ+ 型多結晶シリコン膜に変換される。この
拡散により形成されたＢＳＧ膜が除去された後、このＰ
+ 型多結晶シリコン膜がパターニングされ、少なくとも
Ｎ- 型シリコンエピタキシャル層１０３の一部の上を覆
う第１の多結晶半導体膜であるベース引き出し電極とな
るＰ+ 型多結晶シリコン膜１１１が形成される。
【００２８】次に、全面に第２の絶縁膜であるシリコン
窒化膜１１３が堆積される。エミッタ領域が形成される
領域を内包する姿態を有した所定の領域のシリコン窒化
膜１１３およびＰ+ 型多結晶シリコン膜１１１が順次異
方性エッチングにより除去され、第１の開口部が形成さ
れる。この異方性エッチングはオーバーエッチぎみに行
なわれるため、第１の開口部の底面の第１の絶縁膜であ
るシリコン酸化膜１０７も、１０〜３０ｎｍ程度エッチ
ングされる。全面に第３の絶縁膜である所定膜厚（Ｄ１
−Ｄ２；図１参照）のシリコン窒化膜が堆積され、ＲＩ
Ｅによる異方性エッチングが施される。これにより、第
１の開口部には、シリコン窒化膜１１３並びにＰ+ 型多
結晶シリコン膜１１１の側面を覆い，第３の絶縁膜であ
るシリコン窒化膜からなる第１の絶縁膜スペーサ１１５
が形成される。第１の開口部の形成のためのオーバーエ
ッチのため、この第１の絶縁膜スペーサ１１５の底面
は、Ｐ+ 型多結晶シリコン膜１１１の底面の位置（に概
ね等しいといえるが）より１０〜３０ｎｍ程度下位に位
置している。
窒化膜１１３が堆積される。エミッタ領域が形成される
領域を内包する姿態を有した所定の領域のシリコン窒化
膜１１３およびＰ+ 型多結晶シリコン膜１１１が順次異
方性エッチングにより除去され、第１の開口部が形成さ
れる。この異方性エッチングはオーバーエッチぎみに行
なわれるため、第１の開口部の底面の第１の絶縁膜であ
るシリコン酸化膜１０７も、１０〜３０ｎｍ程度エッチ
ングされる。全面に第３の絶縁膜である所定膜厚（Ｄ１
−Ｄ２；図１参照）のシリコン窒化膜が堆積され、ＲＩ
Ｅによる異方性エッチングが施される。これにより、第
１の開口部には、シリコン窒化膜１１３並びにＰ+ 型多
結晶シリコン膜１１１の側面を覆い，第３の絶縁膜であ
るシリコン窒化膜からなる第１の絶縁膜スペーサ１１５
が形成される。第１の開口部の形成のためのオーバーエ
ッチのため、この第１の絶縁膜スペーサ１１５の底面
は、Ｐ+ 型多結晶シリコン膜１１１の底面の位置（に概
ね等しいといえるが）より１０〜３０ｎｍ程度下位に位
置している。
【００２９】次に、シリコン窒化膜１１３および第１の
絶縁膜スペーサ１１５をマスクにして、バッファード弗
酸によるウェットエッチングを、シリコン酸化膜１０７
に対して、十分に行なう。このエッチングにより、シリ
コン酸化膜１０７には、Ｎ-型シリコンエピタキシャル
層１０３に達する第２の開口部１１４ｂが形成される。
この第２の開口部１１４ｂは、Ｐ+ 型多結晶シリコン膜
１１１および第１の絶縁膜スペーサ１１５下部のシリコ
ン酸化膜１０７が幅Ｄ１だけアンダーカットされてお
り、第１の開口部に比べて所定幅であるＤ２（図１参
照）の広がりを有している。このため、幅Ｄ２のＰ+ 型
多結晶シリコン膜１１１のせり出し部が、この第２の開
口部１１４ｂに形成されたことになる〔図２（ａ）〕。
絶縁膜スペーサ１１５をマスクにして、バッファード弗
酸によるウェットエッチングを、シリコン酸化膜１０７
に対して、十分に行なう。このエッチングにより、シリ
コン酸化膜１０７には、Ｎ-型シリコンエピタキシャル
層１０３に達する第２の開口部１１４ｂが形成される。
この第２の開口部１１４ｂは、Ｐ+ 型多結晶シリコン膜
１１１および第１の絶縁膜スペーサ１１５下部のシリコ
ン酸化膜１０７が幅Ｄ１だけアンダーカットされてお
り、第１の開口部に比べて所定幅であるＤ２（図１参
照）の広がりを有している。このため、幅Ｄ２のＰ+ 型
多結晶シリコン膜１１１のせり出し部が、この第２の開
口部１１４ｂに形成されたことになる〔図２（ａ）〕。
【００３０】なお、本実施例では、第１の絶縁膜がシリ
コン酸化膜１０７からなり、第２，第３の絶縁膜（シリ
コン窒化膜１１１，第１の絶縁膜スペーサ１１５）がシ
リコン窒化膜からなるため、第２の開口部１１４ｂを形
成するための等方性エッチングが容易になる。さらに、
第１の絶縁膜がシリコン窒化膜からなる場合に比べて、
第２の開口部形成のための等方性エッチングによるＮ-
型シリコンエピタキシャル層表面の汚染（不純物濃度の
変化等）が避けられる。
コン酸化膜１０７からなり、第２，第３の絶縁膜（シリ
コン窒化膜１１１，第１の絶縁膜スペーサ１１５）がシ
リコン窒化膜からなるため、第２の開口部１１４ｂを形
成するための等方性エッチングが容易になる。さらに、
第１の絶縁膜がシリコン窒化膜からなる場合に比べて、
第２の開口部形成のための等方性エッチングによるＮ-
型シリコンエピタキシャル層表面の汚染（不純物濃度の
変化等）が避けられる。
【００３１】次に、コールド−ウォール（Ｃｏｌｄ−Ｗ
ａｌｌ）型ＵＨＶ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕ
ｍ）／ＣＶＤ法とよばれる低温ＣＶＤ法による第１の半
導体膜の成長として、低濃度のボロンをドープしたシリ
コンの選択成長が、成膜装置内で行なわれる。これによ
り、第２の開口部１１４ｂに露出したＮ- 型シリコンエ
ピタキシャル層１０３の上面には、第１の単結晶半導体
膜であり，ボロン濃度が約１×１０16ｃｍ-3，膜厚が約
３０ｎｍのＰ- 型単結晶シリコン層１２１が形成され
る。これと同時に、上記せり出し部のＰ+ 型多結晶シリ
コン膜１１１の底面には、この底面を覆うＰ- 型多結晶
シリコン膜が形成される。このＰ- 型多結晶シリコン膜
の膜厚および不純物濃度は、それぞれＰ- 型単結晶シリ
コン層１２１の膜厚および不純物濃度と同じである。さ
らにこの成膜装置内で例えば９００℃，５分の熱処理が
行なわれる。これにより、このＰ- 型多結晶シリコン膜
は、Ｐ+ 型多結晶シリコン膜１１１からボロンが拡散さ
れ、第２の多結晶半導体膜であるボロン濃度が１×１０
19ｃｍ-3程度のＰ+ 型多結晶シリコン膜１２２に変換さ
れる〔図２（ｂ）〕。このＰ+ 型多結晶シリコン膜１２
２の底面の位置は、第１の絶縁膜スペーサ１１５の底面
の位置より高くはなっていない。なお、このシリコンの
選択成長では、単結晶シリコン層の成長速度と多結晶シ
リコン膜の成長速度とは、ぼぼ等しくなっている。
ａｌｌ）型ＵＨＶ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕ
ｍ）／ＣＶＤ法とよばれる低温ＣＶＤ法による第１の半
導体膜の成長として、低濃度のボロンをドープしたシリ
コンの選択成長が、成膜装置内で行なわれる。これによ
り、第２の開口部１１４ｂに露出したＮ- 型シリコンエ
ピタキシャル層１０３の上面には、第１の単結晶半導体
膜であり，ボロン濃度が約１×１０16ｃｍ-3，膜厚が約
３０ｎｍのＰ- 型単結晶シリコン層１２１が形成され
る。これと同時に、上記せり出し部のＰ+ 型多結晶シリ
コン膜１１１の底面には、この底面を覆うＰ- 型多結晶
シリコン膜が形成される。このＰ- 型多結晶シリコン膜
の膜厚および不純物濃度は、それぞれＰ- 型単結晶シリ
コン層１２１の膜厚および不純物濃度と同じである。さ
らにこの成膜装置内で例えば９００℃，５分の熱処理が
行なわれる。これにより、このＰ- 型多結晶シリコン膜
は、Ｐ+ 型多結晶シリコン膜１１１からボロンが拡散さ
れ、第２の多結晶半導体膜であるボロン濃度が１×１０
19ｃｍ-3程度のＰ+ 型多結晶シリコン膜１２２に変換さ
れる〔図２（ｂ）〕。このＰ+ 型多結晶シリコン膜１２
２の底面の位置は、第１の絶縁膜スペーサ１１５の底面
の位置より高くはなっていない。なお、このシリコンの
選択成長では、単結晶シリコン層の成長速度と多結晶シ
リコン膜の成長速度とは、ぼぼ等しくなっている。
【００３２】さらに上記成膜装置を用いて、第２の半導
体膜の成長としてのボロンをドープしたシリコンの選択
成長等が行なわれる。これにより、Ｐ+ 型多結晶シリコ
ン膜１２２の底面を覆うＰ+ 型多結晶シリコン膜１２４
が形成される。このＰ+ 型多結晶シリコン膜１２４は第
３の多結晶半導体膜であり、これの膜厚は約６０ｎｍで
ある。同時に、Ｐ- 型単結晶シリコン層１２１の上面を
覆い、上記Ｐ+ 型多結晶シリコン膜１２４の底面と接続
するＰ+ 型単結晶シリコン層１２３が形成される。この
Ｐ+ 型単結晶シリコン層１２３は、第２の単結晶半導体
層であり、真性ベース領域となる。このＰ+ 型単結晶シ
リコン層１２３の膜厚は約６０ｎｍである。また、この
Ｐ+ 型単結晶シリコン層１２３のボロン濃度は約４×１
０18ｃｍ-3であり、これの深さ方向のプロファイルはほ
ぼ均一である〔図２（ｃ）〕。本実施例では、第１の絶
縁膜であるシリコン酸化膜１０７の膜厚を十分に厚くす
ることができるため、上記Ｐ+ 型多結晶シリコン膜１２
４（およびＰ+ 型多結晶シリコン膜１２２）の形成が阻
害されるということはない。
体膜の成長としてのボロンをドープしたシリコンの選択
成長等が行なわれる。これにより、Ｐ+ 型多結晶シリコ
ン膜１２２の底面を覆うＰ+ 型多結晶シリコン膜１２４
が形成される。このＰ+ 型多結晶シリコン膜１２４は第
３の多結晶半導体膜であり、これの膜厚は約６０ｎｍで
ある。同時に、Ｐ- 型単結晶シリコン層１２１の上面を
覆い、上記Ｐ+ 型多結晶シリコン膜１２４の底面と接続
するＰ+ 型単結晶シリコン層１２３が形成される。この
Ｐ+ 型単結晶シリコン層１２３は、第２の単結晶半導体
層であり、真性ベース領域となる。このＰ+ 型単結晶シ
リコン層１２３の膜厚は約６０ｎｍである。また、この
Ｐ+ 型単結晶シリコン層１２３のボロン濃度は約４×１
０18ｃｍ-3であり、これの深さ方向のプロファイルはほ
ぼ均一である〔図２（ｃ）〕。本実施例では、第１の絶
縁膜であるシリコン酸化膜１０７の膜厚を十分に厚くす
ることができるため、上記Ｐ+ 型多結晶シリコン膜１２
４（およびＰ+ 型多結晶シリコン膜１２２）の形成が阻
害されるということはない。
【００３３】次に、上記シリコン窒化膜１１３および第
１の絶縁膜スペーサ１１５等をマスクにして、複数回の
燐のイオン注入が行なわれる。これらのイオン注入の条
件は、例えば以下のようになっている。第１回のイオン
注入は、６０ＫｅＶ，１×１０12ｃｍ-3である。第２回
のイオン注入は、１２０ＫｅＶ，１．５×１０12ｃｍ-3
である。第３回のイオン注入は、２６０ＫｅＶ，３×１
０13ｃｍ-3である。その後、例えば９００℃，１０秒の
ランプアニール等の熱処理が施される。これら一連の処
理により、第１の絶縁膜スペーサ１１５の空隙部直下の
Ｐ- 型単結晶シリコン層１２１およびＮ- 型シリコンエ
ピタキシャル層１０３は、第３の単結晶半導体層である
Ｎ型単結晶シリコン層１２５に変換される〔図２
（ｄ）〕。なお、Ｐ+ 型単結晶シリコン層１２３および
Ｐ+ 型多結晶シリコン膜１２４の形成に先だってこのＮ
型単結晶シリコン層１２５を形成することは原理的に可
能であるが、単結晶半導体層のモホロジーという面から
は上記の順序で行なうことが好ましい。
１の絶縁膜スペーサ１１５等をマスクにして、複数回の
燐のイオン注入が行なわれる。これらのイオン注入の条
件は、例えば以下のようになっている。第１回のイオン
注入は、６０ＫｅＶ，１×１０12ｃｍ-3である。第２回
のイオン注入は、１２０ＫｅＶ，１．５×１０12ｃｍ-3
である。第３回のイオン注入は、２６０ＫｅＶ，３×１
０13ｃｍ-3である。その後、例えば９００℃，１０秒の
ランプアニール等の熱処理が施される。これら一連の処
理により、第１の絶縁膜スペーサ１１５の空隙部直下の
Ｐ- 型単結晶シリコン層１２１およびＮ- 型シリコンエ
ピタキシャル層１０３は、第３の単結晶半導体層である
Ｎ型単結晶シリコン層１２５に変換される〔図２
（ｄ）〕。なお、Ｐ+ 型単結晶シリコン層１２３および
Ｐ+ 型多結晶シリコン膜１２４の形成に先だってこのＮ
型単結晶シリコン層１２５を形成することは原理的に可
能であるが、単結晶半導体層のモホロジーという面から
は上記の順序で行なうことが好ましい。
【００３４】続いて、全面に第４の絶縁膜である所定膜
厚のシリコン酸化膜が堆積され，ＲＩＥにより異方エッ
チングされる。これにより、このシリコン酸化膜からな
る第２の絶縁膜スペーサ１２６が形成される。この第２
の絶縁膜スペーサ１２６は、第１の絶縁膜スペーサ１１
５の側面の一部および底面とＰ+ 型単結晶シリコン層１
２３の上面の一部とＰ+ 型多結晶シリコン膜１２４の底
面の一部とを覆っている。第３の半導体膜の選択成長に
より、この第２の絶縁膜スペーサ１２６の空隙部を充填
し，Ｐ+ 型単結晶シリコン層１２３の上面を覆うＮ+ 型
単結晶シリコン層１２７が形成される。このＮ+ 型単結
晶シリコン層１２７は、エミッタ領域であり、第４の単
結晶半導体層である。上記シリコン窒化膜１１３には、
それぞれＰ+ 型多結晶シリコン膜１１１，Ｎ+ 型多結晶
シリコン膜１１２に達する開口部が形成される。全面
に、アルミ系合金膜（例えば、アルミ・シリコン合金
膜）が形成される。このアルミ系合金膜がパターニング
され、Ｎ+ 型単結晶シリコン層１２７に接続される金属
電極１３１と、上記開口部を介してそれぞれＰ+ 型多結
晶シリコン膜１１１，Ｎ+ 型多結晶シリコン膜１１２に
接続される金属電極１３２，１３３とが形成され、図１
に示した本実施例の半導体装置が得られる。
厚のシリコン酸化膜が堆積され，ＲＩＥにより異方エッ
チングされる。これにより、このシリコン酸化膜からな
る第２の絶縁膜スペーサ１２６が形成される。この第２
の絶縁膜スペーサ１２６は、第１の絶縁膜スペーサ１１
５の側面の一部および底面とＰ+ 型単結晶シリコン層１
２３の上面の一部とＰ+ 型多結晶シリコン膜１２４の底
面の一部とを覆っている。第３の半導体膜の選択成長に
より、この第２の絶縁膜スペーサ１２６の空隙部を充填
し，Ｐ+ 型単結晶シリコン層１２３の上面を覆うＮ+ 型
単結晶シリコン層１２７が形成される。このＮ+ 型単結
晶シリコン層１２７は、エミッタ領域であり、第４の単
結晶半導体層である。上記シリコン窒化膜１１３には、
それぞれＰ+ 型多結晶シリコン膜１１１，Ｎ+ 型多結晶
シリコン膜１１２に達する開口部が形成される。全面
に、アルミ系合金膜（例えば、アルミ・シリコン合金
膜）が形成される。このアルミ系合金膜がパターニング
され、Ｎ+ 型単結晶シリコン層１２７に接続される金属
電極１３１と、上記開口部を介してそれぞれＰ+ 型多結
晶シリコン膜１１１，Ｎ+ 型多結晶シリコン膜１１２に
接続される金属電極１３２，１３３とが形成され、図１
に示した本実施例の半導体装置が得られる。
【００３５】なお、上記第１の実施例の製造方法におけ
る第３の半導体膜の選択成長によるエミッタ領域である
Ｎ+ 型単結晶シリコン層１２７の形成の代りに、Ｎ+ 型
多結晶シリコン膜を形成してこれに自己整合的にＰ+ 型
単結晶シリコン層１２３表面にエミッタ領域となるＮ+
型単結晶シリコン層を形成することも可能である。
る第３の半導体膜の選択成長によるエミッタ領域である
Ｎ+ 型単結晶シリコン層１２７の形成の代りに、Ｎ+ 型
多結晶シリコン膜を形成してこれに自己整合的にＰ+ 型
単結晶シリコン層１２３表面にエミッタ領域となるＮ+
型単結晶シリコン層を形成することも可能である。
【００３６】半導体装置の断面図である図３を参照する
と、本発明の第２の実施例は、上記第１の実施例と以下
の点で異なっている。本実施例では、真性ベース領域
は、Ｐ+ 型単結晶シリコン・ゲルマニウム合金層１２８
からなる。また、Ｐ+ 型多結晶シリコン膜１２２の底面
を覆い、このＰ+ 型単結晶シリコン・ゲルマニウム合金
層１２８に接続される第３の多結晶半導体膜は、Ｐ+ 型
多結晶シリコン・ゲルマニウム合金膜１２９からなる。
このように本実施例では、真性ベース領域がＰ+型単結
晶シリコン・ゲルマニウム合金層１２８で構成されるた
め、これの禁制帯幅がエミッタ領域であるＮ+ 型単結晶
シリコン層１２７の禁制帯幅より狭くなる。このため本
実施例によるバイポーラトランジスタは、上記第１に実
施例に比べて、遮断周波数ｆT が向上し、電流増幅率ｈ
FEが大きくなる。
と、本発明の第２の実施例は、上記第１の実施例と以下
の点で異なっている。本実施例では、真性ベース領域
は、Ｐ+ 型単結晶シリコン・ゲルマニウム合金層１２８
からなる。また、Ｐ+ 型多結晶シリコン膜１２２の底面
を覆い、このＰ+ 型単結晶シリコン・ゲルマニウム合金
層１２８に接続される第３の多結晶半導体膜は、Ｐ+ 型
多結晶シリコン・ゲルマニウム合金膜１２９からなる。
このように本実施例では、真性ベース領域がＰ+型単結
晶シリコン・ゲルマニウム合金層１２８で構成されるた
め、これの禁制帯幅がエミッタ領域であるＮ+ 型単結晶
シリコン層１２７の禁制帯幅より狭くなる。このため本
実施例によるバイポーラトランジスタは、上記第１に実
施例に比べて、遮断周波数ｆT が向上し、電流増幅率ｈ
FEが大きくなる。
【００３７】なお、本実施例では、第２の半導体膜の選
択成長としてシリコン・ゲルマニウムと選択成長を行な
っているが、上記公開公報における第２の問題点は生じ
ない。これは上記第１の実施例と同様に、この選択成長
の前にＰ+ 型単結晶シリコン層１２１およびＰ+ 型多結
晶シリコン膜１２２を形成しているためである。
択成長としてシリコン・ゲルマニウムと選択成長を行な
っているが、上記公開公報における第２の問題点は生じ
ない。これは上記第１の実施例と同様に、この選択成長
の前にＰ+ 型単結晶シリコン層１２１およびＰ+ 型多結
晶シリコン膜１２２を形成しているためである。
【００３８】半導体装置の断面図である図４を参照する
と、本発明の第３の実施例は、上記第１の実施例に対し
て以下の構造上の相違点がある。本実施例のベース引き
出し電極は、Ｐ+ 型多結晶シリコン膜１１１ａとチタン
・シリサイド膜１１６との積層膜から構成されている。
このため、本実施例は上記第１の実施例よりベース抵抗
が低減されることになる。
と、本発明の第３の実施例は、上記第１の実施例に対し
て以下の構造上の相違点がある。本実施例のベース引き
出し電極は、Ｐ+ 型多結晶シリコン膜１１１ａとチタン
・シリサイド膜１１６との積層膜から構成されている。
このため、本実施例は上記第１の実施例よりベース抵抗
が低減されることになる。
【００３９】本実施例のベース引き出し電極の形成の要
点は、以下のようになっている。Ｎ+ 型多結晶シリコン
膜１１２，Ｎ+ 型コレクタ引き出し領域１０５が形成さ
れた後、全面に多結晶シリコン膜が形成される。この多
結晶シリコン膜にボロンが拡散されＰ+ 型多結晶シリコ
ン膜に変換された後、ＢＳＧ膜が除去される。スパッタ
リングにより全面にチタン膜が形成された後、熱処理に
よりチタン・シリサイド膜が形成される。その後、この
積層膜がパターニングされ、Ｐ+ 型多結晶シリコン膜１
１１ａとチタン・シリサイド膜１１６との積層膜からな
るベース引き出し電極が形成される。
点は、以下のようになっている。Ｎ+ 型多結晶シリコン
膜１１２，Ｎ+ 型コレクタ引き出し領域１０５が形成さ
れた後、全面に多結晶シリコン膜が形成される。この多
結晶シリコン膜にボロンが拡散されＰ+ 型多結晶シリコ
ン膜に変換された後、ＢＳＧ膜が除去される。スパッタ
リングにより全面にチタン膜が形成された後、熱処理に
よりチタン・シリサイド膜が形成される。その後、この
積層膜がパターニングされ、Ｐ+ 型多結晶シリコン膜１
１１ａとチタン・シリサイド膜１１６との積層膜からな
るベース引き出し電極が形成される。
【００４０】
【発明の効果】以上説明したように本発明の半導体装置
によると、コレクタ領域の一部を構成する逆導電型のシ
リコンエピタキシャル層とベース引き出し電極の少なく
とも一部となる一導電型の第１の多結晶半導体膜とを絶
縁分離する第１に絶縁膜の膜厚を厚くすることができ、
一導電型の第１の単結晶半導体層の上に真性ベース領域
をなす一導電型の単結晶半導体層が設けられ、さらに第
１の絶縁膜スペーサ直下の一導電型の第１の単結晶半導
体層と逆導電型のシリコンエピタキシャル層とが逆導電
型の単結晶半導体層に変換されるため、遮断周波数ｆT
の向上を犠牲にすることなくベース領域とコレクタ領域
との間の寄生容量を低減することが可能となる。
によると、コレクタ領域の一部を構成する逆導電型のシ
リコンエピタキシャル層とベース引き出し電極の少なく
とも一部となる一導電型の第１の多結晶半導体膜とを絶
縁分離する第１に絶縁膜の膜厚を厚くすることができ、
一導電型の第１の単結晶半導体層の上に真性ベース領域
をなす一導電型の単結晶半導体層が設けられ、さらに第
１の絶縁膜スペーサ直下の一導電型の第１の単結晶半導
体層と逆導電型のシリコンエピタキシャル層とが逆導電
型の単結晶半導体層に変換されるため、遮断周波数ｆT
の向上を犠牲にすることなくベース領域とコレクタ領域
との間の寄生容量を低減することが可能となる。
【００４１】また、本発明の半導体装置の製造方法によ
ると、十分なる膜厚を有した第１の絶縁膜を形成し、さ
らに第１の開口部，第１の絶縁膜スペーサおよび第２の
開口部を形成した後、この第２の開口部に対して、第１
の半導体膜の選択成長による第１の単結晶半導体層と第
２の多結晶半導体膜とを形成し、第２の半導体膜の選択
成長による第２の単結晶半導体層と第３の多結晶半導体
膜とを形成する。このため、真性ベース領域となる第２
の単結晶半導体層とベース引き出し電極の少なくとも一
部を構成する第１の多結晶半導体膜との接続に支障がな
くなる。
ると、十分なる膜厚を有した第１の絶縁膜を形成し、さ
らに第１の開口部，第１の絶縁膜スペーサおよび第２の
開口部を形成した後、この第２の開口部に対して、第１
の半導体膜の選択成長による第１の単結晶半導体層と第
２の多結晶半導体膜とを形成し、第２の半導体膜の選択
成長による第２の単結晶半導体層と第３の多結晶半導体
膜とを形成する。このため、真性ベース領域となる第２
の単結晶半導体層とベース引き出し電極の少なくとも一
部を構成する第１の多結晶半導体膜との接続に支障がな
くなる。
【図１】本発明の第１の実施例の断面図である。
【図２】上記第１の実施例の製造工程の断面図である。
【図３】本発明の第２の実施例の断面図である。
【図４】本発明の第３の実施例の断面図である。
【図５】従来の半導体装置の断面図である。
１０１，２０１ Ｐ- 型単結晶シリコン基板 １０２，２０２ Ｎ+ 型埋め込み層 １０３，２０３ Ｎ- 型シリコンエピタキシャル層 １０４，１０４ａ，２０４，２０４ａ フィールド酸
化膜 １０５，２０５ Ｎ+ 型コレクタ取り出し領域 １０６，２０６ シリコン基体 １０７，２１３ シリコン酸化膜 １１１，１１１ａ，１２２，１２４，２１１，２２２
Ｐ+ 型多結晶シリコン膜 １１２，２１２ Ｎ+ 型多結晶シリコン膜 １１３，２０７ シリコン窒化膜 １１４ａ，１１４ｂ，２１４ａ，２１４ｂ 開口部 １１５，２１５ 第１の絶縁膜スペーサ １１６ チタン・シリサイド膜 １２１，１２１ａ Ｐ- 型単結晶シリコン層 １２３ Ｐ+ 型単結晶シリコン層 １２５ Ｎ型単結晶シリコン層 １２６，２２６ 第２の絶縁膜スペーサ １２７ Ｎ+ 型単結晶シリコン層 １２８ Ｐ+ 型単結晶シリコン・ゲルマニウム合金層 １２９ Ｐ+ 型多結晶シリコン・ゲルマニウム合金膜 １３１，１３２，１３３，２３１，２３２，２３３
金属電極 ２２１ Ｐ型単結晶シリコン層 ２２７ Ｎ型単結晶シリコン層
化膜 １０５，２０５ Ｎ+ 型コレクタ取り出し領域 １０６，２０６ シリコン基体 １０７，２１３ シリコン酸化膜 １１１，１１１ａ，１２２，１２４，２１１，２２２
Ｐ+ 型多結晶シリコン膜 １１２，２１２ Ｎ+ 型多結晶シリコン膜 １１３，２０７ シリコン窒化膜 １１４ａ，１１４ｂ，２１４ａ，２１４ｂ 開口部 １１５，２１５ 第１の絶縁膜スペーサ １１６ チタン・シリサイド膜 １２１，１２１ａ Ｐ- 型単結晶シリコン層 １２３ Ｐ+ 型単結晶シリコン層 １２５ Ｎ型単結晶シリコン層 １２６，２２６ 第２の絶縁膜スペーサ １２７ Ｎ+ 型単結晶シリコン層 １２８ Ｐ+ 型単結晶シリコン・ゲルマニウム合金層 １２９ Ｐ+ 型多結晶シリコン・ゲルマニウム合金膜 １３１，１３２，１３３，２３１，２３２，２３３
金属電極 ２２１ Ｐ型単結晶シリコン層 ２２７ Ｎ型単結晶シリコン層
Claims (12)
- 【請求項１】 その表面に選択的に設けられた逆導電型
の埋め込み層を有し、その表面が逆導電型のシリコンエ
ピタキシャル層により選択的に覆われた一導電型の単結
晶シリコン基板と、 その上面の高さが前記シリコンエピタキシャル層の上面
の高さより高く、所定領域の該シリコンエピタキシャル
層を貫通して前記埋め込み層に達する逆導電型の第１の
単結晶半導体層と、 前記第１の単結晶半導体層の上面端部から第１の所定幅
を有した開口部を有して前記シリコンエピタキシャル層
を覆う第１の絶縁膜と、 その上面の高さが前記第１の単結晶半導体層の上面の高
さと一致し、前記シリコンエピタキシャル層の上面を覆
う前記開口部に設けられた一導電型の第２の単結晶半導
体層と、 前記第１の絶縁膜の上面を覆う一導電型の第１の多結晶
半導体膜を少なくとも含み、前記開口部の内側に第２の
所定幅のせり出し部を有するベース引き出し電極と、 少なくとも前記開口部直上における前記ベース引き出し
電極の上面を覆い、該開口部直上におけるその側面が該
ベース引き出し電極の側面と同一平面内にある第２の絶
縁膜と、 その底面の高さが前記ベース引き出し電極の底面の高さ
と概略一致し、前記第１の所定幅と前記第２の所定幅と
の差に等しい幅を有し、前記ベース引き出し電極並びに
前記第２の絶縁膜の側面を覆う第３の絶縁膜からなる第
１の絶縁膜スペーサと、 前記せり出し部における前記第１の多結晶半導体膜の底
面を覆う一導電型の第２の多結晶半導体膜と、 前記第２の多結晶半導体膜の底面を覆う一導電型の第３
の多結晶半導体膜と、 少なくとも上面の一部が前記第３の多結晶半導体膜の底
面と接続し、その底面が前記第１，並びに第２の単結晶
半導体層の上面を覆う一導電型の第３の単結晶半導体層
と、 前記第３の多結晶半導体膜の底面の一部，前記第３の単
結晶半導体層の上面の一部，前記第１の絶縁膜スペーサ
の底面，および該第１の絶縁膜スペーサの側面の一部を
覆う第４の絶縁膜からなる第２の絶縁膜スペーサと、 前記第２の絶縁膜スペーサの空隙を埋設し、前記第３の
単結晶半導体層の上面を覆う逆導電型の第４の単結晶半
導体層とを有することを特徴とする半導体装置。 - 【請求項２】 前記第１，第２，第３および第４の単結
晶半導体層と、前記第１，第２および第３の多結晶半導
体膜とがシリコンからなることを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 前記第１，第２および第４の単結晶半導
体層と前記第１および第２多結晶半導体膜とがシリコン
からなり、前記第３の単結晶半導体層および前記第３の
多結晶半導体膜がシリコン・ゲルマニウムからなること
を特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記ベース引き出し電極が、前記第１の
多結晶半導体膜と該第１の多結晶半導体膜の上面を覆う
高融点金属シリサイド膜とからなることを特徴とする請
求項１，請求項２あるいは請求項３記載の半導体装置。 - 【請求項５】 前記第１の絶縁膜が、前記第２および第
３の絶縁膜と異なる材料からなることを特徴とする請求
項１，請求項２，請求項３あるいは請求項４記載の半導
体装置。 - 【請求項６】 その表面に選択的に設けられた逆導電型
の埋め込み層を有し、その表面が逆導電型のシリコンエ
ピタキシャル層により選択的に覆われた一導電型の単結
晶シリコン基板と、 その上面の高さが前記シリコンエピタキシャル層の上面
の高さより高く、所定領域の該シリコンエピタキシャル
層を貫通して前記埋め込み層に達する逆導電型の第１の
単結晶半導体層と、 前記第１の単結晶半導体層の上面端部から第１の所定幅
を有した開口部を有して前記シリコンエピタキシャル層
を覆う第１の絶縁膜と、 その上面の高さが前記第１の単結晶半導体層の上面の高
さと一致し、前記シリコンエピタキシャル層の上面を覆
う前記開口部に設けられた一導電型の第２の単結晶半導
体層と、 前記第１の絶縁膜の上面を覆う一導電型の第１の多結晶
半導体膜を少なくとも含み、前記開口部の内側に第２の
所定幅のせり出し部を有するベース引き出し電極と、 少なくとも前記開口部直上における前記ベース引き出し
電極の上面を覆い、該開口部直上におけるその側面が該
ベース引き出し電極の側面と同一平面内にある第２の絶
縁膜と、 その底面の高さが前記ベース引き出し電極の底面の高さ
と概略一致し、前記第１の所定幅と前記第２の所定幅と
の差に等しい幅を有し、前記ベース引き出し電極並びに
前記第２の絶縁膜の側面を覆う第３の絶縁膜からなる第
１の絶縁膜スペーサと、 前記せり出し部における前記第１の多結晶半導体膜の底
面を覆う一導電型の第２の多結晶半導体膜と、 前記第２の多結晶半導体膜の底面を覆う一導電型の第３
の多結晶半導体膜と、 少なくとも上面の一部が前記第３の多結晶半導体膜の底
面と接続し、その底面が前記第１，並びに第２の単結晶
半導体層の上面を覆う一導電型の第３の単結晶半導体層
と、 前記第３の多結晶半導体膜の底面の一部，前記第３の単
結晶半導体層の上面の一部，前記第１の絶縁膜スペーサ
の底面，および該第１の絶縁膜スペーサの側面の一部を
覆う第４の絶縁膜からなる第２の絶縁膜スペーサと、 前記第２の絶縁膜スペーサの空隙に露出した前記第３の
単結晶半導体層の表面に設けられた逆導電型の第４の単
結晶半導体層と、 前記第２の絶縁膜スペーサの空隙を埋設し、前記第４の
単結晶半導体層の上面を覆う逆導電型の第４の多結晶半
導体膜とを有することを特徴とする半導体装置。 - 【請求項７】 前記第１，第２，第３および第４の単結
晶半導体層と、前記第１，第２，第３および第４の多結
晶半導体膜とがシリコンからなることを特徴とする請求
項６記載の半導体装置。 - 【請求項８】 前記第１および第２の単結晶半導体層と
前記第１，第２および第４多結晶半導体膜とがシリコン
からなり、前記第３および第４の単結晶半導体層および
前記第３の多結晶半導体膜がシリコン・ゲルマニウムか
らなることを特徴とする請求項６記載の半導体装置。 - 【請求項９】 前記ベース引き出し電極が、前記第１の
多結晶半導体膜と該第１の多結晶半導体膜の上面を覆う
高融点金属シリサイド膜とからなることを特徴とする請
求項６，請求項７あるいは請求項８記載の半導体装置。 - 【請求項１０】 前記第１の絶縁膜が、前記第２および
第３の絶縁膜と異なる材料からなることを特徴とする請
求項６，請求項７，請求項８あるいは請求項９記載の半
導体装置。 - 【請求項１１】 一導電型の単結晶シリコン基板の表面
に、選択的に逆導電型の埋め込み層を形成し、全面に逆
導電型のシリコンエピタキシャル層を形成し、該シリコ
ンエピタキシャル層に選択的に素子分離用のフィールド
酸化膜を形成する工程と、 全面に所定膜厚の第１の絶縁膜を堆積し、少なくとも所
定形状の一導電型の第１の多結晶半導体膜を形成する工
程と、 全面に第２の絶縁膜を堆積し、所定領域の該第２の絶縁
膜および少なくとも前記第１の多結晶半導体膜を順次エ
ッチングして前記第１の絶縁膜に達する第１の開口部を
形成する工程と、 全面に所定膜厚の第３の絶縁膜を堆積して異方性エッチ
ングを行ない、該第１の開口部に該第３の絶縁膜からな
る第１の絶縁膜スペーサを形成する工程と、 前記第２の絶縁膜および前記第１の絶縁膜スペーサをマ
スクにした前記第１の絶縁膜の等方性エッチングを行な
い、所定幅の前記第１の多結晶半導体膜のせり出し部を
有し，前記第１の開口部の開口面積より広い開口面積を
有する前記シリコンエピタキシャル層に達する第２の開
口部を該前記第１の絶縁膜に形成する工程と、 第１の半導体膜の選択成長により、前記せり出し部に露
出した前記第１の多結晶半導体膜の底面に所定膜厚の一
導電型の第２の多結晶半導体膜を形成し、同時に、前記
第２の開口部に露出した前記シリコンエピタキシャル層
の上面に所定膜厚の一導電型の第１の単結晶半導体層を
形成する工程と、 第２の半導体膜の選択成長により、前記第２の多結晶半
導体膜の底面に所定膜厚の一導電型の第３の多結晶半導
体膜を形成し、同時に、上面が該第３の多結晶半導体膜
の底面と接し，その不純物濃度が前記第１の単結晶半導
体層の不純物濃度より高い一導電型の第２の単結晶半導
体層を該第１の単結晶半導体層の上面に形成する工程
と、 前記第２の絶縁膜および前記第１の絶縁膜スペーサをマ
スクにした逆導電型のイオン注入を行ない、該第１の絶
縁膜スペーサの空隙部直下の前記第１の単結晶半導体層
および前記シリコンエピタキシャル層を、その不純物濃
度が該シリコンエピタキシャル層の不純物濃度より高い
逆導電型の第３の単結晶半導体層に変換する工程と、 全面に所定膜厚の第４の絶縁膜を堆積して異方性エッチ
ングを行ない、該第１の絶縁膜スペーサの側面に該第４
の絶縁膜からなる第２の絶縁膜スペーサを形成する工程
と、 第３の半導体膜の選択成長により、前記第２の絶縁膜ス
ペーサの空隙部を埋設し，前記第２の単結晶半導体層の
上面を覆う逆導電型の第４の単結晶半導体層を形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項１２】 一導電型の単結晶シリコン基板の表面
に、選択的に逆導電型の埋め込み層を形成し、全面に逆
導電型のシリコンエピタキシャル層を形成し、該シリコ
ンエピタキシャル層に選択的に素子分離用のフィールド
酸化膜を形成する工程と、 全面に所定膜厚の第１の絶縁膜を堆積し、少なくとも所
定形状の一導電型の第１の多結晶半導体膜を形成する工
程と、 全面に第２の絶縁膜を堆積し、所定領域の該第２の絶縁
膜および少なくとも前記第１の多結晶半導体膜を順次エ
ッチングして前記第１の絶縁膜に達する第１の開口部を
形成する工程と、 全面に所定膜厚の第３の絶縁膜を堆積して異方性エッチ
ングを行ない、該第１の開口部に該第３の絶縁膜からな
る第１の絶縁膜スペーサを形成する工程と、 前記第２の絶縁膜および前記第１の絶縁膜スペーサをマ
スクにした前記第１の絶縁膜の等方性エッチングを行な
い、所定幅の前記第１の多結晶半導体膜のせり出し部を
有し，前記第１の開口部の開口面積より広い開口面積を
有する前記シリコンエピタキシャル層に達する第２の開
口部を該前記第１の絶縁膜に形成する工程と、 第１の半導体膜の選択成長により、前記せり出し部に露
出した前記第１の多結晶半導体膜の底面に所定膜厚の一
導電型の第２の多結晶半導体膜を形成し、同時に、前記
第２の開口部に露出した前記シリコンエピタキシャル層
の上面に所定膜厚の一導電型の第１の単結晶半導体層を
形成する工程と、 第２の半導体膜の選択成長により、前記第２の多結晶半
導体膜の底面に所定膜厚の一導電型の第３の多結晶半導
体膜を形成し、同時に、上面が該第３の多結晶半導体膜
の底面と接し，その不純物濃度が前記第１の単結晶半導
体層の不純物濃度より高い一導電型の第２の単結晶半導
体層を該第１の単結晶半導体層の上面に形成する工程
と、 前記第２の絶縁膜および前記第１の絶縁膜スペーサをマ
スクにした逆導電型のイオン注入を行ない、該第１の絶
縁膜スペーサの空隙部直下の前記第１の単結晶半導体層
および前記シリコンエピタキシャル層を、その不純物濃
度が該シリコンエピタキシャル層の不純物濃度より高い
逆導電型の第３の単結晶半導体層に変換する工程と、 全面に所定膜厚の第４の絶縁膜を堆積して異方性エッチ
ングを行ない、該第１の絶縁膜スペーサの側面に該第４
の絶縁膜からなる第２の絶縁膜スペーサを形成する工程
と、 前記第２の絶縁膜スペーサの空隙部を埋設し，前記第２
の単結晶半導体層の上面を覆う逆導電型の第４の多結晶
半導体膜を形成し、該第４の多結晶半導体膜に自己整合
的に該第２の単結晶半導体層の表面に逆導電型の第４の
単結晶半導体層を形成する工程とを有することを特徴と
する半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251254A JP2551353B2 (ja) | 1993-10-07 | 1993-10-07 | 半導体装置及びその製造方法 |
| US08/319,638 US5432104A (en) | 1993-10-07 | 1994-10-07 | Method for fabricating a vertical bipolar transistor with reduced parasitic capacitance between base and collector regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5251254A JP2551353B2 (ja) | 1993-10-07 | 1993-10-07 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106341A JPH07106341A (ja) | 1995-04-21 |
| JP2551353B2 true JP2551353B2 (ja) | 1996-11-06 |
Family
ID=17220038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5251254A Expired - Fee Related JP2551353B2 (ja) | 1993-10-07 | 1993-10-07 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5432104A (ja) |
| JP (1) | JP2551353B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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