JP2812282B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にバイポーラトランジスタと容量素子を
含む半導体装置の製造方法に関するものである。
方法に関し、特にバイポーラトランジスタと容量素子を
含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】ＥＣＬ回路の高速化の手段に用いられる
アクティブプルダウン回路などを構成する際には、バイ
ポーラ型半導体装置に容量素子を形成することが必要と
なる。通常の製造方法では、バイポーラトランジスタの
形成工程とは別に容量素子の形成工程が必要となるため
工数の増加を招く。これを解決するものとして、特開平
４−１５４１６０号公報には、この容量素子の二つの電
極を、パイポーラトランジスタのベース引き出し電極お
よびエミッタ電極と同時に形成するようにして工程数を
削減することが提案されている。
アクティブプルダウン回路などを構成する際には、バイ
ポーラ型半導体装置に容量素子を形成することが必要と
なる。通常の製造方法では、バイポーラトランジスタの
形成工程とは別に容量素子の形成工程が必要となるため
工数の増加を招く。これを解決するものとして、特開平
４−１５４１６０号公報には、この容量素子の二つの電
極を、パイポーラトランジスタのベース引き出し電極お
よびエミッタ電極と同時に形成するようにして工程数を
削減することが提案されている。
【０００３】図８〜図１０を参照してその製造方法を説
明する。まず、図８に示すように、ｐ型シリコン基板１
上にｎ+ 型埋め込み層２、ｎ型エピタキシャル層３を形
成し選択酸化法によりフィールド酸化膜４形成して絶縁
分離を行う。エピタキシャル層上に酸化膜を形成した
後、該酸化膜およびフィールド酸化膜４を選択的に除去
して、ベース開口２４、コレクタ開口２５を形成すると
ともに容量形成部に凹部２６を形成する。次に、多結晶
シリコン膜を堆積しｎ型不純物およびｐ型不純物をドー
プした後パターニングして、ｐ+ 型多結晶シリコンから
なるベース引き出し電極６、容量第１電極７およびｎ+
型多結晶シリコン膜からなるコレクタ引き出し電極８を
形成する。
明する。まず、図８に示すように、ｐ型シリコン基板１
上にｎ+ 型埋め込み層２、ｎ型エピタキシャル層３を形
成し選択酸化法によりフィールド酸化膜４形成して絶縁
分離を行う。エピタキシャル層上に酸化膜を形成した
後、該酸化膜およびフィールド酸化膜４を選択的に除去
して、ベース開口２４、コレクタ開口２５を形成すると
ともに容量形成部に凹部２６を形成する。次に、多結晶
シリコン膜を堆積しｎ型不純物およびｐ型不純物をドー
プした後パターニングして、ｐ+ 型多結晶シリコンから
なるベース引き出し電極６、容量第１電極７およびｎ+
型多結晶シリコン膜からなるコレクタ引き出し電極８を
形成する。
【０００４】次に、図９に示されるように、ベース引き
出し電極６、容量第１電極７およびコレクタ引き出し電
極８上に、容量絶縁膜２７を形成し、その上に回転塗布
法によりＰＳＧ膜２８を形成して表面を平坦化する。Ｐ
ＳＧ膜２８上に、シリコン窒化膜２９を形成する。トラ
ンジスタ形成領域において、シリコン窒化膜２９、ＰＳ
Ｇ膜２８、容量絶縁膜２７およびベース引き出し電極６
を選択的に順次エッチングしてエミッタ開口１０を形成
し、また容量素子形成領域において、シリコン窒化膜２
９、ＰＳＧ膜２８をエッチングして容量開口１１を形成
する。このとき、エミッタ領域ではｎ型エピタキシャル
層３を露出させるが、容量形成部ではＰＳＧ膜が厚いこ
とを利用して容量絶縁膜２７を露出させないようにす
る。
出し電極６、容量第１電極７およびコレクタ引き出し電
極８上に、容量絶縁膜２７を形成し、その上に回転塗布
法によりＰＳＧ膜２８を形成して表面を平坦化する。Ｐ
ＳＧ膜２８上に、シリコン窒化膜２９を形成する。トラ
ンジスタ形成領域において、シリコン窒化膜２９、ＰＳ
Ｇ膜２８、容量絶縁膜２７およびベース引き出し電極６
を選択的に順次エッチングしてエミッタ開口１０を形成
し、また容量素子形成領域において、シリコン窒化膜２
９、ＰＳＧ膜２８をエッチングして容量開口１１を形成
する。このとき、エミッタ領域ではｎ型エピタキシャル
層３を露出させるが、容量形成部ではＰＳＧ膜が厚いこ
とを利用して容量絶縁膜２７を露出させないようにす
る。
【０００５】続いて、図１０に示されるように、熱処理
によりバイポーラトランジスタのグラフトベース領域３
０を形成し、ボロンをイオン注入してｐ型ベース領域３
１を形成する。次いで、全面にシリコン窒化膜を堆積
し、エッチバックすることで側壁絶縁膜３２を形成す
る。この側壁絶縁膜３２をマスクとして、凹部２６内の
ＰＳＧ膜２８をエッチング除去する。次に、全面にｎ+
型多結晶シリコンを堆積し選択的にエッチングして、バ
イポーラトランジスタのエミッタ電極１９を形成すると
もに、容量素子の容量第２電極２０を形成する。さらに
熱処理によりエミッタ電極１９より不純物を拡散してｎ
+ 型エミッタ領域２１を形成する。
によりバイポーラトランジスタのグラフトベース領域３
０を形成し、ボロンをイオン注入してｐ型ベース領域３
１を形成する。次いで、全面にシリコン窒化膜を堆積
し、エッチバックすることで側壁絶縁膜３２を形成す
る。この側壁絶縁膜３２をマスクとして、凹部２６内の
ＰＳＧ膜２８をエッチング除去する。次に、全面にｎ+
型多結晶シリコンを堆積し選択的にエッチングして、バ
イポーラトランジスタのエミッタ電極１９を形成すると
もに、容量素子の容量第２電極２０を形成する。さらに
熱処理によりエミッタ電極１９より不純物を拡散してｎ
+ 型エミッタ領域２１を形成する。
【０００６】以上説明したトランジスタの製造方法で
は、ベースをボロンのイオン注入により形成していた
が、特開平４−３３０７３０号公報には、ＵＨＶ／ＣＶ
Ｄ（Ultra High Vacuum ／Chemical Vapor Deposition
）法などの選択エピタキシャル成長技術を用いて、ベ
ース層を形成する方法が提案されている。その製造工程
の概略を図１１を参照して説明する。まず、ｐ型シリコ
ン基板１の表面に形成されたｎ+ 型埋め込み層２上にｎ
型エピタキシャル層３を形成し、フィールド酸化膜４で
絶縁分離した後、その上に第１絶縁膜５を設ける。ｐ+
型多結晶シリコン膜からなるベース引き出し電極６およ
びｎ+ 型多結晶シリコン膜からなるコレクタ引き出し電
極８を形成した後、これらの多結晶シリコン膜上に第２
絶縁膜９を形成する。
は、ベースをボロンのイオン注入により形成していた
が、特開平４−３３０７３０号公報には、ＵＨＶ／ＣＶ
Ｄ（Ultra High Vacuum ／Chemical Vapor Deposition
）法などの選択エピタキシャル成長技術を用いて、ベ
ース層を形成する方法が提案されている。その製造工程
の概略を図１１を参照して説明する。まず、ｐ型シリコ
ン基板１の表面に形成されたｎ+ 型埋め込み層２上にｎ
型エピタキシャル層３を形成し、フィールド酸化膜４で
絶縁分離した後、その上に第１絶縁膜５を設ける。ｐ+
型多結晶シリコン膜からなるベース引き出し電極６およ
びｎ+ 型多結晶シリコン膜からなるコレクタ引き出し電
極８を形成した後、これらの多結晶シリコン膜上に第２
絶縁膜９を形成する。
【０００７】次に、エミッタ形成領域上の第２絶縁膜９
およびベース引き出し電極６を選択的にエッチングして
エミッタ開口を形成し、その側面に第１側壁絶縁膜１２
を形成する。この第１側壁絶縁膜１２および第２絶縁膜
９をマスクとして第１絶縁膜５をエッチングしてエミッ
タ開口の下にこれより大きい開口（ベース開口）を開設
してｎ型エピタキシャル層３の表面を露出させた後、ｐ
型の半導体を結晶成長させてベースエピタキシャル層１
３を形成する。次に、絶縁膜の堆積とそのエッチバック
により第１側壁絶縁膜１２の側面に第２側壁絶縁膜１７
を形成した後、ｎ+ 型多結晶シリコンの堆積とそのパタ
ーニングによりエミッタ電極１９を形成する。その後、
熱処理を行ってｎ+ 型エミッタ領域２１を形成し、ベー
ス引き出し電極６およびコレクタ引き出し電極８上の第
２絶縁膜９を選択的に除去してベースコンタクト開口２
２とコレクタコンタクト開口を形成する。このベース領
域をエピタキシャル成長によって形成する製造方法によ
れば、イオン注入法による方法の場合に比較して、ベー
ス層を薄く形成することができ、バイポーラトランジス
タの高速化が可能になる。
およびベース引き出し電極６を選択的にエッチングして
エミッタ開口を形成し、その側面に第１側壁絶縁膜１２
を形成する。この第１側壁絶縁膜１２および第２絶縁膜
９をマスクとして第１絶縁膜５をエッチングしてエミッ
タ開口の下にこれより大きい開口（ベース開口）を開設
してｎ型エピタキシャル層３の表面を露出させた後、ｐ
型の半導体を結晶成長させてベースエピタキシャル層１
３を形成する。次に、絶縁膜の堆積とそのエッチバック
により第１側壁絶縁膜１２の側面に第２側壁絶縁膜１７
を形成した後、ｎ+ 型多結晶シリコンの堆積とそのパタ
ーニングによりエミッタ電極１９を形成する。その後、
熱処理を行ってｎ+ 型エミッタ領域２１を形成し、ベー
ス引き出し電極６およびコレクタ引き出し電極８上の第
２絶縁膜９を選択的に除去してベースコンタクト開口２
２とコレクタコンタクト開口を形成する。このベース領
域をエピタキシャル成長によって形成する製造方法によ
れば、イオン注入法による方法の場合に比較して、ベー
ス層を薄く形成することができ、バイポーラトランジス
タの高速化が可能になる。
【０００８】
【発明が解決しようとする課題】図８〜図１０を参照し
て説明した、容量素子をバイポーラトランジスタと同時
に形成することにより工程数の削減する従来の製造方法
には、以下の問題点があった。第１に、この従来例で
は、トランジスタ形成領域においてエミッタ開口１０を
形成する際に容量第１電極上の容量絶縁膜２７をエッチ
ングしてしまうことのないようにするために、容量第１
電極上の絶縁膜を容量絶縁膜２７とＰＳＧ膜２８とシリ
コン窒化膜２９の３層膜とし、その上で凹部２６でのＰ
ＳＧ膜を厚く形成していたが、トランジスタを形成する
ためのみであれば１層の絶縁膜で構成することのできる
膜を３層構造としなければならず、そして凹部でのＰＳ
Ｇ膜を厚く形成するためにＰＳＧ膜を回転塗布法という
他の絶縁膜とは異なる方法により成膜しなければならな
いので３層を連続して成膜することができず、容量素子
を形成するために工数の増加を招いていた。
て説明した、容量素子をバイポーラトランジスタと同時
に形成することにより工程数の削減する従来の製造方法
には、以下の問題点があった。第１に、この従来例で
は、トランジスタ形成領域においてエミッタ開口１０を
形成する際に容量第１電極上の容量絶縁膜２７をエッチ
ングしてしまうことのないようにするために、容量第１
電極上の絶縁膜を容量絶縁膜２７とＰＳＧ膜２８とシリ
コン窒化膜２９の３層膜とし、その上で凹部２６でのＰ
ＳＧ膜を厚く形成していたが、トランジスタを形成する
ためのみであれば１層の絶縁膜で構成することのできる
膜を３層構造としなければならず、そして凹部でのＰＳ
Ｇ膜を厚く形成するためにＰＳＧ膜を回転塗布法という
他の絶縁膜とは異なる方法により成膜しなければならな
いので３層を連続して成膜することができず、容量素子
を形成するために工数の増加を招いていた。
【０００９】第２の問題点は、容量絶縁膜２７のエッチ
ング保護を厚く形成したＰＳＧ膜２８のみに依存してい
るため、凹部２６の深さのバラツキやエミッタ開口形成
時のエッチング工程および側壁絶縁膜３２形成時のエッ
チバック工程におけるエッチレートのバラツキにより、
容量絶縁膜２７がエッチングされる可能性があり、高い
歩留りでの製造が困難であった。
ング保護を厚く形成したＰＳＧ膜２８のみに依存してい
るため、凹部２６の深さのバラツキやエミッタ開口形成
時のエッチング工程および側壁絶縁膜３２形成時のエッ
チバック工程におけるエッチレートのバラツキにより、
容量絶縁膜２７がエッチングされる可能性があり、高い
歩留りでの製造が困難であった。
【００１０】よって、本発明の解決すべき課題は、第１
に、バイポーラトランジスタと容量素子を同時に形成す
るに際して容量素子形成にのみ必要な工程をなくすこと
であり、第２に、信頼性の高い容量素子の製造方法を提
供することである。
に、バイポーラトランジスタと容量素子を同時に形成す
るに際して容量素子形成にのみ必要な工程をなくすこと
であり、第２に、信頼性の高い容量素子の製造方法を提
供することである。
【００１１】
【課題を解決するための手段】上記の課題は、ベース領
域をエピタキシャル成長させる方式にてトランジスタを
形成するに際し、（ａ）ベース引き出し電極形成時に容
量素子の第１電極を形成し、（ｂ）エミッタ開口形成時
に容量開口を形成し、（ｃ）ベース開口形成時に第２電
極用開口を形成し、（ｄ）エミッタ開口の第２の側壁絶
縁膜形成時に容量絶縁膜を形成し、（ｅ）エミッタ電極
形成時に容量第２電極を形成する、ことによって解決す
ることができる。
域をエピタキシャル成長させる方式にてトランジスタを
形成するに際し、（ａ）ベース引き出し電極形成時に容
量素子の第１電極を形成し、（ｂ）エミッタ開口形成時
に容量開口を形成し、（ｃ）ベース開口形成時に第２電
極用開口を形成し、（ｄ）エミッタ開口の第２の側壁絶
縁膜形成時に容量絶縁膜を形成し、（ｅ）エミッタ電極
形成時に容量第２電極を形成する、ことによって解決す
ることができる。
【００１２】
【発明の実施の形態】本発明による半導体装置の製造方
法は、 第１導電型の単結晶半導体基板上のバイポーラトラ
ンジスタ形成領域上に選択的に第２導電型の埋め込み層
を形成し、前記埋め込み層を含む前記単結晶半導体基板
上に第２導電型の第１の単結晶半導体膜を形成する工程
と、 選択的熱酸化により前記第１の単結晶半導体膜を酸
化して前記バイポーラトランジスタの形成領域を区画す
るフィールド絶縁膜を形成する工程と、 前記フィールド絶縁膜および前記第１の単結晶半導
体膜上に第１の絶縁膜を形成し、該第１の絶縁膜上に容
量素子の第１の電極およびバイポーラトランジスタのベ
ース引き出し電極となる第１の多結晶シリコン膜を形成
する工程と、 前記第１の多結晶シリコン膜上に第２の絶縁膜を形
成し、該第２の絶縁膜および前記第１の多結晶シリコン
膜を選択的にエッチングして、バイポーラトランジスタ
形成領域および容量素子形成領域にそれぞれエミッタ開
口と容量開口を形成する工程と、 前記エミッタ開口と前記容量開口の側面に側壁絶縁
膜である第３の絶縁膜を形成し、前記第２、第３の絶縁
膜をマスクにして前記第１の絶縁膜を選択的に除去し
て、前記エミッタ開口と前記容量開口の下にこれらより
も大きなベース開口と第２電極開口を形成する工程と、 半導体の選択成長により、前記ベース開口内におい
て前記第１の単結晶半導体膜の表面から第１導電型の第
２の単結晶半導体膜を成長させかつ前記第１の多結晶シ
リコン膜の露出した下面から多結晶半導体膜を成長させ
てこれら２つの成長膜を接続する工程と、 前記第３の絶縁膜側面および前記第２電極開口の内
面に第４の絶縁膜を形成する工程と、 第２の多結晶シリコン膜の堆積とそのパターニング
により、前記エミッタ開口内にエミッタ電極を、前記第
２電極開口および前記容量開口内に容量素子の第２の電
極を形成する工程と、を含むことを特徴としている。
法は、 第１導電型の単結晶半導体基板上のバイポーラトラ
ンジスタ形成領域上に選択的に第２導電型の埋め込み層
を形成し、前記埋め込み層を含む前記単結晶半導体基板
上に第２導電型の第１の単結晶半導体膜を形成する工程
と、 選択的熱酸化により前記第１の単結晶半導体膜を酸
化して前記バイポーラトランジスタの形成領域を区画す
るフィールド絶縁膜を形成する工程と、 前記フィールド絶縁膜および前記第１の単結晶半導
体膜上に第１の絶縁膜を形成し、該第１の絶縁膜上に容
量素子の第１の電極およびバイポーラトランジスタのベ
ース引き出し電極となる第１の多結晶シリコン膜を形成
する工程と、 前記第１の多結晶シリコン膜上に第２の絶縁膜を形
成し、該第２の絶縁膜および前記第１の多結晶シリコン
膜を選択的にエッチングして、バイポーラトランジスタ
形成領域および容量素子形成領域にそれぞれエミッタ開
口と容量開口を形成する工程と、 前記エミッタ開口と前記容量開口の側面に側壁絶縁
膜である第３の絶縁膜を形成し、前記第２、第３の絶縁
膜をマスクにして前記第１の絶縁膜を選択的に除去し
て、前記エミッタ開口と前記容量開口の下にこれらより
も大きなベース開口と第２電極開口を形成する工程と、 半導体の選択成長により、前記ベース開口内におい
て前記第１の単結晶半導体膜の表面から第１導電型の第
２の単結晶半導体膜を成長させかつ前記第１の多結晶シ
リコン膜の露出した下面から多結晶半導体膜を成長させ
てこれら２つの成長膜を接続する工程と、 前記第３の絶縁膜側面および前記第２電極開口の内
面に第４の絶縁膜を形成する工程と、 第２の多結晶シリコン膜の堆積とそのパターニング
により、前記エミッタ開口内にエミッタ電極を、前記第
２電極開口および前記容量開口内に容量素子の第２の電
極を形成する工程と、を含むことを特徴としている。
【００１３】上記の製造方法によれば、容量素子を形成
するために特別の工程を追加することなくバイポーラト
ランジスタと同時に容量素子を形成することが可能にな
る。さらに、容量絶縁膜を直接エッチングすることがな
いため、歩留り高くかつ信頼性高く容量素子を形成する
ことが可能になる。
するために特別の工程を追加することなくバイポーラト
ランジスタと同時に容量素子を形成することが可能にな
る。さらに、容量絶縁膜を直接エッチングすることがな
いため、歩留り高くかつ信頼性高く容量素子を形成する
ことが可能になる。
【００１４】
【実施例】次に、本発明の実施例についての図面を参照
にして詳細を説明する。 ［第１の実施例］図１は、本発明の第１の実施例により
形成した半導体装置の断面図であり、図２〜図６は、本
実施例による半導体装置の製造工程を説明するための工
程順の断面図である。なお、本実施例において、コレク
タ部の構造および製造方法は従来例の場合と変わりはな
いので、図１〜図６においてはコレクタ部の図示は省略
してある。
にして詳細を説明する。 ［第１の実施例］図１は、本発明の第１の実施例により
形成した半導体装置の断面図であり、図２〜図６は、本
実施例による半導体装置の製造工程を説明するための工
程順の断面図である。なお、本実施例において、コレク
タ部の構造および製造方法は従来例の場合と変わりはな
いので、図１〜図６においてはコレクタ部の図示は省略
してある。
【００１５】図２に示すように、ｐ型シリコン基板１上
に選択的にｎ+ 型埋め込み層２を形成し、埋め込み層２
を含む表面にｎ型エピタキシャル層３を成長させる。次
に、トランジスタ形成領域以外の領域を選択的に酸化す
ることにより、フィールド酸化膜４を形成し、その上全
面に第１絶縁膜５を０．０５μｍ〜０．１μｍの厚さに
堆積する。次いで、図３に示すように、第１絶縁膜５上
に０．１５μｍ〜０．２μｍの膜厚のｐ+ 型多結晶シリ
コン膜を形成し、これをパターニングして、ベース引き
出し電極６と容量第１電極７を形成する。そして、その
上全面に第２絶縁膜９を形成する。
に選択的にｎ+ 型埋め込み層２を形成し、埋め込み層２
を含む表面にｎ型エピタキシャル層３を成長させる。次
に、トランジスタ形成領域以外の領域を選択的に酸化す
ることにより、フィールド酸化膜４を形成し、その上全
面に第１絶縁膜５を０．０５μｍ〜０．１μｍの厚さに
堆積する。次いで、図３に示すように、第１絶縁膜５上
に０．１５μｍ〜０．２μｍの膜厚のｐ+ 型多結晶シリ
コン膜を形成し、これをパターニングして、ベース引き
出し電極６と容量第１電極７を形成する。そして、その
上全面に第２絶縁膜９を形成する。
【００１６】次に、図４に示すように、第２絶縁膜９と
ｐ+ 型多結晶シリコン膜（６、７）を異方性エッチング
により選択的に除去してエミッタ開口１０および容量開
口１１を形成する。ここで、エミッタ開口１０はｎ型エ
ピタキシャル層３上に、容量開口１１はフィールド酸化
膜４上になるように形成される。さらに、全面に絶縁膜
を０．０５μｍの厚さに堆積し、この絶縁膜を異方性エ
ッチングすることで、エミッタ開口１０および容量開口
１１の周囲に第１側壁絶縁膜１２を形成する。そして、
第２絶縁膜９および第１側壁絶縁膜１２をマスクとして
第１絶縁膜５をウェットエッチングしさらに第１絶縁膜
５を横方向に０．２μｍ〜０．２５μｍだけエッチング
して、エミッタ開口１０の下にｎ型エピタキシャル層３
の表面を露出させるベース開口１３を、容量開口１１の
下に、一部フィールド絶縁膜４の内部を抉る第２電極用
開口１４を形成する。このとき、開口１３、１４の上部
にはｐ+ 型多結晶シリコン膜（６、７）の底面が露出す
る。
ｐ+ 型多結晶シリコン膜（６、７）を異方性エッチング
により選択的に除去してエミッタ開口１０および容量開
口１１を形成する。ここで、エミッタ開口１０はｎ型エ
ピタキシャル層３上に、容量開口１１はフィールド酸化
膜４上になるように形成される。さらに、全面に絶縁膜
を０．０５μｍの厚さに堆積し、この絶縁膜を異方性エ
ッチングすることで、エミッタ開口１０および容量開口
１１の周囲に第１側壁絶縁膜１２を形成する。そして、
第２絶縁膜９および第１側壁絶縁膜１２をマスクとして
第１絶縁膜５をウェットエッチングしさらに第１絶縁膜
５を横方向に０．２μｍ〜０．２５μｍだけエッチング
して、エミッタ開口１０の下にｎ型エピタキシャル層３
の表面を露出させるベース開口１３を、容量開口１１の
下に、一部フィールド絶縁膜４の内部を抉る第２電極用
開口１４を形成する。このとき、開口１３、１４の上部
にはｐ+ 型多結晶シリコン膜（６、７）の底面が露出す
る。
【００１７】次いで、図５に示すように、ベース開口１
３により露出したｎ型エピタキシャル層３上に、選択エ
ピタキシャル成長法により、ベースエピタキシャル層１
５を形成する。この結晶成長では、例えば、ソースガス
としてＳｉ2 Ｈ6 、ドーピングガスとしてＢ2 Ｈ6 を用
い、温度580 ℃、圧力２×１０-5Torrで、Ｓｉ2 Ｈ6の
流量を７０ｓｃｃｍで成長速度７ｎｍ／min の選択成長
を行うことができる。これにより、不純物濃度５Ｅ１５
ｃｍ-3、厚さ０．０６μｍのベース層が形成される。こ
のとき、ｐ+ 型多結晶シリコン膜（６、７）の底面が露
出した部分には多結晶シリコン膜１６が成長する。その
ため、ベースエピタキシャル層１３と多結晶シリコン膜
１６が自動的に接触し、ベースエピタキシャル層とベー
ス引き出し電極６との間の電気的な接続を達成すること
ができる。このとき容量開口１１内では、容量第１電極
７の底面が露出した部分には、多結晶シリコン膜１６が
成長するが、フィールド酸化膜４上には、エピタキシャ
ル層は形成されない。なお、ベースエピタキシャル層を
シリコン以外の例えばＳｉＧｅなどの混晶によって形成
するようにしてもよい。
３により露出したｎ型エピタキシャル層３上に、選択エ
ピタキシャル成長法により、ベースエピタキシャル層１
５を形成する。この結晶成長では、例えば、ソースガス
としてＳｉ2 Ｈ6 、ドーピングガスとしてＢ2 Ｈ6 を用
い、温度580 ℃、圧力２×１０-5Torrで、Ｓｉ2 Ｈ6の
流量を７０ｓｃｃｍで成長速度７ｎｍ／min の選択成長
を行うことができる。これにより、不純物濃度５Ｅ１５
ｃｍ-3、厚さ０．０６μｍのベース層が形成される。こ
のとき、ｐ+ 型多結晶シリコン膜（６、７）の底面が露
出した部分には多結晶シリコン膜１６が成長する。その
ため、ベースエピタキシャル層１３と多結晶シリコン膜
１６が自動的に接触し、ベースエピタキシャル層とベー
ス引き出し電極６との間の電気的な接続を達成すること
ができる。このとき容量開口１１内では、容量第１電極
７の底面が露出した部分には、多結晶シリコン膜１６が
成長するが、フィールド酸化膜４上には、エピタキシャ
ル層は形成されない。なお、ベースエピタキシャル層を
シリコン以外の例えばＳｉＧｅなどの混晶によって形成
するようにしてもよい。
【００１８】次に、図６に示すように、全面にシリコン
窒化膜を堆積し、このシリコン窒化膜を異方性エッチン
グすることで第２側壁絶縁膜１７を形成する。この第２
側壁絶縁膜１７は、エミッタ開口１０ではエミッタとベ
ース間を絶縁する役割を果たし、一方、第２電極用開口
１４内では容量絶縁膜となる。そして、第２側壁絶縁膜
の容量絶縁膜となる部分が多結晶シリコン膜の底面を覆
う部分であって、この部分は異方性エッチングにさらさ
れないので、信頼性高く容量素子を形成することが可能
になる。
窒化膜を堆積し、このシリコン窒化膜を異方性エッチン
グすることで第２側壁絶縁膜１７を形成する。この第２
側壁絶縁膜１７は、エミッタ開口１０ではエミッタとベ
ース間を絶縁する役割を果たし、一方、第２電極用開口
１４内では容量絶縁膜となる。そして、第２側壁絶縁膜
の容量絶縁膜となる部分が多結晶シリコン膜の底面を覆
う部分であって、この部分は異方性エッチングにさらさ
れないので、信頼性高く容量素子を形成することが可能
になる。
【００１９】次に、全面にｎ+ 型多結晶シリコン膜１８
を堆積する。これにより第２電極用開口１４内は多結晶
シリコンにより満たされる。そして、ｎ+ 型多結晶シリ
コン膜１８を選択的にエッチングしてエミッタ電極１９
および容量第２電極２０を形成する。次いで、熱処理に
よりエミッタ電極１９よりベースエピタキシャル層１３
の表面にｎ型不純物を拡散してｎ+ 型エミッタ領域２１
を形成する。続いて、ベース引き出し電極６および容量
第１電極７上の第２絶縁膜９を選択的にエッチング除去
して、ベースコンタクト開口２２および容量コンタクト
開口２３を開口すれば、図１に示されるトランジスタと
容量素子とを有する半導体装置を形成することができ
る。
を堆積する。これにより第２電極用開口１４内は多結晶
シリコンにより満たされる。そして、ｎ+ 型多結晶シリ
コン膜１８を選択的にエッチングしてエミッタ電極１９
および容量第２電極２０を形成する。次いで、熱処理に
よりエミッタ電極１９よりベースエピタキシャル層１３
の表面にｎ型不純物を拡散してｎ+ 型エミッタ領域２１
を形成する。続いて、ベース引き出し電極６および容量
第１電極７上の第２絶縁膜９を選択的にエッチング除去
して、ベースコンタクト開口２２および容量コンタクト
開口２３を開口すれば、図１に示されるトランジスタと
容量素子とを有する半導体装置を形成することができ
る。
【００２０】［第２の実施例］図７（ａ）、（ｂ）は、
本発明の第２実施例により製作された半導体装置の断面
図および上面図である。なお、図７ではバイポーラトラ
ンジスタ部の図示は省略されている。第２実施例におい
ては、フィールド酸化膜４上に３つの容量開口１１を、
０．４μｍの間隔で並列に開設する。そのような間隔に
して、容量開口１１を通して第１絶縁膜５をウェットエ
ッチングすると、隣り合った容量第２電極用開口を容量
第１電極７の下で、つなぐことができる。このように構
成することにより、容量第１電極の底面を有効に利用す
ることができ、大容量の容量素子を少ない面積において
形成することが可能になる。
本発明の第２実施例により製作された半導体装置の断面
図および上面図である。なお、図７ではバイポーラトラ
ンジスタ部の図示は省略されている。第２実施例におい
ては、フィールド酸化膜４上に３つの容量開口１１を、
０．４μｍの間隔で並列に開設する。そのような間隔に
して、容量開口１１を通して第１絶縁膜５をウェットエ
ッチングすると、隣り合った容量第２電極用開口を容量
第１電極７の下で、つなぐことができる。このように構
成することにより、容量第１電極の底面を有効に利用す
ることができ、大容量の容量素子を少ない面積において
形成することが可能になる。
【００２１】
【発明の効果】以上説明したように、本発明は、ベース
を選択エピタキシャル成長により形成する自己整合バイ
ポーラトランジスタと同時に容量素子を形成する方法と
して、エミッタ開口と同時にフィールド酸化膜上に容量
開口を形成し、トランジスタ部でベース開口を形成する
際に容量第２電極用開口を形成し、エミッタ開口側面に
第２側壁絶縁膜を形成する際に容量第２電極用開口内に
容量絶縁膜を形成するものであるので、容量素子を形成
するための特別の工程を追加する必要がなく、少ない工
数でトランジスタと容量素子とを有する半導体装置を形
成することができる。また、容量絶縁膜をエッチング雰
囲気に曝さないで済むので、歩留り高く信頼性高い半導
体装置を製造することが可能になる。
を選択エピタキシャル成長により形成する自己整合バイ
ポーラトランジスタと同時に容量素子を形成する方法と
して、エミッタ開口と同時にフィールド酸化膜上に容量
開口を形成し、トランジスタ部でベース開口を形成する
際に容量第２電極用開口を形成し、エミッタ開口側面に
第２側壁絶縁膜を形成する際に容量第２電極用開口内に
容量絶縁膜を形成するものであるので、容量素子を形成
するための特別の工程を追加する必要がなく、少ない工
数でトランジスタと容量素子とを有する半導体装置を形
成することができる。また、容量絶縁膜をエッチング雰
囲気に曝さないで済むので、歩留り高く信頼性高い半導
体装置を製造することが可能になる。
【図１】本発明の第１の実施例により形成された半導体
装置の断面図。
装置の断面図。
【図２】本発明の第１の実施例を説明するための製造工
程段階での断面図（その１）。
程段階での断面図（その１）。
【図３】本発明の第１の実施例を説明するための製造工
程段階での断面図（その２）。
程段階での断面図（その２）。
【図４】本発明の第１の実施例を説明するための製造工
程段階での断面図（その３）。
程段階での断面図（その３）。
【図５】本発明の第１の実施例を説明するための製造工
程段階での断面図（その４）。
程段階での断面図（その４）。
【図６】本発明の第１の実施例を説明するための製造工
程段階での断面図（その５）。
程段階での断面図（その５）。
【図７】本発明の第２の実施例により形成された半導体
装置の構造を示す断面図と平面図。
装置の構造を示す断面図と平面図。
【図８】従来例を説明するための製造工程段階での断面
図（その１）。
図（その１）。
【図９】従来例を説明するための製造工程段階での断面
図（その２）。
図（その２）。
【図１０】従来例によって形成された半導体装置の断面
図。
図。
【図１１】ベースを選択エピタキシャル成長によって形
成する自己整合型トランジスタの製造方法を説明するた
めの断面図。
成する自己整合型トランジスタの製造方法を説明するた
めの断面図。
１ ｐ型シリコン基板 ２ ｎ+ 型埋め込み層 ３ ｎ型エピタキシャル層 ４ フィールド酸化膜 ５ 第１絶縁膜 ６ ベース引き出し電極 ７ 容量第１電極 ８ コレクタ引き出し電極 ９ 第２絶縁膜 １０ エミッタ開口 １１ 容量開口 １２ 第１側壁絶縁膜 １３ ベース開口 １４ 容量第２電極用開口 １５ ベースエピタキシャル層 １６ 多結晶シリコン膜 １７ 第２側壁絶縁膜 １８ ｎ+ 型多結晶シリコン膜 １９ エミッタ電極 ２０ 容量第２電極 ２１ ｎ+ 型エミッタ領域 ２２ ベースコンタクト開口 ２３ 容量コンタクト開口 ２４ ベース開口 ２５ コレクタ開口 ２６ 凹部 ２７ 容量絶縁膜 ２８ ＰＳＧ膜 ２９ シリコン窒化膜 ３０ グラフトベース領域 ３１ ｐ型ベース領域 ３２ 側壁絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8222 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/06 H01L 27/08 H01L 27/082 H01L 21/33 - 21/331 H01L 29/68 - 29/737
Claims (2)
- 【請求項１】 （１）第１導電型の単結晶半導体基板上
のバイポーラトランジスタ形成領域上に選択的に第２導
電型の埋め込み層を形成し、前記埋め込み層を含む前記
単結晶半導体基板上に第２導電型の第１の単結晶半導体
膜を形成する工程と、 （２）選択的熱酸化により前記第１の単結晶半導体膜を
酸化して前記バイポーラトランジスタの形成領域を区画
するフィールド絶縁膜を形成する工程と、 （３）前記フィールド絶縁膜および前記第１の単結晶半
導体膜上に第１の絶縁膜を形成し、該第１の絶縁膜上に
容量素子の第１の電極およびバイポーラトランジスタの
ベース引き出し電極となる第１の多結晶シリコン膜を形
成する工程と、 （４）前記第１の多結晶シリコン膜上に第２の絶縁膜を
形成し、該第２の絶縁膜および前記第１の多結晶シリコ
ン膜を選択的にエッチングして、バイポーラトランジス
タ形成領域および容量素子形成領域にそれぞれエミッタ
開口と容量開口を形成する工程と、 （５）前記エミッタ開口と前記容量開口の側面に側壁絶
縁膜である第３の絶縁膜を形成し、前記第２、第３の絶
縁膜をマスクにして前記第１の絶縁膜を選択的に除去し
て、前記エミッタ開口と前記容量開口の下にこれらより
も大きなベース開口と第２電極用開口を形成する工程
と、 （６）半導体の選択成長により、前記ベース開口内にお
いて前記第１の単結晶半導体膜の表面から第１導電型の
第２の単結晶半導体膜を成長させかつ前記第１の多結晶
シリコン膜の露出した下面から多結晶半導体膜を成長さ
せてこれら２つの成長膜を接続する工程と、 （７）前記第３の絶縁膜側面および前記第２電極用開口
の内面に第４の絶縁膜を形成する工程と、 （８）第２の多結晶シリコン膜の堆積とそのパターニン
グにより、前記エミッタ開口内にエミッタ電極を、前記
第２電極用開口および前記容量開口内に容量素子の第２
の電極を形成する工程と、を含むことを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記第（４）の工程においては、容量開
口を平行に複数個開設し、前記第（５）の工程において
は、複数の容量開口下に形成される第２電極用開口が前
記第１の多結晶シリコン膜の下で連結されることを特徴
とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2889296A JP2812282B2 (ja) | 1996-02-16 | 1996-02-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2889296A JP2812282B2 (ja) | 1996-02-16 | 1996-02-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09223745A JPH09223745A (ja) | 1997-08-26 |
| JP2812282B2 true JP2812282B2 (ja) | 1998-10-22 |
Family
ID=12261057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2889296A Expired - Fee Related JP2812282B2 (ja) | 1996-02-16 | 1996-02-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2812282B2 (ja) |
-
1996
- 1996-02-16 JP JP2889296A patent/JP2812282B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09223745A (ja) | 1997-08-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |