JPH04330730A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にバイポーラトランジスタの構造と製
造方法に関する。

【０００２】

【従来の技術】バイポーラトランジスタは、ベースが薄
いほど高速性の目安である遮断周波数ｆＴ　が高くなる
ことが知られている。またトランジスタの大きさが小さ
いほど寄生容量や抵抗が小さくなって動作が速くなる。

【０００３】薄いベースの形成方法としてイオン注入法
が用いられているが、不純物イオンを浅く注入するのに
は限界がある。

【０００４】またイオン注入法では、注入されたイオン
によるシリコン格子原子の変位つまりシリコン結晶の乱
れを無くす必要があるので、高温で加熱するアニール工
程を行なう必要があり、このアニール工程は、イオン注
入した不純物を拡散してしまう。この結果、ベースの厚
さは、不純物が拡散した分だけ厚くなってしまい、ベー
スを薄くできなかった。

【０００５】そこで、薄いベースを形成する技術として
低温エピタキシャル技術を用いたバイポーラトランジス
タが提案されているＣＳｙｍｐ．ｏｎ　　ＶＬＳＩＴｅ
ｃｈｎｏｌ．（１９８９）ＰＰ９１−ＰＰ９２）。この
方法では、バイポーラトランジスタのベースを薄く作る
ことができるが、その後に形成すべきエミッタのための
開口部をリソグラフィーによって設けている。よく知ら
れているように、リソグラフィーでは重ね合わせ誤差を
必要とするのでベースは、エミッタ開口の位置が誤差の
最大値でずれても良いように、最大誤差分だけ平面的サ
イズを大きくしなければならない。このためベース・コ
レクタ接合面積が大きくなってしまいその分寄生容量や
抵抗が増えてスイッチング速度の向上に限界があった。

【０００６】

【発明が解決しようとする課題】このように、従来技術
では、ベースを薄くするとともにその平面的サイズも小
さくすることができなかった。

【０００７】したがって、本発明の目的は、より高速度
が可能となったバイポーラトランジスタを有する半導体
装置およびその製造方法を提供することにある。

【０００８】本発明の他の目的は、ベースが薄くかつそ
の平面的サイズも小さいバイポーラトランジスタおよび
その製造方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明の半導体装置は、
第１の導電型の単結晶半導体基板の表面に設けられた第
一の絶縁膜に選択的に第一の開口が形成され、この絶縁
膜上に第２の導電型の第一の多結晶半導体膜が設けられ
、かつこの多結晶半導体膜は第一の開口の全周囲から所
定の長さで開口部内へのびた水平方向のせり出しを有し
、このせり出しの底面から下方へ第２の導電型の第二の
多結晶半導体膜が設けられ、また第一の開口内の単結晶
半導体基板表面上には第２の導電型の第一の半導体単結
晶膜が設けられ、これらの第二の多結晶半導体膜と第一
の単結晶半導体膜の領域が互いに接続されており、前記
第一の多結晶半導体膜の表面に第二の絶縁膜及び開口内
側面に第三の絶縁膜が形成され、前記第一の単結晶半導
体膜表面に形成される第二の開口を有する事を特徴とす
る半導体装置である。

【００１０】また本願発明の半導体装置の製造方法は、
第１の導電型の単結晶半導体基板の表面に第一の絶縁膜
を形成する工程と、この第一の絶縁膜の表面に第２の導
電型の第一の多結晶半導体膜を形成する工程と、この第
一の多結晶半導体膜の表面に第二の絶縁膜を形成する工
程と、第一の多結晶半導体膜及び第二の絶縁膜を選択的
に除去してエミッタ形成領域に第１の開口部を形成する
工程と、この第１の開口部の側壁に絶縁膜を選択的に形
成して第２の絶縁膜の延長部を形成する工程と、第一の
絶縁膜を第１の開口部の底面からサイドエッチングし第
一の多結晶半導体膜の下面が所定の長さだけ露出するよ
う開口した第２の開口部を形成する工程と、この第２の
開口部内で第１の導電型の単結晶半導体基板の表面から
第２の導電型の単結晶半導体膜を成長すると同時に第一
の多結晶半導体膜の露出した下面から第２の導電型の第
二の多結晶半導体膜を成長してこれら２つの膜を接続す
る工程と、第三の絶縁膜を全面に形成し、第二の多結晶
半導体膜の側面をおおう工程と、第三の絶縁膜をエッチ
バックして第１の開口部の側壁と前記第二の多結晶半導
体膜の側面に第三の絶縁膜を残すと同時に前記第三の絶
縁膜で囲まれた第３の開口部の底部で単結晶半導体膜を
露出する工程を有することを特徴とする。

【００１１】

【実施例】以下、図面を参照しながら本発明の実施例を
記述する。

【００１２】図１は本発明の第１実施例を示すバイポー
ラトランジスタの断面図である。本バイポーラトランジ
スタはバイポーラ集積回路やＢｉ−ＣＭＯＳ　　ＩＣの
一部として形成されている。すなわち、比抵抗１０乃至
１５Ω・ｃｍのＰ型単結晶シリコン基板１にヒ素を不純
物とする高濃度のＮ＋　型コレクタ埋込領域２が選択的
に形成され、全面に５×１０１５ｃｍ−３の不純物、お
よび１．０μｍの厚さでＮ型単結晶エピタキシャル層３
が形成されている。エピタシャル層３は、周知の選択酸
化により基板１に達する酸化膜４によって複数の島領域
に分離されている。図面では、埋込領域２に対応する島
領域３のみ示している。この島領域３は、埋込領域２に
達する酸化膜４によって２つの部分に分離され、左側の
部分はコレクタ領域として作用し、右側の部分はＮ＋　
型コレクタ取り出し領域５としてその後のリン拡散によ
って高濃度化されている。かくしてシリコン基体１００
が構成される。この基体１００上はシリコン窒化膜７で
覆われおり、同膜７にはコレクタ領域３の一部を露出し
ベース形成のための開口１０１とコレクタ取り出し領域
５を露出する開口１０２とが形成されている。シリコン
窒化膜７の下に薄いシリコン酸化膜を設けてもよい。シ
リコン窒化膜７上にはＰ型の多結晶シリコン層９が選択
的に形成されており、同層９は開口１０１のエッジから
開口内に水平方向にせり出している。そのせり出し部分
の下面からコレクタ領域３に向ってＰ型の多結晶シリコ
ン層６が形成され、一方、コレクタ領域３の露出した部
分には本発明に従ってエピタキシャル成長による単結晶
シリコンによりＰ型ベース領域８が形成されており、こ
れら多結晶シリコン層９とベース領域８は互に接触して
いる。開口部１０１側にはＮ型多結晶シリコン層１１が
形成され、コレクタ取り出し領域５と接触している。シ
リコン酸化膜１３および１４によって、エミッタ形成部
を除いてベース領域８および多結晶シリコン層６，９が
覆われている。ベース領域８の露出部分には単結晶シリ
コンによるＮ型エミッタ領域１０が形成されている。そ
して、アルニミウムによるエミッタ電極１２−１，ベー
ス電極１２−２，コレクタ電極１２−３がエミッタ領域
１０，多結晶シリコン層６，１１にそれぞれ接触して形
成されている。

【００１３】かかる構造によれば、ベース領域８はエピ
タキシャル成長によりかつシリコン窒化膜７の厚さで制
御されて薄く形成でき、さらにエミッタ領域１０は自己
整合的に形成できるのでベース領域８の平面的サイズを
小さくでき、その結果、高速なバイポーラトランジスタ
が提供される。図２〜図１０を参照すると図１に示した
トランジスタの製造工程断面図が示されている。

【００１４】まず図２を参照されたい。抵抗率１０〜２
０Ω・ｃｍの（１００）面方位のＰ−　型シリコン基板
１全面を厚さ約６０００オングストローム酸化しこの酸
化膜上に通常のリソグラフィー工程によってフォトレジ
ストをパターニングし、このフォトレジストをマスクに
ＳｉＯ２　膜をＨＦ系エッチング液によって選択的にエ
ッチングしフォトレジストの無い領域のＳｉＯ２　膜を
除去した後、フォトレジストを除去する。

【００１５】次工程でのイオン注入によって発生するダ
メージを軽減させるため及び次工程以降のリソグラフィ
ー工程での位置合せ用のパターン形成のために前記Ｓｉ
Ｏ２　パターニングが施されたＰ−　型Ｓｉ基板を５０
０オングストローム程度酸化する。次に、Ａｓをイオン
注入して前述の約６０００オングストロームのＳｉＯ２
　膜が除去された領域のみに選択的にｎ＋　埋込領域２
を形成する。イオン注入条件の一例としては７０ｋｅＶ
，５Ｅ１５ｃｍ−２であり注入後の熱処理としては１１
００℃３時間を施しイオン注入時のダメージ除去及び、
コレクタ抵抗を低減させるために注入されたヒ素を拡散
させる。そして表面のＳｉＯ２　膜をＨＥ系エッチング
液によって全面除去する。本工程はイオン注入技術を用
いたが高濃度のヒ素を含む塗布膜から熱処理によって拡
散しても同様のｎ＋　型埋込層を形成できるし、不純物
としてはアンチモンＳｂを用いることもある。

【００１６】次に素子分離用として形成する選択酸化層
４の下面のｐ−　シリコン基板が反転層を形成しない様
にする為にチャネル・ストッパー用ｐ＋　埋込層２を形
成する。形成条件の一例としては、表面を約４００オン
グストローム酸化後、リソグラフィー工程にて、所望外
領域に、フォトレジストをのこしこのフォトレジストを
マスクとしてボロンをイオン注入する。注入条件の一例
としては１１０ｋｅＶ，１Ｅ１４ｃｍ−２であり熱処理
としては１０００℃窒素雰囲気中で１時間である。

【００１７】次に表面の酸化膜をＨＦ系のエッチング液
によって全面除去後、ｎ−　型シリコンエピキャシタル
層３を成長させる。原料ガスとしてはＳｉＨ４　又はＳ
ｉ２　Ｈ２　Ｃｌ２　を用い成長温度は１０００℃〜１
１００℃である。ドーピングガスとしてはＰＨ３　が用
いられる。この様にして１×１０１９ｃｍ−３以下の濃
度領域の厚さが、約０．７ミクロン，表面から埋込領域
への遷移領域までが平均的濃度がｎ型で約１×１０１６
ｃｍ−３のエピタキシャル層を得る。

【００１８】次に表面に約５００オングストロームのＳ
ｉＯ２　膜を形成し次にＬＰＣＶＤ法によりシリコン窒
化膜を約１０００オングストローム堆積させる。条件と
しては７００〜９００℃でＳｉＨ２　Ｃｌ２　＋ＮＨ３
　のガス反応を用いる。次にリソグラフィー工程により
パターニングし、このレジストをマスク材として、シリ
コン窒化膜をドライエッチングによって除去する。シリ
コン窒化膜下の約５００オングストロームのＳｉＯ２　
膜の表面１００〜２００オングストローム程度が除去さ
れる時点でドライエッチングを終了させれば、下地にダ
メージを与えることなくシリコン窒化膜を完全に除去で
きる。そのフォトレジストを除去する。先にパターニン
グしたシリコン窒化膜をマスク材として選択的酸化を行
ない選択酸化膜４を形成する。選択酸化膜の形成条件の
一例としては１０００℃スチーム中４時間で約８０００
オングストロームの酸化膜が形成される。

【００１９】次にマスク材として用いたシリコン窒化膜
を約６０℃のリン酸Ｈ３　ＰＯ４　中に１時間つけるこ
とによって完全に除去する。

【００２０】次に再びシリコン窒化膜７約１１００オン
グストロームを表面に堆積し将来的にコレクタ電極を形
成する領域上のシリコン窒化膜のみを先の選択酸化工程
と同様にリソグラフィー及びドライエッチによってシリ
コン窒化膜７をパターニングする。次に多結晶シリコン
膜６を約２０００オングストロームＬＰＣＶＤ法によっ
て堆積する。条件は約６２０℃でＳｉＨ２　Ｃｌ２　が
原料である。

【００２１】このポリシリコンをリソグラフィー及びポ
リシリコンのドライエッチによってパターニングする。 そしてレジストを除去する。

【００２２】次にリソグラフィーによってベース電極用
多結晶シリコン６上のみレジストが開口する様にパター
ニングさせ、このレジストをマスクにボロンを２０ｋｅ
Ｖ，５Ｅ１５ｃｍ−３イオン注入する。そしてレジスト
を除去する。

【００２３】次にシリコン酸化膜５００オングストロー
ムとシリコン窒化膜１０００オングストロームをＣＶＤ
法によって堆積させ、リソグラフィー及びドライエッチ
によってコレクタ電極上多結晶シリコン１１上の酸化膜
，窒化膜の２層膜を開口する。　　この状態でＰＯＣｌ
３　中９００℃２０分の熱処理によってこの開口部のみ
にリンが拡散されコレクタ電極用多結晶シリコン層中に
リンが拡散されるのみならずその下にまでリンが拡散さ
れる。そして上層２層膜のシリコン窒化膜シリコン酸化
膜をそれぞれリン膜及びＨＦ系エッチング液をもちいて
除去する。そしてその後シリコン酸化膜２６をＣＶＤ法
によって、約４０００オングストローム堆積させる。但
しこのＳｉＯ２　膜はち密さを向上させ、ウェットエッ
チングの際のエッチレートを遅くさせる目的で１０００
℃のＯ２　中で２０分間熱処理する。

【００２４】次に、図３のように、フォトレジスト１９
をシリコン酸化膜２６の上面に塗布し、リソグラフィー
により、エミッタ領域のみフォトレジスト１９を除去す
る。

【００２５】次に、図４のように、このフォトレジスト
１９をマスクとして、フォトレジストの開口部内のシリ
コン酸化膜２６を異方性ドライエッチングで除去する。 さらにこの異方性ドライエッチングを行ない、図５のよ
うに、多結晶シリコン膜６を開口する。この後レジスト
１９を除去する。

【００２６】次に、図６のように、露光面の全面に、Ｌ
ＰＣＶＤ法によりシリコン酸化膜１３（ＳｉＯ２　）を
堆積する。なお、図を理解し易くするため、新しく堆積
したシリコン酸化膜１３中にシリコン酸化膜２６を含ん
だ図を示す。このため、エミッタ領域上の開口部のみ、
シリコン酸化膜１３が薄くなっている。

【００２７】次に、図７のように、シリコン酸化膜１３
の全面を異方性ドライエッチングでエッチングする。こ
の結果、多結晶シリコン６は、その上面及び側面がシリ
コン酸化膜１３におおわれ、そしてエミッタ形成領域の
開口部でシリコン窒化膜７が所定の寸法で露出する。

【００２８】次に、図８のように、加熱したリン酸を用
いたウェットエッチングを行ない、シリコン窒化膜７を
開口部から所定の寸法だけサイドエッチングする。この
結果、ｎ−　型シリコンのエピタキシャル層３の上面は
、ベースを形成する領域だけ露出する。またベース電極
用多結晶シリコン膜６は、ベースを形成する領域上に突
き出した状態になる。この突き出した端からシリコン窒
化膜７の側壁までの距離は、約２０００オングストロー
ムであり、この距離だけ下面が露出する。

【００２９】次に、図９のように、分子線エピタキシャ
ル成長を行ない、Ｐ型不純物を含んだ単結晶シリコン膜
８を露出したエピタキシャル層３の表面に成長すると同
時に、Ｐ型不純物を含んだ多結晶シリコン膜９を多結晶
シリコン膜６の露出した下面から成長する。これにはま
ず成長前処理として洗浄及びＨＦ系のエッチング液に短
時間（たとえば１３０ＢＨＦに３０秒間）つけて自然酸
化膜を除去した後にウェハーをＭＢＥ装置内に入れる。 次に装置内で８５０℃１０分間程度の熱処理によって前
記エッチング処理では不完全であった自然酸化膜の除去
を完全に行なう。この熱処理が不充分な場合、次工程の
選択エピタキシャル成長が完全なかたちで行なえないこ
とは言うまでもない。

【００３０】次にガスソースＭＢＥ（Ｍｏｌｅｃｕｌａ
ｒ　　Ｂｅａｍ　　Ｅｐｉｔａｘｙ，分子線エピタキシ
ー）法でベースを形成する。ベース形成条件は、基板温
度を５６０℃，Ｓｉ２　Ｈ６　の流量を７０ｓｃｃｍ，
圧力を約２×１０−５Ｔｏｒｒであり、シリコン層を成
長速度約７０オングストローム／ｍｉｎで選択的に成長
する。

【００３１】Ｐ型シリコン層を成長させるためのドーピ
ングガスとしてＢ２Ｈ６　を用いる。Ｂ２　Ｈ６　の流
量は所望のＰ型濃度となる様に決める。この様にして真
性ベース２４の厚さ約６００オングストローム，Ｂ濃度
約３×１０１８ｃｍ−３のエピタキシャル層を成長する
。もちろんこの時多結晶シリコン外部ベース層２５も選
択的に成長することは言うまでもない。そしてこの選択
的成長は真性ベース２４と多結晶シリコン外部ベース２
５とが接続する状態までつづけられる。この接続した状
態が図１０である。これにより、真性ベース８の成長と
真性ベース８と多結晶シリコン６との電気的接続とを１
つの工程だけで同時に行なえる。なお、最終的な真性ベ
ース８の厚さは、約６００オングストロームであり、最
終的な外部ベース９の厚さは５００オングストロームで
ある。なおベース８の成長は、数Ｔｏｒｒの圧力下で成
長させるＬＰＣＶＤ法や他のエピタキシャル法たとえば
１０−１〜１０−５Ｔｏｒｒの高真空で成長させるＵＨ
Ｖ／ＣＶＤ（Ｕｌｔｒａ　　Ｈｉｇｈ　　Ｖａｃｕｕｍ
／Ｃｈｅｍｉｃａｌ　　Ｖａｐｏｕｒ　　Ｄｅｐｏｓｉ
ｔｉｏｎ）法などを用いることも可能である。

【００３２】次に、図１１のように、露出面全面にＬＰ
ＣＶＤ法によるシリコン酸化膜１４を堆積後、ドライエ
ッチングによってエッチバックする。再びウエハをＭＢ
Ｅ装置に入れ、外部ベース９及びシリコン酸化膜１３の
側壁にシリコン酸化膜１４を残す。つづいて絶縁膜１３
，１４で被覆されていない真性ベース８上にエミッタ単
結晶シリコン１０をｎ型の不純物を１×１０１９ｃｍ−
３厚さ約１０００オングストロームの条件で添加して成
長させた。

【００３３】以降の工程としてはベースとコレクタの金
属電極のためにシリコン酸化膜１３を開孔し、Ａｌ膜を
全面に蒸着後、リソグラフィーによりエミッタ，ベース
及びコレクタ部にだけＡｌ電極１２を残す。この結果、
図１の半導体装置を作製できる。

【００３４】なお、本実施例は、ＮＰＮ型トランジスタ
であったが、不純物を変えるだけでＰＮＰトランジスタ
も作ることができる。また図７の構造は、図３から図５
の異方性ドライエッチング工程で、開口部の大きさを図
７の開口部の大きさで開口し、開口部の側壁を同じ厚さ
まで酸化しても得られる。この場合開口部の内壁の形状
は、図７の開口部の形状よりシリコン窒化膜７に対して
垂直に近いが、支障は無く、後続の工程を適用できる。

【００３５】次に、本発明の第２実施例を図１２に示す
。本実施例の半導体装置は、ＭＢＥ法によるベース８の
成長時に、材料ガスとしてＳｉ２　Ｈ６　とＧｅＨ４　
とを用い、シリコンとゲルマニウムとの合金膜を形成し
た。 ＭＢＥの条件は、実施例１の条件に加えてＧｅＨ４　を
Ｓｉ２　Ｈ６　：ＧｅＨ４　＝１０：１（流量比）の割
合で追加すれば良い。これによりゲルマニウムを１０モ
ル％含む単結晶シリコンゲルマニウム合金膜１５は、コ
レクタ３上にエピタキシャル成長される。

【００３６】この成長と同時に多結晶シリコンゲルマニ
ウム合金外部ベース１６もベース電極用多結晶シリコン
６のオーバーハング下部に成長し、そして前述の真性ベ
ース膜１５と接続される。

【００３７】このシリコンゲルマニウム合金ベース膜１
５の禁制帯巾は、エミッタとして用いたシリコンの禁制
帯巾よりも狭くなる。この縮小量は、Ｇｅのモル％及び
シリコンゲルマニウム合金膜の歪量に依存している。こ
の禁制帯巾の差は、ベースからエミッタへ注入される少
数キャリアにとって障壁となって、ベース電流の増大を
抑制する。すなわちこの禁制帯巾の差は、遮断周波数ｆ
Ｔ　を向上する。そしてこの禁制帯巾の差により、コレ
クタ・エミッタ間の耐圧ＢＶＣＥＯ　をある一定値以上
に保つためにベース層を薄膜・高濃度化させた場合でも
、電流増巾率ｈＦＥを十分な大きさにできる。

【００３８】本発明の第３実施例を図１３の断面図を用
いて説明する。第１実施例の多結晶シリコン膜６の部分
が、本実施例ではＴｉＳｉ２　ｆｉｌｍ１７と多結晶シ
リコン膜２０の２層構造となっている。他の構造及び製
造方法は、第１実施例と同じである。これによりＴｉＳ
ｉ２　ｆｉｌｍ１７の抵抗が低いだけ、ベース抵抗を低
減できる。製造方法は、多結晶シリコン膜２０上にＴｉ
膜をスパッタした後熱処理して上述の２層構造を形成す
る。 例えば、ＴｉＳｉ２　膜１７の厚さが約１０００オング
ストローム／多結晶シリコン膜２０の厚さが約１５００
オングストロームで所定の配線幅である時、シート抵抗
ρＳ　は、２〜３Ωとなる。この抵抗値は、多結晶シリ
コン膜６が厚さが約２５００オングストロームで同一配
線幅である時、シート抵抗ρＳ　が８〜９Ωとなるのに
比べ、抵抗値が半分以下になっている。

【００３９】図１４は、本発明の第４実施例の半導体装
置の断面図である。本実施例の主要な構造及び製造方法
は、第１実施例と同一であるので、違う部分だけを説明
する。本実施例の特有な構成は、ｎ型不純物が添加され
たエミッタ用多結晶シリコン膜２１及びＮ＋　エミッタ
拡散層１８である。真性ベース膜８は、Ｎ＋　エミッタ
拡散層１８の分だけさらに薄くなっていて、トランジス
タのスイッチング速度の高速化がさらに促進できる。な
お、この拡散層１８の形成時に、真性ベース膜１８の不
純物が、エピタキシャル層３に拡張して、少々ベースと
コレクタの接合面がコレクタ側に移動する場合がある。

【００４０】図１５と図１６に本発明の第４実施例の半
導体装置の製作工程断面図を示す。

【００４１】図１５は、図１０と同じ状態である。この
状態までの製造方法は、第１実施例と第４実施例とで同
じである。

【００４２】まず、図１６の断面図のようにＬＰＣＶＤ
法でシリコン酸化膜１４を堆積する。次にドライエッチ
ングによってこのシリコン酸化膜１４をエッチバックし
、そして外部ベースの側壁にシリコン酸化膜１４を残す
。次にシリコン絶縁膜１４で被覆されていない真性ベー
ス膜８上にｎ型エミッタ多結晶シリコン電極２１を形成
する。次に熱処理によって真性ベース膜８内に、Ｎ＋　
エミッタ拡散層１８を形成する。

【００４３】以降の工程としては、実施例１と同様にベ
ースとコレクタの金属電極のためにシリコン酸化膜１３
を開孔し、Ａｌ系電極用Ａｌ膜を全面に蒸着後、リソグ
ラフィーによりエミッタ，ベース及びコレクタ部にだけ
Ａｌ系電極１２を残す。この結果、図１６の断面図を有
する半導体装置を作製できる。

【００４４】次に、本発明の第５の実施例を図１７の断
面図を用いて説明する。なお本実施例の構造及びその製
造方法は、第２実施例と第４実施例の特徴を合せ持って
いる。第４実施例をベースにして、第２実施例の構造と
製造工程を適用した部分を指摘する。第２実施例の構造
を適用した部分は、単結晶シリコンゲルマニウム合金膜
１５と多結晶シリコンゲルマニウム外部ベース１６であ
る。これにより、実施例２，４の特性を合わせ持った、
よりスイッチング速度の速い半導体装置が提供できる。 なお本実施例においても第３実施例と同様にベース抵抗
を低減させるためにベース電極用多結晶シリコンがＴｉ
Ｓｉ２　膜と多結晶シリコン１０との２層構造となって
も良い。

【００４５】図１８は、本発明の第６実施例の半導体装
置の断面図である。本実施例の主要な構造は、第１実施
例と同一であるので、違う部分だけを説明する。

【００４６】本実施例の特有の構成の構成は、ｎ型不純
物が１×１０１９ａｔｍ／ｃｍ３　添加されたエミッタ
用単結晶シリコン膜２２とエミッタ電極用多結晶シリコ
ン膜１８である。このエミッタ電極用多結晶シリコン膜
１８は、トランジスタのベース電流低減に寄与するため
、電流増幅率の向上に役だつ。この他、シリコン膜１８
は、配線金属形成後の熱処理による金属−素子間のアロ
イピット形成に供なう素子接合破壊のバリアともなる。

【００４７】図１９と図２０に本発明の第６実施例の半
導体装置の製造工程別断面図を示す。

【００４８】図１９は、図１０と同じ状態である。この
状態までの製造方法は、第１実施例と第６実施例とで同
じである。

【００４９】図２０において、シリコン酸化膜１４の形
成工程までは、第１実施例と同じである。このためこの
工程以降を説明する。エミッタ単結晶シリコン２２は、
ｎ型不純物を１×１０１９ｃｍ−３添加して膜厚５００
オングストロームで成長する。次にエミッタ電極用多結
晶シリコン膜を堆積する。

【００５０】本発明の第７実施例を図２１の断面図を用
いて説明する。本実施例は、第６実施例の構造と製造方
法に、第２実施例の特徴である単結晶シリコンゲルマニ
ウム合金膜１５と多結晶シリコンゲルマニウム外部ベー
ス膜１６とを適用したものである。このため、本実施例
は、第６実施例の真性ベース８と外部ベース９の構造と
製造方法を第２実施例の合金膜１５と外部ベース膜１６
の構造と製造方法に変更することにより提供できる。こ
れにより、２つの実施例の効果であるトランジスタのス
イッチングスピードの向上手段が合成され、より高速な
トランジスタが実現できる。

【００５１】本発明の第８実施例の断面図を図２２に示
す。第１実施例のシリコン窒化膜７の部分がＳｉＯ２　
膜２３，シリコン窒化膜２４とＳｉＯ２　膜２５の三層
構造になっている部分が違うだけで後は同じ構造である
。この三層構造は、絶縁膜として機能し、シリコン窒化
膜に比べて誘電率が低いので層間の容量結合の低下に効
果がある。

【００５２】新しい製造工程は、第１実施例のシリコン
窒化膜７を形成する工程の代わりに、まずＳｉＯ２　膜
２３をＣＶＤ法で４５０オングストロームの厚さで形成
し、次にシリコン窒化膜２４をＣＶＤ法で４５０オング
ストロームの厚さで形成し、次にＳｉＯ２　膜２５をＣ
ＶＤ法で２００オングストロームの厚さで形成する３つ
の工程を行う。また別の新しい製造工程は、実施例１の
エピタキシャル層３の上面のシリコン窒化膜７を図７か
ら図８のようにリン酸でエッチングする工程を次のよう
に変更した。まずシリコン酸化膜１４のエッチングによ
り、エミッタを形成する開口部をＳｉＯ２　膜２５にも
同時に作り、シリコン窒化膜２４を開口部底部で露出す
る。次にシリコン窒化膜２４をリン酸によりサイド方向
にエッチングして第１実施例とほぼ同じ深さの横穴を作
る。次に、ＳｉＯ２　膜２３，２５をフッ酸で除去して
図８と同形状の逆Ｔ字形の穴がエピタキシャル層３上に
出来る。以上の工程以外は、第１実施例の製造工程と本
実施例の製造工程は同じである。この製造方法の長所は
、リン酸でＳｉ外部ベース９を直接エッチングしないの
で、Ｓｉ外部ベース９の表面にリン原子が吸着してベー
ス抵抗を大きくすることを防ぐことができる。

【００５３】

【発明の効果】本願は、ベースを薄膜を用いて薄く構成
／形成できかつエミッタの開口部の形成を自己整合的に
行なえてベースの平面方向の寸法を小さくできるので、
遮断周波数ｆＴ　が高く寄生容量が小さく、配線抵抗が
小さい高速なバイポーラトランジスタを有する半導体装
置を提供できる。

【図面の簡単な説明】

【図１】本発明の第１実施例の半導体装置のバイポーラ
トランジスタの断面図である。

【図２】〜

【図１１】本発明の第１実施例の半導体装置の製造工程
別断面図である。

【図１２】本発明の第２実施例の半導体装置の断面図で
ある。

【図１３】本発明の第３実施例の半導体装置の断面図で
ある。

【図１４】本発明の第４実施例の半導体装置の断面図で
ある。

【図１５】〜

【図１６】本発明の第４実施例の半導体装置の製造工程
別断面図である。

【図１７】本発明の第５実施例の半導体装置の断面図で
ある。

【図１８】本発明の第６実施例の半導体装置の断面図で
ある。

【図１９】〜

【図２０】本発明の第６実施例の半導体装置の製造工程
別断面図である。

【図２１】本発明の第７実施例の半導体装置の断面図で
ある。

【図２２】本発明の第８実施例の半導体装置の断面図で
ある。

【符号の説明】

１　　　　Ｐ−　型のシリコン基板 ２　　　　埋込層 ３　　　　エピタキシャル層 ４　　　　選択酸化層 ５　　　　拡散層 ６　　　　多結晶シリコン膜 ７　　　　シリコン窒化膜 ８　　　　真性ベース膜 ９　　　　多結晶シリコン外部ベース膜１０　　　　単
結晶シリコン膜 １１　　　　コレクタ電極用多結晶シリコン膜１２　　
　　金属電極 １３〜１４　　　　酸化膜 １５　　　　シリコンゲルマニウム合金膜１６　　　　
シリコンゲルマニウム合金外部ベース膜１７　　　　Ｔ
ｉＳ２　膜 １８　　　　エミッタ電極用多結晶シリコン膜１９　　
　　レジスト ２０　　　　多結晶シリコン膜 ２１　　　　エミッタ用多結晶シリコン膜２２　　　　
エミッタ用単結晶シリコン膜２３　　　　ＳｉＯ２　膜 ２４　　　　シリコン窒化膜 ２５　　　　ＳｉＯ２　膜 ２６　　　　シリコン酸化膜

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　第１の導電型の単結晶半導体基板の表
   面に設けられた第一の絶縁膜に選択的に第一の開口が形
   成され、この絶縁膜上に第２の導電型の第一の多結晶半
   導体膜が設けられ、かつこの多結晶半導体膜は前記第一
   の開口の全周囲から所定の長さで開口部内へのびた水平
   方向のせり出しを部分を有し、このせり出し部分の底面
   から下方へ第２の導電型の第二の多結晶半導体膜が設け
   られ、また前記第一の開口内の前記単結晶半導体基板表
   面上には第２の導電型の単結晶半導体膜が設けられ、こ
   れらの第二の多結晶半導体膜と単結晶半導体膜は前記第
   一の絶縁膜開口段差の途中で互いに接続しており、前記
   第一および第二の多結晶半導体膜の表面および前記単結
   晶半導体膜の表面に選択的に形成された第三の絶縁膜を
   有することを特徴とする半導体装置。
2. 【請求項２】　　請求項１記載の半導体装置において、
   前記第一および第二の多結晶半導体膜および前記単結晶
   半導体膜はそれぞれシリコンで形成されていることを特
   徴とする半導体装置。
3. 【請求項３】　　請求項１記載の半導体装置において、
   前記第二の多結晶半導体膜および前記単結晶半導体膜は
   それぞれＳｉＧｅ混晶膜で形成され、前記第一の多結晶
   半導体膜はシリコンで形成されていることを特徴とする
   半導体装置。
4. 【請求項４】　　請求項１記載の半導体装置において、
   前記第一の多結晶半導体膜の表面に高融点金属シリサイ
   ド膜が形成されている事を特徴とする半導体装置。
5. 【請求項５】　　第１導電型の単結晶半導体層の表面に
   第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に
   選択的に第１の開口をもった第１の多結晶半導体層を形
   成する工程と、前記第１の多結晶半導体膜の表面および
   前記第１の開口を規定する側面上に第２の絶縁膜を形成
   する工程と、前記第２の絶縁膜および前記第１の多結晶
   半導体膜をマスクにして前記第１の絶縁膜を選択的に除
   去することにより前記第１の開口よりも大きな第２の開
   口を前記第１の絶縁膜に形成する工程と、前記第２の開
   口内で前記単結晶半導体基板の表面から第２導電型の単
   結晶半導体膜を成長すると同時に前記第１の多結晶半導
   体膜の露出した下面から第２導電型の第２の多結晶半導
   体膜を成長してこれら２つの膜を接続する工程と、第２
   の絶縁膜と前記単結晶半導体膜との間の間隙を第３の絶
   縁膜で埋める工程とを有することを特徴とする半導体装
   置の製造方法。