JPH0831478B2 - バイポーラ・トランジスタおよびその製造方法 - Google Patents
バイポーラ・トランジスタおよびその製造方法Info
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- JPH0831478B2 JPH0831478B2 JP3238900A JP23890091A JPH0831478B2 JP H0831478 B2 JPH0831478 B2 JP H0831478B2 JP 3238900 A JP3238900 A JP 3238900A JP 23890091 A JP23890091 A JP 23890091A JP H0831478 B2 JPH0831478 B2 JP H0831478B2
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Description
【０００１】
【産業上の利用分野】本発明は、シリコン・オン・イン
シュレータ（ＳＯＩ）デバイスに関するものであり、詳
細には、ＳＯＩ構造上に形成したラテラル・バイポーラ
・トランジスタ及びこれの製造方法に関するものであ
る。
シュレータ（ＳＯＩ）デバイスに関するものであり、詳
細には、ＳＯＩ構造上に形成したラテラル・バイポーラ
・トランジスタ及びこれの製造方法に関するものであ
る。
【０００２】
【従来技術およびその課題】絶縁体上にシリコン薄膜を
設けた構造上に、ＭＯＳＦＥＴおよびバイポーラ・トラ
ンジスタを形成することは、新たな興味を呼んでいる。
このような構造はすべて、接合キャパシタンスから生じ
る寄生回路エレメントに関連する固有の問題を有する。
これらの影響は、デバイスが小型になるほど深刻な問題
となる。この問題に対処する方法の１つは、絶縁基板上
の小さいシリコンのアイランドに、デバイスを形成する
ものである。このようなデバイスでは、デバイスを互い
に近接させることができ、分離が不要となるため、接合
キャパシタンスを最小にすることができる。さらに、こ
のようなデバイスは、ソフト・エラーが起こりにくい。
さらに、ＳＯＩデバイスは、潜在的に高速で信頼性が高
い。また、このような皮膜の上に、高性能の相補型バイ
ポーラ・デバイスを形成することが可能である。ＳＯＩ
構造上にバイポーラおよびＭＯＳトランジスタを形成す
る工程は、互換性が高い。
設けた構造上に、ＭＯＳＦＥＴおよびバイポーラ・トラ
ンジスタを形成することは、新たな興味を呼んでいる。
このような構造はすべて、接合キャパシタンスから生じ
る寄生回路エレメントに関連する固有の問題を有する。
これらの影響は、デバイスが小型になるほど深刻な問題
となる。この問題に対処する方法の１つは、絶縁基板上
の小さいシリコンのアイランドに、デバイスを形成する
ものである。このようなデバイスでは、デバイスを互い
に近接させることができ、分離が不要となるため、接合
キャパシタンスを最小にすることができる。さらに、こ
のようなデバイスは、ソフト・エラーが起こりにくい。
さらに、ＳＯＩデバイスは、潜在的に高速で信頼性が高
い。また、このような皮膜の上に、高性能の相補型バイ
ポーラ・デバイスを形成することが可能である。ＳＯＩ
構造上にバイポーラおよびＭＯＳトランジスタを形成す
る工程は、互換性が高い。
【０００３】このような構造を製作する初期の方法は、
サファイヤ基板上にシリコンをエピタキシャル成長させ
るものである。このようなデバイスの例は、米国特許第
４０５０９６５号明細書に見られ、エピタキシャル層に
横方向にＣＭＯＳトランジスタとバイポーラ・デバイス
を同時に形成する方法が記載されている。ＳＯＩ構造上
に形成したバイポーラ・デバイスの他の例は、米国特許
第４７９２８３７号明細書に見られ、ベース領域および
コレクタが第１のシリコン層内に形成され、エミッタが
ベース領域に直接付着された第２のシリコン層内に形成
された、直交バイポーラ・デバイスが開示されている。
他のラテラル・バイポーラ・デバイスの例は、デナード
（Dennard）他、ＩＢＭテクニカル・ディスクロージャ
・ブルテン、Ｖｏｌ．３２、Ｎｏ．６Ｂ、１９８９年１
１月に記載されており、活性シリコン層の上に形成し
た、高濃度にドーピングした多結晶シリコンの隆起した
ベース接点が開示されている。
サファイヤ基板上にシリコンをエピタキシャル成長させ
るものである。このようなデバイスの例は、米国特許第
４０５０９６５号明細書に見られ、エピタキシャル層に
横方向にＣＭＯＳトランジスタとバイポーラ・デバイス
を同時に形成する方法が記載されている。ＳＯＩ構造上
に形成したバイポーラ・デバイスの他の例は、米国特許
第４７９２８３７号明細書に見られ、ベース領域および
コレクタが第１のシリコン層内に形成され、エミッタが
ベース領域に直接付着された第２のシリコン層内に形成
された、直交バイポーラ・デバイスが開示されている。
他のラテラル・バイポーラ・デバイスの例は、デナード
（Dennard）他、ＩＢＭテクニカル・ディスクロージャ
・ブルテン、Ｖｏｌ．３２、Ｎｏ．６Ｂ、１９８９年１
１月に記載されており、活性シリコン層の上に形成し
た、高濃度にドーピングした多結晶シリコンの隆起した
ベース接点が開示されている。
【０００４】デナード他の提案したデバイスの例を図１
に示す。図１は、酸化物層１４をその上に形成した基板
１２を有するデバイス１０を示す。シリコン層１６が酸
化物層１４の上に形成され、軽くドーピングされてい
る。隆起した付随的ベース接点１８を、高濃度にドーピ
ングしたｐ型多結晶シリコン皮膜の付着によって形成
し、リソグラフィ技術によってパターン付けする。パタ
ーン付けフォトレジスト・マスキング技術を使用して、
層１６にｐ型ドーパントを導入して実質的ベース領域２
０を形成し、ｎ型ドーパントを導入してコレクタ領域２
２とエミッタ領域２４を形成する。絶縁性側壁スペーサ
２６および２８を、周知の絶縁体付着および反応性イオ
ン・エッチング法により、付随的ベース接点の縁部上に
形成する。
に示す。図１は、酸化物層１４をその上に形成した基板
１２を有するデバイス１０を示す。シリコン層１６が酸
化物層１４の上に形成され、軽くドーピングされてい
る。隆起した付随的ベース接点１８を、高濃度にドーピ
ングしたｐ型多結晶シリコン皮膜の付着によって形成
し、リソグラフィ技術によってパターン付けする。パタ
ーン付けフォトレジスト・マスキング技術を使用して、
層１６にｐ型ドーパントを導入して実質的ベース領域２
０を形成し、ｎ型ドーパントを導入してコレクタ領域２
２とエミッタ領域２４を形成する。絶縁性側壁スペーサ
２６および２８を、周知の絶縁体付着および反応性イオ
ン・エッチング法により、付随的ベース接点の縁部上に
形成する。
【０００５】デナード他のデバイスは、従来の構造に比
較してベース・エミッタ抵抗が低く、ほとんどの接合キ
ャパシタンスが減少しているため、デバイスの速度が改
善されるが、この構造には幾つかの欠点がある。ベース
領域の多結晶シリコンは、ベース抵抗を低くするため
に、できるだけ高濃度にドーピングしなければならな
い。さらに、このドーピングは、エミッタのドライブ・
インおよび実質的ベース領域のドーピングの前に行わな
ければならない。これらの工程中に、ベース領域のドー
パントが、軽くドーピングしたコレクタ領域に拡散する
可能性がある。ＮＰＮトランジスタの製造時に、多結晶
シリコンから下層のシリコンへのｐ+の拡散の深さを制
御することは困難である。薄いＳＯＩ皮膜では、この問
題は一層ひどくなる。第２の問題は、多結晶シリコンの
エッチング工程用のエッチ・ストップがないことに起因
する。ベース領域をパターン付けする際に、多結晶シリ
コンと単結晶シリコンの間にエッチ・ストップがなく、
単結晶シリコン皮膜までエッチングされる可能性があ
る。薄いエピタキシャル皮膜を使用するとき、これは大
きな問題である。さらに、この構造は、高濃度にドーピ
ングしたベース領域と軽くドーピングしたコレクタ領域
とが重なり合うため、ベース・コレクタ・キャパシタン
スが極めて高い。
較してベース・エミッタ抵抗が低く、ほとんどの接合キ
ャパシタンスが減少しているため、デバイスの速度が改
善されるが、この構造には幾つかの欠点がある。ベース
領域の多結晶シリコンは、ベース抵抗を低くするため
に、できるだけ高濃度にドーピングしなければならな
い。さらに、このドーピングは、エミッタのドライブ・
インおよび実質的ベース領域のドーピングの前に行わな
ければならない。これらの工程中に、ベース領域のドー
パントが、軽くドーピングしたコレクタ領域に拡散する
可能性がある。ＮＰＮトランジスタの製造時に、多結晶
シリコンから下層のシリコンへのｐ+の拡散の深さを制
御することは困難である。薄いＳＯＩ皮膜では、この問
題は一層ひどくなる。第２の問題は、多結晶シリコンの
エッチング工程用のエッチ・ストップがないことに起因
する。ベース領域をパターン付けする際に、多結晶シリ
コンと単結晶シリコンの間にエッチ・ストップがなく、
単結晶シリコン皮膜までエッチングされる可能性があ
る。薄いエピタキシャル皮膜を使用するとき、これは大
きな問題である。さらに、この構造は、高濃度にドーピ
ングしたベース領域と軽くドーピングしたコレクタ領域
とが重なり合うため、ベース・コレクタ・キャパシタン
スが極めて高い。
【０００６】
【課題を解決するための手段】本発明に従うバイポーラ
・トランジスタは、酸化物層及び上記酸化物層の上に形
成された実質的に平坦な表面を有するシリコン層を有す
る基板と、上記シリコン層の上記表面から延びて形成さ
れた第１導電型のコレクタ領域と、上記シリコン層の上
記表面から延びて形成された第１導電型のエミッタ領域
と、上記シリコン層の上記表面から延び、上記エミッタ
領域に隣接し、そして該エミッタ領域及びコレクタ領域
の間に形成された第２導電型の実質的ベース領域と、上
記コレクタ領域の上に形成された絶縁物層と、該絶縁物
層の上に形成された第２導電型の多結晶シリコンの付随
的ベース領域と、上記付随的ベース領域の側壁と上記実
質的ベース領域の表面とに接続された第２導電型の選択
的エピタキシャル成長シリコンのエッジ接点領域とを備
える。そして、上記エッジ接点領域が、少なくとも第１
部分及び第２部分を有し、上記第１部分は、上記付随的
ベース領域の側壁に接触する第２導電型の多結晶シリコ
ンから形成され、上記第２部分は、上記実質的ベース領
域の表面に接触する第２導電型の単結晶シリコンから形
成されることを特徴とする。そして、上記エッジ接点領
域が、第１部分、第２部分及び第３部分を有し、上記第
１部分は、上記付随的ベース領域の側壁に接触する第２
導電型の多結晶シリコンから形成され、上記第２部分
は、上記実質的ベース領域の表面に接触する第２導電型
の単結晶シリコンから形成され、そして上記第３部分
は、上記エミッタ領域の表面上に接触する第１導電型の
単結晶シリコンにより形成されることを特徴とする。そ
して、上記エミッタ領域、上記付随的ベース領域及び上
記コレクタ領域のそれぞれに接続された金属接点を有す
ることを特徴とする。そして、上記シリコン層の厚みが
１００〜３００ｎｍであり、上記絶縁物層の厚みが５０
〜２００ｎｍであり、上記多結晶シリコンの付随的ベー
スの厚みが２００〜４００ｎｍであり、そして上記エッ
ジ接点の厚みが５０〜１００ｎｍであることを特徴とす
る。そして、上記絶縁物層が、酸化物の第１絶縁層及び
窒化物の第２絶縁層を有することを特徴とする。本発明
に従うバイポーラ・トランジスタの製造方法は、基板上
に酸化物層を形成し、該酸化物層の上に表面が実質的に
平坦な第１導電型のシリコン・アイランドを形成する工
程と、該シリコン・アイランドの上記表面上に絶縁物層
を形成する工程と、該絶縁物層の上に、第２導電型の多
結晶シリコン層を付着させる工程と、該多結晶シリコン
層の上に窒化物層を付着させ、該窒化物層及び上記多結
晶シリコン層をエッチングして、付随的ベース領域を画
定する工程と、該付随的ベース領域の２つの側壁に窒化
物の側壁スペーサを形成し、上記付随的ベース領域の両
側の下の上記シリコン・アイランドの領域に該シリコン
・アイランドの表面から延びる第１導電型のエミッタ領
域及び第１導電型のコレクタ領域を形成する工程と、上
記窒化物層及び上記窒化物の側壁スペーサを除去する工
程と、上記付随的ベース領域の上記２つの側壁の一方の
側壁の下側の上記シリコン・アイランドの領域に、該シ
リコン・アイランドの表面から延び、上記エミッタ領域
に隣接し、そして一部が上記一方の側壁の下に延びる第
２導電型の実質的ベース領域を形成する工程と、上記付
随的ベース領域の上記一方の側壁と上記実質的ベース領
域の表面とに接続された第２導電型のシリコンのエッジ
接点領域を形成する工程とを含む。そして、上記エッジ
接点が、選択的エピタキシャル成長により形成されるこ
とを特徴とする。本発明に従うバイポーラ・トランジス
タの製造方法は、基板上に酸化物層を形成し、該酸化物
層の上に表面が実質的に平坦な第１導電型のシリコン・
アイランドを形成する工程と、該シリコン・アイランド
の上記表面上に絶縁物層を形成する工程と、該絶縁物層
の上に、第２導電型の多結晶シリコンの層を付着させ、
該多結晶シリコンの層をエッチングして付随的ベース領
域を画定する工程と、該付随的ベース領域の２つの側壁
のうち一方の側壁と上記シリコン・アイランドの表面と
に接続された第２導電型のシリコンのエッジ接点領域を
少なくとも形成する工程と、該エッジ接点領域の下側の
上記シリコン・アイランドの領域に、該シリコン・アイ
ランドの表面から延び、一部が上記一方の側壁の下に延
びる第２導電型の実質的ベース領域を形成する工程と、
上記付随的ベース領域の他方の側壁を覆って、そして上
記付随的ベース領域の一方の側壁上の上記エッジ接点領
域を覆って誘電体スペーサを形成し、上記実質的ベース
領域の両側の上記シリコン・アイランドの領域に、該シ
リコン・アイランドの表面から延びる第１導電型のエミ
ッタ領域及び第１導電型のコレクタ領域を形成する工程
とを含む。そして、上記エッジ接点が、選択的エピタキ
シャル成長により形成されることを特徴とする。本発明
は、高濃度にドーピングした多結晶シリコンの付随的ベ
ース領域と、この多結晶シリコンの付随的ベース領域の
下側の低濃度にドーピングしたコレクタ領域との間に絶
縁物層即ち誘電性皮膜を配置することにより、上述の問
題をすべて解決する、ＳＯＩラテラル・バイポーラ・ト
ランジスタに関するものである。多結晶シリコンの下の
酸化物の絶縁物層は、ベース・コレクタ・キャパシタン
スを減少させ、ベース領域のパターン付け用のエッチ・
ストップとして機能し、高濃度のベース・ドーパントの
拡散ストップとして機能する。本発明のトランジスタ
は、不必要な接合キャパシタンスをすべて排除する。こ
のデバイスは、付随的ベース領域と実質的ベース領域と
を接続する、シリコンのエッジ接点領域を含んでいる。
・トランジスタは、酸化物層及び上記酸化物層の上に形
成された実質的に平坦な表面を有するシリコン層を有す
る基板と、上記シリコン層の上記表面から延びて形成さ
れた第１導電型のコレクタ領域と、上記シリコン層の上
記表面から延びて形成された第１導電型のエミッタ領域
と、上記シリコン層の上記表面から延び、上記エミッタ
領域に隣接し、そして該エミッタ領域及びコレクタ領域
の間に形成された第２導電型の実質的ベース領域と、上
記コレクタ領域の上に形成された絶縁物層と、該絶縁物
層の上に形成された第２導電型の多結晶シリコンの付随
的ベース領域と、上記付随的ベース領域の側壁と上記実
質的ベース領域の表面とに接続された第２導電型の選択
的エピタキシャル成長シリコンのエッジ接点領域とを備
える。そして、上記エッジ接点領域が、少なくとも第１
部分及び第２部分を有し、上記第１部分は、上記付随的
ベース領域の側壁に接触する第２導電型の多結晶シリコ
ンから形成され、上記第２部分は、上記実質的ベース領
域の表面に接触する第２導電型の単結晶シリコンから形
成されることを特徴とする。そして、上記エッジ接点領
域が、第１部分、第２部分及び第３部分を有し、上記第
１部分は、上記付随的ベース領域の側壁に接触する第２
導電型の多結晶シリコンから形成され、上記第２部分
は、上記実質的ベース領域の表面に接触する第２導電型
の単結晶シリコンから形成され、そして上記第３部分
は、上記エミッタ領域の表面上に接触する第１導電型の
単結晶シリコンにより形成されることを特徴とする。そ
して、上記エミッタ領域、上記付随的ベース領域及び上
記コレクタ領域のそれぞれに接続された金属接点を有す
ることを特徴とする。そして、上記シリコン層の厚みが
１００〜３００ｎｍであり、上記絶縁物層の厚みが５０
〜２００ｎｍであり、上記多結晶シリコンの付随的ベー
スの厚みが２００〜４００ｎｍであり、そして上記エッ
ジ接点の厚みが５０〜１００ｎｍであることを特徴とす
る。そして、上記絶縁物層が、酸化物の第１絶縁層及び
窒化物の第２絶縁層を有することを特徴とする。本発明
に従うバイポーラ・トランジスタの製造方法は、基板上
に酸化物層を形成し、該酸化物層の上に表面が実質的に
平坦な第１導電型のシリコン・アイランドを形成する工
程と、該シリコン・アイランドの上記表面上に絶縁物層
を形成する工程と、該絶縁物層の上に、第２導電型の多
結晶シリコン層を付着させる工程と、該多結晶シリコン
層の上に窒化物層を付着させ、該窒化物層及び上記多結
晶シリコン層をエッチングして、付随的ベース領域を画
定する工程と、該付随的ベース領域の２つの側壁に窒化
物の側壁スペーサを形成し、上記付随的ベース領域の両
側の下の上記シリコン・アイランドの領域に該シリコン
・アイランドの表面から延びる第１導電型のエミッタ領
域及び第１導電型のコレクタ領域を形成する工程と、上
記窒化物層及び上記窒化物の側壁スペーサを除去する工
程と、上記付随的ベース領域の上記２つの側壁の一方の
側壁の下側の上記シリコン・アイランドの領域に、該シ
リコン・アイランドの表面から延び、上記エミッタ領域
に隣接し、そして一部が上記一方の側壁の下に延びる第
２導電型の実質的ベース領域を形成する工程と、上記付
随的ベース領域の上記一方の側壁と上記実質的ベース領
域の表面とに接続された第２導電型のシリコンのエッジ
接点領域を形成する工程とを含む。そして、上記エッジ
接点が、選択的エピタキシャル成長により形成されるこ
とを特徴とする。本発明に従うバイポーラ・トランジス
タの製造方法は、基板上に酸化物層を形成し、該酸化物
層の上に表面が実質的に平坦な第１導電型のシリコン・
アイランドを形成する工程と、該シリコン・アイランド
の上記表面上に絶縁物層を形成する工程と、該絶縁物層
の上に、第２導電型の多結晶シリコンの層を付着させ、
該多結晶シリコンの層をエッチングして付随的ベース領
域を画定する工程と、該付随的ベース領域の２つの側壁
のうち一方の側壁と上記シリコン・アイランドの表面と
に接続された第２導電型のシリコンのエッジ接点領域を
少なくとも形成する工程と、該エッジ接点領域の下側の
上記シリコン・アイランドの領域に、該シリコン・アイ
ランドの表面から延び、一部が上記一方の側壁の下に延
びる第２導電型の実質的ベース領域を形成する工程と、
上記付随的ベース領域の他方の側壁を覆って、そして上
記付随的ベース領域の一方の側壁上の上記エッジ接点領
域を覆って誘電体スペーサを形成し、上記実質的ベース
領域の両側の上記シリコン・アイランドの領域に、該シ
リコン・アイランドの表面から延びる第１導電型のエミ
ッタ領域及び第１導電型のコレクタ領域を形成する工程
とを含む。そして、上記エッジ接点が、選択的エピタキ
シャル成長により形成されることを特徴とする。本発明
は、高濃度にドーピングした多結晶シリコンの付随的ベ
ース領域と、この多結晶シリコンの付随的ベース領域の
下側の低濃度にドーピングしたコレクタ領域との間に絶
縁物層即ち誘電性皮膜を配置することにより、上述の問
題をすべて解決する、ＳＯＩラテラル・バイポーラ・ト
ランジスタに関するものである。多結晶シリコンの下の
酸化物の絶縁物層は、ベース・コレクタ・キャパシタン
スを減少させ、ベース領域のパターン付け用のエッチ・
ストップとして機能し、高濃度のベース・ドーパントの
拡散ストップとして機能する。本発明のトランジスタ
は、不必要な接合キャパシタンスをすべて排除する。こ
のデバイスは、付随的ベース領域と実質的ベース領域と
を接続する、シリコンのエッジ接点領域を含んでいる。
【０００７】本発明のバイポーラ・トランジスタの製造
方法は、選択的シリコン・エピタキシまたは付着させた
多結晶シリコンを使用してＳＯＩ構造上の薄い酸化物皮
膜の上に形成した、狭い実質的ベース領域と多結晶シリ
コンの付随的ベース接点との間に、エッジ接点領域を形
成するものである。開示した方法は、標準のＣＭＯＳ製
造工程と両立し、ＳＯＩ構造上に相補型バイポーラＣＭ
ＯＳを製造する方法の開発に使用することができる。
方法は、選択的シリコン・エピタキシまたは付着させた
多結晶シリコンを使用してＳＯＩ構造上の薄い酸化物皮
膜の上に形成した、狭い実質的ベース領域と多結晶シリ
コンの付随的ベース接点との間に、エッジ接点領域を形
成するものである。開示した方法は、標準のＣＭＯＳ製
造工程と両立し、ＳＯＩ構造上に相補型バイポーラＣＭ
ＯＳを製造する方法の開発に使用することができる。
【０００８】
【実施例】本発明の下記の説明では、特定のｐおよびｎ
導電型の材料および領域を示す。これらは、例として示
したものであり、この発明の教示を限定するものではな
い。逆のｐおよびｎ配列を有するデバイスも、関連する
点すべてにおいて、本明細書に記載するデバイスと等価
であることを理解されたい。さらに、ここに記載する製
造方法では、周知のリソグラフィ・マスキングによるパ
ターン付け工程およびエッチング工程を使用するので、
詳細には説明しない。
導電型の材料および領域を示す。これらは、例として示
したものであり、この発明の教示を限定するものではな
い。逆のｐおよびｎ配列を有するデバイスも、関連する
点すべてにおいて、本明細書に記載するデバイスと等価
であることを理解されたい。さらに、ここに記載する製
造方法では、周知のリソグラフィ・マスキングによるパ
ターン付け工程およびエッチング工程を使用するので、
詳細には説明しない。
【０００９】図を参照すると、図２に本発明のＳＯＩラ
テラル・バイポーラ・トランジスタ１００が示されてい
る。トランジスタ１００は、基板１０２を有し、その上
に酸化物層１０４が形成されている。実質的に平坦な表
面１０８を有する、低濃度にドーピングしたｎ型の単結
晶シリコンの層１０６が、酸化物層１０４の上に形成さ
れる。シリコン層１０６内に、表面１０８から延びる、
高濃度にドーピングしたｎ型のコレクタ領域１１０とエ
ミッタ領域１１２が形成されている。層１０６には、や
はり表面１０８から延び、低濃度にｐ型にドーピングし
た実質的のベース領域１１４も形成される。絶縁物層１
１６が、シリコン層１０６の平坦な表面１０８上に形成
される。
テラル・バイポーラ・トランジスタ１００が示されてい
る。トランジスタ１００は、基板１０２を有し、その上
に酸化物層１０４が形成されている。実質的に平坦な表
面１０８を有する、低濃度にドーピングしたｎ型の単結
晶シリコンの層１０６が、酸化物層１０４の上に形成さ
れる。シリコン層１０６内に、表面１０８から延びる、
高濃度にドーピングしたｎ型のコレクタ領域１１０とエ
ミッタ領域１１２が形成されている。層１０６には、や
はり表面１０８から延び、低濃度にｐ型にドーピングし
た実質的のベース領域１１４も形成される。絶縁物層１
１６が、シリコン層１０６の平坦な表面１０８上に形成
される。
【００１０】多結晶シリコンの付随的ベース領域１１８
が、絶縁物層１１６上に形成される。この付随的ベース
領域１１８は、きわめて高濃度にｐ型にドーピングされ
ている。シリコンのエッジ接点領域１２０が、ベース領
域１１８の１つの側壁に接し、そして実質的ベース領域
１１４上の表面１０８上に形成される。エッジ接点１２
０は、付随的ベース領域および実質的ベース領域に隣接
する部分が、ｐ型にドーピングされている。エッジ接点
領域１２０は、実質的ベース領域１１４と付随的ベース
領域１１８の間の電気的接続を行う。金属接点１２２、
１２４、１２６を設けると、デバイスが完成する。以下
にさらに詳細に説明するように、絶縁物層１１６によ
り、付随的ベース領域がきわめて高濃度にドーピングさ
れる。これは、層１１６が、ドーパントがコレクタ領域
に達するのを防止する拡散ストップとして機能し、また
ベース領域１１８を形成する際のエッチ・ストップとし
ても機能するためである。
が、絶縁物層１１６上に形成される。この付随的ベース
領域１１８は、きわめて高濃度にｐ型にドーピングされ
ている。シリコンのエッジ接点領域１２０が、ベース領
域１１８の１つの側壁に接し、そして実質的ベース領域
１１４上の表面１０８上に形成される。エッジ接点１２
０は、付随的ベース領域および実質的ベース領域に隣接
する部分が、ｐ型にドーピングされている。エッジ接点
領域１２０は、実質的ベース領域１１４と付随的ベース
領域１１８の間の電気的接続を行う。金属接点１２２、
１２４、１２６を設けると、デバイスが完成する。以下
にさらに詳細に説明するように、絶縁物層１１６によ
り、付随的ベース領域がきわめて高濃度にドーピングさ
れる。これは、層１１６が、ドーパントがコレクタ領域
に達するのを防止する拡散ストップとして機能し、また
ベース領域１１８を形成する際のエッチ・ストップとし
ても機能するためである。
【００１１】この発明のラテラル・バイポーラ・トラン
ジスタ製造の出発材料は、ＳＯＩ構造である。ＳＯＩ構
造は、基本的に、基板上に形成した絶縁物の層と、絶縁
物層の上に形成したシリコンのアイランドとから構成さ
れる。ＳＯＩ構造は、メサ・エッチングや標準のフィー
ルド酸化物分離法等、周知の方法で形成することができ
る。図３に、酸化物層２０４と単結晶シリコンの薄層２
０６をその上に形成した基板２０２を含む、ＳＯＩ構造
の一部分の断面図が示されている。シリコン層２０６
は、低濃度にｎ型にドーピングされている。層の実際の
厚みは、デバイスの用途によって決まり、図示した厚み
は例として挙げたものにすぎない。１例として、シリコ
ン層２０６の厚みは、約１００〜３００ｎｍとすること
ができる。シリコン・アイランド即ちシリコン層２０６
は、実質的に平坦な平面２０８を有する。
ジスタ製造の出発材料は、ＳＯＩ構造である。ＳＯＩ構
造は、基本的に、基板上に形成した絶縁物の層と、絶縁
物層の上に形成したシリコンのアイランドとから構成さ
れる。ＳＯＩ構造は、メサ・エッチングや標準のフィー
ルド酸化物分離法等、周知の方法で形成することができ
る。図３に、酸化物層２０４と単結晶シリコンの薄層２
０６をその上に形成した基板２０２を含む、ＳＯＩ構造
の一部分の断面図が示されている。シリコン層２０６
は、低濃度にｎ型にドーピングされている。層の実際の
厚みは、デバイスの用途によって決まり、図示した厚み
は例として挙げたものにすぎない。１例として、シリコ
ン層２０６の厚みは、約１００〜３００ｎｍとすること
ができる。シリコン・アイランド即ちシリコン層２０６
は、実質的に平坦な平面２０８を有する。
【００１２】ＳＯＩ構造を形成した後、厚み約５０〜２
００ｎｍの絶縁体の層２１０を、表面２０８上に成長さ
せる。絶縁物層２１０の厚みは、ベース・コレクタ・キ
ャパシタンスによって決まる。必要であれば、第１の絶
縁物層２１０の上に異種の絶縁体の層（図示せず）を追
加して、ｐ型ドーパントが、低濃度にドーピングしたコ
レクタ領域に拡散するのをさらに減少させることができ
る。たとえば、第１の絶縁物層２１０は二酸化シリコン
等の酸化物、第２の絶縁物層は窒化シリコン等の窒化物
とすることができる。次に、厚み約２００〜４００ｎｍ
の多結晶シリコンの層２１２を、たとえばＬＰＣＶＤに
よって付着させた後、きわめて高濃度のｐ++型イオン注
入を行う。この注入中に、絶縁物層２１０は拡散ストッ
プとして機能し、多結晶シリコン層２１２への高濃度な
ドーパントが、低濃度の層２０６に拡散するのを防止す
る。絶縁物層２１０が存在するので、多結晶シリコン層
２１２は、１０21／ｃｍ3までのキャリア濃度でドーピ
ングすることができる。これは、従来技術によるＳＯＩ
デバイスで安全に注入できる量に比べて少なくとも２桁
高い値である。
００ｎｍの絶縁体の層２１０を、表面２０８上に成長さ
せる。絶縁物層２１０の厚みは、ベース・コレクタ・キ
ャパシタンスによって決まる。必要であれば、第１の絶
縁物層２１０の上に異種の絶縁体の層（図示せず）を追
加して、ｐ型ドーパントが、低濃度にドーピングしたコ
レクタ領域に拡散するのをさらに減少させることができ
る。たとえば、第１の絶縁物層２１０は二酸化シリコン
等の酸化物、第２の絶縁物層は窒化シリコン等の窒化物
とすることができる。次に、厚み約２００〜４００ｎｍ
の多結晶シリコンの層２１２を、たとえばＬＰＣＶＤに
よって付着させた後、きわめて高濃度のｐ++型イオン注
入を行う。この注入中に、絶縁物層２１０は拡散ストッ
プとして機能し、多結晶シリコン層２１２への高濃度な
ドーパントが、低濃度の層２０６に拡散するのを防止す
る。絶縁物層２１０が存在するので、多結晶シリコン層
２１２は、１０21／ｃｍ3までのキャリア濃度でドーピ
ングすることができる。これは、従来技術によるＳＯＩ
デバイスで安全に注入できる量に比べて少なくとも２桁
高い値である。
【００１３】図４に示すように、厚み約２００ｎｍの窒
化物の層２１４を、多結晶シリコン層２１２の上に付着
させ、窒化物層と多結晶シリコン層を反応性イオン・エ
ッチングして、付随的ベース領域２１５を画定する。
化物の層２１４を、多結晶シリコン層２１２の上に付着
させ、窒化物層と多結晶シリコン層を反応性イオン・エ
ッチングして、付随的ベース領域２１５を画定する。
【００１４】次に、図５に示すように、厚み約２００ｎ
ｍの窒化物を付着させ、エッチ・バックして、厚い側壁
スペーサ２１６および２１８を形成する。次に、ヒ素に
よるエミッタとコレクタのｎ+型イオン注入を行なっ
て、コレクタ領域２２０およびエミッタ領域２２２を形
成する。
ｍの窒化物を付着させ、エッチ・バックして、厚い側壁
スペーサ２１６および２１８を形成する。次に、ヒ素に
よるエミッタとコレクタのｎ+型イオン注入を行なっ
て、コレクタ領域２２０およびエミッタ領域２２２を形
成する。
【００１５】図６に示すように、窒化物領域２１４、２
１６、２１８を剥離によって除去し、酸素中、約９５０
℃で高温アニーリングを行ない、エミッタ接合を５０ｎ
ｍだけ移動させる。これにより、エミッタ・ベース接合
が損傷区域からはなれる。アニーリング中に、熱酸化物
の層２２４が、多結晶シリコンの付随的ベース領域２１
５上に形成される。
１６、２１８を剥離によって除去し、酸素中、約９５０
℃で高温アニーリングを行ない、エミッタ接合を５０ｎ
ｍだけ移動させる。これにより、エミッタ・ベース接合
が損傷区域からはなれる。アニーリング中に、熱酸化物
の層２２４が、多結晶シリコンの付随的ベース領域２１
５上に形成される。
【００１６】図７に示すように、パターン化したフォト
レジスト・マスク２２６を形成し、ベース領域２１５の
一方の側壁は露出したまま残す。ホウ素のｐ型イオン注
入を行なって、実質的ベース領域２２８を形成する。異
なる注入エネルギーおよび線量を使用して、ｐ型ドーピ
ングを、すべての深さで均一にすることができる。さら
に、注入角を調節して、付随的ベース領域の縁部の下へ
の浸透を増大させることができる。
レジスト・マスク２２６を形成し、ベース領域２１５の
一方の側壁は露出したまま残す。ホウ素のｐ型イオン注
入を行なって、実質的ベース領域２２８を形成する。異
なる注入エネルギーおよび線量を使用して、ｐ型ドーピ
ングを、すべての深さで均一にすることができる。さら
に、注入角を調節して、付随的ベース領域の縁部の下へ
の浸透を増大させることができる。
【００１７】図８に示すように、フォトレジスト・マス
ク２２６を介して、酸化物層２２４と絶縁物層２１０の
露出した部分を湿式エッチングまたは等方性プラズマ・
エッチングにより除去した後、マスクを除去する。これ
により、エミッタ領域２２２とベース領域２２８の表面
２０８、ならびにベース領域２１５の側壁と、上縁の一
部が露出する。
ク２２６を介して、酸化物層２２４と絶縁物層２１０の
露出した部分を湿式エッチングまたは等方性プラズマ・
エッチングにより除去した後、マスクを除去する。これ
により、エミッタ領域２２２とベース領域２２８の表面
２０８、ならびにベース領域２１５の側壁と、上縁の一
部が露出する。
【００１８】図９に示すように、シリコンのサイド・エ
ッジ接点２３０を、表面２０８と露出した領域、付随的
ベース領域２１５の上に形成する。エッジ接点２３０の
厚みは、５０〜１００ｎｍとする。エッジ接点２３０
は、選択的シリコン・エピタキシによって形成し、ある
いは多結晶シリコンまたはエピタキシャル・シリコンを
構造全体の上に付着させ、過剰の多結晶シリコンまたは
シリコンをエッチ・バックして、図９に示すようなエッ
ジ接点を形成する。多結晶シリコンまたはエピタキシャ
ル・シリコンを付着させてエッジ接点２３０を形成する
場合は、過剰の多結晶シリコンまたはシリコンは、ベー
ス多結晶シリコン接点を前述のフォトレジスト・マスク
２２６のネガティブ・マスクで覆い、余分の多結晶シリ
コンまたはシリコンを等方性エッチングすることにより
除去する。選択的シリコン付着を使用する場合は、特別
の処理は不要である。さらに、選択的エピタキシャル成
長を使用する場合は、接点２３０の、付随的ベース領域
２１５の垂直な側壁に接続する部分が多結晶シリコンを
形成するが、接点２３０の横方向に延びた部分は単結晶
シリコンを形成する。
ッジ接点２３０を、表面２０８と露出した領域、付随的
ベース領域２１５の上に形成する。エッジ接点２３０の
厚みは、５０〜１００ｎｍとする。エッジ接点２３０
は、選択的シリコン・エピタキシによって形成し、ある
いは多結晶シリコンまたはエピタキシャル・シリコンを
構造全体の上に付着させ、過剰の多結晶シリコンまたは
シリコンをエッチ・バックして、図９に示すようなエッ
ジ接点を形成する。多結晶シリコンまたはエピタキシャ
ル・シリコンを付着させてエッジ接点２３０を形成する
場合は、過剰の多結晶シリコンまたはシリコンは、ベー
ス多結晶シリコン接点を前述のフォトレジスト・マスク
２２６のネガティブ・マスクで覆い、余分の多結晶シリ
コンまたはシリコンを等方性エッチングすることにより
除去する。選択的シリコン付着を使用する場合は、特別
の処理は不要である。さらに、選択的エピタキシャル成
長を使用する場合は、接点２３０の、付随的ベース領域
２１５の垂直な側壁に接続する部分が多結晶シリコンを
形成するが、接点２３０の横方向に延びた部分は単結晶
シリコンを形成する。
【００１９】図１０に示すように、オートドーピングお
よび付着温度によって、エピタキシャル皮膜または多結
晶シリコン層は、付随的ベース領域２１５の上面及び側
壁にそれぞれ接続する接点２３０の第４部分２３２およ
び第１部分２３４が、高濃度にｐ型にオート・ドーピン
グされる。さらに、接点２３０は、実質的ベース領域２
２８に接する第２部分２３６が、ｐ型にオート・ドーピ
ングされる。また、接点２３０のうち、エミッタ領域２
２２に接続された第３部分２３８が、ｎ型にオート・ド
ーピングされる。さらに、あるいは別法として、エッジ
接点２３０をイオン注入によってドーピングすることも
できる。接点２３０の第２部分２３６と第３部分２３８
の間のｐｎ接合により、短絡を防止する分離が形成され
る。短絡に対する安全性をさらに高める必要がある場合
は、エッジ接点２３０をエッチ・バックして、図１１に
示すような側壁エッジ接点を形成することもできる。
よび付着温度によって、エピタキシャル皮膜または多結
晶シリコン層は、付随的ベース領域２１５の上面及び側
壁にそれぞれ接続する接点２３０の第４部分２３２およ
び第１部分２３４が、高濃度にｐ型にオート・ドーピン
グされる。さらに、接点２３０は、実質的ベース領域２
２８に接する第２部分２３６が、ｐ型にオート・ドーピ
ングされる。また、接点２３０のうち、エミッタ領域２
２２に接続された第３部分２３８が、ｎ型にオート・ド
ーピングされる。さらに、あるいは別法として、エッジ
接点２３０をイオン注入によってドーピングすることも
できる。接点２３０の第２部分２３６と第３部分２３８
の間のｐｎ接合により、短絡を防止する分離が形成され
る。短絡に対する安全性をさらに高める必要がある場合
は、エッジ接点２３０をエッチ・バックして、図１１に
示すような側壁エッジ接点を形成することもできる。
【００２０】トランジスタを形成するための残りの工程
では、標準的な周知の方法を用いて、図１０に示すよう
なサイド・スペーサ２４０、２４２および金属接点２４
４、２４６、２４８を形成する。一般に、高融点金属ま
たは高融点金属ケイ化物の接点を形成する。
では、標準的な周知の方法を用いて、図１０に示すよう
なサイド・スペーサ２４０、２４２および金属接点２４
４、２４６、２４８を形成する。一般に、高融点金属ま
たは高融点金属ケイ化物の接点を形成する。
【００２１】上記の工程は、ＣＭＯＳの加工工程と両立
する。この発明の工程をＣＭＯＳの工程と組み合せるに
は、最初の絶縁体と多結晶シリコンを、ＣＭＯＳゲート
酸化物とゲート材料として使用する。別法として、ベー
ス・コレクタ分離用の絶縁体をＦＥＴ領域から除去した
後、ゲート酸化物を成長させ、全体に多結晶シリコンを
付着させることもできる。ソース・ドレインのイオン注
入は、厚み２００ｎｍの窒化物スペーサを入れる前、ま
たはエミッタのドライブ・イン後に形成することができ
る。
する。この発明の工程をＣＭＯＳの工程と組み合せるに
は、最初の絶縁体と多結晶シリコンを、ＣＭＯＳゲート
酸化物とゲート材料として使用する。別法として、ベー
ス・コレクタ分離用の絶縁体をＦＥＴ領域から除去した
後、ゲート酸化物を成長させ、全体に多結晶シリコンを
付着させることもできる。ソース・ドレインのイオン注
入は、厚み２００ｎｍの窒化物スペーサを入れる前、ま
たはエミッタのドライブ・イン後に形成することができ
る。
【００２２】上記のトランジスタ形成方法の変更態様で
は、ベース領域のイオン注入を行なう前にベース・サイ
ド・エッジ接点を形成する。その後、誘電体側壁スペー
サを形成し、次いでエミッタとコレクタのイオン注入を
行なう。次に、図１２ないし１６を参照すると、シリコ
ン基板３０６上に形成したシリコン層３０２と酸化物層
３０４のＳＯＩ構造を得て、シリコン層３０２をコレク
タのｎ-レベルにドーピングした後、絶縁物層３０８を
付着させ、次に付随的ベース領域用に厚み２００〜５０
０ｎｍのｐ++型多結晶シリコン層３１０を付着させる。
付随的ベース領域をパターン化し、ｐ++型多結晶シリコ
ンのみをエッチングして、図１３に示すように付随的ベ
ース領域３１２を形成する。
は、ベース領域のイオン注入を行なう前にベース・サイ
ド・エッジ接点を形成する。その後、誘電体側壁スペー
サを形成し、次いでエミッタとコレクタのイオン注入を
行なう。次に、図１２ないし１６を参照すると、シリコ
ン基板３０６上に形成したシリコン層３０２と酸化物層
３０４のＳＯＩ構造を得て、シリコン層３０２をコレク
タのｎ-レベルにドーピングした後、絶縁物層３０８を
付着させ、次に付随的ベース領域用に厚み２００〜５０
０ｎｍのｐ++型多結晶シリコン層３１０を付着させる。
付随的ベース領域をパターン化し、ｐ++型多結晶シリコ
ンのみをエッチングして、図１３に示すように付随的ベ
ース領域３１２を形成する。
【００２３】次に、付随的ベース領域３１２のコレクタ
側をフォトレジストで被覆し、図１４に示すように、絶
縁物層３０８をエッチングする。全体に多結晶シリコン
またはエピタキシャル・シリコンを付着させ、エッチ・
バックして、または、選択的にシリコン・エピタキシと
エッチ・バックにより、図１５に示すようなシリコン・
サイド・エッジ・スペーサ３１４、３１６、３１８を形
成する。このうちサイド・エッジ・スペーサ３１４は、
付随的ベース領域３１２の１つの側壁と実質的ベース領
域３２０の表面とを接続するエッジ接点領域となる。コ
レクタ領域上の露出した絶縁物層３０８と、サイド・エ
ッジ・スペーサ３１８とを選択的にエッチングし、エッ
ジ領域３１４の下側のシリコン層３０２の領域に、ｐ型
のイオン注入を行なって、実質的ベース領域３２０を形
成する。必要があれば、ベース領域のイオン注入の間、
コレクタ領域をフォトレジストで被覆する。次に、誘電
体スペーサ３２２および３２４を形成した後、ｎ+型の
イオン注入を行なって、エミッタ領域３２６およびコレ
クタ領域３２８を形成する。
側をフォトレジストで被覆し、図１４に示すように、絶
縁物層３０８をエッチングする。全体に多結晶シリコン
またはエピタキシャル・シリコンを付着させ、エッチ・
バックして、または、選択的にシリコン・エピタキシと
エッチ・バックにより、図１５に示すようなシリコン・
サイド・エッジ・スペーサ３１４、３１６、３１８を形
成する。このうちサイド・エッジ・スペーサ３１４は、
付随的ベース領域３１２の１つの側壁と実質的ベース領
域３２０の表面とを接続するエッジ接点領域となる。コ
レクタ領域上の露出した絶縁物層３０８と、サイド・エ
ッジ・スペーサ３１８とを選択的にエッチングし、エッ
ジ領域３１４の下側のシリコン層３０２の領域に、ｐ型
のイオン注入を行なって、実質的ベース領域３２０を形
成する。必要があれば、ベース領域のイオン注入の間、
コレクタ領域をフォトレジストで被覆する。次に、誘電
体スペーサ３２２および３２４を形成した後、ｎ+型の
イオン注入を行なって、エミッタ領域３２６およびコレ
クタ領域３２８を形成する。
【００２４】本発明のエッジ・ストラップ型ベース接点
を有するＳＯＩバイポーラ・トランジスタにより、不必
要な寄生接合キャパシタンスがすべて除去される。これ
は、ベース・コレクタ接合キャパシタンスが最小となる
ためである。ベース・コレクタ間の絶縁物層により、ベ
ース領域の多結晶シリコン接点がｐ++型にドーピングさ
れ、また、この絶縁物層はベース領域形成の際のエッチ
・ストップとしても機能する。
を有するＳＯＩバイポーラ・トランジスタにより、不必
要な寄生接合キャパシタンスがすべて除去される。これ
は、ベース・コレクタ接合キャパシタンスが最小となる
ためである。ベース・コレクタ間の絶縁物層により、ベ
ース領域の多結晶シリコン接点がｐ++型にドーピングさ
れ、また、この絶縁物層はベース領域形成の際のエッチ
・ストップとしても機能する。
【００２５】この発明を、例示的な好ましい実施例に関
して具体的に示し説明してきたが、当業者にとっては、
この発明の原理および範囲から逸脱することなく、上記
その他の形状または詳細の変更を行うことができること
は理解されるであろう。
して具体的に示し説明してきたが、当業者にとっては、
この発明の原理および範囲から逸脱することなく、上記
その他の形状または詳細の変更を行うことができること
は理解されるであろう。
【００２６】
【発明の効果】以上述べたように、この発明によれば、
ＣＭＯＳ製造工程と両立する、エッジ・ストラップ型ベ
ース接点を有するＳＯＩバイポーラ・トランジスタが提
供される。
ＣＭＯＳ製造工程と両立する、エッジ・ストラップ型ベ
ース接点を有するＳＯＩバイポーラ・トランジスタが提
供される。
【図１】従来技術によるラテラル・バイポーラＳＯＩト
ランジスタの断面図である。
ランジスタの断面図である。
【図２】この発明によるラテラル・バイポーラＳＯＩト
ランジスタの断面図である。
ランジスタの断面図である。
【図３】この発明のトランジスタの製造工程の一段階を
示す断面図である。
示す断面図である。
【図４】この発明のトランジスタの製造工程の一段階を
示す断面図である。
示す断面図である。
【図５】この発明のトランジスタの製造工程の一段階を
示す断面図である。
示す断面図である。
【図６】この発明のトランジスタの製造工程の一段階を
示す断面図である。
示す断面図である。
【図７】この発明のトランジスタの製造工程の一段階を
示す断面図である。
示す断面図である。
【図８】この発明のトランジスタの製造工程の一段階を
示す断面図である。
示す断面図である。
【図９】この発明のトランジスタの製造工程の一段階を
示す断面図である。
示す断面図である。
【図１０】この発明のトランジスタの製造工程の一段階
を示す断面図である。
を示す断面図である。
【図１１】この発明のトランジスタの製造工程の一段階
を示す断面図である。
を示す断面図である。
２０２ 基板 ２０４ 酸化物層 ２０６ シリコン層 ２１０ 絶縁層 ２１２ 多結晶シリコン層 ２１５ 付随的ベース領域 ２２０ コレクタ領域 ２２２ エミッタ領域 ２２８ 実質的ベース領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デニー・ディー・タン アメリカ合衆国10570、ニューヨーク州プ レザントヴィル、へリテッジ・ドライブ 46番地 (72)発明者 ユアン・タウル アメリカ合衆国10506、ニューヨーク州ベ ッドフォード、フィンチ・レーン 11番地 (56)参考文献 特開 昭63−140571（ＪＰ，Ａ)
Claims (10)
- 【請求項１】酸化物層及び上記酸化物層の上に形成され
た実質的に平坦な表面を有するシリコン層を有する基板
と、 上記シリコン層の上記表面から延びて形成された第１導
電型のコレクタ領域と、 上記シリコン層の上記表面から延びて形成された第１導
電型のエミッタ領域と、 上記シリコン層の上記表面から延び、上記エミッタ領域
に隣接し、そして該エミッタ領域及びコレクタ領域の間
に形成された第２導電型の実質的ベース領域と、 上記コレクタ領域の上に形成された絶縁物層と、 該絶縁物層の上に形成された第２導電型の多結晶シリコ
ンの付随的ベース領域と、 上記付随的ベース領域の側壁と上記実質的ベース領域の
表面とに接続された第２導電型の選択的エピタキシャル
成長シリコンのエッジ接点領域とを備える、ＳＯＩ構造
上に形成されたバイポーラ・トランジスタ。 - 【請求項２】上記エッジ接点領域が、少なくとも第１部
分及び第２部分を有し、上記第１部分は、上記付随的ベ
ース領域の側壁に接触する第２導電型の多結晶シリコン
から形成され、上記第２部分は、上記実質的ベース領域
の表面に接触する第２導電型の単結晶シリコンから形成
されることを特徴とする、請求項１記載のバイポーラ・
トランジスタ。 - 【請求項３】上記エッジ接点領域が、第１部分、第２部
分及び第３部分を有し、上記第１部分は、上記付随的ベ
ース領域の側壁に接触する第２導電型の多結晶シリコン
から形成され、上記第２部分は、上記実質的ベース領域
の表面に接触する第２導電型の単結晶シリコンから形成
され、そして上記第３部分は、上記エミッタ領域の表面
上に接触する第１導電型の単結晶シリコンにより形成さ
れることを特徴とする請求項１記載のバイポーラ・トラ
ンジスタ。 - 【請求項４】上記エミッタ領域、上記付随的ベース領域
及び上記コレクタ領域のそれぞれに接続された金属接点
を有することを特徴とする請求項１、請求項２又は請求
項３記載のバイポーラ・トランジスタ。 - 【請求項５】上記シリコン層の厚みが１００〜３００ｎ
ｍであり、上記絶縁物層の厚みが５０〜２００ｎｍであ
り、上記多結晶シリコンの付随的ベースの厚みが２００
〜４００ｎｍであり、そして上記エッジ接点の厚みが５
０〜１００ｎｍであることを特徴とする請求項１、請求
項２又は請求項３記載のバイポーラ・トランジスタ。 - 【請求項６】上記絶縁物層が、酸化物の第１絶縁層及び
窒化物の第２絶縁層を有することを特徴とする請求項
１、請求項２又は請求項３記載のバイポーラ・トランジ
スタ。 - 【請求項７】基板上に酸化物層を形成し、該酸化物層の
上に表面が実質的に平坦な第１導電型のシリコン・アイ
ランドを形成する工程と、 該シリコン・アイランドの上記表面上に絶縁物層を形成
する工程と、 該絶縁物層の上に、第２導電型の多結晶シリコン層を付
着させる工程と、 該多結晶シリコン層の上に窒化物層を付着させ、該窒化
物層及び上記多結晶シリコン層をエッチングして、付随
的ベース領域を画定する工程と、 該付随的ベース領域の２つの側壁に窒化物の側壁スペー
サを形成し、上記付随的ベース領域の両側の下の上記シ
リコン・アイランドの領域に該シリコン・アイランドの
表面から延びる第１導電型のエミッタ領域及び第１導電
型のコレクタ領域を形成する工程と、 上記窒化物層及び上記窒化物の側壁スペーサを除去する
工程と、 上記付随的ベース領域の上記２つの側壁の一方の側壁の
下側の上記シリコン・アイランドの領域に、該シリコン
・アイランドの表面から延び、上記エミッタ領域に隣接
し、そして一部が上記一方の側壁の下に延びる第２導電
型の実質的ベース領域を形成する工程と、 上記付随的ベース領域の上記一方の側壁と上記実質的ベ
ース領域の表面とに接続された第２導電型のシリコンの
エッジ接点領域を形成する工程とを含む、バイポーラ・
トランジスタの製造方法。 - 【請求項８】上記エッジ接点が、選択的エピタキシャル
成長により形成されることを特徴とする請求項７記載の
バイポーラ・トランジスタの製造方法。 - 【請求項９】基板上に酸化物層を形成し、該酸化物層の
上に表面が実質的に平坦な第１導電型のシリコン・アイ
ランドを形成する工程と、 該シリコン・アイランドの上記表面上に絶縁物層を形成
する工程と、 該絶縁物層の上に、第２導電型の多結晶シリコンの層を
付着させ、該多結晶シリコンの層をエッチングして付随
的ベース領域を画定する工程と、 該付随的ベース領域の２つの側壁のうち一方の側壁と上
記シリコン・アイランドの表面とに接続された第２導電
型のシリコンのエッジ接点領域を少なくとも形成する工
程と、 該エッジ接点領域の下側の上記シリコン・アイランドの
領域に、該シリコン・アイランドの表面から延び、一部
が上記一方の側壁の下に延びる第２導電型の実質的ベー
ス領域を形成する工程と、 上記付随的ベース領域の他方の側壁を覆って、そして上
記付随的ベース領域の一方の側壁上の上記エッジ接点領
域を覆って誘電体スペーサを形成し、上記実質的ベース
領域の両側の上記シリコン・アイランドの領域に、該シ
リコン・アイランドの表面から延びる第１導電型のエミ
ッタ領域及び第１導電型のコレクタ領域を形成する工程
とを含む、バイポーラ・トランジスタの製造方法。 - 【請求項１０】上記エッジ接点が、選択的エピタキシャ
ル成長により形成されることを特徴とする、請求項９記
載のバイポーラ・トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62298690A | 1990-12-06 | 1990-12-06 | |
| US622986 | 1990-12-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06342804A JPH06342804A (ja) | 1994-12-13 |
| JPH0831478B2 true JPH0831478B2 (ja) | 1996-03-27 |
Family
ID=24496311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3238900A Expired - Fee Related JPH0831478B2 (ja) | 1990-12-06 | 1991-08-27 | バイポーラ・トランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0489262A1 (ja) |
| JP (1) | JPH0831478B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0785477B2 (ja) * | 1992-01-24 | 1995-09-13 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ポリシリコンのエミッタを有するｓｏｉ横型バイポーラ・トランジスタ、及びその製造方法 |
| US5341023A (en) * | 1992-06-18 | 1994-08-23 | International Business Machines Corporation | Novel vertical-gate CMOS compatible lateral bipolar transistor |
| US5273915A (en) * | 1992-10-05 | 1993-12-28 | Motorola, Inc. | Method for fabricating bipolar junction and MOS transistors on SOI |
| EP0632490A3 (de) * | 1993-07-02 | 1996-09-11 | Siemens Ag | Herstellungsverfahren für lateralen Bipolartransistor. |
| EP0714137A1 (de) * | 1994-11-24 | 1996-05-29 | Siemens Aktiengesellschaft | Bipolartransistor auf SOI-Substrat |
| DE19515797C1 (de) * | 1995-04-28 | 1996-09-19 | Siemens Ag | SOI-BiCMOS-Verfahren |
| DE19536262A1 (de) * | 1995-09-28 | 1997-04-03 | Siemens Ag | Verfahren zur Herstellung einer Vielzahl von mikroelektronischen Schaltungen auf SOI |
| US6785530B2 (en) * | 2001-03-16 | 2004-08-31 | Skyworks Solutions, Inc. | Even-order non-linearity correction feedback for Gilbert style mixers |
| CN103000676B (zh) * | 2012-12-12 | 2015-05-27 | 清华大学 | 侧向双极晶体管及其制备方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0137992A3 (en) * | 1983-09-29 | 1987-01-21 | Fujitsu Limited | Lateral bipolar transistor formed in a silicon on insulator (soi) substrate |
| JP2503460B2 (ja) * | 1986-12-01 | 1996-06-05 | 三菱電機株式会社 | バイポ−ラトランジスタおよびその製造方法 |
-
1991
- 1991-08-27 JP JP3238900A patent/JPH0831478B2/ja not_active Expired - Fee Related
- 1991-11-05 EP EP91118800A patent/EP0489262A1/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0489262A1 (en) | 1992-06-10 |
| JPH06342804A (ja) | 1994-12-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |