JP2847773B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2847773B2 JP2847773B2 JP17462889A JP17462889A JP2847773B2 JP 2847773 B2 JP2847773 B2 JP 2847773B2 JP 17462889 A JP17462889 A JP 17462889A JP 17462889 A JP17462889 A JP 17462889A JP 2847773 B2 JP2847773 B2 JP 2847773B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- base
- oxide film
- forming
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に寄生容量
が小さく、高速，高周波特性にすぐれたパイポーラトラ
ンジスタの製造方法に関する。
が小さく、高速，高周波特性にすぐれたパイポーラトラ
ンジスタの製造方法に関する。
近年、コンピュータや通信の発達に伴ない、高速，高
周波デバイスへの要求が高まりつつある。その結果、バ
イポーラ・トランジスタにおいても、著しい高性能化が
進んでいる。パイポーラ・トランジスタの高性能化のた
めには浅い接合の実現と、ベース抵抗および寄生容量
（コレクターベース，コレクターエミッタ間容量など）
の低減が重要である。このうち、ベース抵抗，寄生容量
の低減にはパターンの微細化が有効な手段となってい
る。
周波デバイスへの要求が高まりつつある。その結果、バ
イポーラ・トランジスタにおいても、著しい高性能化が
進んでいる。パイポーラ・トランジスタの高性能化のた
めには浅い接合の実現と、ベース抵抗および寄生容量
（コレクターベース，コレクターエミッタ間容量など）
の低減が重要である。このうち、ベース抵抗，寄生容量
の低減にはパターンの微細化が有効な手段となってい
る。
しかしながら、パターンの微細化には、目合露光技術
による制約があり、その時点での技術的限界（解像度，
重ね合せ精度通等）を、越えることは不可能である。
による制約があり、その時点での技術的限界（解像度，
重ね合せ精度通等）を、越えることは不可能である。
第５図に従来のバイポーラ・トランジスタの構造を示
す。前述したように、高性能のための寄生容量低減に
は、エミッタ幅Weとベース領域幅Wbを小さくすることが
必要であるが、これには一定の限界がある。また、仮
に、最高の技術でもって、We,Wbの縮少が可能となった
としても、第５図中の点線で示した外部ベース領域20
は、実は、トランジスタ動作には、何も寄与せず、単な
る寄生容量としてしか作用しないので、高性能化は果た
さない。したしながら、この従来型のバイポーラ・トラ
ンジスタはキルビーらによる集積回路技術の発明以来、
数十年にわたる技術的蓄積が大きく、それらの遺産を活
用することが容易である。
す。前述したように、高性能のための寄生容量低減に
は、エミッタ幅Weとベース領域幅Wbを小さくすることが
必要であるが、これには一定の限界がある。また、仮
に、最高の技術でもって、We,Wbの縮少が可能となった
としても、第５図中の点線で示した外部ベース領域20
は、実は、トランジスタ動作には、何も寄与せず、単な
る寄生容量としてしか作用しないので、高性能化は果た
さない。したしながら、この従来型のバイポーラ・トラ
ンジスタはキルビーらによる集積回路技術の発明以来、
数十年にわたる技術的蓄積が大きく、それらの遺産を活
用することが容易である。
一方、従来型のバイポーラ・トランジスタの有する欠
点を克服するために、近年第６図に示すような自己整合
型構造のトランジスタが提案されてすぐれた性能を示し
つつある。しかし、自己整合型トランジスタでは、Ｐ型
グラフベース18とＰ型真性ベース19との重ね合せが極め
て重要であり、この部分のコントロールが困難なため、
従来型とは、違った問題を有している。また、従来型ほ
どに、寄生的ベース領域、即ち、グラフトベース18が大
きくはないが、寄生容量としては、無視できない大きさ
であることは、従来型トランジスタと何ら変わらない。
点を克服するために、近年第６図に示すような自己整合
型構造のトランジスタが提案されてすぐれた性能を示し
つつある。しかし、自己整合型トランジスタでは、Ｐ型
グラフベース18とＰ型真性ベース19との重ね合せが極め
て重要であり、この部分のコントロールが困難なため、
従来型とは、違った問題を有している。また、従来型ほ
どに、寄生的ベース領域、即ち、グラフトベース18が大
きくはないが、寄生容量としては、無視できない大きさ
であることは、従来型トランジスタと何ら変わらない。
上述した従来型のトランジスタにおいて特に顕著であ
るベース領域の寄生容量が大きいという問題に対し、本
発明は、寄生ベース領域直下のみに選択的に0+イオン注
入を行なうことで酸化膜層を形成し、寄生的接合容量を
低減するという相違点を有する。
るベース領域の寄生容量が大きいという問題に対し、本
発明は、寄生ベース領域直下のみに選択的に0+イオン注
入を行なうことで酸化膜層を形成し、寄生的接合容量を
低減するという相違点を有する。
また、このときのトランジスタ構造は、従来型のもの
を採用できるから、過去の技術的遺産を活用でき、自己
整合型トランジスタで述べたような問題点は存在しな
い。
を採用できるから、過去の技術的遺産を活用でき、自己
整合型トランジスタで述べたような問題点は存在しな
い。
本発明の半導体装置の製造方法は、第１導電型半導体
基板に選択的に素子領域を形成する工程と、該素子領域
内に第２導電型領域を選択的に形成する工程と、前記第
２導電型領域内にエミッタ形成用の不純物が導入された
ポリシリコン層からなる第２の第１導電型領域を形成す
る工程と、該第２の第１導電型領域市以外の前記第２導
電型領域の直下に0+のイオン注入を行ったのちアニール
し、エミッタと同時に欠陥のない酸化膜領域を形成する
工程とを含んで構成される。
基板に選択的に素子領域を形成する工程と、該素子領域
内に第２導電型領域を選択的に形成する工程と、前記第
２導電型領域内にエミッタ形成用の不純物が導入された
ポリシリコン層からなる第２の第１導電型領域を形成す
る工程と、該第２の第１導電型領域市以外の前記第２導
電型領域の直下に0+のイオン注入を行ったのちアニール
し、エミッタと同時に欠陥のない酸化膜領域を形成する
工程とを含んで構成される。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明
するための半導体チップの断面図、第２図は第１図
（ｃ）におけるＡ−Ａ線にそった不純物のプロファイル
を示す図である。本例では、ディスクリート（単体）ト
ランジスタの例を示す。まず第１図（ａ）に示すよう
に、n+型半導体基板１にｎ型エピタキシャル層２を成長
し、分離領域となる酸化膜３を形成した後、例えばベー
ス領域の酸化膜４を介して、B+のイオン注入を行ないベ
ース５を形成する。ベース形成の方法としては、例えば
酸化膜４を除去し、直接B+のイオン注入を行なってもよ
いし、酸化膜４を除去した後、BCl3などのガス拡散法に
よってもよい。更に気相成長した膜やSOG（Spin On Gla
ss）にボロンを添加してそれを拡散源にするといった方
法をとってもよい。
するための半導体チップの断面図、第２図は第１図
（ｃ）におけるＡ−Ａ線にそった不純物のプロファイル
を示す図である。本例では、ディスクリート（単体）ト
ランジスタの例を示す。まず第１図（ａ）に示すよう
に、n+型半導体基板１にｎ型エピタキシャル層２を成長
し、分離領域となる酸化膜３を形成した後、例えばベー
ス領域の酸化膜４を介して、B+のイオン注入を行ないベ
ース５を形成する。ベース形成の方法としては、例えば
酸化膜４を除去し、直接B+のイオン注入を行なってもよ
いし、酸化膜４を除去した後、BCl3などのガス拡散法に
よってもよい。更に気相成長した膜やSOG（Spin On Gla
ss）にボロンを添加してそれを拡散源にするといった方
法をとってもよい。
次に第１図（ｂ）に示すように、酸化膜４にコンタク
ト孔６を開孔し、As（砒素）をドープしたポリシリコン
７を成長し、エミッタとなる領域のみを残して選択的に
エッチングする。ここで、ポリシリコン７をノンドープ
のポリシリコンにAs+のイオン注入を行なってもよい
し、また、気相成長中にAsを添加して形成したものでも
よい。ここで、８はエッチングのマスクとなるフォトレ
ジスト、９は例えば600〜1000Å程度の薄い酸化膜であ
る。この酸化膜については、あった方がマスク性が高ま
るが無くても差支えない。
ト孔６を開孔し、As（砒素）をドープしたポリシリコン
７を成長し、エミッタとなる領域のみを残して選択的に
エッチングする。ここで、ポリシリコン７をノンドープ
のポリシリコンにAs+のイオン注入を行なってもよい
し、また、気相成長中にAsを添加して形成したものでも
よい。ここで、８はエッチングのマスクとなるフォトレ
ジスト、９は例えば600〜1000Å程度の薄い酸化膜であ
る。この酸化膜については、あった方がマスク性が高ま
るが無くても差支えない。
次に、第１図（ｃ）に示すように、このレジスト８を
マスクとして0+のイオン注入を行なう。このときのイオ
ン注入のエネルギーは、第２図に示すように、0+のピー
クがB+（P+領域）の深さXjよりやや深くなるように決め
られる。ここで、0+のイオン注入のエネルギを前述した
ように設定すると、第２図に示したように、ピークの位
置を決めることができる。この時、0+のイオン注入のエ
ネルギーを数次にわたり、増やすことで酸化膜（SiOX）
領域10の厚さＴを任意に設定できる。従って、厚い酸化
膜領域10を必要とするときは、数十KeV〜数100KeVにわ
たるエネルギー範囲でエネルギーを変えて0+イオン注入
を行なえばよい。
マスクとして0+のイオン注入を行なう。このときのイオ
ン注入のエネルギーは、第２図に示すように、0+のピー
クがB+（P+領域）の深さXjよりやや深くなるように決め
られる。ここで、0+のイオン注入のエネルギを前述した
ように設定すると、第２図に示したように、ピークの位
置を決めることができる。この時、0+のイオン注入のエ
ネルギーを数次にわたり、増やすことで酸化膜（SiOX）
領域10の厚さＴを任意に設定できる。従って、厚い酸化
膜領域10を必要とするときは、数十KeV〜数100KeVにわ
たるエネルギー範囲でエネルギーを変えて0+イオン注入
を行なえばよい。
次に第１図（ｄ）に示すように、レジスト８を除去し
て、高温でのアニールを行なえば、ポリシリコン７から
Asが拡散されエミッタ11が形成されると共に0+イオン注
入によるダメージも回復し、良質でベース領域５との界
面に欠陥のない酸化膜（SiOX）領域10が形成される。こ
の後、例えばベース抵抗やコンタクト抵抗低減のため
の、B+イオン注入やボロン拡散を酸化膜９をマスクとし
て行ない、P+のベースコンタクト12を形成する。勿論、
この工程は必ずしも必要というわけではなく、必要性に
応じて行なえばよい。
て、高温でのアニールを行なえば、ポリシリコン７から
Asが拡散されエミッタ11が形成されると共に0+イオン注
入によるダメージも回復し、良質でベース領域５との界
面に欠陥のない酸化膜（SiOX）領域10が形成される。こ
の後、例えばベース抵抗やコンタクト抵抗低減のため
の、B+イオン注入やボロン拡散を酸化膜９をマスクとし
て行ない、P+のベースコンタクト12を形成する。勿論、
この工程は必ずしも必要というわけではなく、必要性に
応じて行なえばよい。
次に第１図（ｄ）に示すように、通常のように、ベー
ス電極13B,エミッタ電極13E及びコレクタ電極13Cを形成
してトランジスタを完成させる。
ス電極13B,エミッタ電極13E及びコレクタ電極13Cを形成
してトランジスタを完成させる。
第３図は本発明の第２の実施例を説明するための半導
体チップの端面図であり、半導体集積回路への適用例で
ある。
体チップの端面図であり、半導体集積回路への適用例で
ある。
まず第３図（ａ）に示すように、Ｐ型半導体基板14に
埋込コレクタ層となるn+型領域15を形成し、ｎ型エピタ
キシャル層２を成形した後、例えば、選択酸化法により
素子分離用酸化膜３を形成し、素子領域上の酸化膜４に
選択的にn+型領域16（コレクタ引上げ部）を形成する。
埋込コレクタ層となるn+型領域15を形成し、ｎ型エピタ
キシャル層２を成形した後、例えば、選択酸化法により
素子分離用酸化膜３を形成し、素子領域上の酸化膜４に
選択的にn+型領域16（コレクタ引上げ部）を形成する。
次に第３図（ｂ）に示すように、この後、例えばフォ
ト・レジスト８をマスクとして、選択的にB+のイオン注
入を行ないベース領域５を形成する。このとき、第１の
実施例で述べたように、ベース形成の方法は、B+のイオ
ン注入に限るものではないことは言うまでもない。
ト・レジスト８をマスクとして、選択的にB+のイオン注
入を行ないベース領域５を形成する。このとき、第１の
実施例で述べたように、ベース形成の方法は、B+のイオ
ン注入に限るものではないことは言うまでもない。
この後は、第３図（ｃ）に示すように、第１の実施例
と大略、同様であり、エミッタ11形成と共に、外部ベー
ス直下の0+イオン注入による酸化膜領域10が形成され
る。この0+イオン注入の形成条件（エネルギー，ドーズ
量等）も第１の実施例と同様に決定される。ベース抵抗
低減用のP+型のベースコンタクト12を形成することにつ
いても同様である。
と大略、同様であり、エミッタ11形成と共に、外部ベー
ス直下の0+イオン注入による酸化膜領域10が形成され
る。この0+イオン注入の形成条件（エネルギー，ドーズ
量等）も第１の実施例と同様に決定される。ベース抵抗
低減用のP+型のベースコンタクト12を形成することにつ
いても同様である。
第４図（ａ），（ｂ）は本発明の第３実施例を説明す
るための半導体チップの断面図であり、自己整合型トラ
ンジスタへの適用例である。
るための半導体チップの断面図であり、自己整合型トラ
ンジスタへの適用例である。
まず第４図（ａ）に示すように、n+型半導体基板１上
にｎ型エピタキシャル層２を成長し、分離用酸化膜３を
形成した後、例えばボロンをドープしたＰ型のポリシリ
コン17を成長し、エミッタとなるべき領域を選択的にエ
ッチングして第２の酸化膜９を成長した後、高温アニー
ルでグラフトベース18となるP+型領域を形成する。しか
る後、P+型真性ベース19を形成し、例えばAsを含むポリ
シリコン７を、レジスト８をマスクとして選択的に残
す。
にｎ型エピタキシャル層２を成長し、分離用酸化膜３を
形成した後、例えばボロンをドープしたＰ型のポリシリ
コン17を成長し、エミッタとなるべき領域を選択的にエ
ッチングして第２の酸化膜９を成長した後、高温アニー
ルでグラフトベース18となるP+型領域を形成する。しか
る後、P+型真性ベース19を形成し、例えばAsを含むポリ
シリコン７を、レジスト８をマスクとして選択的に残
す。
次に第４図（ｂ）に示すように、第１の実施例と同様
に0+のイオン注入を行ない、酸化膜（SiOX）領域10を形
成すると共に、高温アニールでエミッタ11を形成して、
必要な拡散工程は完了する。この後、Ｐ型ポリシリコン
７上のベースコンタクト21を開口する。
に0+のイオン注入を行ない、酸化膜（SiOX）領域10を形
成すると共に、高温アニールでエミッタ11を形成して、
必要な拡散工程は完了する。この後、Ｐ型ポリシリコン
７上のベースコンタクト21を開口する。
当然、本発明では、自己整合型トランジスタを半導体
集積回路上に構成する場合も、第２の実施例と同様にで
きる。また、以上の例ではNPNトランジスタの例を挙げ
たがPNPトランジスタでも同様にできることは言うまで
もない。
集積回路上に構成する場合も、第２の実施例と同様にで
きる。また、以上の例ではNPNトランジスタの例を挙げ
たがPNPトランジスタでも同様にできることは言うまで
もない。
以上、説明したように本発明は、エミッタ領域以外の
外部ベース領域直下に0+のイオン注入を行なうことで、
微細化の制限をうけることなく、寄生的ベース容量の大
幅な低減が可能となる。しかも、このとき、特に自己整
合型の構造にするまでもなく、技術的遺産の豊富な従来
型トランジスタを用いることができるから、技術的に極
めて容易に、飛躍的な高性能化実現できる。
外部ベース領域直下に0+のイオン注入を行なうことで、
微細化の制限をうけることなく、寄生的ベース容量の大
幅な低減が可能となる。しかも、このとき、特に自己整
合型の構造にするまでもなく、技術的遺産の豊富な従来
型トランジスタを用いることができるから、技術的に極
めて容易に、飛躍的な高性能化実現できる。
勿論、本発明の主眼とするところは外部ベースの寄生
的容量の低減にあるから、第３の実施例で述べたよう
に、自己整合型トランジスタに用いることでその高性能
化が図れることも明らかである。
的容量の低減にあるから、第３の実施例で述べたよう
に、自己整合型トランジスタに用いることでその高性能
化が図れることも明らかである。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための半導体チップの断面図、第２図は第１図（ｃ）
のＡ−Ａ線での不純物プロファイルを示す図、第３図
（ａ）〜（ｃ）及び第４図（ａ），（ｂ）は本発明の第
２及び第３の実施例を説明するための半導体チップの断
面図、第５図及び第６図は従来例を説明するための半導
体チップの断面図である。 １……n+型半導体基板、２……ｎ型エピタキシャル層、
３……分離用酸化膜、４……酸化膜、５……ベース、６
……コンタクト孔、７……ポリシリコン、８……レジス
ト、９……酸化膜、10……酸化膜（SiOX）領域、11……
エミッタ、12……ベースコンタクト、13B……ベース電
極、13E……エミッタ電極、13C……コレクタ電極、14…
…Ｐ型半導体基板、15……n+型埋込コレクタ領域、16…
…n+型コレクタ引上げ部、17……ボロンをドープしたＰ
型ポリシリコン、18……P+型グラフトベース、19……P+
型真性ベース、20……外部ベース領域、21……ベースコ
ンタクト。
るための半導体チップの断面図、第２図は第１図（ｃ）
のＡ−Ａ線での不純物プロファイルを示す図、第３図
（ａ）〜（ｃ）及び第４図（ａ），（ｂ）は本発明の第
２及び第３の実施例を説明するための半導体チップの断
面図、第５図及び第６図は従来例を説明するための半導
体チップの断面図である。 １……n+型半導体基板、２……ｎ型エピタキシャル層、
３……分離用酸化膜、４……酸化膜、５……ベース、６
……コンタクト孔、７……ポリシリコン、８……レジス
ト、９……酸化膜、10……酸化膜（SiOX）領域、11……
エミッタ、12……ベースコンタクト、13B……ベース電
極、13E……エミッタ電極、13C……コレクタ電極、14…
…Ｐ型半導体基板、15……n+型埋込コレクタ領域、16…
…n+型コレクタ引上げ部、17……ボロンをドープしたＰ
型ポリシリコン、18……P+型グラフトベース、19……P+
型真性ベース、20……外部ベース領域、21……ベースコ
ンタクト。
Claims (1)
- 【請求項１】第１導電型半導体基板に選択的に素子領域
を形成する工程と、該素子領域内に第２導電型領域を選
択的に形成する工程と、前記第２導電型領域内にエミッ
タ形成用の不純物が導入されたポリシリコン層からなる
第２の第１導電型領域を形成する工程と、該第２の第１
導電型領域以外の前記第２導電型領域の直下に0+のイオ
ン注入を行ったのちアニールし、エミッタと同時に欠陥
のない酸化膜領域を形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17462889A JP2847773B2 (ja) | 1989-07-05 | 1989-07-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17462889A JP2847773B2 (ja) | 1989-07-05 | 1989-07-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0338836A JPH0338836A (ja) | 1991-02-19 |
| JP2847773B2 true JP2847773B2 (ja) | 1999-01-20 |
Family
ID=15981920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17462889A Expired - Lifetime JP2847773B2 (ja) | 1989-07-05 | 1989-07-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2847773B2 (ja) |
-
1989
- 1989-07-05 JP JP17462889A patent/JP2847773B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0338836A (ja) | 1991-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4839305A (en) | Method of making single polysilicon self-aligned transistor | |
| US5298786A (en) | SOI lateral bipolar transistor with edge-strapped base contact and method of fabricating same | |
| US5100813A (en) | Method of manufacturing bipolar transistor | |
| US4988632A (en) | Bipolar process using selective silicon deposition | |
| US5194926A (en) | Semiconductor device having an inverse-T bipolar transistor | |
| EP0401786B1 (en) | Method of manufacturing a lateral bipolar transistor | |
| JPH0241170B2 (ja) | ||
| JPH0557741B2 (ja) | ||
| KR0154304B1 (ko) | Bicmos장치의 제조방법 | |
| EP0221742B1 (en) | Integrated circuit fabrication process for forming a bipolar transistor having extrinsic base regions | |
| EP0489262A1 (en) | Lateral bipolar transistor with edge-strapped base contact and method of fabricating same | |
| JPH0226032A (ja) | 半導体装置の製造方法 | |
| US5747374A (en) | Methods of fabricating bipolar transistors having separately formed intrinsic base and link-up regions | |
| JP2847773B2 (ja) | 半導体装置の製造方法 | |
| JP2718257B2 (ja) | 集積回路における埋込み層容量の減少 | |
| KR20050069111A (ko) | 자기 정렬 바이폴라 트랜지스터 형성 방법 | |
| JPH07335664A (ja) | ポリシリコンエミッタを備えたバイポーラ接合トランジスタの製造方法 | |
| EP0251927B1 (en) | Bipolar transistor with polysilicon stringer base contact | |
| KR940007657B1 (ko) | 고속 쌍극자 트랜지스터 장치의 제조방법 | |
| JP2697631B2 (ja) | 半導体装置の製造方法 | |
| JPS63244768A (ja) | バイポーラ―ｃｍｏｓ半導体装置の製造方法 | |
| KR100298870B1 (ko) | 바이폴라트랜지스터제조방법 | |
| JP2770762B2 (ja) | 半導体装置の製造方法 | |
| JPH0621077A (ja) | 半導体装置およびその製造方法 | |
| JPH08107114A (ja) | 半導体装置およびその製造方法 |