KR20050069111A - 자기 정렬 바이폴라 트랜지스터 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000005468 ion implantation Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 11
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 8
- 238000002955 isolation Methods 0.000 claims abstract description 6
- 230000000873 masking effect Effects 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 6
- 239000012535 impurity Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 횡형 바이폴라 트랜지스터의 에미터, 베이스 및 콜렉터를 형성하기 위해 N형 및 P형 접합을 자기 정렬로 형성하는 방법에 관한 것이다.
본 발명의 자기 정렬 바이폴라 트랜지스터 형성 방법은 소정의 소자가 형성된 기판상에 소자 분리막을 형성하고, 이온 주입 공정으로 웰을 형성하는 단계; 상기 기판상에 폴리를 형성한 후 식각하여 게이트 폴리를 형성하는 단계; 상기 기판상에 절연막을 형성한 후 식각하여 상기 게이트 폴리의 측면에 측벽을 형성하는 단계; 상기 기판상에 P+ 이온 주입 영역을 형성하는 단계; 상기 기판상에 N+ 이온 주입 영역을 형성하는 단계; 및 상기 P+ 이온 주입 영역 및 N+ 이온 주입 영역에 실리사이드를 형성하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 자기 정렬 바이폴라 트랜지스터 형성 방법은 P+ 형 접합 및 N+ 형 접합을 자기 정렬로 형성하여 공정를 단순화하고 신뢰성을 향상시키는 효과가 있다.
Description
본 발명은 자기 정렬 바이폴라 트랜지스터 형성 방법에 관한 것으로, 보다 자세하게는 게이트 폴리 및 측벽을 형성하고, 상기 게이트 폴리 및 측벽을 마스크로 이용하여 이온 주입 공정을 한 후, 실리사이드화하는 자기 정렬 바이폴라 트랜지스터 형성 방법에 관한 것이다.
도 1a 내지 도 1c는 종래기술에 의한 바이폴라 트랜지스터 형성 방법의 공정 단면도이다.
먼저, 도 1a에서 보는 바와 같이 소정의 소자가 형성된 기판(11)상에 소자 분리막(12)을 형성하고, 기판의 소정 영역에 이온 주입 공정을 통해 웰(well)(13)을 형성한다. 이어서, 상기 기판상에 포토레지스트를 도포하고 노광 및 현상 공정을 통해 이온 주입을 위한 패턴(14)을 형성한 후, 이온 주입 공정으로 P+ 이온 주입 영역(15) 및 N+ 이온 주입 영역(16)을 형성하고 상기 패턴을 제거한다.
다음, 도 1b에서 보는 바와 같이 상기 기판상에 산화막 패턴(17)을 형성한 후, 실리사이드 공정을 실시하여 실리사이드층(18)을 형성한다.
다음, 도 1c에서 보는 바와 같이 상기 산화막 패턴을 제거하여 바이폴라 트랜지스터의 콜렉터(19), 이미터(20) 및 베이스(21)를 형성한다.
그러나, 상기와 같은 종래의 바이폴라 트랜지스터 형성 방법은 에미터, 콜렉터 및 베이스 접합을 형성하기 위하여 마스크의 제너레이션 룰(generation rule)을 통한 패터닝 작업이 필요하고 실리사이드를 선택적으로 형성하기 위하여 포토레지스트 공정을 통한 패터닝이 필요하다. 이 경우 패터닝 작업시 정렬에 문제가 있으면 소자 신뢰성에도 영향을 줄 수 있는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, P+ 형 접합 및 N+ 형 접합을 자기 정렬로 형성하여 공정을 단순화하고 신뢰성을 향상시키는 자기 정렬 바이폴라 트랜지스터 형성 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 소자 분리막을 형성하고, 이온 주입 공정으로 웰을 형성하는 단계; 상기 기판상에 폴리를 형성한 후 식각하여 게이트 폴리를 형성하는 단계; 상기 기판상에 절연막을 형성한 후 식각하여 상기 게이트 폴리의 측면에 측벽을 형성하는 단계; 상기 기판상에 P+ 이온 주입 영역을 형성하는 단계; 상기 기판상에 N+ 이온 주입 영역을 형성하는 단계; 및 상기 P+ 이온 주입 영역 및 N+ 이온 주입 영역에 실리사이드를 형성하는 단계를 포함하여 이루어진 자기 정렬 바이폴라 트랜지스터 형성 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2f는 본 발명에 의한 자기 정렬 바이폴라 트랜지스터 형성 방법의 공정 단면도이다.
먼저, 도 2a는 소정의 소자가 형성된 기판상에 소자 분리막을 형성하고, 이온 주입 공정으로 웰을 형성하는 단계이다. 도에서 보는 바와 같이 소정의 소자가 형성된 기판(31)상에 포토레지스트를 도포하고 현상 및 노광 공정을 이용하여 패턴을 형성한 후 상기 패턴을 이용하여 상기 기판을 식각하여 트렌치를 형성하고, 상기 트렌치에 절연체를 매립하여 소자 분리막(32)을 형성한다. 이어서, 원하는 영역에 불순물을 이온 주입하여 웰(33)을 형성한다. 이때 주입되는 불순물은 기판의 타입과 반대 타입으로 이온 주입된다.
다음, 도 2b는 상기 기판상에 폴리를 형성한 후 식각하여 게이트 폴리를 형성하는 단계이다. 도에서 보는 바와 같이 콜렉터, 에미터 및 베이스가 형성되는 바이폴라 영역을 설정하기 위해 폴리 실리콘층을 형성한다. 이어서, 상기 폴리 실리콘층에 포토레지스트를 도포하고 현상 및 노광 공정으로 원하는 패턴을 형성하고, 상기 패턴을 이용하여 상기 폴리 실리콘층을 식각하여 게이트 폴리(34)를 형성한다.
다음, 도 2c는 상기 기판상에 절연막을 형성한 후 식각하여 측벽을 형성하는 단계이다. 도에서 보는 바와 같이 상기 기판 전체에 절연막을 증착한다. 이때 상기 절연막은 단차 도포성이 우수하여 상기 게이트 폴리의 측면에도 형성되게 한다. 이어서, 전면 식각으로 게이트 폴리의 측면에만 상기 절연막이 남도록 전면 식각 공정을 실시하여 절연막 측벽(35)을 형성한다.
다음, 도 2d는 상기 기판상에 P+ 이온 주입 영역을 형성하는 단계이다. 도에서 보는 바와 같이 P+ 형 이온 영역을 형성하기 위한 패턴(36)을 형성하고 P+ 불순물 이온 주입 공정(37)으로 P+ 형 이온 영역(38)을 형성한다.
다음, 도 2e는 상기 기판상에 N+ 이온 주입 영역을 형성하는 단계이다. 도에서 보는 바와 같이 N+ 형 이온 영역을 형성하기 위한 패턴(39)을 형성하고 N+ 불순물 이온 주입 공정(40)으로 N+ 형 이온 영역(41)을 형성한다.
다음, 도 2f는 상기 P+ 이온 주입 영역 및 N+ 이온 주입 영역에 실리사이드를 형성하는 단계이다. 도에서 보는 바와 같이 상기 P+ 이온 주입 영역 및 N+ 이온 주입 영역의 표면에 실리사이드층(42)을 형성하여 자기 정렬을 이용한 바이폴라 트랜지스터를 형성한다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 자기 정렬 바이폴라 트랜지스터 형성 방법은 게이트 폴리 및 측벽을 형성하고, 상기 게이트 폴리 및 측벽을 마스크로 이용하여 이온 주입하여 P+ 형 접합 및 N+ 형 접합을 자기 정렬로 형성하여 공정을 단순화하고 신뢰성을 향상시키는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 의한 바이폴라 트랜지스터 형성 방법의 공정 단면도.
도 2a 내지 도 2f는 본 발명에 의한 자기 정렬 바이폴라 트랜지스터 형성 방법의 공정 단면도.
Claims (3)
- 자기 정렬 바이폴라 트랜지스터 형성 방법에 있어서,소정의 소자가 형성된 기판상에 소자 분리막을 형성하고, 이온 주입 공정으로 웰을 형성하는 단계;상기 기판상에 폴리를 형성한 후 식각하여 게이트 폴리를 형성하는 단계;상기 기판상에 절연막을 형성한 후 식각하여 상기 게이트 폴리의 측면에 측벽을 형성하는 단계;상기 기판상에 P+ 이온 주입 영역을 형성하는 단계;상기 기판상에 N+ 이온 주입 영역을 형성하는 단계; 및상기 P+ 이온 주입 영역 및 N+ 이온 주입 영역에 실리사이드를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 자기 정렬 바이폴라 트랜지스터 형성 방법.
- 제 1항에 있어서,상기 측벽은 전면 식각을 이용하여 형성됨을 특징으로 하는 자기 정렬 바이폴라 트랜지스터 형성 방법.
- 제 1항에 있어서,상기 P+ 이온 주입 영역 및 N+ 이온 주입 영역은 상기 게이트 폴리 및 측벽을 마스클 하여 이온 주입 공정으로 형성함을 특징으로 하는 자기 정렬 바이폴라 트랜지스터 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101008A KR100592705B1 (ko) | 2003-12-30 | 2003-12-30 | 자기 정렬 바이폴라 트랜지스터 형성 방법 |
| US11/022,655 US7422951B2 (en) | 2003-12-30 | 2004-12-28 | Method of fabricating self-aligned bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101008A KR100592705B1 (ko) | 2003-12-30 | 2003-12-30 | 자기 정렬 바이폴라 트랜지스터 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050069111A true KR20050069111A (ko) | 2005-07-05 |
| KR100592705B1 KR100592705B1 (ko) | 2006-06-26 |
Family
ID=34698843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030101008A KR100592705B1 (ko) | 2003-12-30 | 2003-12-30 | 자기 정렬 바이폴라 트랜지스터 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7422951B2 (ko) |
| KR (1) | KR100592705B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100672681B1 (ko) * | 2005-12-28 | 2007-01-24 | 동부일렉트로닉스 주식회사 | 바이폴라 트랜지스터의 제조방법 |
| US7910447B1 (en) | 2007-05-15 | 2011-03-22 | National Semiconductor Corporation | System and method for providing a self aligned bipolar transistor using a simplified sacrificial nitride emitter |
| US7927958B1 (en) | 2007-05-15 | 2011-04-19 | National Semiconductor Corporation | System and method for providing a self aligned bipolar transistor using a silicon nitride ring |
| US7642168B1 (en) | 2007-05-18 | 2010-01-05 | National Semiconductor Corporation | System and method for providing a self aligned bipolar transistor using a sacrificial polysilicon external base |
| US7566626B1 (en) | 2007-05-23 | 2009-07-28 | National Semiconductor Corporation | System and method for providing a fully self aligned bipolar transistor using modified cavity formation to optimize selective epitaxial growth |
| US7838375B1 (en) | 2007-05-25 | 2010-11-23 | National Semiconductor Corporation | System and method for providing a polyemit module for a self aligned heterojunction bipolar transistor architecture |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372590B1 (en) * | 1997-10-15 | 2002-04-16 | Advanced Micro Devices, Inc. | Method for making transistor having reduced series resistance |
| US6235568B1 (en) * | 1999-01-22 | 2001-05-22 | Intel Corporation | Semiconductor device having deposited silicon regions and a method of fabrication |
| JP2004128037A (ja) * | 2002-09-30 | 2004-04-22 | Trecenti Technologies Inc | 半導体装置の製造方法 |
-
2003
- 2003-12-30 KR KR1020030101008A patent/KR100592705B1/ko not_active IP Right Cessation
-
2004
- 2004-12-28 US US11/022,655 patent/US7422951B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20050142787A1 (en) | 2005-06-30 |
| US7422951B2 (en) | 2008-09-09 |
| KR100592705B1 (ko) | 2006-06-26 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130520 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140516 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20150512 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160512 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20170504 Year of fee payment: 12 |
|
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