KR100252857B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 오퍼레이팅 스피드(Operating Speed)를 증가시키는데 적당한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판의 표면내에 소정깊이로 복수개의 트랜치를 형성하는 단계와, 상기 복수개의 트랜치 내부의 표면에만 절연막을 형성하는 단계와, 상기 절연막을 포함한 반도체 기판의 전면에 고농도 불순물이 도핑된 전도층을 형성하는 단계와, 상기 전도층을 선택적으로 식각하여 트랜치 내부에만 잔류시키는 단계와, 그리고 상기 전도층을 포함한 반도체 기판의 전면에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 오퍼레이팅 스피드(Operating Speed)를 증가시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와같이 반도체 기판(11)상에 산화막(12)을 증착하고, 상기 산화막(12)상에 포토레지스트(Photo Resist)(13)를 도포한 후, 노광 및 현상공정으로 포토레지스트(Photo Resist)(13)를 일정한 간격을 갖도록 패터닝(Patterning)한다.
이어, 상기 패터닝된 포토레지스트(13)를 마스크로 이용하여 반도체 기판(11)의 전면에 고농도 n형 불순물 이온을 주입하여 불순물 이온주입층(14)을 형성한다.
도 1b에 도시한 바와같이 상기 포토레지스트(13)를 제거하고, 상기 불순물 이온주입층(14)이 형성된 반도체 기판(11)에 어닐(Anneal)공정을 실시하여 불순물을 확산시키어 소오스/드레인 불순물 영역에 해당하는 고농도 불순물 확산영역(BN+)(15)을 형성한다. 이때 상기 산화막(12)도 어닐공정에 의해 상기 고농도 불순물 확산영역(15)의 표면에 열산화막(16)이 형성된다.
도 1c에 도시한 바와같이 상기 반도체 기판(11)의 전면에 게이트 전극용 폴리 실리콘층을 형성한다.
이어, 사진 식각공정으로 상기 폴리 실리콘층을 선택적으로 식각하여 게이트 전극(17)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 소오스/드레인 영역의 저항에 의한 억세스 타임 딜레이(Access Time Delay)의 증가로 인한 오퍼레이팅 스피드가 느려진다.
둘째, 열산화막의 형성에 의한 층간의 토폴리지(Topology)가 좋지 않다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 억세스 타임 딜레이를 줄이고, 층간의 토폴리지를 개선하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 마스크 패턴층
23 : 트랜치 24 : 산화막
25 : 폴리 실리콘층 26 : 게이트 절연막
27 : 게이트 전극
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판의 표면내에 소정깊이로 복수개의 트랜치를 형성하는 단계와, 상기 복수개의 트랜치 내부의 표면에만 절연막을 형성하는 단계와, 상기 절연막을 포함한 반도체 기판의 전면에 고농도 불순물이 도핑된 전도층을 형성하는 단계와, 상기 전도층을 선택적으로 식각하여 트랜치 내부에만 잔류시키는 단계와, 그리고 상기 전도층을 포함한 반도체 기판의 전면에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와같이 반도체 기판(21)상에 포토레지스트 등을 이용한 마스크 패턴층(22)을 형성하고, 상기 마스크 패턴층(22)을 마스크로 이용하여 상기 반도체 기판(21)을 선택적으로 식각하여 표면으로부터 소정깊이로 복수개의 트랜치(Trench)(23)를 형성한다.
도 2b에 도시한 바와같이 상기 마스크 패턴층(22)을 제거하고, 상기 트랜치(23)를 포함한 반도체 기판(21)의 전면에 산화막(24)을 증착하고, 상기 산화막(24) 에치백(Etch Back)하여 상기 트랜치(24) 내부의 표면에만 잔류시킨다.
여기서 상기 산화막(24)은 이후 공정에서 고농도 n형 불순물이 도핑된 폴리 실리콘층을 증착할 때 디퓨전 베리어 층(Diffusion Barrier Layer)으로 사용되고, 트랜지스터의 채널영역이 형성되는 부분에는 잔류하지 않도록 한다.
이어, 상기 산화막(24)을 포함한 반도체 기판(21)의 전면에 고농도 n형 불순물이 도핑된 폴리 실리콘층(25)을 증착한다.
도 2c에 도시한 바와같이 상기 폴리 실리콘층(25)을 CMP(Chemical Mechanical Polishing)하여 상기 트랜치(23)내부에만 잔류시킨다.
도 2d에 도시한 바와같이 상기 반도체 기판(21)의 전면에 게이트 절연막(26) 및 게이트 전극용 폴리 실리콘층을 증착한 후 사진석판술 및 식각공정으로 선택적으로 제거하여 게이트 전극(27)을 형성한다.
여기서 상기 트랜치(23)내부에 형성된 고농도 n형 불순물 이온이 도핑된 폴리 실리콘층(25)은 트랜지스터의 소오스/드레인 영역이다.
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 제조방법에 있어서 다음과 같은 효과가 있다.
첫째, 트랜지스터의 소오스/드레인에 해당하는 부분을 저항이 낮은 불순물 이온이 도핑된 폴리 실리콘을 이용함으로써 억세스 타임 딜레이(Access Time Delay)를 줄일 수 있기 때문에 오퍼레이팅 스피드를 빠르게 할 수 있다.
둘째, 불순물 이온이 도핑된 폴리 실리콘을 CMP공정으로 트랜치 내부에만 잔류시킴으로써 층간의 토폴리지를 개선할 수 있다.
Claims (3)
- 반도체 기판의 표면내에 소정깊이로 복수개의 트랜치를 형성하는 단계;상기 복수개의 트랜치 내부의 표면에만 절연막을 형성하는 단계;상기 절연막을 포함한 반도체 기판의 전면에 고농도 불순물이 도핑된 전도층을 형성하는 단계;상기 전도층을 선택적으로 식각하여 트랜치 내부에만 잔류시키는 단계; 그리고상기 전도층을 포함한 반도체 기판의 전면에 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 전도층은 CMP공정으로 트랜치 내부에만 잔류시키는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 절연막은 고농도 불순물이 도핑된 전도층을 증착할 때 디퓨전 베리어 층으로 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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