KR100642442B1 - 베리드 콘택 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로 특히, 디램셀(DRAM cell)의 센스 앰프(Sense AMP) 및 에스램(SRAM)의 레치(Latch) 구조의 베리드 콘택의 제조방법에 관한 것으로 반도체 기판 상에 게이트 산화막과 폴리 실리콘을 적층하여 형성하는 단계와, 상기 폴리 실리콘을 선택적으로 제거하여 베리드 콘택 영역을 정의하는 단계와, 상기 정의된 베리드 콘택 영역에 고농도 불순물 이온을 주입하여 반도체 기판 표면내에 베리드 콘택 영역을 형성하는 단계와, 상기 베리드 콘택 영역상에 형성된 게이트 산화막을 선택적으로 제거하는 단계와, 상기 반도체 기판의 전면에 금속 실리사이드층을 증착하는 단계를 포함하여 형성한다.
베리드 콘택(Buried Contact)
Description
도 1a 내지 도 1e는 종래 제 1 실시예에 따른 베리드 콘택 제조공정 단면도
도 2a 내지 도 2c는 종래 제 2 실시예에 따른 베리드 콘택 제조공정 단면도
도 3a 내지 도 3e는 본 발명의 실시예에 따른 베리드 콘택 제조공정 단면도
도면의 주요 부분에 대한 부호 설명
301 : 반도체 기판 302 : 게이트 산화막
303 : 폴리 실리콘 304 : 포토레지스트
305 : 고농도 불순물 영역 306 : 폴리 사이드층
본 발명은 반도체 소자에 관한 것으로서, 특히 디램셀(DRAM cell)의 센스 앰프(Sense AMP) 및 에스램(SRAM)의 레치(Latch) 구조에 적당한 베리드 콘택의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 베리드 콘택의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 제 1 실시예에 따른 베리드 콘택의 제조공정 단 면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(101)상에 게이트 산화막(102)을 형성한다.
이후, 포토 및 식각 공정을 통하여 상기 반도체 기판(101)의 표면이 소정 부분 노출되도록 상기 게이트 산화막(102)을 선택적으로 제거한다.
도 1b에 도시된 바와 같이, 상기 게이트 산화막(102)을 포함한 반도체 기판(101) 전면에 도핑되지 않은 폴리 실리콘층(103)을 형성한다.
이후, 상기 폴리 실리콘층(103)을 도핑하기 위해 반도체 기판(101)의 전면에 POCl3 이온을 주입한다.
이때, 상기 POCl3 이온을 주입시 상기 폴리 실리콘층(103)의 하부까지 확산하여 상기 게이트 산화막(102)이 식각되어 노출된 반도체 기판(101)의 표면내에 저농도 불순물 영역(104)이 형성된다.
도 1c에 도시된 바와 같이, 상기 폴리 실리콘층(103)의 전면에 폴리 사이드층(105)을 형성한다.
도 1d에 도시된 바와 같이, 포토 및 식각 공정을 통하여 상기 폴리 사이드층(105)과 상기 폴리 실리콘층(103)을 선택적으로 제거하여 게이트 전극(106)을 형성한다.
여기서 상기 게이트 전극(106)을 형성하기 위해 폴리 사이드층(105)과 폴리 실리콘층(103)을 선택적으로 제거할 때 저농도 불순물 영역(104)이 형성된 반도체 기판(101)도 소정 깊이로 식각되어 이후 베리트 콘택 형성시 콘택 저항이 증가한다.
도 1e에 도시된 바와 같이, 상기 게이트 전극(106)을 포함한 반도체 기판(101) 전면에 절연막을 증착하고 상기 게이트 전극(106)의 측면에 남도록 상기 절연막을 에치백하여 절연측벽(107)을 형성한다.
이어, 상기 반도체 기판(101)에 소오스/드레인용 고농도 불순물 이온을 주입하여 상기 게이트 전극(106)의 양측의 반도체 기판(101) 표면내에 소오스/드레인 불순물 영역(도시하지 않음)을 형성한다.
한편, 상기 소오스/드레인용 불순물 이온 주입시 베리드 콘택 영역으로 사용되는 저농도 불순물 영역(104)에도 소오스/드레인용 고농도 n형 불순물 이온을 주입하여 고농도 불순물 영역(104a)을 형성한다.
도 2a 내지 도 2c는 종래의 제 2 실시예에 따른 베리드 콘택 제조공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(201)상에 게이트 산화막(202)을 형성하고 상기 게이트 산화막(202) 상에 도핑된 제 1 폴리 실리콘(203)을 증착한다.
이후, 포토 및 식각 공정을 이용하여 상기 반도체 기판(201)의 표면이 소정부분 노출되도록 상기 제 1 폴리 실리콘(203)과 게이트 산화막(202)을 선택적으로 제거한다.
도 2b에 도시된 바와 같이, 상기 제 1 폴리 실리콘(203)을 포함한 반도체 기판(201) 전면에 도핑된 제 2 폴리 실리콘(204)을 증착한다.
이때, 상기 도핑된 제 2 폴리 실리콘(204)에 도핑된 불순물 이온이 상기 노출된 반도체 기판(201) 표면내에 소정 깊이를 갖는 저농도 불순물 영역(205)이 형성된다.
도 2c에 도시된 바와 같이, 포토 및 식각 공정을 이용하여 상기 제 2 폴리 실리콘(204)을 선택적으로 제거하여 제 1 폴리 실리콘(203)과 제 2 폴리 실리콘(204)으로 이루어진 게이트 전극(206)을 형성한다.
여기서 상기 게이트 전극(206)을 형성하기 위해 제 2 폴리 실리콘(204) 및 제 1 폴리 실리콘(203)을 선택적으로 제거할 때 저농도 불순물 영역(205)이 형성된 반도체 기판(201)의 표면이 소정 깊이 제거된다.
이후, 상기 게이트 전극(206)을 포함한 반도체 기판(201) 전면에 절연막을 증착하고 상기 게이트 전극(206)의 양측면에 남도록 상기 절연막을 에치백하여 절연측벽(207)을 형성한다.
그리고 상기 베리드 콘택으로 사용되는 저농도 불순물 영역(204)을 고농도 불순물 영역으로 형성하기 위해 상기 게이트 전극(206)과 절연측벽(207)을 마스크로 이용하여 소오스/드레인용 고농도 n형 불순물 이온을 주입할때 저농도 불순물 영역(204)에도 고농도 불순물 영역(205a)을 형성하여 종래 제 2 실시예에 따른 베리드 콘택을 완성한다.
그러나, 상기와 같은 종래의 베리드 콘택의 제조방법은 다음과 같은 문제점이 있다.
첫째, 게이트 식각 공정시 하지층에 산화막이 존재하지 않아서 베리드 콘택 형성 영역의 실리콘 기판이 손실되어 베리드 콘택의 저항이 증가한다.
둘째, 게이트 산화막의 식각 공정시 유기물인 포토레지스트를 사용하므로써 상기 포토레지스트에 의한 게이트 산화막의 오염으로 인하여 게이트 산화막의 신뢰성이 떨어진다.
셋째, 도핑되지 않은 폴리 실리콘을 도핑하기 위한 POCl3 이온 주입 공정과 게이트용 폴리 실리콘의 2회 증착 공정으로 인하여 공정이 복잡하다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 실리콘 기판의 손실에 의한 콘택 저항의 증가를 방지함과 동시에 제조공정을 간소화시키도록 한 베리드 콘택의 제조방법을 제공하는데 그 목적이 있다.
본 발명은 디램셀(DRAM cell)의 센스 앰프(Sense AMP) 및 에스램(SRAM)의 레치(Latch) 구조의 베리드 콘택의 제조방법에 관한 것으로 반도체 기판 상에 게이트 산화막과 폴리 실리콘을 적층하여 형성하는 단계와, 상기 폴리 실리콘을 선택적으로 제거하여 베리드 콘택 영역을 정의하는 단계와, 상기 정의된 베리드 콘택 영역에 고농도 불순물 이온을 주입하여 반도체 기판 표면내에 베리드 콘택 영역을 형성하는 단계와, 상기 베리드 콘택 영역상에 형성된 게이트 산화막을 선택적으로 제거하는 단계와, 상기 반도체 기판의 전면에 금속 실리사이드층을 증착하는 단계를 포함하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 베리드 콘택의 제조방법을 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 베리드 콘택의 제조공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(301)상에 게이트 산화막(302)을 형성하고 상기 게이트 산화막(302)상에 폴리 실리콘(303)을 증착한다.
그리고, 도 3b에 도시된 바와 같이, 상기 폴리 실리콘(303)상에 포토레지스트(304)를 도포하고 노광 및 현상 공정으로 상기 폴리 실리콘(303)의 표면이 소정 부분 노출되도록 포토레지스트(304)를 패터닝하여 베리드 콘택 영역을 정의한다.
도 3c에 도시된 바와 같이, 상기 포토레지스트(304)를 마스크로 이용하여 상기 게이트 산화막(302)의 표면이 노출되도록 상기 폴리 실리콘(303)을 선택적으로 제거한다.
이후, 상기 포토레지스트(304)를 마스크로 이용하여 고농도 n형 불순물 이온을 주입하여 상기 반도체 기판(301) 표면내에 소정 깊이로 고농도 불순물 영역(305)을 형성한다.
즉, 베리드 콘택 영역을 형성한다.
그리고, 도 3d에 도시된 바와 같이 상기 포토레지스트(304)를 이용하여 상기 드러난 산화막(302)을 제거하여 상기 고농도 불순물 영역(305)이 형성된 반도체 기판(301)을 노출시킨 후 상기 포토레지스트(304)를 제거한다.
도 3e에 도시된 바와 같이, 상기 반도체 기판(301)의 전면에 폴리 사이드층(306)을 형성한다.
이후 공정은 도시하지 않았지만 폴리 사이드층(306) 및 폴리 실리콘(303)을 선택적으로 제거하여 게이트 전극을 형성하고, 소오스/드레인용 불순물 이온을 주입하여 소오스/드레인 불순물 영역을 정의한다.
상기와 같은 본 발명의 베리드 콘택의 제조방법은 다음과 같은 효과가 있다.
첫째, 폴리 실리콘의 식각시 하지층에 게이트 산화막이 존재하여 기판의 손실을 방지하여 콘택 저항을 감소시킬 수 있다.
둘째, 게이트 산화막 상에 직접 포토레지스트를 도포하지 않아서 포토레지스트로 인한 게이트 산화막의 오염을 방지하여 게이트 산화막의 신뢰성을 향상시킬 수 있다.
셋째, POCl3 주입 공정이나 한번의 고농도 불순물 이온 주입에 의해 베리드 콘택 영역을 형성함으로써 2회의 폴리 실리콘 증착 공정을 생략할 수 있기 때문에 공정을 단순화시킬 수 있다.
Claims (2)
- 반도체 기판상에 게이트 산화막과 폴리 실리콘을 적층하여 형성하는 단계;상기 폴리 실리콘상에 상기 폴리 실리콘의 소정 부분을 노출하는 개구부를 갖는 포토레지스트를 형성하는 단계;상기 포토레지스트를 마스크로 상기 폴리 실리콘을 선택적으로 제거는 단계;상기 포토레지스트를 마스크로 고농도 불순물 이온을 주입하여 반도체 기판 표면내에 베리드 콘택 영역을 형성하는 단계;상기 포토레지스트를 마스크로 상기 베리드 콘택 영역상에 형성된 게이트 산화막을 선택적으로 제거하는 단계;상기 포토레지스트를 제거하는 단계; 및상기 반도체 기판의 전면에 금속 실리사이드층을 증착하는 단계를 포함하여 형성함을 특징으로 하는 베리드 콘택 제조방법.
- 제 1항에 있어서, 상기 금속 실리사이드층은 폴리 사이드로 형성함을 특징으로 하는 베리드 콘택 제조방법.
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