KR0136928B1 - 반도체장치 제조방법 - Google Patents

Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로, 고집적 반도체 메모리장치의 대용량 커패시터를 형성하기 위한 것이다.

본 발명은 반도체기판을 활성영역과 소자분리영역으로 정의하는 공정과, 상기 활성영역의 기판내의 산소이온을 소정깊이로 이온주입하는 공정, 활성영역에 트랜지스터를 형성함과 동시에 상기 주입된 산소이온을 확산시켜 산화층을 형성하는 공정, 기판 전면에 절연막과 층간평탄화층을 차례로 형성하는 공정, 상기 층간평탄화층과 질화막을 선택적으로 식각하여 스토리지노드 콘택홀을 형성하고 이에 따라 노출되는 기판 부위를 상기 산화층까지 식각하여 트렌치를 형성하는 공정 및 습식식각에 의해 상기 트렌치 하부의 산화층을 제거하는 공정을 포함하는 이루어지는 것을 특징으로 하는 반도체장치 제조방법을 제공한다.

Description

반도체장치 제조방법

제1도는 종래의 트렌치셀 제조방법을 도시한 공정순서도.

제2도는 본 발명의 트렌치셀 제조방법을 도시한 공정순서도.

*도면의 주요 부분에 대한 부호의 설명*

1 : 반도체기판2 : 필드산화막

3 : 산소이온주입층4 : 게이트절연막

5 : 게이트전극6 : 게이트 캡산화막

7 : 게이트 측벽스페이서8 : 산화층

10 : 층간평탄화층11 : 스토리지노드콘택 마스크패턴

12 : 제1트렌치13 : 제2트렌치

14 : 스토리지노드16 : 질화막

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 트렌치구조의 반도체 메모리셀 제조방법에 관한 것이다.

종래의 트렌치 메모리셀 제조방법을 제1도를 참조하면 다음과 같다. 먼저, 제1도 (a)에 도시한 바와 같이 실리콘기판(1) 소정영역에 필드산화막(2)을 형성하여 소자분리영역과 활성영역을 정의한 후, 제1도 (b)에 도시된 바와 같이 기판의 활성영역상에 게이트절연막(4)과 게이트전극(5), 게이트 캡산화막(6), 게이트 측벽스페이서(7) 및 소오스와 드레인영역(S/D)을 일반적인 공정에 의해 각각 형성한다.

이어서 제1도 (c)에 도시된 바와 같이 기판 전면에 절연막(9)과 층간평탄화층(10)을 차례로 형성한 후, 제1도 (d)에 도시된 바와 같이 스토리지노드 콘택마스크패턴(11)을 적용한 사진식각공정을 통해 층간평탄화층(10)과 절연막(9)을 선택적으로 제거하고 이에 따라 노출되는 기판부위를 이방성식각하여 트렌치(12)를 형성한다.

다음에 제1도 (e)에 도시된 바와 같이 상기 트렌치를 포함한 층간평탄화층(10)상에 도전층을 형성한 후, 이를 소정의 스토리지노드패턴으로 패터닝하여 스토리지노드(14)를 형성한다. 이후에 스토리지노드 전면에 유전체막(도시하지 않음)을 형성하고 그 전면에 플레이트전극(도시하지 않음)을 형성함으로써 트렌치셀을 완성한다.

상기 종래기술에 있어서는 메모리장치의 고집적화에 따른 커패시터 용량 증대의 요구에 부응하기 위해서는 트렌치를 깊게 형성하여 커패시터 유효면적을 증가시켜야 하는데 고집적화될 수록 셀 점유면적은 감소하므로 트렌치를 형성하는 것은 어려워지게 된다. 또한, 고집적화에 따라 메모리셀이 미세해지게 되면 소오스와 드레인간의 펀치쓰루와 같은 소자에 치명적인 영향을 미치는 문제가 발생하게 된다.

본 발명은 상술한 문제를 해결하기 위한 것으로, 고집적 반도체 메모리장치의 대용량 커패시터를 형성하는데 적당하도록 한 반도체장치의 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체장치 제조방법은 반도체기판을 활성영역과 소자분리영역으로 정의하는 공정과, 상기 활성영역의 기판내에 산소이온을 소정깊이로 이온주입하는 공정, 활성영역에 트랜지스터를 형성함과 동시에 상기 주입된 산소이온을 확산시켜 산화층을 형성하는 공정, 기판전면에 절연막과 층간평탄화층을 차례로 형성하는 공정, 상기 층간평탄화층과 질화막을 선택적으로 식각하여 스토리지노드 콘택홀을 형성하고 이에 따라 노출되는 기판 부위를 상기 산화층까지 식각하여 트렌치를 형성하는 공정, 및 습식식각에 의해 상기 트렌치 하부의 산화층을 제거하는 공정을 포함하여 이루어진다. 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제2도에 본 발명에 의한 트렌치셀 제조방법을 공정순서에 따라 도시하였다.

먼저, 제2도 (a)에 도시한 바와 같이 p형 반도체기판(1) 소정영역에 필드산화막(2)을 형성하여 활성영역과 소자분리영역을 정의한 후, 필드산화막(2)을 마스크로 하여 활성영역의 기판내에 산소이온(3)을 0.1-0.5μm 깊이로 이온주입한다.

이어서 제2도 (b)에 도시한 바와 같이 활성영역상에 게이트산화막(4)과 게이트전극 형성을 위한 도전층(5) 및 게이트 캡산화막(6)을 차례로 형성한 다음 이들을 게이트패턴으로 패터닝한 후, n형 불순물을 저농도로 이온주입하고 이어 게이트전극 측면에 게이트 측벽스페이서(7)를 형성한 다음 n형 불순물을 고농도로 이온주입하여 LDD(Lightly Doped Drain) 구조의 소오스 및 드레인영역(S/D)을 형성한다. 이때 상기 주입된 산소이온이 일련의 열처리공정에 의해 확산되어 산화층(8)을 형성하게 된다.

다음에 제2도 (c)에 도시한 바와 같이 기관 전면에 질화막(16)을 형성하고 이 위에 층간평탄화층(10)으로서, USG(Undoped Silicate Glass)를 증착한 후, 제2도 (d)에 도시된 바와 같이 스토리지노드 콘택마스크패턴(11)을 적용한 사진식각공정을 통해 상기 층간평탄화층(10)과 질화막(16)을 선택적으로 제거하고 이에 따라 노출되는 기판 부위를 상기 산화층(8)까지 이방성식각하여 제1트렌치(12)를 형성한다.

이어서 제2도 (e)에 도시된 바와 같이 습식식각에 의해 제1트렌치(12) 하부의 산화층(8)을 제거하여 제2트렌치(13)를 형성한다.

다음에 제2도 (f)에 도시된 바와 같이 상기 트렌치(12,13)를 포함한 층간평탄화층(10) 전면에 도전층을 형성하고 이를 사진식각공정에 의해 스토리지노드패턴으로 패터닝하여 스토리지노드(14)를 형성한다. 이후에 스토리지노드 전면에 유전체막(도시하지 않음)을 형성하고 그 전면에 플레이트전극(도시하지 않음)을 형성함으로써 트렌치셀을 완성한다.

이상과 같이 본 발명은 활성영역 아래의 0.1-0.5μm 지점에 산화층을 형성함으로써 얇은 접합(shallow junction)의 형성을 용이하게 하고, 소오스와 드레인간의 펀치쓰루(punch-though)를 방지하며, 비트라인 커패시턴스를 감소시킨다. 또한, 습식식각에 의해 트렌치 하부의 산화층을 제거함으로써 커패시터 유효면적이 증가되어 셀커패시턴스가 증대되는 효과도 얻을 수 있다.

Claims (3)

1. 반도체기판을 활성영역과 소자분리영역으로 정의하는 공정과, 상기 활성영역의 기판내에 산소이온을 소정깊이로 이온주입하는 공정, 활성영역에 트랜지스터를 형성함과 동시에 상기 주입된 산소이온을 확산시켜 산화층을 형성하는 공정, 기판 전면에 절연막과 층간평탄화층을 차례로 형성하는 공정, 상기 층간평탄화층과 질화막을 선택적으로 식각하여 스토리지노드 콘택홀을 형성하고 이에 따라 노출되는 기판 부위를 상기 산화층까지 식각하여 트렌치를 형성하는 공정 및 습식식각에 의해 상기 트렌치 하부의 산화층을 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체장치 제조방법.
2. 제1항에 있어서, 상기 트랜지스터 형성공정시의 열처리에 의해 상기 주입된 산소이온이 확산되어 산화층이 형성되는 것을 특징으로 하는 반도체장치 제조방법.
3. 제1항에 있어서, 상기 산소이온은 0.1-0.5μm 깊이로 주입하는 것을 특징으로 하는 반도체장치 제조방법.