KR0177876B1 - 반도체 장치에 있어서 소자 분리 영역의 형성방법 - Google Patents

반도체 장치에 있어서 소자 분리 영역의 형성방법 Download PDF

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Abstract

본 발명에 의하면, 반도체 기판(1)의 주표면 상에 절연막(18)을 형성한다. 절연막(18) 표면 전면에 레지스트층(2)을 형성하고, 레지스트층(2)에 개구(2a)를 형성한다.
레지스트층(2)을 마스크로 하여, 절연막(18)을 에칭하고, 개구부(18a)를 형성하고, 레지스트층(2)을 제거한다.
절연막(18)을 마스크로 하여, 불순물을 이온 주입하고, 이온 주입 불순물층(19)을 형성한다.
열처리하여, 이온 주입 불순물층(19)에 주입된 이온을 확산시켜 불순물층(20)을 형성한다.
절연막(18)을 마스크로 하여 에칭하고, 측면 및 저면에 접한 채널 스토퍼로써 기능 하는 불순물층(4)을 잔존시켜 홈(3)을 형성한다.
그후, 홈(3) 내에 매립 절연층(5)을 형성한다.
이것에 의해 소자 분리영역을 구성하는 불순물층을 제어성 좋게 또한 미세하게 형성할 수 있는 소자 분리 영역의 형성방법을 얻는다.

Description

반도체 장치에 있어서 소자 분리 영역의 형성방법
제1도 내지 제8도는 본 발명의 실시예 1을 공정 순으로 나타낸 주요부 단면도.
제9도 내지 제12도는 본 발명의 실시예 2를 공정 순으로 나타낸 주요부 단면도.
제13도 내지 제15도는 본 발명의 실시예 3을 공정 순으로 나타낸 주요부 단면도.
제16도 내지 제18도는 본 발명의 실시예 4를 공정 순으로 나타낸 주요부 단면도.
제19도 내지 제24도는 소자 분리 영역에 트랜치 분리를 적용한 제안 예를 공정 순으로 나타낸 주요부 단면도.
최근, 다이나믹 랜덤 액세스 메모리(DRAM) 등의 반도체 장치의 고집적화에 따라, 소자 분리 형성방법으로써 종래의 LOCOS법과 비교하여 미세한 영역에서 소자 분리가 가능한 트랜치 분리법의 적용이 증가되고 있다.
이하로, 다이나믹 랜덤 액세스 메모리의 메모리셀부의 소자 분리로, 이 트랜치 분리법을 적용한 예를 제19도 내지 제24도에 근거하여 설명한다. 먼저, 제19도에 나타난 바와 같이, 제1도전형(예를 들면 P형)의 실리콘 기판으로 된 반도체 기판(12)의 주표면 상에 레지스트층(2)을 형성한다. 이 레지스트층(2)에 개구(2a)를 형성한다.
이 레지스트층(2)의 개구(2a)는, 반도체 기판(1)의 소자 형성 영역을 둘러싼 반도체 기판(1)의 소자 분리 형성 영역이 있는 위치에 형성된다.
이 개구(2a)가 형성된 레지스트층(2)을 마스크로 사용하여, 개구(2a)로써 노출된 반도체 기판(1)의 주표면을 통상의 에칭 기술을 이용하여 에칭하고, 반도체 기판(1)의 소자 분리 형성 영역에 홈(트랜치) 3을 형성한다.
다음에, 제20도에 나타난 바와 같이, 개구(2a)가 형성된 레지스트층(2)을 마스크로 사용하여, 제1도전형의 불순물을 이온주입법 및 경사 이온주입법에 의해 이온 주입하고, 반도체 기판(1)에 형성된 홈(3)의 측면 및 저면에 소자분리를 위한 불순물층(4)(채널 스토퍼로써 기능 한다)을 형성한다. 그리고, 제21도에 나타난 바와 같이, 레지스트층(2)을 제거하고, 반도체 기판(1)의 홈(3) 및 주표면 상에 CVD법에 의해 절연층을 형성하고, 그후, 절연층을 에치백하여 반도체 기판(1)의 주표면 상의 절연층을 전체 제거하고, 홈(3)만으로 매립하는 절연층(5)을 형성한다.
이와 같이 하여 형성된, 홈(3), 불순물층(4) 및 매립 절연층(5)에 의해, 반도체 기판(1)의 소자 형성 영역을 둘러싼 소자 분리 영역을 구성하고 있는 것이다.
다음에, 제22도에 나타난 바와 같이, 반도체 기판(1)의 주표면상 및 매립 절연층(5) 상에 산화 실리콘(SiO2) 막으로부터 이루어진 게이트 절연막(6)을 형성하고 이 게이트 절연막(6) 상에 폴리실리콘 층을 형성 후, 폴리실리콘 층을 에칭하여 게이트 전극(7a)을 가지는 워드선(7)을 병행하여 복수본 형성한다.
다음에, 게이트 전극(7)을 마스크의 일부로써 셀프 어라인적으로 제2도전형(예를 들면 N형)의 불순물을 이온주입법에 의해 이온 주입하고, 한 쌍의 소스/드레인영역(8) 및 (9)을 형성한다.
게이트 전극(7a) 및 한 쌍의 소스/드레인영역(8) 및 (9)에 의해 메모리셀의 스위치 트랜지스터를 구성하고 있는 것으로, 한쪽의 소스/드레인영역(8), 이 예의 경우, 반도체 기판(1)의 소자 형성 영역 상에 형성된 인접하는 게이트 전극(7a) 사이에 형성된 소스/드레인 영역은, 두 개의 스위칭 트랜지스터의 소스/드레인영역을 겸용하고, 후술하는 비트선에 접속되는 것이다.
다른 쪽의 소스/드레인 영역(9)은, 이 예에서는, 불순물층(4)에 접해있는 소스/드레인영역은, 메모리셀의 용량성 소자를 구성하는 한 쪽의 전극인 스토레지 노드(후술한다)에 접속되는 것이다.
그리고, 제23도에 나타난 바와 같이, 반도체 기판(1)의 주표면상 및 워드선(7) 상에 CVD법에 의해 절연층(10)을 형성하고, 이 절연층(10)에 있어서 한쪽의 소스/드레인영역(8)이 위치하는 곳에 콘택트 홀(10a)을 형성한다. 그리고, 이 절연층(10) 상에 콘택트 홀(10a)을 게재하여 한 쪽의 소스/드레인영역(8)에 접속되는 비트선(11)을 형성한다.
그후, 제24도에 나타난 바와 같이, 절연층(10)상 및 비트선(11) 상에 CVD법에 의해 절연층(12)을 형성하고, 이 절연층(12) 및 절연층(10)에 있어서 다른 쪽의 소스/드레인영역(9)이 위치하는 곳에 콘택트 홀(12a) 및 (10b)을 형성한다.
그리고, 이 절연층(11) 상에 콘택트 홀(12a) 및 (10b)을 게재하여 다른 쪽의 소스/드레인영역(9)에 접속되는 스토리지 노드(13)를 형성한다.
그리고, 이 스토리지 노트(13) 상에 유전체막(14)을 형성하고, 이 유전체막(14)의 전면에 셀프 레이트(15)를 형성한다.
이와 같이 하여 형성된 스토리지 노드(13), 유전체막(14) 및 셀프 레이트(15)에 의해 메모리셀의 용량성 소자를 구성하고 있는 것이다.
그후, 셀프 레이트(15) 상에 CVD법에 의해 절연층(16)을 형성하고, 이 절연층(16) 상에 워드선(7)과 대향하고, 소정 위치로써 대향한 워드선(7)과 전기적으로 접속되는 알루미늄으로부터 이루어진 배선층(17)을 형성한다.
이후, 패시베이션막 등을 형성하여 다이나믹 랜덤 액세스 메모리를 완성하는 것이다.
그런데, 이와 같이 하여 제조한 다이나믹 랜덤 액세스 메모리에 있어서는, 소자 분리 구조에 있어서 불순물층(4)이 이온 주입에 의해 발생한 결정 결함을 내포한다.
결정 결함을 내포한 불순물층(4)이 스위칭 트랜지스터의 소스/드레인영역(8) 및 (9)에 접하면, 소스/드레인영역(8) 및 (9)에서 불순물층(4)을 게재하여 리크 전류가 많아지고, 리텐션 등의 디바이스 특성을 묘화시킨다.
더욱, 보다 미세한 소자 분리 영역을 구성하도록 하는 경우, 불순물층(4)을 형성하기 위한 이온주입시에 있어서, 애스팩트비(홈 3과 절연층 2의 개구 2a의 합계의 종횡비)가 크게 되기 때문에, 제어성 좋게 불순물층(4)을 형성하는 것이 어려운 것이었다.
본 발명의 목적은 이온 주입에 의해 발생하는 결정 결함에 의한 반도체 장치의 특성상의 악영향을 억제할 수 있는 반도체 장치에 있어서 소자 분리 영역의 형성 방법을 제공하는 것이다.
이 발명의 다른 목적은, 소자 분리 영역을 구성하는 불순물층을 제어성 좋게 또한 미세하게 형성할 수 있는 반도체 장치에 있어서 소자 분리 영역의 형성방법을 제공하는 것이다.
상기 목적을 달성하는 이 발명의 반도체 장치에 있어서 소자 분리 영역의 형성방법의 하나의 국면에 있어서는, 반도체 기판의 주표면 상에, 소자 분리 형성 영역 상에 개구부를 가지는 마스크를 형성하는 공정과, 이 마스크 상에서 반도체 기판과 동일 도전형의 불순물을 이온 주입하고, 마스크의 개구부가 위치하는 반도체 기판의 주표면 상에 소정의 깊이를 가지는 불순물층을 형성하는 공정과, 이 불순물층 내에 측면 및 저면에 접한 불순물층을 잔존시켜 홈을 형성하고, 이 측면 및 저면에 접한 불순물층을 채널 스토퍼 하는 고정과, 홈 내에 절연물을 매립하는 공정을 설치한 것으로, 제어성 좋게, 더구나, 내포하는 결정 결함이 적은 채널 스토퍼로써 기능 하는 불순물층을 형성할 수 있고, 미세한 소자 분리 영역을 얻을 수 있음과 동시에, 불순물층에, 예를 들면, MOS 트랜지스터의 소스/드레인영역이 접해도, 이 소스/드레인영역에서 불순물층을 게재하여 리크 전류가 증가하는 것은 적고, 리텐션 등의 디바이스 특성을 묘화시키는 것이 적은 효과를 갖는다.
상기 목적을 달성하는 본 발명의 반도체 장치에 있어서 소자 분리 영역의 형성방법의 다른 국면에 있어서는, 반도체 기판의 주표면 상에, 소자 분리 형성 영역 상에 개구부를 가지는 마스크를 형성하는 공정과, 마스크 상에서 반도체 기판과 동일 도전형의 불순물을 이온 주입하고, 마스크의 개구부가 위치하는 반도체 기판의 주표면에 소정의 깊이를 가지는 이온 주입 불순물층을 형성하는 공정과, 이온 주입 불순물층이 형성된 반도체 기판을 열처리하고, 이온 주입 불순물층에 주입된 이온을 확산시켜 불순물층을 형성하는 공정과, 이 불순물층에 있어서 이온 주입 불순물층 부위에 홈을 형성하고, 이 홈의 측면 및 저면에 접하여 잔존된 불순물층을 채널 스토퍼 하는 공정과, 홈 내에 절연물을 매립하는 공정을 설치했기 때문에, 제어성 좋게 더구나, 내포하는 결정 결함이 없이 채널 스토퍼로써 기능하는 불순물층을 형성할 수 있고, 미세한 소자 분리 영역을 얻을 수 있음과 동시에, 불순물층에, 예를 들면, MOS트랜지스터의 소스/드레인영역이 접해도, 이 소스/드레인영역에서 불순물층을 게재하여 리크 전류가 증가하는 것은 아니고, 리텐션 등의 디바이스 특성을 묘화시키는 일이 없는 효과를 갖는다.
상기 목적을 달성하는 이 발명의 반도체 장치에 있어서 소자 분리 영역의 형성 방법의 더욱 다른 국면에 있어서는, 반도체 기판의 주표면 상에, 소자 분리 형성 영역 상에 개구부를 가지는 절연막에서 이루어지는 마스크를 형성하는 공정과, 이 마스크의 개구부 내 벽면에 접하여 마스크와는 다른 절연물에서 이루어진 사이드 스페이서를 형성하는 공정과, 마스크 및 사이드 스페이서 상에서 반도체 기판과 동일 도전형의 불순물을 이온 주입하고, 마스크 및 사이드 스페이서에서 노출된 반도체 기판의 일 주표면에 소정의 깊이를 가지는 이온 주입 불순물층을 형성하는 공정과, 이온 주입 불순물층이 형성된 반도체 기판을 열처리하고, 이온 주입 불순물층에 주입된 이온을 확산시켜 불순물층을 형성하는 공정과, 사이드 스페이서를 제거하고, 마스크를 이용하여 마스크의 개구부가 위치하는 불순물층을 에칭하여 홈을 형성하고, 이 홈의 저면 및 저면에 접하여 잔존된 불순물층을 채널 스토퍼 하는 공정과, 홈 내에 절연물을 매립하는 공정을 설치하는 것이기 때문에, 제어성 좋게, 더구나, 내포하는 결정 결함이 보다 실제로 제거할 수 있는 채널 스토퍼로써 기능 하는 불순물층을 형성할 수 있고, 미세한 소자 분리 영역을 얻을 수 있음과 동시에, 불순물층에, 예를 들면, MOS 트랜지스터의 소스/드레인영역이 접해도, 이 소스/드레인영역에서 불순물층을 게재하여 리크 전류가 증가하는 것이 아니고, 리텐션 등의 디바이스 특성을 묘화시키는 것이 아니라고 하는 효과를 갖는 것이다.
상기 목적을 달성하는 이 발명의 반도체 장치에 있어서 소자 분리 영역의 형성방법의 더욱 다른 국면에 있어서는, 반도체 기판의 주표면 상에, 소자 분리 형성 영역 상에 제1의 개구부를 가지는 절연막에서 이루어진 마스크를 형성하는 공정과, 이 마스크 상에서 반도체 기판과 동일 도전형의 불순물을 이온 주입하고, 마스크의 제1의 개구부가 위치하는 반도체 기판의 주표면에 소정의 깊이를 가지는 이온 주입 불순물층을 형성하는 공정과, 이온 주입 불순물층이 형성된 반도체 기판을 열처리하고, 이온 주입 불순물층에 주입된 이온을 확산시켜 불순물층을 형성하는 공정과, 마스크의 제1개구부를 확대시켜 제2의 개구부를 형성하는 공정, 마스크를 이용하여 마스크의 제2의 개구부가 위치하는 불순물층을 에칭하여 홈을 형성하고, 이 홈의 측면 및 저면에 접하여 잔존된 불순물층을 채널 스토퍼 하는 공정과, 홈 내에 절연물을 매립하는 공정을 설치한 것이기 때문에, 제어성 좋게, 더구나, 내포하는 결정 결함이 보다 확실하게 제거할 수 있는 채널 스토퍼로써 기능 하는 불순물층을 형성할 수 있고, 미세한 소자 분리 영역을 얻을 수 있음과 동시에, 불순물층에, 예를 들면, MOS 트랜지스터의 소스/드레인영역이 접해도, 이 소스/드레인영역에서 불순물층을 게재하여 리크 전류가 증가하는 것은 없고, 리텐션 등의 디바이스 특성을 묘화시키는 일이 없는 효과를 갖는다.
상기 목적을 달성하는 이 발명의 반도체 장치에 있어서 소자 분리 영역의 형성방법의 더욱 다른 국면에 있어서는, 반도체 기판의 일주표면 상에, 소자 분리 형성 영역 상에 제1의 개구부를 가지는 절연막에서 이루어진 마스크를 형성하는 공정과, 이 마스크 상에서 반도체 기판과 동일 도전형의 불순물을 이온 주입하고, 마스크의 개구부가 위치하는 반도체 기판의 주표면 상에 소정의 깊이를 가지는 이온 주입 불순물층을 형성하는 공정과, 이온 주입 불순물층이 형성된 반도체 기판을 열처리하고, 이온 주입 불순물층에 주입된 이온을 확산시켜 불순물층을 형성하는 공정과, 마스크의 제1개구부를 확장시켜 제2개구부를 형성하는 공정, 마스크를 이용하여 마스크의 제2개구부가 위치하는 불순물층을 에칭하여 홈을 형성하고, 이 홈의 측면 및 저면에 접하여 잔존된 불순물층을 채널 스토퍼 하는 공정과, 홈 내에 절연물을 매립하는 공정을 설치했기 때문에, 제어성 우수하게, 더구나 내포하는 결정 결함이 보다 확실하게 제거할 수 있었던 채널 스토퍼로써 기능 하는 불순물층을 형성할 수 있고, 미세한 소자 분리 영역을 얻을 수 있음과 동시에, 불순물층에, 예를 들면, MOS 트랜지스터의 소스/드레인영역이 접해도, 이 소스/드레인영역에서 불순물층을 게재하여 리크 전류가 증가하는 일없이, 리텐션 등의 디바이스 특성을 묘화시키는 것이 없다고 하는 효과를 갖는다.
상기 목적을 달성하는 본 발명의 반도체 장치에 있어서 소자 분리 영역의 형성 방법의 더욱 다른 국면에 있어서는, 반도체 기판의 주표면 상에, 소자 분리 형성 영역 상에 개구부를 가지는 절연막으로부터 이루어진 마스크를 형성하는 공정과, 이 마스크 상에 반도체 기판과 동일 도전형의 불순물의 이온 주입하고, 마스크의 개구부가 위치하는 반도체 기판의 주표면에 소정의 깊이를 가지는 불순물층을 형성하는 공정과, 이 불순물층 형성 후, 마스크의 개구부 내 측면에 접하여 마스크와는 다른 절연물로 된 사이드 스페이서를 형성하는 공정과, 이들 마스크 및 사이드 스페이서를 이용하여 노출된 불순물층을 에칭하여 홈을 형성하고, 이 홈의 측면 및 저면에 접하여 잔존된 불순물층을 채널 스토퍼 하는 공정과, 홈 내에 절연물을 매립공정을 설치했기 때문에 제어성 좋게, 더구나, 내포하는 결정 결함이 적은 채널 스토퍼 하여 기능 하는 불순물층을 형성할 수 있고, 미세한 소자 분리 영역을 얻을 수 있음과 동시에 불순물층에, 예를 들면, MOS 트랜지스터의 소스/드레인영역이 접해도, 이 소스/드레인영역에서 불순물층을 게재하여 리크 전류가 증가하는 것이 적고, 리텐션 등의 디바이스 특성을 묘화시키는 일이 적다고 하는 효과를 갖는 것이다.
[실시예 1]
이하로 본 발명의 실시예 1을 제1도 내지 제8도에 근거하여, 다이나믹 랜덤 액세스 메모리의 메모리셀부의 소자 분리에 적용한 예를 설명한다. 먼저 제1도에 나타난 바와 같이, 불순물 농도가 예를 들면, 1×1015cm-3~1×1016cm-3정도의 제1도전형(예를 들면 P형)의 실리콘 기판에서 이루어진 반도체 기판(1)의 주표면 상에 CVD법에 의해 산화 실리콘막(SiO2) 또는 질화 실리콘막(Si3N4) 등의 절연막(18)을 형성한다.
이 절연막(18)의 두께는, 나중에 형성되는 소자 분리 영역을 구성하는 홈의 두께와 동일한 정도, 예를 들면, 0.1μm 정도로 되는 것이다.
또한, 이 절연막(18)은, 나중에 형성되는 소자 분리 영역을 구성하는 홈 및 불순물층의 틀을 만들기 위한 마스크로써 이용되는 것이며, 더구나, 불순물층 형성시의 열 처리에 대해서도 문제가 없는 것이다.
그후, 절연막(18) 표면 전면에 레지스트층(2)을 형성하고, 레지스트층(2)에 개구(2a)를 형성한다.
이 레지스트층(2)의 개구(2a)는, 반도체 기판(1)의 소자 형성 영역을 에워싸는 반도체 기판(1)의 소자 분리 형성 영역이 위치하는 위치에 형성되고, 그 개구폭은 예를 들면, 0.1μm~1μm 정도이다.
다음에, 제2도에 나타난 바와 같이, 개구(2a)가 형성된 레지스트층(2)을 마스크로 하여, 개구(2a)에서 노출된 절연막(18)을, 통상의 에칭 기술을 이용하여 에칭하고, 개구(18a)는, 소자 분리 형성 영역이 위치된 반도체 기판(1)의 위치에서 형성한다.
그후, 레지스트층(2)을 제거한다.
이때, 절연막(18)의 개구부(18a)의 폭은 개구폭은 레지스트층(2)의 개구폭과 동일하며, 예를 들면, 0.1μm~1μm 정도로 되어 있다.
그후, 개구부(18a)가 형성된 절연막(18)을 마스크로써, 제1도전형의 불순물(P형의 경우는 예를 들면, 붕소(B)이며, N형을 이용한 경우는 예를 들면, 인(P) 또는 비소(As)이다)를 이온 주입법에 의해 이온주입하고, 개구(18a)로써 노출된 반도체 기판(1)의 주표면 상에 이온 주입 불순물층(19)을 형성한다.
이 이온 주입 불순물층(19)은, 그 폭은 절연막(18)의 개구부(18a)의 폭과 동일하며, 예를 들면, 0.1μm~1μm 정도이며, 그 깊이는, 후에 형성되는 소자 분리 영역을 구성하는 홈의 깊이와 동일한 정도, 예를 들면 0.1μm 정도로 되는 것이며, 다음에, 제3도에 나타난 바와 같이, 이온 주입 불순물층(19)이 형성된 반도체 기판(1)을 열처리하고, 이온 주입 불순물층(19)에 주입된 이온을 확산시켜 불순물층(20)을 형성한다.
이 열처리는, 불순물층(20)에 있어서 이온 주입 불순물층(19)에서 불순물이 확산된 부분의 불순물 피크 농도가 예를 들면, 1×1017cm-3~1018cm-3정도가 되도록, 예를 들면, 750~1180도에서의 온도에서 열처리되는 것이다.
또한, 불순물층 20에 있어서 이온 주입 불순물층(19)에서 불순물이 확산된 부분은 이온 주입 불순물층(19) 부분에서 예를 들면, 0.수μm~1μm 정도의 폭을 가지는 것이다.
또한, 불순물층(20)에 있어서 이온 주입 불순물층(19) 부위에는 이온 주입에 의해 발생한 결정 결함이 내포되어 있는 것으로, 이 열 처리에 의해 형성된 불순물층(20)에 있어서 이온 주입 불순물층(19)에서 불순물이 확산된 부분에는 결정 결함이 존재하지 않는 것이다.
그리고, 제4도에 나타난 바와 같이, 절연막(18)을 마스크로써 반도체 기판(1)의 주표면을 통상의 에칭 기술(이방성 애칭)을 이용하여 에칭하고, 반도체 기판(1)의 소자 분리 형성 영역에, 측면 및 저면에 접한 불순물층(4)을 잔존시켜 홈(트렌치)3을 형성한다.
이 홈(3)은 그 폭은 절연막(18)의 개구부(18a)의 폭에 규제되고, 개구부(18a)와 동일하고, 예를 들면, 0.1μm~1μm정도이며, 그 두께는 예를 들면 0.1μm 정도로 되는 것이다.
그와 같이 하여 홈(3)을 형성하는 것에 의해, 불순물층(20)에 있어서 이온 주입 불순물층(19) 부위, 결국 열처리 전에 이온주입법에 의해 이온이 도입된 부위(결정결함이 내포되어 있다)를 자기정합적으로 전체 제거할 수 있고, 불순물층(20)에 있어서 이온 주입 불순물층(19)에서 불순물이 확산된 부분(결정 결함이 존재하지 않는다)에 홈(3)의 측면 및 저면에 소자 분리를 위한 불순물층4(채널 스토퍼로써 기능 한다)으로써 잔존되는 것으로 된다.
그 채널 스토퍼로써 기능 하는 불순물층(4)은 홈(3)의 내면벽(측면 및 저면의 벽면)에서 예를 들면 0.1μm~1μm정도의 폭을 가지는 것이다.
이와 같이 하여 홈(3)을 형성한 후, 절연막(18)을 제거하고, 제5도에 나타난 바와 같이 반도체 기판(1)의 홈(3)안 및 주면 상에 CVD법에 의해 산화 실리콘막(SiO2) 또는 질화 실리콘막(Si3N4)등의 절연막을 형성하고, 그 후 그 절연층을 에칭하여 반도체 기판(1)의 주표면 상에 절연층을 전체 제거하고, 홈(3)안에만 매립 절연층(5)을 형성한다.
이와 같이 하여 형성된 홈(3), 불순물층(4) 및 매립 절연층(5)에 의해, 반도체 기판(1)의 소자 형성 영역을 한정하는 소자 분리 영역을 구성하는 것이다.
다음에, 제6도에 나타난 바와 같이, 반도체 기판(1)의 주표면상 및 매립 절연층(5)에 질화 실리콘(SiO2)막으로부터 이루어진 게이트 절연막(6)을 형성하고, 이 게이트 절연막(6)상에 폴리 실리콘 층을 형성 후, 폴리 실리콘층을 에칭하여 게이트 전극(7a)을 가지는 워드선(7)을 병행하여 복수본 형성한다.
이 워드선(7)의 폭은, 홈(3)의 폭 내에 완전하게 맞도록 예를 들면, 0.수μm~1μm정도의 폭을 가지는 것이다.
다음에, 게이트 전극(7)을 마스크의 일부로써 셀프 어라인적으로 제2도전형(예를 들면 N형)의 불순물을 이온주입법에 의해 이온 주입하고 한 쌍의 소스/드레인 영역(8) 및 (9)을 형성한다.
게이트 전극(7a) 및 한 쌍의 소스/드레인 영역(8) 및 (9)에 의해 메모리셀의 스위칭 트랜지스터를 구성하고 있는 것으로, 한 쪽의 소스/드레인 영역(8)이 예의 경우, 반도체 기판(1)의 소자 형성 영역 상에 형성된 인접하는 게이트 전극(7a)간에 형성된 소스/ 드레인 영역은, 두개의 스위칭 트랜지스터의 소스/드레인 영역을 겸용하고, 후술하는 비트선에 접속되는 것으로, 다른 쪽의 소스/드레인 영역(9)은 이 예에서는 불순물층(4)에 접하고 있는 소스/드레인 영역은, 메모리셀의 용이성 소자를 구성하는 한 쪽의 전극인 스토리지 노드(후술한다)에 접속되는 것이다.
그리고, 제7도에 나타난 바와 같이, 반도체 기판(1)의 주표면상 및 워드선(7)상에 CVD법에 의해 절연층(10)을 형성하고, 이 절연층(10)에 있어서 한 쪽의 소스/드레인 영역(8)이 위치하는 위치에 콘택트 홀(10a)을 형성한다.
그리고, 이 절연층(10)상에 콘택트 홀(10a)을 게재하여 한 쪽의 소스/드레인 영역(8)에 접속되는 비트선(11)을 형성한다.
그 후, 제8도에 나타난 바와 같이, 절연층(10)상 및 비트선(11)상에 CVD법에 의해 절연층(12)을 형성하고, 이 절연층(12) 및 절연층(10)에 있어서 다른 쪽의 소스/드레인 영역(9)이 위치하는 위치에 콘택트 홀(12a) 및 (10b)을 형성한다.
그리고, 이 절연층(11)상에 상기 콘택트 홀(12a) 및 10b를 게재하고, 다른 쪽의 소스/드레인 영역(9)에 접속되는 스토리지 노드(13)를 형성한다. 그리고, 그 스토리지 노드(13)상에 유전체막(14)을 형성하고, 이 유전체막(14)의 전면에 셀프 레이트(15)를 형성한다.
이와 같이 하여 형성된 스토리지 노드(13), 유전체막(14) 및 셀프 레이트(15)에 의해 메모리셀의 용이성 소자를 구성하고 있는 것이다.
그 후, 셀프 레이트(16)상에 CVD법에 의해 절연층(16)을 형성하고, 그 절연층(16)상에 워드선(7)과 대향하고 소정 위치로써 대향한 워드선(7)과 전기적으로 접속되는 알루미늄으로부터 이루어진 절연층(17)을 형성한다.
이후, 패쉬베이션막등을 형성하여 다이나믹 랜덤 엑세스 메모리를 완성하는 것이다.
이와 같이 구성된 것에 있어서는, 채널 스토퍼로써 기능 하는 불순물층(4)을, 반도체 기판(1)의 주표면으로의 이온 주입 및 열 확산에 의해 형성한 불순물층(20)에 홈(3)을 형성하는 것으로 되어 있기 때문에, 종료 이온 등 필요하지 않고 제어가 더 용이하게 형성할 수 있음과 동시에 보다 엄밀한 소자 분리 영역을 구성할 수 있는 것이다.
더구나, 불순물층(4)을 형성하기 위하여 행해지는 이온 주입에 의해 발생하는 결정 결함이 홈(3)을 형성하는 것에 의해 전체 제거되기 때문에, 불순물층(4)에는 결정 결함이 존재되지 않고, 스위칭 트랜지스터의 소스/드레인 영역(8) 및 (9)와 접해도, 소스/드레인 영역(8) 및 (9)에서 불순물층(4)을 게재하여 리크 전류가 증가하는 것 없이 리텐션 등의 디바이스 특성을 묘화시키는 것이 없는 것이다.
[실시예 2]
제9도 내지 제12도는 본 발명의 실시예 2를 나타낸 것으로, 이하 도면에 근거하여 설명한다.
먼저, 상기의 실시예 1과 동일한 모양으로 하여 반도체 기판(1)의 주 표면상에 CVD법에 의해 산화 실리콘막(SiO2) 또는 질화 실리콘막(Si3N4) 등의 절연막(18)을 형성한 후, 이 절연막(18) 표면 전면에 레지스트층(2)을 형성하고, 레지스트층(2)에 개구(2a)를 형성한다. 이 개구(2a)가 형성된 레지스트층(2)을 마스크로 하여 개구(2a)로써 노출된 절연막(18)을 통상의 에칭 기술을 이용하여 에칭하고, 반도체 기판(1)의 소자 분리형 형성 영역이 위치하는 곳에서 개구부(18a)를 형성하고, 레지스트층(2)을 제거한다.
이 때의 절연막(18)의 개구부(18a)의 폭은 레지스트층(2)의 개구폭과 동일하고, 예를 들면 0.3μm~1μm정도로 되어 있다.
다음에, 제9도에 나타난 바와 같이, 절연막(18)의 표면상에 절연막(18)과는 다른 절연물에서 산화 실리콘막(SiO2) 또는 질화 실리콘막(Si3N4)등 (절연막(18)이 산화 실리콘막일 때는 질화 실리콘막의 절연층을 CVD법에 의해, 예를 들면, 0.1μm 정도의 두께로 형성한 후, 이 절연층을 이방성 에칭에 의해 에칭하고 절연막(18)의 표면상의 절연층을 전체 제거하고, 절연막(18)의 개구부(18a)내에 사이드 스페이서(21)를 형성한다.
이 사이드 스페이서(21)는, 반도체 기판(1)과 접촉하고 있는 폭이, 최초로 디포지션 된 두께와 동일 두께인, 예를 들면, 0.1μm 정도로 된다.
그 후, 개구부(18a)가 형성된 절연막(18) 및 사이드 스페이서(21)를 마스크로 하여, 제1도전형의 불순물을 이온주입법에 의해 이온 주입하고, 개구부(18a) 및 사이드 스페이서(21)로써 노출된 반도체 기판(1)의 주표면에 이온 주입 불순물층(19)을 형성한다.
이 이온 주입 불순물층(19)은, 그 폭은 절연막(18)의 개구부(18a) 및 사이드 스페이서(21)의 폭에 규제되어, 예를 들면 0.1μm~0.8μm정도로, 그 깊이는 나중에 형성되는 소자 분리 영역을 구성하는 홈의 깊이와 동일 정도, 예를 들면 0.1μm 정도가 되는 것이다.
다음에, 제10도에 나타난 바와 같이, 이온 주입 불순물층(19)이 형성된 반도체 기판(1)을 열처리하고, 이온 주입 불순물층(19)에 주입된 이온을 확산시켜 불순물층(20)을 형성한다.
이 열처리는, 불순물층(20)에 있어서 이온 주입 불순물층(19)에서 불순물이 확산된 부분의 불순물 피크 농도가 예를 들면 1×1017cm-3~1×1018cm-3정도가 되도록, 예를 들면, 760~1180도의 온도에서 열처리되는 것이다.
또한, 불순물층(20)에 있어서 이온 주입 불순물층(19)에서 불순물이 확산된 부분은 이온 주입 불순물층(19)부위에서 예를 들면, 0.수μm~1μm 정도의 폭을 가지는 것이다.
또한, 불순물층(20)에 있어서 이온 주입 불순물층(19)부위에는 이온 주입에 의해 발생한 결정 결함이 내포되어 있는 것으로, 이 열처리에 있어서 형성된 불순물층(20)에 있어서 이온 주입 불순물층(19)에서 불순물이 확산된 부분에는 결정 결함이 존재하지 않는 것이다.
그리고, 제11도에 나타난 바와 같이, 사이드 스페이서(21)을 제거한 후, 절연막(18)을 마스크로써 반도체 기판(1)의 일주면을 통상의 에칭 기술(이방성 에칭)을 이용하여 에칭하고, 반도체 기판(1)의 소자 분리 형성 영역에, 측면 및 저면에 접한 불순물층(4)을 잔존시켜 (트렌치)3을 형성한다. 이 홈(3)은, 그 폭은 절연막(18)의 개구부(18a)의 폭으로 규제되고, 개구부(18a)의 폭과 동일하고, 예를 들면, 0.3μm~1μm 정도이며, 그 깊이는 예를 들면 0.1μm 정도로 되는 것이다.
이와 같이 하여, 홈(3)을 형성하는 것에 의해, 불순물층(20)에 있어서 이온 주입 불순물층(19)부위, 결국, 열처리 전에 이온주입법에 의해 이온이 도입된 부위(결정 결함이 내포되어 있다)를 자기정합적으로 완전하게 전체 제거할 수 있고, 불순물층(20)에 있어서 이온 주입 불순물층(19)에서 불순물이 확산된 부분(결정 결함이 존재하지 않는다)이 홈(3)의 측면 및 저면에 소자 분리를 위한 불순물층(4)(채널 스토퍼로써 기능한다)로써 잔존되는 것이다.
이 채널 스토퍼로써 기능하는 불순물층(4)은, 홈(3)의 내벽면(측면 및 저면의 벽면)에서 예를 들면 0.수μm ~ 1μm 정도의 폭을 가지는 것이다.
이와 같이 하여, 홈(3)을 형성한 후, 절연막(18)을 제거하고, 상기 실시예(1)의 제5도 내지 제7도에 나타난 것과 동일한 모양으로 하여, 반도체 기판(1)의 홈(3)내에 매립 절연층(5)을 형성하고, 홈(3), 불순물층(4) 및 매립 절연층(5)에 의해 구성되는, 반도체 기판(1)의 소자 형성 영역을 규정하는 소자 분리 영역을 형성하고, 그 후, 게이트 절연막(6), 게이트 전극(7a)을 가지는 워드선(7), 한 쌍의 소스/드레인 영역(8,9), 비트선(11)을 형성한다.
그 후, 제10도에 나타난 바와 같이, 상기 실시예 1의 제8도로써 나타난 것과 동일한 모양으로 하고, 절연층(12), 스토리지 노드(13), 유전체막(14), 셀프레이트(15), 절연층(16), 배선층(17)을 형성한다.
이 후, 패시베이션막등을 형성하고 다이나믹 랜덤 엑세스 메모리를 완성하는 것이다.
이와 같이 구성된 것에 있어서도 상기 실시예 1과 동일한 모양으로, 채널 스토퍼로써 기능하는 불순물층(4)을 제어성 좋게 형성함과 동시에 보다 미세한 소자 분리 영역을 구성할 수 있는 것이다.
더구나, 사이드 스페이서(21)를 이용하여 이온 주입 불순물층(19)을 형성하고, 확산하여, 불순물층(20)을 형성한 후, 사이드 스페이서(21)를 제거하여 홈(3)을 형성하고 있기 때문에, 불순물층(4)을 형성하는 것으로 행해지는 이온 주입에 의해 생기는 결정 결함을, 보다 확실하게 완전하게 홈(3)에 의해 제거할 수 있고, 불순물층(4)에는 결정 결함이 전혀 존재하지 않고, 스위칭 트랜지스터의 소스/드레인 영역(8)(9)에 접해도, 소스/드레인 영역(8) 및 (9)에서 불순물층(4)을 게재하여 리크 전류가 증가하는 것은 아니고, 리텐션 등의 디바이스 특성을 묘화시키는 것이 아니다.
[실시예 3]
제13도 내지 제15도는 이 발명의 실시예 3을 나타내는 것으로, 이하 도면에 근거하여 설명한다.
먼저, 상기의 실시예 1에 나타난 제1도 내지 제3도와 동일한 모양으로 하여 반도체 기판(1)의 주 표면상에 CVD법에 의해 산화 실리콘막(SiO2) 또는 질화 실리콘막(Si3N4)등의 절연막(18)을 형성한 후, 이 절연막(18)의 표면 전면에 레지스트층(2)을 형성하고, 레지스트층(2)에 개구(2a)를 형성한다.
이 개구 2a가 형성된 레지스트층(2)을 마스크로 하여, 개구(2a)로써 노출된 절연막(18)을 통상의 에칭 기술을 이용하여 에칭하고, 반도체 기판(1)의 소자 분리 형성 영역이 위치하는 위치로 개구(18a)를 형성하고, 레지스트층(2)을 제거한다.
이 때 절연막(18)의 개구(18a)의 폭은 레지스트층(2)의 개구폭과 동일하고, 예를 들면 0.1μm ~ 1μm 정도로 되어 있다.
그리고, 개구(18a)가 형성된 절연막(18)을 마스크로 하여, 제1도전형의 불순물을 이온주입법에 의해 이온 주입하고, 개구부(18a)로써 노출된 반도체 기판(1)의 일주면에 이온 주입 불순물층(19)을 형성한다.
이 이온 주입 불순물층(19)은 그 폭은 절연막(18)의 개구부(18a)의 폭에 규제되고, 예를 들면, 0.1μm~1μm 정도이며, 그 깊이는, 나중에 형성되는 소자 분리 영역을 구성하는 홈의 깊이와 동일 정도, 예를 들면, 0.1μm 정도 되는 것이다.
그 후, 이온 주입 불순물층(19)이 형성된 반도체 기판(1)을 열처리하고, 이온 주입 불순물층(19)에 주입된 이온을 확산시켜 불순물층(20)을 형성한다.
이 열처리는, 불순물층(20)에 있어서 이온 주입 불순물층(19)에서 불순물이 확산된 부분의 불순물 피크 농도가 예를 들면 1×1017cm-3~1×1018cm-3정도가 되도록, 예를 들면, 750~1180도의 온도에서 열처리되는 것이다. 또한, 불순물층(20)에 있어서 이온 주입 불순물층(19)에서 불순물이 확산된 부분은 이온 주입 불순물층(19)부위에서 예를 들면, 0.수μm~1μm 정도의 폭을 가지는 것이다.
또한, 불순물층(20)에 있어서 이온 주입 불순물층(19)부위에는 이온 주입에 의해 발생한 결정 결함이 내포되어 있는 것으로, 이 열처리에 있어서 형성된 불순물층(20)에 있어서 이온 주입 불순물층(19)에서 불순물이 확산된 부분에는 결정 결함이 존재하지 않는 것이다.
다음으로, 제13도에 나타난 바와 같이, 절연막(18)을 전면에 대하여 등방성 에칭을 실시하고, 절연막(18)의 개구부(18a)를 개구부(18b)로 확장된다. 이때 등방성 에칭에 의한 에칭량은 예를 들면 0.1μm 정도로 되고, 개구부(18b)의 폭은 예를 들면 0.3μm~1.2μm 정도로 된다.
이와 같이 하여 형성된 개구부(18b)를 가지는 절연막(18)을 마스크로 하여 반도체 기판(1)의 일주 표면을 통상의 에칭 기술(이방성 에칭)을 이용하여 에칭하고, 제14도에 나타난 바와 같이, 반도체 기판(1)의 소자 분리 형성 영역에, 측면 및 저면에 접한 불순물층(4)을 잔존시켜 홈(트렌지)3을 형성한다.
이 홈(3)은, 이 포근 절연막(18)의 개구부(18b)의 폭으로 규제되고, 개구부(18b)의 폭과 동일, 예를 들면, 0.3μm ~ 1μm 정도이며, 그 깊이는 예를 들면, 0.1μm 정도로 되는 것이다.
이와 같이 하여 홈(3)을 형성하는 것에 의해 불순물층(20)에 있어서 이온 주입 불순물층(19)부위, 결국, 열처리 전에 이온주입법에 의해 이온이 도입된 부위(결정 결함이 내포되어 있다)를 자기 정합적으로 전체 제거할 수 있고, 불순물층(20)에 있어서 이온 주입 불순물층(19)에서 불순물이 확산된 부분(결정 결함이 존재하지 않는다)가 홈(3)의 측면 및 저면에 소자 분리를 위한 불순물층(4)(채널 스토퍼로써 기능 한다)로써 잔존되는 것으로 된다.
이 채널 스토퍼로써 기능 하는 불순물층(4)은, 홈(3)의 내벽면(측면 및 저면의 벽면)에서 예를 들면 0.수μm ~ 1μm 정도의 폭을 가지는 것이다.
이와 같이 하여, 홈(3)을 형성한 후, 절연막(18)을 제거하고, 상기 실시예 1의 제5도 내지 제7도에 나타난 것과 동일한 모양으로 하여, 반도체 기판(1)의 홈(3)내에 매립 절연층(5)을 형성하고, 홈(3), 불순물층(4) 및 매립 절연층(5)에 의해 구성되는, 반도체 기판(1) 소자 형성 영역을 규정하는 소자 분리 영역을 형성하고, 그 후, 게이트 절연막(6), 게이트 전극(7a)을 가지는 워드선(7), 한 쌍의 소스/드레인 영역(8) 및 비트선(11)을 형성한다.
그 후, 제15도에 나타난 바와 같이, 상기 실시예 1의 제8도에 나타난 것과 동일한 모양으로, 절연층(12), 스토리지 노드(13), 유전체막(14), 셀프레이트(15), 절연층(16), 배선층(17)을 형성한다.
이 후, 패시베이션막 등을 형성하고 다이나믹 랜덤 엑세스 메모리를 완성하는 것이다.
이와 같이 구성된 것으로도, 상기한 실시예 1과 동일한 모양으로, 채널 스토퍼로써 기능 하는 불순물층(4)을 제어성이 우수하게 형성함과 동시에 미세한 소자 분리 영역을 구성할 수 있는 것이다.
더구나, 개구부(18a)에 의해 이온 주입 불순물층(19)을 형성하고, 확산하여, 불순물층(20)을 형성한 후, 개구부(18a)로부터 폭이 넓은 개구부(18b)에 의해 홈(3)을 형성하고 있기 때문에, 불순물층(4)을 형성하기 위해 행해지는 이온 주입에 의해 생기는 결정 결함을, 보다 확실하게 완전하게 홈(3)에 의해 제거할 수 있고, 불순물층(4)에는 결정 결함이 전부 존재하지 않고, 스위칭 트랜지스터의 소스/드레인 영역(8) 및 (9)에 접해 있어서도, 소스/드레인 영역(8) 및 (9)에서 불순물층(4)을 게재하여 리크 전류가 증가하는 일없이, 리텐션 등의 디바이스 특성을 묘화시키는 것이 없는 것이다.
[실시예 4]
제16도 내지 제18도는 본 발명의 실시예 4를 나타내는 것으로, 이하 도면에 근거하여 설명한다.
먼저, 상기의 실시예 1에 나타난 제1도 내지 제2도와 동일한 모양으로 하여 반도체 기판(1)의 주 표면상에 CVD법에 의해 산화 실리콘막(SiO2) 또는 질화 실리콘막(Si3N4)등을 형성한 후, 이 절연막(18) 표면 전면에 레지스트층(2)을 형성하고, 레지스트층(2)에 개구(2a)를 형성한다.
이 개구(2a)가 형성된 레지스트층(2)을 마스크로 하여, 개구(2a)로써 노출된 절연막(18)을 통상의 에칭 기술을 이용하여 에칭하고, 반도체 기판(1)의 소자 분리 형성 영역이 위치하는 곳에 개구부(18a)를 형성하고, 레지스트층(2)을 제거한다.
이 때 절연막(18)의 개구부(18a)의 폭은 레지스트층(2)의 개구폭과 동일하고, 예를 들면 0.수μm ~ 2μm 정도로 되어지고, 이 값은 후에 형성되는 사이드 스페이서(22)의 폭을 예상하고 있다.
그리고, 개구부(18a)가 형성된 절연막(18)을 마스크로 하여, 제1도전형의 불순물을 이온주입법에 의해 이온 주입하고, 개구부(18a)로써 노출된 반도체 기판(1)의 일주 표면상에 이온 주입 불순물층(19)을 형성한다.
이 이온 주입 불순물층(19)은, 그 폭은 절연막(18)의 개구부(18a)의 폭으로 규제되고, 예를 들면, 0.수μm~2μm 정도이며, 그 깊이는, 예를 들면, 0.수μm~1μm 정도로 되는 것이다.
이온 주입 불순물층(19)의 주위에 있어서 접합 면에서 내측으로 폭이 예를 들면 0.수μm~1μm 정도의 범위 내에 있어서 불순물의 피크 농도가 예를 들면 1×1017cm-3~1×1018cm-3정도가 되도록, 이온 주입이 되어 있는 것이다.
그 후, 16도에 나타난 바와 같이 열처리를 행하는 일없이, 절연막(18)의 표면상에 절연막(18)과는 다른 절연물에서 이루어진 산화 실리콘막(SiO2) 또는 질화 실리콘막(Si3N4)등(절연막 18이 질화 실리콘막일 때는 질화 실리콘 막)의 절연막을 CVD법에 의해, 예를 들면, 0.수μm~1μm 정도의 두께로 형성된 후, 이 절연층을 이방성 에칭에 의해 에칭하여 절연막(18)의 표면상의 절연층을 전체 제거하고, 절연막(18)의 개구부(18a)내에 사이드 스페이서(22)를 형성한다.
이 사이드 스페이서(22)는, 반도체 기판(1)과 접촉하고 있는 폭이 최초로 디포지션된 두께와 동일 두께이다.
예를 들면, 수 0.수μm~1μm 정도로 되고, 이 폭은 후에 형성되는 채널 스토퍼로써 기능 하는 불순물층(4)과 동일 폭으로 되는 것이다.
다음으로, 제17도에 나타난 바와 같이, 개구부(18a)를 가지는 절연막(18) 및 사이드 스페이서(22)를 마스크로 하여 반도체 기판(1)의 주표면을 통상의 에칭 기술(이방성 에칭)을 이용하여 에칭하고, 반도체 기판(1)의 소자 분리 형성 영역에 측면 및 저면에 접한 불순물층(4)을 잔존시켜 홈(트렌치)(3)을 형성한다.
이 홈(3)은, 그 폭은 절연막(18)의 개구부(18a) 및 사이드 스페이서(22)의 폭에 규제되고, 예를 들면, 0.1μm ~ 1μm 정도이며, 그 깊이는 예를 들면, 0.1μm 정도로 되는 것이다.
또한 측면 및 저면에 접한 불순물층(4)의 폭은 사이드 스페이서(22)의 폭과 동일하고, 예를 들면 0.수μm~1μm 정도이며, 그 깊이는 예를 들면, 0.1μm 정도로 되는 것이다.
이와 같이 하여 홈(3)을 형성하는 것에 의해, 이온 주입 불순물층(19)에 있어서, 이온 주입에 의해 결정 결함이 많이 내포되어 있는 부위를 자기정합적으로 제거할 수 있고, 결과로써 결정 결함이 적은, 홈(3)의 측면 및 저면에 있어서 불순물층(4)을 채널 스토퍼로써 이용할 수 있는 것이다.
이와 같이 하여, 홈(3)을 형성한 후, 절연막(18) 및 사이드 스페이서(22)를 제가하고, 상기 실시예 1의 제5도 내지 제7도에 나타난 것과 동일한 모양으로, 반도체 기판(1)의 홈(3)내에 매립 절연층(5)을 형성하고, 홈(3), 불순물층(4) 및 매립 절연층(5)에 의해 구성되는, 반도체 기판(1) 소자 형성 영역을 규정하는 소자 분리 영역을 형성하고, 그 후, 게이트 절연막(6), 게이트 전극(7a)을 가지는 워드선(7), 한 쌍의 소스드레인 영역(8) 및 (9), 비트선(11)을 형성한다.
그 후, 제18도에 나타난 바와 같이, 상기 실시예 1의 제8도로써 나타낸 것과 동일한 모양으로 하고, 절연층(12), 스토리지 노드(13), 유전체막(14), 셀프레이트(15), 절연층(16), 배선층(17)을 형성한다.
이와 같이 구성되는 것에 있어서도, 상기의 실시예 1과 동일한 모양으로, 채널 스토퍼로써 기능하는 불순물층(4)을 제어성 좋게 형성함과 동시에 보다 미세한 소자 분리 영역을 구성할 수 있는 것이다.
더구나, 개구부(18a)에 근거하여 불순물층(19)을 형성하고, 이 불순물층(19)을 개구부(18a) 및 사이드 스페이서(22)에 의해 홈(3)을 형성하기 위해, 불순물층(4)을 형성하기 위해 행해지는 이온 주입에 의해 발생하는 결정 결함을, 열처리의 공정을 행하는 일없이 적어도 할 수 있고, 스위칭 트랜지스터의 소스/드레인 영역(8) 및 (9)에 접해도, 소스/드레인 영역(8) 및 (9)에서 불순물층(4)을 게재하여 리크 전류를, 제19도 내지 제24도에 나타난 적용예와 비교하여 감소할 수 있고, 리텐션 등의 디바이스 특성의 묘화를 제어할 수 있는 것이다.

Claims (8)

  1. 반도체 기판의 주 표면상에, 소자 분리 형성 영역 사에 개구부를 가지는 마스크를 형성하는 공정과, 상기 마스크의 위측에서 상기 반도체 기판과 동일 도전형의 불순물을 이온 주입하고, 상기 마스크의 개구부가 위치하는 상기 반도체 기판의 주표면에 소정의 깊이를 가지는 불순물층을 형성하는 공정과, 상기 불순물층내에 있어서, 측면 및 저면에 접한 상기 불순물층을 잔존시켜 홈을 형성하고, 이 측면 및 저면에 접한 상기 불순물층을 채널스토퍼층으로 하는 공정과, 상기 홈 내에 절연물을 매립하는 공정을 구비한 반도체 기판에 있어서 소자 분리 영역의 형성 방법.
  2. 제1항에 있어서, 상기 마스크는, 산화 실리콘 막 및 질화 실리콘막으로부터 이루어진 그룹에서 선택된 적어도 하나의 절연막인 반도체 기판에 있어서 소자 분리 영역의 형성 방법.
  3. 반도체 기판의 주표면에 소자 분리 형성 영역 사에 개구부를 가지는 마스크를 형성하는 공정과, 상기 마스크의 위쪽에서 반도체 기판과 동일 도전형의 불순물을 이온 주입하고, 상기 마스크의 개구부가 위치하는 반도체 기판의 주표면에 소정의 두께를 가지는 이온 주입 불순물층을 형성하는 공정과, 상기 이온 주입 불순물층이 형성된 상기 반도체 기판을 열처리하고, 상기 이온 주입 불순물층에 주입된 이온을 확산시켜 불순물층을 형성하는 공정과, 상기 불순물층에 있어서 상기 이온 주입 불순물층 부위에 홈을 형성하고, 상기 홈의 측면 및 저면에 접하여 잔존한 상기 불순물층을 채널 스토퍼로 하는 공정과, 상기 홈 내에 절연물을 매립하는 공정을 구비한 반도체 장치에 있어서 소자 분리 영역의 형성 방법.
  4. 제3항에 있어서, 상기 홈은, 상기 불순물층에 있어서 상기 이온 주입 불순물층 부위의 전체가 제거되어 형성된 것인 반도체 장치에 있어서 소자 분리 영역의 형성 방법.
  5. 제3항에 있어서, 상기 마스크는, 산화 실리콘막 및 질화 실리콘막으로부터 이루어지는 그룹에서 선택된 적어도 하나의 절연막인 반도체 장치에 있어서 소자 분리 영역의 형성 방법.
  6. 반도체 기판의 주표면에, 소자 분리 영역 상에 개구부를 가지는 절연막으로 이루어진 마스크를 형성하는 공정과, 상기 마스크의 기구부내 벽면에 접하여 상기 마스크와는 다른 절연막에서 이루어진 사이드 스페이서를 형성하는 공정과, 상기 마스크 및 상기 사이드 스페이서의 위측에서 상기 반도체 기판과 동일 도전형의 불순물을 이온 주입하고, 상기 마스크 및 상기 사이드 스페이서에서 노출된 반도체 기판의 주표면에 소정의 깊이를 가지는 이온 주입 불순물층을 형성하는 공정과, 상기 이온 주입 불순물층이 형성된 반도체 기판을 열처리하고, 상기 이온 주입 불순물층에 주입된 이온을 확산시켜 불순물층을 형성하는 공정과, 상기 사이드 스페이서를 제거하고, 상기 마스크를 이용하여 상기 마스크의 개구부가 위치하는 상기 불순물층을 에칭하여 홈을 형성하고, 상기 홈의 측면 및 저면에 접하여 잔존된 상기 불순물층을 채널스토퍼층으로 하는 공정과, 상기 홈 내에 절연물을 매립하는 공정을 구비한 반도체 장치에 있어서 소자 분리 영역의 형성 방법.
  7. 반도체 기판의 주 표면상에, 소자 분리 영역 상에 제1의 개구부를 가지는 절연막으로부터 이루어진 마스크를 형성하는 공정과, 상기 마스크의 위쪽으로부터 상기 반도체 기판과 상기 반도체 기판과 동일 도전형의 불순물을 이온 주입하고, 상기 마스크의 제1의 개구부가 위치하는 상기 반도체 기판의 주표면에 소정의 깊이를 가지는 이온 주입 불순물층을 형성하는 공정과, 상기 이온 주입 불순물층이 형성된 상기 반도체 기판을 열 처리하고, 상기 이온 주입 불순물층에 주입된 이온을 확산시켜 불순물층을 형성하는 공정과, 상기 마스크의 상기 제1의 개구부를 넓혀서 제2의 개구부를 형성하는 공정과, 상기 마스크를 이용하여 상기 마스크의 상기 제2의 개구부가 위치하는 상기 불순물층을 에칭하여 홈을 형성하고, 이 홈의 측면 및 저면에 접해서 잔존된 불순물층을 채널스토퍼로 하는 공정과, 상기 홈 내에 절연물을 매립하는 공정을 구비한 반도체 장치에 있어서 소자 분리 영역의 형성 방법.
  8. 반도체 기판의 주 표면상에, 소자 분리 형성 영역 상에 개구부를 가지는 절연막으로부터 이루어진 마스크를 형성하는 공정과, 상기 마스크의 위쪽으로부터 상기 반도체 기판과 동일 도전형의 불순물을 이온 주입하고, 상기 마스크의 개구부가 위치하는 상기 반도체 기판의 주표면에 소정의 깊이를 가지는 불순물층을 형성하는 공정과, 상기 불순물층을 형성한 후, 상기 마스크의 개구부 내벽 측면에 접하여 상기 마스크는 다른 절연물로부터 이루어진 사이드 스페이서를 형성하는 공정과, 상기 마스크 및 상기 사이드 스페이서를 이용하여 노출된 상기 불순물층을 에칭하여 홈을 형성하고, 이 홈의 측면 및 저면에 접해서 잔존된 상기 불순물층을 채널스토퍼로 하는 공정과, 상기 홈 내에 절연물을 매립하는 공정을 구비하는 반도체 장치에 있어서 소자 분리 영역의 형성 방법.
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