KR100321088B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 DRAM형 반도체 장치 및 그 제조 방법에 관한 것이고, 특히 축적 전극과 전송 트랜지스터의 콘택 특성을 개선하고, 또한 스토리지 노드의 전계를 완화하는 반도체 장치 및 그 제조 방법을 제공한다.
반도체 기판(10)과; 반도체 기판(10) 상에 게이트 절연막(16)을 거쳐서 형성된 게이트 전극(18)과, 확산층(20, 22)을 갖는 전송 트랜지스터와; 확산층(22)에 도달하는 콘택 창(34)이 개구된 절연막(26)과; 콘택 창(34)을 거쳐서 확산층 (22)에 접속된 축적 전극(40)과; 콘택 창(34) 하부에 형성되고, 확산층(22)과 동일 도전형의 확산층(38)과; 확산층(22) 및 확산층(38)보다 깊은 영역에 걸쳐서 형성된, 확산층(22)과 동일 도전형의 확산층(36)에 의해 반도체 장치를 구성한다.

Description

본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)은 1 트랜지스터와 1 커패시터로 구성할 수 있는 대규모 집적화가 가능한 반도체 기억 장치이고, 종래로부터 각종 구조가 제안되고 있다.
일반적인 DRAM 구조에 대하여 도 41을 사용하여 설명한다. 도 41은 일반적인DRAM 셀의 단면도를 나타낸 것이다.
DRAM을 구성하는 셀은 하나의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와, 하나의 커패시터로 구성된다. 커패시터는 축적 전극 (128), 유전체막(130), 대향 전극(132)으로 된다. 축적 전극(128)은 MOSFET의 소스/드레인 확산층(112)에 접속된다. 또한 소스/드레인 확산층(110)에는 비트 선(120)이 접속되어 있다.
여기에서 커패시터에 축적된 전하는 MOSFET를 "온(on)"시킴으로써, 비트 선에 출력되고, 이것을 센스 앰프(나타내지 않음)로 증폭함으로써 "1", "0"의 신호를 판별한다.
그런데, 커패시터에 축적된 전하는 주로 pn 접합에 기인하는 누설 전류에 의해 시간에 따라 감소하고 있다. 따라서, 어떤 일정 시간마다 셀의 신호를 재기입하는 소위 리프레시(refresh) 동작이 필요하게 된다. 여기에서 셀 데이터 유지 기간이 짧으면, 리프레시 동작을 빈번하게 행할 필요가 있고, 이것은 예컨대 소비 전력의 증대 등의 폐해를 초래한다. 여기에서 리프레시 동작의 간격을 크게 하는, 즉 각각의 셀 데이터 유지 시간을 크게 하는 것이 DRAM에 있어서 중요한 과제이다.
다음에 일반적인 DRAM의 제조 방법을 도 42 및 도 43을 사용하여 설명한다. 도 42 및 도 43은 일반적인 DRAM의 제조 방법을 나타내는 공정 단면도이다.
먼저 p형 실리콘 기판(100) 상에 LOCOS(LOCal Oxidation of Silicon)법에 의해 두꺼운 산화막이 되는 소자 분리막(102)을 형성하고, 활성 영역(104)을 획정한다. 실리콘 기판(100)에는 소자 분리막(102)의 형성 전, 또는 그 후에 p 형 웰을형성하여도 좋다.
다음에 열산화법에 의해 활성 영역(14)에 게이트 산화막(106)을 형성한 후, 게이트 전극(108)으로 된 도전층, 예컨대 다결정 실리콘 기판과 실리사이드 금속의 적층막 구조를 성장(成長)하고, 그것을 패턴화함으로써, MOSFET의 게이트 전극(108)을 형성한다. 또한 게이트 전극(108)은 동시에 워드선을 구성한다.
다음에 소스/드레인 확산층(110, 112)으로 된 n 형 확산층을 이온 주입에 의해 형성한다. 예컨대 인(P) 이온을 30 keV, 도즈(dose) 양을 2 × 1013cm-2로 하여 주입한다(도 42a).
이 후 전면(全面)에 절연막을 성장한 후, 이것을 RIE(반응성 이온 에칭: Reactive Ion Etching)법에 의해 에칭하고, 게이트 전극(108)의 측벽에 스페이서 (114)를 형성한다(도 42b).
다음에 전면에 절연막(116)을 형성한 후, 일방의 소스/드레인 확산층(110)에 콘택 창(118)을 개구(開口)한다. 절연막(116)은 층간 절연막으로서 기능 한다.
다음에 콘택 창(118)을 통해서 소스/드레인 확산층(110)과 접속되는 비트선 (120)을 형성한다(도 42c).
이 후 실리콘 기판 상에 절연막(122)을 형성하고(도 42d), 타측의 소스/드레인 확산층(112) 상에 축적 전극 콘택 창(124)을 개구한다(도 43a). 절연막(122)은 층간 절연막으로서 기능 한다.
다음에 절연막(122)을 마스크로 하여 축적 전극 콘택 창(124) 바로 밑(直下)의 실리콘 기판(10) 중에 n 형 불순물을 이온 주입하여 확산층(126)을 형성한다.
다음에 축적 전극 콘택 창(124)을 통해서 소스/드레인 확산층(112)에 접속되는 축적 전극(128)과, 유전체막(130)과 대향 전극(132)을 형성하고, 축적 전극 (128), 유전체막(130) 및 대향 전극(132)으로 된 커패시터를 형성한다.
이렇게 하여 1 트랜지스터, 1 커패시터로 된 메모리 셀을 형성한다.
이 후 절연막(134), 금속 배선(136), 커버 절연막(138) 등을 형성하고, 도 41에 나타낸 DRAM이 완성된다.
더욱이 이와 같이 MOSFET 위에 쌓아 올리도록 형성한 커패시터는 스택형 커패시터로 불려지는 것이다.
여기에서 상기 축적 전극 콘택 창(124)을 개구한 후, 축적 전극 콘택 창 (124) 바로 밑의 기판 중에 n 형 불순물을 이온 주입에 의해 도입하는 기술은 예컨대 일본 특개평 6-61451 호 공보, 일본 특개평 9-69616 호 공보에 기재되어 있다.
특개평 6-61451 호 공보에는 축적 전극(128)과 실리콘 기판(100)과의 접촉부에 있어서, 그 계면 상태에 따라서는 축적 전극(128)으로부터 기판으로의 불순물 확산이 불안정하게 되어, 이것에 의해 데이터 유지 시간이 짧게 되는 것이 보여지고 있다. 여기에서 이것을 해결하기 위한 기술로서 미리 축적 전극 콘택 창(124) 내의 실리콘 기판(100)에 불순물을 이온 주입하는 방법이 개시되어 있다. 도 42 및 도 43에 나타낸 반도체 장치의 제조 방법에 있어서, 확산층(126)이 이것에 상당하는 것이다.
또한 일본 특개평 9-69616 호 공보에는 축적 전극 콘택 창(124)으로부터 도입되는 불순물에 의해 스토리지 노드 하의 불순물 농도를 낮게 억제하고, 그 농도 구배(勾配)를 완만하게 함으로써 접합부의 전계 강도를 완화하고, 데이터 유지 특성을 향상하는 기술이 개시되어 있다. 또한 스토리지 노드의 전계를 완화함으로써 데이터 유지 특성이 개선되는 것은 예컨대 일본 특개평 6-61486 호 공보에 보여지고 있고, 이미 공지되어 있다.
또한 일본 특개평 62-238661 호 공보에는 고농도의 n 형 확산층의 하부에 저 농도의 n 형 확산층을 설치한 기술이 보여지고 있다.
그렇지만 상기 종래의 반도체 장치의 구조 및 제조 방법에서는 커패시터의 데이터 유지 시간을 크게 하기 위해서는 하기 점에 있어서 아직 불충분하였다.
첫째, 간단히 축적 전극 콘택 창(124)을 통하여 이온 주입하는 것만으로는 상기 두 가지의 문제 즉 계면 상태에 기인한 축적 전극(128)으로부터 기판으로의 불순물 확산의 불안정성 및 스토리지 노드의 전계 완화의 양방을 만족시킬 수 없었다.
둘째, 축적 전극 콘택 창(124)을 통하여 이온 주입하는 방법에서는 축적 전극 콘택 창(124) 바로 하부밖에 전계가 완화되지 않는다. 그러나 데이터 유지 시간을 짧게 하는 원인으로 되는 접합 누설은 확산층 전역에 일어날 수 있다. 따라서 상기 종래의 반도체 장치의 제조 방법과 같이 콘택 창 바로 하부 만의 접합 누설을 감소시킬 수는 있었지만 아직 불충분했다.
또한 일본 특개평 62-238661 호 공보에는 저 농도의 n 형 확산층을 설치한것은 보여지고 있으나 그 배치에 대한 상세한 기재는 없다. 가령 포토리소그라피 기술로 레지스트 막을 마스크로서 사용하여 저 농도의 n 형 확산층을 설치하면, 포토리소그라피 기술의 위치 빗나감 등에 의해 저 농도 n 형 확산층의 위치가 빗나가, 오히려 소자의 산포의 원인이 되고 있다.
본 발명의 목적은 계면 상태에 기인한 축적 전극으로부터 반도체 기판으로의 불순물 확산의 불안정성, 스토리지 노드의 전계 완화의 쌍방의 요구를 만족할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
도 1은 본 발명의 제 1 실시 형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도.
도 2는 본 발명의 제 1 실시 형태에 의한 반도체 장치의 구조를 나타내는 평면도.
도 3은 본 발명의 제 1 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 1).
도 4는 본 발명의 제 1 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 2).
도 5는 이온 주입의 에너지와 반도체 기판 중의 전계 강도의 관계를 나타내는 그래프.
도 6은 본 발명의 제 1 실시 형태에 의한 반도체 장치 및 그 제조 방법의 효과의 설명도.
도 7은 인 이온의 이온 주입 도즈 량과 전계 강도의 관계를 나타내는 그래프.
도 8은 본 발명의 제 2 실시 형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도.
도 9는 본 발명의 제 2 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 1).
도 10은 본 발명의 제 2 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 2).
도 11은 본 발명의 제 3 실시 형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도.
도 12는 본 발명의 제 3 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 1).
도 13은 본 발명의 제 3 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 2).
도 14는 소스/드레인 확산층 형성을 위한 인 이온 주입 때의 가속 에너지와 데이터 유지 시간의 관계를 나타내는 그래프.
도 15는 본 발명의 제 4 실시 형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도.
도 16은 본 발명의 제 4 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 1).
도 17은 본 발명의 제 4 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 2).
도 18은 본 발명의 제 5 실시 형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도.
도 19는 본 발명의 제 5 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 1).
도 20은 본 발명의 제 5 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 2).
도 21은 본 발명의 제 5 실시 형태에 의한 반도체 장치 및 그 제조 방법의 효과의 설명도.
도 22는 본 발명의 제 6 실시 형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도.
도 23은 본 발명의 제 6 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 1).
도 24는 본 발명의 제 6 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 2).
도 25는 본 발명의 제 2 내지 제 6 실시 형태에 의한 반도체 장치 및 그 제조 방법에 있어서의 과제의 설명도.
도 26은 본 발명의 제 7 실시 형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도.
도 27은 본 발명의 제 7 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 1).
도 28은 본 발명의 제 7 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 2).
도 29는 본 발명의 제 8 실시 형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도.
도 30은 본 발명의 제 8 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 1).
도 31은 본 발명의 제 8 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 2).
도 32는 본 발명의 제 9 실시 형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도.
도 33은 본 발명의 제 9 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 1).
도 34는 본 발명의 제 9 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 2).
도 35는 본 발명의 제 10 실시 형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도.
도 36은 본 발명의 제 10 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 1).
도 37은 본 발명의 제 10 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 2).
도 38은 본 발명의 제 11 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 1).
도 39는 본 발명의 제 11 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 2).
도 40은 제 11 실시 형태의 변형예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 41은 종래의 반도체 장치의 구조를 나타내는 개략 단면도.
도 42는 종래의 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 1).
도 43은 종래의 반도체 장치의 제조 방법을 나타내는 공정 단면도(그의 도 2).
(부호의 설명)
10 … 실리콘 기판 12 … 소자 분리막
14 … 활성 영역 16 … 게이트 절연막
18 … 게이트 전극 20, 22 … 소스/드레인 확산층
24 … 스페이서 26, 32 … 절연막
28 … 콘택 창 30 … 비트 선
34 … 축적 전극 콘택 창 36, 38 … 확산층
40 … 축적 전극 42 … 유전체막
44 … 대향 전극 46, 48, 52, 54 … 확산층
56 … 절연막 58 … 관통층
60 … 포토레지스트 62, 64 … 소스/드레인 확산층
66, 68, 70, 72, 74, 78 … 포토레지스트
76, 80 … 확산층 100 … 실리콘 기판
102 … 소자 분리막 104 … 활성 영역
106 … 게이트 절연막 108 … 게이트 전극
110, 112 … 소스/드레인 확산층
114 … 스페이서 116 … 절연막
118 … 콘택 창 120 … 비트 선
122 … 절연막 124 … 축적 전극 콘택 창
126 … 확산층 128 … 축적 전극
130 … 유전체막 132 … 대향 전극
134 … 절연막 136 … 금속 배선
138 … 커버 절연막
상기 목적은 반도체 기판과, 상기 반도체 기판 상에 형성되고 상기 반도체 기판 상에 게이트 절연막을 개재하여 형성된 게이트 전극과 상기 게이트 전극 양측의 상기 반도체 기판에 형성된 제 1 확산층을 갖는 전송 트랜지스터와, 상기 전송 트랜지스터 위를 덮고 상기 제 1 확산층에 도달하는 콘택 창이 개구된 절연막과, 상기 절연막 상에 형성되고 상기 콘택 창을 통해서 상기 제 1 확산층에 접속된 커패시터와, 상기 콘택 창 하부의 상기 반도체 기판 내에 상기 콘택 창에 정합하여 형성되고, 상기 제 1 확산층과 동일 도전형의 제 2 확산층과, 상기 콘택 창 하부의 상기 반도체 기판 내에 상기 콘택 창에 정합하여 상기 제 1 확산층 및 상기 제 2 확산층보다 깊은 영역에 걸쳐서 형성된 상기 제 1 확산층과 동일 도전형의 제 3 확산층을 구비하고, 상기 제 3 확산층은 상기 제 1 확상층 보다도 불순물 농도가 낮고, 상기 제 2 확산층 및 상기 제 3 확산층은 이온주입에 의해 형성된 확산층인 것을 특징으로 하는 반도체 장치에 의해 달성된다.
이렇게 하여 반도체 장치를 구성함으로써 계면 상태에 기인한 축적 전극으로부터 반도체 기판으로의 불순물 확산의 불안정성, 스토리지 노드의 전계 완화 쌍방의 과제가 해결되므로, DRAM의 데이터 유지 특성을 향상시킬 수 있다.
또한 상기 반도체 장치에 있어서, 상기 콘택 창은 그 일부가 소자 분리막을 관통하여 형성되어 있을 경우 특히 본 발명의 효과가 크다. 콘택 창과 소자 분리막의 간극을 작게 함으로써 DRAM의 셀 크기를 작게 할 수 있다. 그러나 그 만큼 예컨대 포토리소그라피 등의 위치 빗나감에 의해, 콘택 창이 소자 분리막 상에 개구되어 버리는 경우가 있다. 본 발명에 의하면 이와 같이 콘택 창이 소자 분리막을 관통하여 형성된 경우에 있어서도 제 2 확산층 및 제 3 확산층을 형성함으로써 축적 전극과 반도체 기판간의 누설 전류가 증대하는 것을 방지할 수 있다.
또한 상기 반도체 장치에 있어서, 상기 제 2 확산층 및 제 3 확산층은 이온 주입에 의해 형성된 확산층인 것이 좋다.
또한 상기 목적은 메모리셀 영역 및 상기 메모리셀 영역에 인접하는 주변회로 영역을 가지는 반도체 기판과, 상기 반도체 기판에 형성된 홈부에 절연층이 매립되어 형성된 소자 분리막과, 상기 메모리셀 영역에 형성되고, 상기 반도체 기판 상에 제 1 게이트 절연막을 개재하여 형성된 제 1 게이트 전극과, 상기 제 1 게이트 전극 양측의 상기 반도체 기판에 형성된 제 1 확산층을 갖는 전송 트랜지스터와, 상기 주변회로 영역의 N채널 트랜지스터 형성영역에 형성되고, 상기 반도체 기판상에 제 2 게이트 절연막을 개재하여 형성된 제 2 게이트 전극과, 상기 제 2 게이트 전극의 양측의 상기 반도체 기판에 형성된 제 2 확산층을 가지는 N채널 트랜지스터와, 상기 주변회로 영역의 P채널 트랜지스터 형성영역에 형성되고, 상기 반도체 기판상에 제 3 게이트 절연막을 개재하여 형성된 제 3 게이트 전극과, 상기 제 3 게이트 전극의 양측의 상기 반도체 기판에 형성된 제 3의 확산층을 가지는 P채널 트랜지스터와, 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극의 측벽을 덮는 스페이서와, 상기 전송 트랜지스터 위를 덮고 상기 제 1 확산층에 도달하는 콘택 창이 개구된 절연막과, 상기 절연막 상에 형성되어 상기 콘택 창을 통해서 상기 제 1 확산층에 접속된 커패시터와, 상기 제 1 게이트 전극 및 상기 스페이서에 정합하여 이온주입에 의해 형성된 확산층이고, 상기 커패시터와 상기 제 1 확산층이 접속된 영역의 상기 반도체 기판에 상기 제 1 확산층 보다 깊고 상기 소자분리막의 저부보다 얕은 영역에 걸쳐서 형성되고, 상기 제 1 확산층과 동일 도전형으로 된 제 4 확산층을 구비하고, 상기 제 2 확산층은 상기 제 2 게이트 전극 및 상기 스페이서에 정합하여 형성되고, 상기 제 1 확산층 및 상기 제 4 확산층 보다도 불순물 농도가 높은 제 5 확산층을 가지는 것을 특징으로 하는 반도체 장치에 의해서도 달성된다. 이와 같이 하여 반도체 장치를 구성함으로써 스토리지 노드의 전계가 완화되므로 DRAM의 데이터 유지 특성을 향상시킬 수 있다.
또한 상기 목적은 메모리셀 영역 및 상기 메모리셀 영역에 인접하는 주변회로 영역을 가지는 반도체 기판과, 상기 반도체 기판에 형성된 홈부에 절연층이 매립되어 형성된 소자분리막과, 상기 메모리셀 영역에 형성되고, 상기 반도체 기판 상에 제 1 게이트 절연막을 개재하여 형성된 제 1 게이트 전극과, 상기 제 1 게이트 전극 양측의 상기 반도체 기판에 형성된 제 1 확산층을 갖는 전송 트랜지스터와, 상기 주변회로 영역의 N채널 트랜지스터 형성영역에 형성되고, 상기 반도체 기판상에 제 2 게이트 절연막을 개재하여 형성된 제 2 게이트 전극과, 상기 제 2 게이트 전극의 양측의 상기 반도체 기판에 형성된 제 2 확산층을 가지는 N채널 트랜지스터와, 상기 주변회로 영역의 P채널 트랜지스터 형성영역에 형성되고, 상기 반도체 기판상에 제 3 게이트 절연막을 개재하여 형성된 제 3 게이트 전극과, 상기 제 3 게이트 전극의 양측의 상기 반도체 기판에 형성된 제 3 확산층을 가지는 P채널 트랜지스터와, 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극의 측벽을 덮는 스페이서와, 상기 전송 트랜지스터 위를 덮고, 상기 제 1 확산층에 도달하는 콘택 창이 개구된 절연막과, 상기 절연막 상에 형성되어 상기 콘택 창을 통해서 상기 제 1 확산층에 접속된 커패시터와, 상기 제 1 게이트 전극에 정합하여 형성된 확산층으로서, 상기 커패시터와 상기 제 1 확산층이 접속된 영역의 상기 반도체 기판에 상기 제 1 확산층보다 깊고 상기 소자분리막의 저부보다 얕은 영역에 걸쳐서 형성되고, 상기 제 1 확산층과 동일 도전형으로 된 제 4 확산층을 구비하고, 상기 제 2 확산층은 상기 제 2 게이트 전극 및 상기 스페이서에 정합하여 형성되고 상기 제 1 확산층 및 상기 제 4 확산층 보다도 불순물 농도가 높은 제 5 확산층을 가지는 것을 특징으로 하는 반도체 장치에 의해서도 달성된다. 이와 같이 하여 반도체 장치를 구성함으로써 스토리지 노드의 전계가 완화되므로 DRAM의 데이터 유지 특성을 향상시킬 수 있다.
또한 상기 반도체 장치에 있어서, 상기 제 4 확산층은 적어도 스토리지 노드 측에 형성되어 있으면 데이터 유지 특성을 향상시킬 수도 있다. 그렇지만 제 1 게이트 전극 양측의 반도체 기판 중에 제 4 확산층을 형성하여도 좋다. 이 경우 제조 공정을 간략하게 할 수 있다.
또한 상기 반도체 장치에 있어서, 상기 제 1 확산층은 상기 제 1 게이트 전극에 정합하여 형성되어 있는 것이 좋다.
또한 상기 반도체 장치에 있어서, 상기 제 2 확산층은 상기 제 2 게이트 전극 및 상기 스페이서에 정합하여 형성되고, 상기 제 4 확산층과 거의 같은 불순물 분포를 갖는 제 6 확산층을 더 구비하는 것이 좋다.
이와 같이, 스토리지 노드의 전계를 완화하는 제 2 확산층과 거의 같은 불순물 분포를 갖는 제 6 확산층을 N 채널 트랜지스터에도 설치함으로써, N 채널 트랜지스터의 소스/드레인 확산층 중에서의 전계도 완화시킬 수 있다. 이것에 의해 N 채널 트랜지스터의 누설 전류를 저감할 수 있다.
또한 상기 반도체 장치에 있어서, 상기 제 2 확산층은 상기 제 2 게이트 전극에 정합하여 형성되고, 상기 제 4 확산층과 거의 같은 불순물 분포를 갖는 제 6 확산층을 더 구비하는 것이 좋다. 스토리지 노드의 전계를 완화하는 제 2 확산층과 거의 같은 불순물 분포를 갖는 제 6 확산층을 N 채널 트랜지스터에도 설치함으로써, N 채널 트랜지스터의 소스/드레인 확산층 중에서의 전계도 완화시킬 수 있다. 이것에 의해 N 채널 트랜지스터의 누설 전류를 저감할 수 있다.
또한 상기 반도체 장치에 있어서, 상기 제 3 확산층은 상기 제 3 게이트 전극 및 상기 스페이서에 정합하여 형성되고, 상기 제 4 확산층은 거의 같은 불순물 분포를 갖는 제 7 확산층을 더 구비한 것이 좋다. 스토리지 노드의 전계를 완화하는 제 4 확산층과 거의 같은 불순물 분포를 갖는 제 7 확산층을 P 채널 트랜지스터에도 설치하면, 제 4 확산층을 형성하는 이온 주입 공정에서 포토레지스트의 마스크를 형성할 필요가 없으므로, 포토리소그라피 공정을 증가하지 않고도 제 4 확산층을 형성할 수 있다.
또한 상기 반도체 장치에 있어서, 상기 제 4 확산층은 상기 제 1 확산층보다도 불순물 농도가 낮은 것이 좋다.
또한 상기 반도체 장치에 있어서, 상기 제 4 확산층은 상기 반도체 기판에 인을 첨가하는 것에 의해 형성되는 것이 좋다. 이온 주입하는 불순물로서 비교적 원자 질량이 가벼운 인을 사용하면 반도체 기판에 인가하는 손상을 억제하면서 제 4 확산층을 형성할 수 있으므로, 반도체 장치의 누설 전류를 저감할 수 있다.
또한 상기 반도체 장치에 있어서, 상기 콘택 창은 상기 제 1 게이트 전극에 자기 정합(自己 整合)적으로 형성된 것이 좋다. 상기 반도체 장치의 구조는 콘택 창의 자기 정합 콘택을 사용한 경우에도 동일하게 적용할 수 있다.
또한 상기 반도체 장치에 있어서, 상기 콘택 창 하부의 상기 반도체 기판 중에 형성되고, 상기 제 1 확산층과 동일 도전형의 제 8 확산층을 더 갖는 것이 좋다. 이와 같이 하여 반도체 장치를 구성함으로써, 계면 상태에 기인한 축적 전극으로부터 반도체 기판으로의 불순물 확산의 불안정성을 해소할 수 있다.
또한 상기 반도체 장치에 있어서, 상기 반도체 기판에 형성된 홈 부에 절연막이 매립되어 형성된 소자 분리막을 더 갖는 것이 좋다. 트랜치 법에 의해 형성한 소자 분리막을 설치하면, 소자 분리 폭과는 독립하여 소자 분리막의 막 두께를 증가할 수 있으므로, 전계를 완화하기 위한 깊은 확산층을 형성하는 이온 주입 공정에 있어서 주입 이온이 관통하지 않도록 소자 분리막의 두께를 용이하게 제어할 수 있다.
또한 상기 목적은 반도체 기판 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 게이트 전극 형성 공정과, 상기 게이트 전극을 마스크로 하여 이온 주입을 행하여, 상기 게이트 전극 양측의 상기 반도체 기판에 제 1 확산층을 형성하는 제 1 이온 주입 공정과, 상기 반도체 기판 상의 전면에 절연막을 형성하는 절연막 형성 공정과, 상기 절연막에 상기 제 1 확산층에 도달하는 콘택 창을 형성하는 콘택 창 형성 공정과, 상기 절연막을 마스크로하여 상기 콘택 창 바로 밑의 상기 반도체 기판에 이온 주입하고, 상기 제 1 확산층과 동일 도전형으로 된 제 2 확산층을 형성하는 제 2 이온 주입 공정과, 상기 절연막을 마스크로 하여 상기 콘택 창 바로 밑의 반도체 기판에 상기 제 1 이온주입 공정보다도 적은 도즈량으로 이온 주입하여, 상기 제 1 확산층 및 상기 제 2 확산층보다 깊은 영역에 걸쳐서 형성되고, 상기 제 1 확산층과 동일 도전형으로 된 제 3 확산층을 형성하는 제 3 이온 주입 공정과, 상기 콘택 창을 통해서 상기 제 1 확산층에 접속된 커패시터를 형성하는 커패시터 형성 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 달성된다. 이와 같이 하여 반도체 장치를 제조함으로써, 계면 상태에 기인한 축적 전극으로부터 반도체 기판으로의 불순물 확산의 불안정성을 개선하고, 스토리지 노드에 대한 전계를 완화할 수 있다. 이것에 의해 DRAM의 데이터 유지 특성을 향상시킬 수 있다.
또한 상기 반도체 장치의 제조 방법에 있어서, 상기 제 2 및 상기 제 3 이온 주입 공정에서는 인 이온을 주입하는 것에 의해 상기 제 2 확산층 및 상기 제 3 확산층을 형성하는 것이 좋다. 제 2 및 제 3 이온 주입 공정에 있어서 원자 질량이 비교적 가벼운 인 이온을 주입하면, 반도체 기판에 인가되는 손상을 적게 할 수 있으므로, 주입 손상에 의한 누설 전류의 증가를 억제하면서 스토리지 노드에 대한 전계를 완화할 수 있다.
또한 상기 콘택 창 형성 공정에 있어서, 상기 콘택 창의 일부가 소자 분리 영역을 관통하도록 상기 콘택 창을 개구한 경우에 특히 본 발명의 효과가 크다. 콘택 창과 소자 분리막의 간격을 작게 함으로써 DRAM의 셀 크기를 작게 할 수 있다. 그러나 그 만큼 예컨대 포토리소그라피 등의 위치 빗나감에 의해 콘택 창이 소자 분리막 상에 개구하여 버리는 경우가 있다. 본 발명에 의하면 이와 같이 콘택 창이 소자 분리막을 관통하여 형성된 경우에도, 제 2 확산층 및 제 3 확산층을 형성함으로써 축적 전극과 반도체 기판간의 누설 전류를 증대하는 것을 방지할 수 있다.
또한 상기 목적은 메모리셀 영역 및 상기 메모리셀 영역에 인접하는 주변회로 영역을 가지는 반도체 기판의 상기 메모리셀 영역에, 제 1 게이트 절연막을 개재하여 제 1 게이트 전극을 형성하고, 상기 주변회로 영역의 N채널 트랜지스터 형성영역에 제 2 게이트 절연막을 개재하여 제 2 게이트 전극을 형성하고 상기 주변 회로 영역의 P채널 트랜지스터 형성영역에 제 3 게이트 절연막을 개재하여 제 3 게이트 전극을 형성하는 게이트 전극 형성공정과, 상기 메모리셀 영역에 상기 제 1 게이트 전극을 마스크로 하여 이온주입을 행하여, 상기 제 1 전극 양측의 상기 반도체 기판에 제 1 확산층을 형성하는 제 1 이온 주입 공정과, 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 제 3 게이트 전극의 측벽에 스페이서를 형성하는 스페이서 형성 공정과, 상기 제 1 게이트 전극 및 상기 스페이서를 마스크로 하여 상기 반도체 기판에 이온 주입하여, 상기 제 1 확산층보다 깊은 영역에 걸쳐서 형성되고, 상기 제 1 확산층과 동일 도전형으로 된 제 2 확산층을 형성하는 제 2 이온 주입 공정과, 상기 N채널 트랜지스터 형성영역에 상기 제 2 게이트 전극 및 상기 스페이서를 마스크로 하여 상기 제 1 이온주입 공정 및 상기 제 2 이온주입 고정 보다도 많은 도즈량으로 이온주입을 행하여, 상기 제 1 확산층 및 상기 제 2 확산층보다도 불순물 농도가 높은 제 3 확산층을 형성하는 제 3 이온 주입공정과, 상기 반도체 기판 상의 전면에 절연막을 형성하는 절연막 형성 공정과, 상기 절연막에 상기 제 1 확산층에 도달하는 콘택 창을 형성하는 콘택 창 형성 공정과, 상기 콘택 창을 통해서 상기 제 1 확산층에 접속된 커패시터를 형성하는 커패시터 형성 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법에 의해서도 달성된다. 이와 같이 하여 반도체 장치를 제조함으로써, 스토리지 노드의 전계를 완화하고, DRAM의 데이터 유지 특성을 향상시킬 수 있다.
또한 상기 목적은 메모리셀 영역 및 상기 메모리셀 영역에 인접하는 주변회로 영역을 가지는 반도체 기판의 상기 메모리셀 영역에 제 1 게이트 절연막을 개재하여 제 1 게이트 전극을 형성하고 상기 주변회로 영역의 N채널 트랜지스터 형성영역에 제 2 게이트 절연막을 개재하여 제 2 게이트 전극을 형성하고 상기 주변회로 영역의 P채널 트랜지스터 형성 영역에 제 3 게이트 절연막을 개재하여 제 3 게이트전극을 형성하는 게이트 전극 형성공정과, 상기 메모리셀 영역에 상기 제 1 게이트 전극을 마스크로 하여 이온 주입을 행하여, 상기 제 1 게이트 전극 양측의 상기 반도체 기판에 제 1 확산층을 형성 하는 제 1 이온 주입 공정과, 상기 메모리셀 영역에 상기 제 1 게이트 전극을 마스크로 하여 상기 반도체 기판에 이온 주입하여, 상기 제 1 확산층보다 깊은 영역에 걸쳐서 형성되고, 상기 제 1 확산층과 동일 도전형으로 된 제 2 확산층을 형성하는 제 2 이온 주입 공정과, 상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 제 3 게이트 전극의 측벽에 스페이서를 형성하는 스페이서 형성공정과, 상기 N채널 트랜지스터 형성영역에 상기 제 2 게이트 전극 및 상기 스페이서를 마스크로 하여 상기 제 1 이온주입 공정 및 상기 제 2 이온 주입공정보다도 많은 도즈량으로 이온주입을 행하여 상기 제 1 확산층 및 상기 제 2 확산층보다도 불순물 농도가 높은 제 3 확산층을 형성하는 제 3 이온주입 공정과, 상기 반도체 기판 상의 전면에 절연막을 형성하는 절연막 형성 공정과, 상기 절연막에 상기 제 1 확산층에 도달하는 콘택 창을 형성하는 콘택 창 형성 공정과, 상기 콘택 창을 통해서 상기 제 1 확산층에 접속된 커패시터를 형성하는 커패시터 형성 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법에 의해서도 달성된다. 이와 같이 하여 반도체 장치를 제조함으로써, 스토리지 노드의 전계를 완화하고 DRAM의 데이터 유지 특성을 향상시킬 수 있다.
또한 상기 반도체 장치의 제조 방법에 있어서, 상기 제 2 이온 주입 공정에서는 적어도 스토리지 노드 측에 제 2 확산층을 형성하면, 데이터 유지 특성을 향상시킬 수 있다. 그렇지만 게이트 전극 양측의 반도체 기판 중에 상기 제 2 확산층을 형성하는 것도 좋다. 이 경우 반도체 장치의 제조 공정을 간략하게 할 수 있다.
또한 상기 반도체 장치의 제조 방법에 있어서, 상기 제 2 이온 주입 공정에서는 상기 제 2 게이트 전극 및 상기 스페이서를 마스크로 하여 이온 주입을 행하여, 상기 N 채널 트랜지스터의 형성 영역에 상기 제 2 확산층과 거의 같은 불순물 분포를 갖는 제 4 확산층을 더 형성하는 것이 좋다. 스토리지 노드의 전계를 완화하는 제 2 확산층과 거의 같은 불순물 분포를 갖는 제 4 확산층을 N 채널 트랜지스터에도 설치함으로써, N 채널 트랜지스터의 소스/드레인 확산층 중에서의 전계도 완화할 수 있다. 이것에 의해 N 채널 트랜지스터의 누설 전류를 저감할 수 있다.
또한 상기 반도체 장치의 제조 방법에 있어서, 상기 제 2 이온 주입 공정에서는 상기 제 2 게이트 전극을 마스크로 하여 이온 주입을 행하여, 상기 N 채널 트랜지스터의 형성 영역에 상기 제 2 확산층과 거의 같은 불순물 분포를 갖는 제 4 확산층을 더 형성하는 것이 좋다. 스토리지 노드의 전계를 완화하는 제 2 확산층과 거의 같은 불순물 분포를 갖는 제 4 확산층을 N 채널 트랜지스터에도 설치함으로써, N 채널 트랜지스터의 소스/드레인 확산층 중에서의 전계도 완화할 수 있다. 이것에 의해 N 채널 트랜지스터의 누설 전류를 저감할 수 있다.
또한 상기 반도체 장치의 제조 방법에 있어서, 상기 절연막 형성 공정 전에, 상기 P 채널 트랜지스터 형성 영역에 상기 제 3 게이트 전극 및 스페이서를 마스크로 하여 이온 주입을 행하여, 제 5 확산층을 형성하는 제 4 이온 주입 공정을 더 갖고, 상기 제 2 이온 주입 공정에서는 상기 제 3 게이트 전극 및 스페이서를 마스크로 하여 이온 주입을 행하여, 상기 P 채널 트랜지스터의 형성 영역에 상기 제 2확산층과 거의 같은 불순물 분포를 갖는 제 6 확산층을 더 형성하는 것이 좋다. 스토리지 노드의 전계를 완화하는 제 2 확산층과 거의 같은 불순물 분포를 갖는 제 6 확산층을 P 채널 트랜지스터에도 설치하면, 제 2 확산층을 형성하는 이온 주입 공정에 있어서 포토리지스트의 마스크를 형성할 필요가 없으므로, 리소그라피 공정을 증가하지 않고도 제 2 확산층을 형성할 수 있다.
또한 상기 반도체 장치의 제조 방법에 있어서, 상기 제 2 이온 주입 공정에서는 상기 제 1 이온 주입 공정보다도 적은 도즈 량으로 이온 주입을 행하는 것이 좋다.
또한 상기 반도체 장치의 제조 방법에 있어서, 상기 제 2 이온 주입 공정에서는 인 이온을 주입하여 상기 제 2 확산층을 형성하는 것이 좋다. 제 2 이온 주입 공정에 있어서 원자 질량이 비교적 가벼운 인 이온을 주입하면, 반도체 기판에 인가되는 손상을 적게 할 수 있으므로, 주입 손상에 의한 누설 전류의 증가를 억제하면서 스토리지 노드에 대한 전계를 완화할 수 있다.
또한 상기 반도체 장치의 제조 방법에 있어서, 상기 콘택 창 형성 공정에서는 상기 게이트 전극에 자기 정합적으로 상기 콘택 창을 개구하는 것이 좋다. 상기 반도체 장치의 제조 방법에 있어서, 콘택 창을 자기 정합으로 개구하는 반도체 장치의 제조 방법에도 동일하게 적용할 수 있다.
또한 상기 반도체 장치의 제조 방법에 있어서, 상기 콘택 창 형성 공정 후에, 상기 절연막을 마스크로 하여 상기 콘택 창 바로 밑의 반도체 기판에 이온 주입하고, 상기 제 1 확산층과 동일 도전형으로 된 제 7 확산층을 형성하는 제 5 이온 주입 공정을 더 구비한 것이 좋다. 이와 같이 하여 반도체 장치를 제조함으로써, 계면 상태에 기인한 축적 전극으로부터 반도체 기판으로의 불순물 확산의 불안정성을 해소할 수 있다.
또한 상기 반도체 장치의 제조 방법에 있어서, 상기 게이트 전극 형성 공정 전에, 상기 반도체 기판의 소자 분리 영역에 홈을 형성하여 상기 홈에 절연막을 매립함으로써, 상기 홈에 매립된 상기 절연막으로 된 소자 분리막을 형성하는 소자 분리막 형성 공정을 더 구비한 것이 좋다. 트랜치 법에 의해 소자 분리막을 형성하면, 소자 분리 폭과는 독립하여 소자 분리막의 막 두께를 증가할 수 있으므로, 전계를 완화하기 위한 깊은 확산층을 형성하는 이온 주입 공정에 있어서 주입 이온이 관통하지 않도록 소자 분리막의 두께를 용이하게 제어할 수 있다.
(발명의 실시 형태)
[제 1 실시 형태]
본 발명의 제 1 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 도 1 내지 도 7을 사용하여 설명한다.
도 1은 본 실시 형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도이고, 도 2는 본 실시 형태에 의한 반도체 장치의 구조를 나타내는 평면도이고, 도 3 및 도 4는 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이고, 도 5는 이온 주입의 에너지와 반도체 기판 중의 전계 강도의 관계를 나타내는 그래프이고, 도 6은 본 실시 형태에 의한 반도체 장치 및 그 제조 방법의 효과를 설명하는 도면이고, 도 7은 이온의 도즈 량과 전계 강도의 관계를 나타내는 그래프이다.
먼저, 본 실시 형태에 의한 반도체 장치에 대해 도 1 및 도 2를 사용하여 설명한다.
실리콘 기판(10)상에는 활성 영역(14)을 규정하는 소자 분리막(12)이 형성되어 있다. 활성 영역(14) 상에는 게이트 절연막(16)을 개재하여 게이트 전극(18)이 형성되어 있다. 게이트 전극(18) 양측의 소자 영역에는 소스/드레인 확산층(20, 22)이 각각 독립하여 형성되어 있다. 이렇게 하여 게이트 전극(18)과 소스/드레인 확산층(20, 22)으로 된 MOSFET이 형성되어 있다. MOSFET는 DRAM의 전송 트랜지스터로서 기능하고, 게이트 전극(18)은 지면 수직 방향으로 나란히 늘어선 다수의 전송 트랜지스터의 게이트 전극을 겸하는 워드 선으로서도 기능 한다(도 2a 참조).
MOSFET이 형성된 실리콘 기판(10) 상에는 층간 절연막으로서 기능하는 절연막(26)이 형성되어 있다. 절연막(26)에는 관통하여 소스/드레인 확산층(20)을 노출하는 콘택 창(28)이 개구되어 있고, 절연막(26) 상에는 콘택 창(28)을 통해서 소스/드레인 확산층(20)에 접속된 비트선(30)이 형성되어 있다.
절연막(26) 상에는 층간 절연막으로서 기능하는 절연막(32)이 형성되어 있다. 절연막(26) 및 절연막(32)에는 타측의 소스/드레인 확산층(22)을 노출하는 축적 전극 콘택 창(34)이 개구되어 있고, 절연막(32) 상에는 축적 전극 콘택 창(34)을 통해서 소스/드레인 확산층(22)에 접속된 축적 전극(40)이 형성되어 있다. 축적 전극(40) 상에는 유전체막(42)을 개재하여 대향 전극(44)이 형성되어 있고, 이렇게 하여 축적 전극(40), 유전체막(42), 대향 전극(44)으로 된 커패시터가 구성되어 있다.
이렇게 하여, 하나의 MOSFET와 하나의 커패시터로 된 DRAM이 구성되어 있다.
여기에서 본 실시 형태로 된 반도체 장치는 축적 전극(40)과 소스/드레인 확산층(22)을 접속하는 영역에 설치된 확산층의 구조에 특징이 있다.
즉, 본 실시 형태에 의한 반도체 장치는 축적 전극(40)이 소스/드레인 확산층(20)이 접속하는 영역에 있어서의 실리콘 기판 중에, 축적 전극(40)으로부터 실리콘 기판(10)으로의 불순물 확산이 불충분한 경우를 보상하기 위한 확산층(38)과, 스토리지 노드의 전계를 완화하기 위한 확산층(36)이 설치되어 있는 것에 특징이 있다.
확산층(38)은 축적 전극(40)으로부터의 고상(固相) 확산이 불충분한 경우에 데이터 유지시간이 적게되는 것을 방지하기 위한 것이고, 소스/드레인 확산층(22)과 거의 같은 정도의 깊이에 설치되어, 그 이온 주입 시의 도즈 량은 대략 5 × 1012∼ 5 × 1014cm-2정도로 설정된다.
또한, 스토리지 노드의 전계를 완화하기 위한 확산층(36)은 그 목적으로부터 소스/드레인 확산층(22)보다도 깊게 까지 형성되어, 그 농도는 소스/드레인 확산층(22)보다도 저 농도로 설정된다.
이와 같이 하여 축적 전극(40)과 소스/드레인 확산층(22)의 콘택 영역에 2 종류의 확산층(36, 38)을 설치함으로써, 계면 상태에 기인한 축적 전극으로부터 실리콘 기판(10)으로의 불순물 확산의 불안정성과 스토리지 노드의 전계 완화의 쌍방의 요구를 만족시키면서 반도체 장치를 구성할 수 있다.
이하, 본 실시 형태에 의한 반도체 장치의 제조 방법에 따라서 본 발명을 상세히 설명한다.
먼저 p 형 실리콘 기판(10) 상에 예컨대 LOCOS 법에 의해 소자 분리막(12)을 형성하고, 활성 영역(14)을 규정한다. 실리콘 기판(10)에는 소자 분리막(12)의 형성 전, 또는 그 후에 p 형 웰을 형성하는 것도 좋다.
다음에 열산화법에 의해 활성 영역(14)에 실리콘 산화막으로 된 게이트 절연막(16)을 형성한다.
다음에 게이트 절연막(16) 상에 게이트 전극으로 된 도전층, 예컨대 다결정 실리콘막과 금속 실리사이드 막의 적층막을 예컨대 CVD 법에 의해 성장하고, 이것을 패턴화함으로써 전송 트랜지스터의 게이트 전극(18)을 형성한다. 게이트 전극 (18)은 지면 수직 방향으로 나란히 늘어선 다수의 전송 트랜지스터의 게이트 전극을 겸하는 워드 선으로서도 기능 한다.
이 후, 게이트 전극(18) 및 소자 분리막을 마스크로 하여 이온 주입을 행하고, 소스/드레인 확산층(20, 22)으로 된 영역에 n 형 확산층을 형성한다. 이온 주입은 예컨대 인(P) 이온을 가속 에너지 30keV, 도즈 량 2 × 1013cm-2로서 주입한다(도 3a 참조).
또한 이온 주입한 불순물은 그대로의 상태로는 충분히 활성화하지 않아서, 후에 열처리를 필요로 한다. 따라서 엄밀하게는 이온 주입 직후에는 소스/드레인확산층(20, 22)은 형성되어 있다고는 말할 수 없으나, 설명의 편의상 본 명세서에서는 주입 직후의 상태에 있어서도 소스/드레인 확산층이라 하기로 한다. 이와 다른 불순물 확산층에 대해서도 같다고 한다.
다음에 예컨대 CVD 법에 의해 실리콘 기판(10)의 전면에 절연막을 성장하고, 이것을 RIE(반응성 이온 에칭: Reactive Ion Etching) 법에 의해 에칭하고, 게이트 전극(18)의 측벽에 스페이서(24)를 형성한다(도 3b 참조).
다음에, 예컨대 CVD 법에 의해 전면에 절연막(26)을 형성한다. 절연막(26)은 층간 절연막으로서 기능 한다.
이 후, 통상의 리소그라피 기술 및 에칭 기술에 의해, 소스/드레인 확산층 (20)을 노출시키는 콘택 창(28)을 절연막(26)에 개구한다.
다음에 절연막(26) 상에 도전 막을 퇴적하여 패턴화하고, 콘택 창(28)을 통해서 소스/드레인 확산층(20)에 접속된 비트 선(30)을 형성한다(도 3c 참조).
다음에 예컨대 CVD 법에 의해 전면에 절연막(32)을 형성한다(도 3d 참조). 절연막(32)은 층간 절연막으로서 기능 한다.
다음에 통상의 리소그라피 기술 및 에칭 기술에 의해 소스/드레인 확산층 (22)을 노출시키는 축적 전극 콘택 창(34)을 절연막(32) 및 절연막(26)에 개구한다 (도 4a 참조).
다음에 절연막(32)을 마스크로하여 콘택 창(34) 바로 밑의 기판 중에 n 형 불순물을 이온 주입하고, 확산층(36, 38)을 형성한다. 확산층(36, 38)은 각각 다른 조건으로 형성한다(도 4b 참조).
또한 콘택 창(34)을 개구하기 위하여 사용한 레지스트 막을 남겨 놓고 상기 이온 주입의 마스크로서 이 레지스트 막을 사용하여도 좋다.
확산층(36)을 형성하기 위한 제 1 이온 주입은 예컨대 인 이온을 주입 에너지 100 keV, 도즈 량 5 × 1012cm-2로서 이온 주입한다. 확산층(38)을 형성하기 위한 제 2 이온 주입은 예컨대 인 이온을 주입 에너지 30 keV, 도즈 량 5 × 1013cm-2로서 이온 주입한다. 제 1 및 제 2 이온 주입은 그 순서를 변경하여도 좋다.
여기에서 이 이온 주입 조건을 결정하는 근거에 대하여 상세히 설명한다.
도 5는 축적 전극 콘택 창(34)을 통하여 실리콘 기판(10)에 인 이온을 각각 60 keV, 100 keV의 가속 에너지로 주입한 경우에서의 콘택 창(34) 바로 밑의 실리콘 기판(10) 중의 최대 전계 강도를 나타낸 것이다. 또한 소스/드레인 확산층(20, 22)은 인 이온을 가속 에너지 30 keV, 도즈 량 2 × 1013cm-2로서 주입하여 형성했다. 전계는 시뮬레이션에 의해 계산한 것이다. 전계 강도는 이 이온 주입을 행하지 않은 경우를 1로 하고, 이것에 대한 상대치를 나타내고 있다.
본 도면에 의하면, 전계를 완화하기 위해서는 100 keV 정도의 고 에너지에서 3 ∼ 7 × 1012cm-2정도의 도즈 량이 필요한 것으로 알려진다. 60 keV 정도의 가속 에너지는 충분한 전계 완화 효과를 얻을 수 없다. 당초부터 확산층을 넓은 분포로 하여 전계를 완화시키므로, 소스/드레인 확산층(20, 22)의 이온 주입 조건보다 고 에너지, 저 도즈 량인 것이 필요하다.
여기에서 먼저 인 이온을 주입 에너지 100 keV, 도즈 량 5 × 1012cm_2의 조건으로 제 1 이온 주입을 행한다. 이것에 의해 전계를 완화할 수 있다.
그런데 100 keV 로 인 이온 주입을 행한 경우, 그 이온의 평균 투영 비정(飛程)(Rp)은 약 0.12 ㎛, 표준 편차(△Rp)는 약 0.05 ㎛ 이다. 따라서 실리콘 기판(10) 표면, 즉 후에 축적 전극과 실리콘 기판(10)의 계면으로 되는 영역에는 인은 거의 도입되지 않는다. 가령 이 계면 부분에 충분한 농도를 유지하도록 제 1 이온 주입의 도즈 량을 높이면, 이번에는 전계 완화 효과가 적게되는 것이 도 5로부터 분명하다.
여기에서 본 실시 형태에서는, 다시 제 2 이온 주입으로서 인 이온을 주입 에너지 30 keV, 도즈 량 5 × 1013cm-2의 조건으로 이온 주입한다. 이것에 의해 후에 축적 전극과 실리콘 기판(10)의 계면으로 되는 영역에도 인이 충분히 주입되기 때문에, 축적 전극으로부터 불순물 확산이 불안정하여도 데이터 유지 시간의 저하는 일어나지 않는다.
또한, 이 이온 주입의 에너지는 대략 소스/드레인 확산층(20, 22) 형성 시의 이온 주입 에너지와 같은 정도로 하는 것이 좋다. 주입 에너지가 지나치게 낮으면 주입 장치의 특성상 빔 전류를 얻기가 곤란하게 되고, 주입 에너지가 지나치게 높으면 제 1 이온 주입에 의한 전계 완화 효과가 상쇄될 우려가 있기 때문이다.
도 6에 나타낸 바와 같이, 축적 전극 콘택 창(34)이 포토리소그라피의 위치 빗나감 등에 의해 소자 분리막(12) 상에 개구된 경우, 특히 이 두 번째의 이온 주입이 중요하게 된다.
일본 특개평 9-69616 호 공보에 기재된 바와 같이 제 1 이온 주입만을 행하면, 소자 분리막(12)부에 개구된 콘택 창의 바로 밑에는 소스/드레인 확산층(20, 22)이 존재하지 않기 때문에, 만약 축적 전극(40)으로부터 실리콘 기판(10)으로의 불순물 확산이 불충분하면, pn 접합이 형성되지 않아 큰 누설 전류가 생기게 된다. 여기에서 상기 두 번째의 인 이온 주입을 행함으로써, 소자 분리막(12)부에 개구된 콘택 창의 바로 밑에 n 형 확산층을 미리 설치할 필요가 있다.
또한 일본 특개평 6-61451 호 공보에 나타낸 바와 같이 제 2 이온 주입만을 행하면, 도 5에 나타낸 바와 같이 그 가속 에너지가 작기 때문에 전계를 완화하는 효과를 얻을 수 없다. 즉 도 5에서는 60 keV 이더라도 전계 완화 효과가 적은 것을 볼 수 있고, 또한 이것에 의해 에너지가 적으면 그 전계 완화 효과는 거의 없는 것이 추정되기 때문이다.
또한 큰 문제는 이 제 2 이온 주입에 의해 오히려 전계가 크게 되어 버릴 가능성이 있다. 그 이유는 제 2 이온 주입은 실리콘 기판(10) 표면 근방이 고농도로 되는 조건에서 이온 주입을 행하기 때문에, 실질적으로 소스/드레인 층(20, 22)의 농도가 고동도화하게 되고, 이것은 전계의 증대를 초래하기 때문이다.
이것을 도 7로 설명한다. 도 7은 축적 전극 콘택 창(34)을 통하여 실리콘 기판(10)에 인 이온을 30 keV의 가속 에너지로 주입한 경우에서의 최대 전계 강도를 나타낸 것이다. 전계는 시뮬레이션에 의해 계산한 것이다. 전계 강도는 이 이온 주입을 행하지 않은 경우를 1로 하고, 이것에 대한 상대치로 표시하고 있다. 또한 본도면은 축적 전극으로부터 기판으로의 확산이 전혀 행해지지 않았다고 하여 계산한 결과이다. 실제로 이 이온 주입이 효과를 갖는 것은 축적 전극으로부터 기판으로의 확산이 불충분한 장소이기 때문에, 이와 같은 조건에서 계산했다.
본 도면에 의하면 인 이온 30 keV의 이온 주입은 도즈 량이 많을수록 전계가 크게 되는 것을 알 수 있다. 즉 축적 전극으로부터의 불순물이 불안정한 경우를 구제하기 위한 이온 주입을 행함으로써, 전계의 증대가 일어나고 마는 폐해도 생긴다. 이것을 해결하기 위해, 전계 완화용으로 비교적 높은 에너지로의 이온 주입이 필요하다.
이상 나타낸 바와 같이, 제 1 및 제 2 이온 주입은 각각 단독으로는 데이터 유지 시간을 증대하는 효과는 적고, 양자를 조합하여 사용하는 것에 의해 큰 효과를 발휘하는 것이 본 발명에 의해 비로소 밝혀졌다.
또한 이 첫 번째 및 두 번째의 이온 주입은 비소(As)보다도, 인을 사용하는 것이 좋다. 비소는 원자 질량이 큰 이온 주입에 있어서의 결정 결함이 생기기 쉽고, 역으로 누설 전류가 증대할 가능성이 있기 때문이다.
이와 같이 하여 확산층(36, 38)을 형성한 후, 예컨대 CVD 법에 의해 인을 도핑(doping)한 다결정 실리콘막을 퇴적하여 패턴화하고, 축적 전극 콘택 창(34)을 통해서 소스/드레인 확산층(22)에 접속된 축적 전극(40)을 형성한다.
다음에 유전체막(42)을 개재하여 대향 전극(44)을 형성하고, 축적 전극 (40), 유전체막(42) 및 대향 전극(44)으로 된 커패시터를 형성한다(도 4a 참조). 또한 도 4c에 나타낸 커패시터는 MOSFET 위에 쌓아 올리도록 형성한 커패시터이고,일반적으로 스택형 커패시터로 불려지는 것이다.
이 후 절연막, 금속 배선 및 커버 절연막 등을 형성함으로써, 1 트랜지스터와 1 커패시터로 된 메모리 셀을 갖는 DRAM이 완성된다.
이와 같이 본 실시 형태에 의하면, 스토리지 노드 영역에 축적 전극(40)으로부터 실리콘 기판(10)으로의 불순물 확산이 불충분한 경우를 보상하는 확산층 (38)과, 스토리지 노드의 전계를 완화하는 확산층(36)을 형성하기 때문에 DRAM의 데이터 유지 시간을 향상시킬 수 있다. 이것에 의해 DRAM의 소비 전력의 저감 등을 이룰 수 있다.
[제 2 실시 형태]
본 발명의 제 2 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 도 8 내지 도 10을 사용하여 설명한다. 또한 제 1 실시 형태에 의한 반도체 장치 및 그 제조 방법과 동일 구성 요소에는 동일 부호를 붙이고 설명을 생략 또는 간략하게 한다.
도 8은 본 실시 형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도이고, 도 9 및 도 10은 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
제 1 실시 형태에서는 축적 전극 콘택 창(34)을 통해서 확산층(36, 38)을 형성하고, 이것에 의해 축적 전극(40)으로부터 실리콘 기판(10)으로의 불순물 확산이 불충분한 경우를 보상하는 동시에 스토리지 노드에서의 전계를 완화했다.
그렇지만 제 1 실시 형태에 의한 반도체 장치 및 그 제조 방법에서는, 축적전극 콘택 창(34)을 통하여 이온 주입에 의해 확산층(36, 38)을 형성하기 때문에, 확산층(36, 38)은 축적 전극 콘택 창(34) 바로 밑 밖에 형성되지 않는다.
이 경우 축적 전극 콘택 창(34) 바로 밑밖에는 전계가 완화되지 않으므로, 전계 완화의 관점에서는 확산층(36)을 더 넓은 영역으로 형성하는 것이 좋다.
본 실시 형태에서는 축적 전극(40)으로부터 실리콘 기판(10)으로의 불순물 확산이 불충분한 경우를 보상하는 동시에 스토리지 노드의 전계 완화에 효과가 있는 반도체 장치 및 그 제조 방법을 제공한다.
본 실시 형태에 의한 반도체 장치는 도 8에 나타낸 바와 같이 전계를 완화하기 위한 확산층(46)이 스페이서(24)를 마스크로 하여 형성되고 있고, 축적 전극 (40)으로부터 실리콘 기판(10)으로의 불순물 확산이 불충분한 경우를 보상하기 위한 확산층(48)이 축적 전극 콘택 창(34)을 마스크로 하여 형성되어 있는 것이 특징이 있다.
이하, 제조 공정에 따라서 본 실시 형태에 의한 반도체 장치 및 그 제조 방법을 상세히 설명한다.
먼저, 예컨대 도 3a에 나타낸 제 1 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 실리콘 기판(10) 상에 전송 트랜지스터를 형성한다(도 9a 참조).
다음에 예컨대 CVD 법에 의해 실리콘 기판(10)의 전면에 절연막을 성장하고, 이것을 RIE 법에 의해 에칭하고, 게이트 전극(18)의 측벽에 스페이서(24)를 형성한다(도 9b 참조).
다음에 소자 분리막(12), 게이트 전극(18), 스페이서(24)를 마스크하여 인 이온의 이온 주입을 행하고, 실리콘 기판(10) 중에 확산층(46)을 형성한다. 이 이온 주입은 인 이온을 예컨대 가속 에너지 100 keV, 도즈 량 5 × 1012cm-2의 조건으로 행한다. 이 이온 주입은 스토리지 노드의 전계를 완화하는 효과를 갖는 것이고, 제 1 실시 형태에서의 제 1 이온 주입에 상당하는 것이다.
또한 이 이온 주입 조건은 도 5에 나타낸 축적 전극 콘택 창(34)을 통하여 이온 주입을 행한 경우의 전계 계산 결과로부터 결정했다. 전계 완화의 효과를 생각하면, 소스/드레인 확산층(22)보다 저 농도인 것이 좋다. 또한 주입 에너지 및 도즈 량의 효과는 확산층(36)을 형성하는 제 1 실시 형태에서의 제 1 이온 주입의 경우와 같다.
이와 같이 스페이서(24)를 형성한 직후에 전계를 완화하기 위한 확산층(46)을 형성하면, 게이트 전극(18) 측벽의 스페이서(24)로 둘러싸인 확산층 영역 전체의 전계가 완화되므로, 제 1 실시 형태에 의한 반도체 장치보다도 더 데이터 유지 시간을 크게 할 수 있게 된다.
이 후 예컨대 CVD 법에 의해 전면에 절연막(26)을 형성한다. 절연막(26)은 층간 절연막으로서 기능 한다.
다음에 통상의 리소그라피 기술 및 에칭 기술에 의해, 소스/드레인 확산층 (20)을 노출시키는 콘택 창(28)을 절연막(26)에 개구한다.
다음에 절연막(26) 상에 도전 막을 퇴적하여 패턴화하고, 콘택 창(28)을 통해서 소스/드레인 확산층(20)에 접속된 비트 선(30)을 형성한다(도 9c 참조).
이 후 예컨대 CVD 법에 의해 전면에 절연막(32)을 형성한다(도 9d 참조). 절연막(32)은 층간 절연막으로서 기능 한다.
다음에 통상의 리소그라피 기술 및 에칭 기술에 의해, 소스/드레인 확산층 (22)을 노출시키는 축적 전극 콘택 창(34)을 절연막(32) 및 절연막(26)에 개구한다 (도 10a 참조).
다음에 절연막(32)을 마스크로 하여 콘택 창(34) 바로 밑의 기판 중에 n 형 불순물을 이온 주입하여 확산층(48)을 형성한다(도 10b 참조).
확산층(48)을 형성하기 위한 이온 주입은 축적 전극(40)으로부터 실리콘 기판(10)으로의 불순물 확산이 불충분한 영역, 특히 축적 전극 콘택 창(34)이 소자 분리막(12) 상에 빗나가 개구된 경우를 구제하는 목적을 갖는 것으로, 제 1 실시 형태에서의 제 2 이온 주입에 상당하는 것이다. 또한 주입 에너지 및 도즈 량의 효과는 확산층(38)을 형성하는 제 1 실시 형태에서의 제 2 이온 주입의 경우와 같다.
이 후 예컨대 도 4c에 나타낸 제 1 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 1 트랜지스터와 1 커패시터로 된 메모리 셀을 갖는 DRAM을 완성한다(도 10c 참조).
이와 같이 본 실시 형태에 의하면, 게이트 전극(18)의 측벽에 스페이서(24)를 형성한 후에 인 이온 주입을 행하여, 스토리지 노드의 전계 완화를 하기 위한 확산층(46)을 형성하므로, 게이트 전극(18) 측벽의 스페이서(24)로 둘러싸인 확산층 전부의 전계가 완화되기 때문에, 데이터 유지 시간을 더 크게 할 수 있다.
[제 3 실시 형태]
본 발명의 제 3 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 도 11 내지 도 14를 사용하여 설명한다. 또한 제 1 및 제 2 실시 형태에 의한 반도체 장치 및 그 제조 방법과 동일 구성 요소에는 동일 부호를 붙이고, 설명을 생략 또는 간략하게 한다.
도 11은 본 실시 형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도이고, 도 12 및 도 13은 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이고, 도 14는 소스/드레인 확산층 형성을 위한 인 이온 주입 때의 가속 에너지와 데이터 유지 시간의 관계를 나타내는 그래프이다.
본 실시 형태에 의한 반도체 장치는 기본적인 구조는 제 2 실시 형태에 의한 반도체 장치와 동일하지만, 제 2 실시 형태에 의한 확산층(46)이 이것보다도 농도가 높은 확산층(52)으로 치환되어 있는 것에 특징이 있다.
이하, 제조 공정에 따라서 본 실시 형태에 의한 반도체 장치 및 그 제조 방법을 상세하게 설명한다.
먼저, 예컨대 도 9a ∼9b에 나타낸 제 2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 게이트 전극(18)의 측벽이 스페이서(24)에 의해 덮인 전송 트랜지스터를 형성한다.
다음에 소자 분리막(12), 게이트 전극(18), 스페이서(24)를 마스크로하여 인 이온의 이온 주입을 행하고, 실리콘 기판(10) 중에 확산층(52)을 형성한다(도 12a ∼ b 참조). 이 이온 주입은 인 이온을 예컨대 주입 에너지 40 keV, 도즈 량 1 ×1013cm-2의 조건으로 행한다.
여기에서 확산층(52)을 형성하는 효과에 대하여 설명한다.
도 14는 MOSFET의 소스/드레인 확산층(20, 22) 형성을 위한 인 이온의 이온 주입의 가속 에너지에 대한 데이터 유지 시간을 그린 것이다. 여기에서 횡축은 많은 셀 중, 가장 데이터 유지 시간이 짧은 셀의 데이터 유지 시간을 20 keV 때를 1로 하여, 이것에 대한 상대치를 나타내고 있다.
본 도면에 의해 소스/드레인 확산층(20, 22) 형성을 위한 인 이온의 주입 에너지를 크게 할수록 데이터 유지 시간을 크게 할 수 있다는 것을 알 수 있다. 이 이유는 명백하지는 않지만 가속 에너지가 크면 확산층이 깊게 형성되어, 결함이 많다고 생각되는 기판 표면보다도 오히려 기판 측의 깊은 곳에 공핍층이 형성되기 때문이라고 추정되고 있다.
그런데, 소스/드레인 확산층(20, 22)을 위한 이온 주입의 가속 에너지를 지나치게 크게 할 수는 없다. 그 이유는 셀의 MOSFET의 채널 길이는 대단히 짧아, 단채널 효과를 방지하기 위해서는 소스/드레인 확산층을 얕게 형성하는 것이 요구되기 때문이다.
따라서 본 실시 형태에서는 게이트 전극(18) 형성 후의 소스/드레인 확산층 (20, 22) 형성의 이온 주입은 종래 대로 인 이온을 가속 에너지 30 keV, 도즈 량 2 × 1013cm-2의 조건으로 주입하여 얕은 소스/드레인 확산층(20, 22)을 형성하고 있다. 그리고, 그 후에 게이트 전극(18) 및 스페이서(24)를 마스크로하여 인 이온을가속 에너지 40 keV, 도즈 량 1 × 1013cm-2의 조건으로 주입하여 확산층(52)을 형성하고 있다.
이러한 주입에 의해 깊은 확산층(52)이 형성되기 때문에, 데이터 유지 시간의 향상을 기대할 수 있다. 한편으로는 이 깊은 확산층(52)은 게이트 전극(18)단보다 스페이서(24) 만큼 외측에 형성되어 있으므로 MOSFET의 단채널 효과에 미치는 영향은 적다. 또한, 이 이온 주입의 도즈 량은 소스/드레인 확산층(20, 22)과 같은 정도나 다소 적은 정도가 좋다. 도즈 량이 지나치게 많으면 MOSFET의 단채널 효과에 대한 영향이 크게 되고, 지나치게 적으면 공핍층을 기판 측에 깊게 한다고 하는 목적이 달성되지 않기 때문이다.
이와 같이 확산층(52)을 형성하면 MOSFET의 단채널 효과에 대한 영향을 억제하면서, 깊은 확산층을 형성할 수 있으므로 데이터 유지 시간의 향상이 기대할 수 있다.
제 2 실시 형태 및 제 3 실시 형태는 모두 스페이서(24) 형성 후에 인 이온의 이온 주입을 행하는 것이고, 그 조건은 다르지만 중요한 것은 게이트 전극(18) 형성 후의 소스/드레인 확산층(20, 22) 형성용 이온 주입보다도 그 가속 에너지를 크게 한다고 하는 점에서는 공통이다.
또한, 이 스페이서 형성 후의 이온 주입은 제 2 및 제 3 실시 형태도 인 이온으로 행하는 것이 좋다. 비소를 사용하면 오히려 결정 결함을 유발하여 역으로 데이터 유지 시간이 짧게 되는 일도 있을 수 있기 때문이다.
또한, 제 2 및 제 3 실시 형태를 조합하여, 스페이서(24) 형성 후에 인 이온을 가속 에너지 100 keV, 도즈 량 5 × 1012cm-2로 한 조건으로 형성한 확산층 (46)과, 인 이온을 가속 에너지 40 keV, 도즈 량 1 × 1013cm-2로 한 조건으로 형성한 확산층(52)을, 2회의 이온 주입으로 형성하여도 좋다. 이것에 의해 전계 완화와 확산층을 깊게 한다고 하는 두 개의 효과를 동시에 기대할 수 있다.
이와 같이 하여 확산층(52)을 형성한 후, 예컨대 도 9c 내지 도 10c에 나타낸 제 2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 1 트랜지스터와 1 커패시터로 된 메모리 셀을 갖는 DRAM을 완성한다(도 12c ∼ 도 13c 참조).
이와 같이 본 실시 형태에 의하면, 게이트 전극(18)의 측벽에 스페이서(24)를 형성한 후에 인 이온의 이온 주입을 행하여 확산층(52)을 형성하므로, 데이터 유지 시간을 향상시킬 수 있다.
[제 4 실시 형태]
본 발명의 제 4 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 도 15 내지 도 17을 사용하여 설명한다. 또한 제 1 내지 제 3 실시 형태에 의한 반도체 장치 및 그 제조 방법과 동일 구성 요소에는 동일 부호를 붙이고, 설명을 생략 또는 간략하게 한다.
도 15는 본 실시 형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도이고, 도 16 및 도 17은 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
본 실시 형태에 의한 반도체 장치는 도 15에 나타낸 바와 같이 소스/드레인 확산층(20, 22)의 심부(深部)에 스토리지 노드의 전계를 완화하기 위한 확산층(54)이 형성되어 있는 것에 특징이 있다.
이하 제조 공정에 따라서 본 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 상세히 설명한다.
먼저, 예컨대 도 9a에 나타낸 제 2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 실리콘 기판(10) 상에 전송 트랜지스터를 형성한다.
다음에 게이트 전극(18), 소자 분리막(12)을 마스크로하여 이온 주입을 행하여, 소스/드레인 영역(20, 22)으로 되는 n 형 확산층을 형성한다. 이온 주입은 예컨대 인 이온을 가속 에너지 30 keV, 도즈 량 2 × 1013cm-2로서 주입한다.
다음에 게이트 전극(18), 소자 분리막(12)을 마스크로서 다시 이온 주입을 행하여, 전계 완화를 위한 확산층(54)을 형성한다(도 16a 참조). 확산층(54)은 예컨대 인 이온을 가속 에너지 100 keV, 도즈 량 5 × 1012cm-2의 조건으로 이온 주입함으로써 형성한다. 확산층(54)은 전계 완화를 목적으로 하는 것으로, 소스/드레인 확산층(20, 22)보다도 깊고 또한 저 농도로 한다. 확산층(54)을 형성하기 위한 이온 주입은 제 1 실시 형태에서의 확산층(36)을 형성할 때에 필요로 되는 조건과 동일하게 설정되면 좋다.
또한, 소스/드레인 확산층(20, 22)을 형성하기 위한 이온 주입과, 전계 완화를 위한 확산층(54)을 형성하기 위한 이온 주입은 어느 것을 먼저 행하여도 좋다.
이 후 예컨대 CVD 법에 의해 실리콘 기판(10)의 전면에 절연막을 성장하고, 이것을 RIE 법에 의해 에칭하고, 게이트 전극(18)의 측벽에 스페이서(24)를 형성한다(도 16b 참조).
이와 같이 하여 확산층(54)을 형성한 후, 예컨대 도 9c 내지 도 10c에 나타낸 제 2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 1 트랜지스터와 1 커패시터로 된 메모리 셀을 갖는 DRAM을 완성한다(도 16c ∼ 도 17c 참조).
이와 같이 본 실시 형태에 의하면, 확산층(54)을 설치함으로써 스토리지 노드 전체의 확산층의 전계를 완화할 수 있으므로, 제 1 및 제 2 실시 형태에 의한 반도체 장치보다도 더 큰 효과를 기대할 수 있다. 단 확산층(54)을 설치함으로써 전계 완화의 효과가 얻어지는 한편, MOSFET의 단채널 효과에 영향을 미칠 우려가 있기 때문에, 그 영향의 정도에 따라 제 1 및 제 2 반도체 장치를 구별하여 사용하면 좋다.
[제 5 실시 형태]
본 발명의 제 5 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 도 18 내지 도 21을 사용하여 설명한다. 또한 제 1 내지 제 4 실시 형태에 의한 반도체 장치의 제조 방법과 동일 구성 요소에는 동일 부호를 붙이고, 설명을 생략 또는 간략하게 한다.
도 18은 본 실시 형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도이고, 도 19 및 도 20은 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이고, 도 21은 본 실시 형태에 의한 반도체 장치 및 그 제조 방법의 효과를 설명하는 도면이다.
본 실시 형태에 의한 반도체 장치는 기본적인 제조 수순으로서는 제 2 실시 형태에 의한 반도체 장치와 같지만, 도 18에 나타낸 바와 같이 축적 전극(40)과 소스/드레인 확산층(22)을 접속하기 위한 커패시터 전극 콘택 창(34)을 게이트 전극(18)에 자기 정합으로 개구하고 있는 것에 특징이 있다.
이하, 제조 공정에 따라서 본 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 상세히 설명한다.
먼저, p 형 실리콘 기판(10) 상에 예컨대 LOCOS 법에 의해 소자 분리막(12)을 형성하여 활성 영역(14)을 규정한다.
다음에 열산화법에 의해 활성 영역(14)에 실리콘 산화막으로 된 게이트 절연막(16)을 형성한다.
다음에 게이트 절연막(16) 상에 게이트 전극으로 되는 도전층, 예컨대 다결정 실리콘막과 금속 실리사이드 막의 적층막과, 게이트 전극을 덮기 위한 절연막, 예컨대 실리콘 질화막을 예컨대 CVD 법에 의해 순차 성장한다.
이 후, 도전층과 절연막의 적층막을 패턴화하고, 그 상면이 절연막(56)으로 덮인 전송 트랜지스터의 게이트 전극(18)을 형성한다.
다음에 게이트 전극(18), 절연막(56), 소자 분리막(12)을 마스크로하여 이온 주입을 행하고, 소스/드레인 확산층(20, 22)으로 되는 영역에 n 형 확산층을 형성한다. 이온 주입은 예컨대 인 이온을 가속 에너지 30 keV, 도즈 량 2 × 1013cm-2로서 주입한다(도 19a 참조).
다음에 예컨대 CVD 법에 의해 실리콘 기판(10)의 전면에 절연막을 성장하고, 이것을 RIE 법에 의해 에칭하고, 게이트 전극(18) 및 절연막(56)의 측벽에 스페이서(24)를 형성한다. 스페이서(24)는 예컨대 실리콘 질화막으로 한다. 이것에 의해 게이트 전극(18)은 실리콘 질화막으로 된 절연막(56), 스페이서(24)에 의해 덮이게 된다.
절연막(56) 및 스페이서(24)는 후 공정으로 축적 전극 콘택 창(34)을 개구할 때에 마스크로서 사용하는 막이므로, 상층에 형성하는 층간 절연막에 대해 에칭 선택성이 있는 재료로 형성한다.
이 후 소자 분리막(12), 게이트 전극(18), 절연막(56), 스페이서(24)를 마스크로하여 인 이온의 이온 주입을 행하여, 실리콘 기판(10) 중에 확산층(46)을 형성한다(도 19b 참조). 이 이온 주입은 인 이온을 예컨대 가속 에너지 100 keV, 도즈 량 5 × 1012cm-2의 조건으로 행한다. 이 이온 주입은 스토리지 노드의 전계를 완화하는 효과를 갖는 것이고, 제 1 실시 형태에서의 제 1 이온 주입에 상당하는 것이다.
다음에, 예컨대 CVD 법에 의해 전면에 절연막(26)을 형성한다. 절연막(26)은 층간 절연막으로서 기능 하는 막이고, 예컨대 BPSG(Boro-Phospho-Silicate Glass) 막 등의 실리콘 산화막에 의해 형성한다.
다음에 통상의 리소그라피 기술 및 에칭 기술에 의해 소스/드레인 확산층(20)을 노출시키는 콘택 창(28)을 절연막(26)에 개구한다.
이 후 절연막(26) 상에 도전 막을 퇴적하여 패턴화하고, 콘택 창(28)을 통해서 소스/드레인 확산층(20)에 접속된 비트 선(30)을 형성한다(도 19c 참조).
다음에 예컨대 CVD 법에 의해 전면에 절연막(32)을 형성한다(도 19d 참조). 절연막(32)은 층간 절연막으로서 기능 하는 막이고, 예컨대 BPSG 막 등의 실리콘 산화막에 의해 형성한다.
다음에 통상의 리소그라피 기술 및 에칭 기술에 의해, 소스/드레인 확산층 (22)을 노출시키는 축적 전극 콘택 창(34)을 절연막(32) 및 절연막(26)에 개구한다 (도 20a 참조). 이 때 축적 전극 콘택 창(34)을 개구하기 위한 에칭은 실리콘 질화막에 대해 실리콘 산화막의 에칭 속도가 큰 조건으로 행한다.
이와 같이 함으로써, 포토리소그라피의 위치가 빗나가거나 또는 축적 전극 콘택 창(34)의 직경이 크게되어, 축적 전극 콘택 창(34)의 단부가 게이트 전극 (18) 상에 연재(延在)하는 경우에 있어서도 축적 전극 콘택 창(34)의 에칭에서의 실리콘 질화막으로 된 절연막(56) 및 스페이서(24)가 거의 에칭되지 않으므로, 게이트 전극(18)은 절연막(56) 및 스페이서(24)에 의해 보호되어, 그 후 형성되는 축적 전극(40)과 게이트 전극(18)이 전기적으로 단락(short circuit)되지 않는다.
이 후 절연막(32, 56), 게이트 전극(18), 스페이서(24)를 마스크로하여 콘택 창(34) 바로 밑의 기판 중에 n 형 불순물을 이온 주입하여 확산층(48)을 형성한다(도 20b 참조).
확산층(48)을 형성하기 위한 이온 주입은 축적 전극(40)으로부터 실리콘 기판(10)으로의 불순물 확산이 불충분한 영역, 특히 축적 전극 콘택 창(34)이 소자 분리막(12) 상에 빗나가 개구된 경우를 구제하는 목적을 갖는 것으로, 제 1 실시 형태에서의 제 2 이온 주입에 상당하는 것이다. 또한 주입 에너지 및 도즈 량의 효과는 확산층(38)을 형성하는 제 1 실시 형태에서의 제 2 이온 주입의 경우와 같다.
다음에 예컨대 도 10c에 나타낸 제 2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 1 트랜지스터와 1 커패시터로 된 메모리 셀을 갖는 DRAM을 완성한다(도 20c 참조).
본 실시 형태에서는 전계 완화를 위한 인의 이온 주입을 스페이서(24) 형성 후에 행하는 점이 종래 기술과는 다른 것이다. 그러나 본 실시 형태와 같이 축적 전극 콘택 창(34)을 자기 정합적으로 형성하는 경우, 도 20a만을 볼 경우에는 스페이서(24) 형성 후에 이온 주입하여도 종래 기술과 같이 축적 전극 콘택 창(34) 개구 후에 이온 주입하여도 결과적으로 동일한 구조, 즉 전계 완화되는 영역의 폭은 동일하게 보인다.
그렇지만, 본 실시 형태는 종래 기술과 다르다는 것을 도 21을 참조하여 설명한다.
도 12는 축적 전극 콘택 창(34)이 위치가 빗나가서 개구된 경우를 나타내고 있다.
도 21b에 나타낸 본 실시 형태에 의한 반도체 장치에서는 축적 전극 콘택 창 (34)을 자기 정합적으로 개구하고 있으므로, 위치가 빗나가도 그 후 형성되는 축적 전극(40)과 게이트 전극(18)이 전기적으로 단락 되는 것과 같은 문제는 일어나지않는다. 또한 본 실시 형태에 의한 반도체 장치에서는 스페이서(24) 형성 후에 이미 전계 완화를 위한 이온 주입을 행하고 있으므로, 축적 전극 콘택 창(34)의 위치 빗나감의 유무에 관계없이 넓은 범위에서의 전계 완화 효과를 기대할 수 있다.
한편, 도 21a에 나타낸 종래 기술과 같이 축적 전극 콘택 창(34)의 개구 후에 전계 완화를 위한 이온 주입을 행하면, 실제로 주입되는 영역은 좁아지고, 전계 완화도 그 좁은 영역밖에는 효과를 갖지 않는다.
따라서, 본 실시 형태에 의한 반도체 장치의 제조 방법을 채용함으로써, 리소그라피 공정의 위치 맞춤 빗나감에 의해 축적 전극 콘택 창(34)의 개구 위치가 빗나간 경우에 있어서도 효과적으로 전계를 완화할 수 있다.
이와 같이 본 실시 형태에 의하면, 축적 전극 콘택 창(34)을 게이트 전극 (18)에 대해 자기 정합적으로 형성한 경우에 있어서도 스페이서(24)의 형성 후에 전계 완화를 위한 이온 주입을 행하므로, 위치 빗나감의 유무에 관계없이 넓은 범위에서 전계 완화 효과를 기대할 수 있다.
또한, 본 실시 형태에 의한 반도체 장치 및 그 제조 방법은 제 3 실시 형태와 조합할 수도 있다. 즉 축적 전극 콘택 창(34)을 게이트 전극(18)에 대해 자기 정합적으로 형성한 구조에 있어서, 스페이서(24) 형성 후에 깊은 확산층을 형성하기 위한 이온 주입, 예컨대 인을 가속 에너지 40 keV, 도즈 량 1 × 1013cm-2로서 이온 주입하여도 좋다. 이와 같이 함으로써 제 3 실시 형태에 의해 얻어진 효과도 얻을 수 있다.
[제 6 실시 형태]
본 발명의 제 6 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 도 22 내지 도 24를 사용하여 설명한다. 또한 제 1 내지 제 5 실시 형태에 의한 반도체 장치 및 그 제조 방법과 동일 구성 요소에는 동일 부호를 붙이고, 설명을 생략 또는 간략하게 한다.
도 22는 본 실시 형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도이고, 도 23 및 도 24는 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
본 실시 형태에 의한 반도체 장치는 기본적인 제조 수순으로서는 제 4 실시 형태에 의한 반도체 장치와 같지만, 도 22에 나타낸 바와 같이 축적 전극(40)과 소스/드레인 확산층(22)을 접속하기 위한 커패시터 전극 콘택 창(34)을 게이트 전극(18)에 자기 정합으로 개구하고 있는 것에 특징이 있다.
이하, 제조 공정에 따라서 본 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 상세히 설명한다.
먼저, 예컨대 도 19a에 나타낸 제 5 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 실리콘 기판(10) 상에 그 상면이 절연막(56)으로 덮인 전송 트랜지스터의 게이트 전극(18)을 형성한다.
다음에 게이트 전극(18), 절연막(56), 소자 분리막(12)을 마스크로 하여 이온 주입을 행하여, 소스/드레인 확산층(20, 22)으로 되는 n 형 확산층을 형성한다.이온 주입은 예컨대 인 이온을 가속 에너지 30 keV, 도즈 량 2 × 1013cm-2로서 주입한다.
다음에 게이트 전극(18), 절연막(56), 소자 분리막(12)을 마스크로 하여 다시 이온 주입을 행하여, 전계 완화를 위한 n 형 확산층(54)을 형성한다(도 23a 참조). 확산층(54)은 예컨대 인 이온을 가속 에너지 100 keV, 도즈 량 5 × 1012cm-2의 조건으로 이온 주입함으로써 형성한다. 확산층(54)은 전계 완화를 목적으로 하는 것으로, 소스/드레인 확산층(20, 22)보다도 깊고 또한 저 농도로 한다. 확산층(54)을 형성하기 위한 이온 주입은 제 1 실시 형태에서의 확산층(36)을 형성할 때에 필요한 조건과 동일한 조건으로 설정되면 좋다.
이 후, 예컨대 CVD 법에 의해 실리콘 기판(10)의 전면에 절연막을 성장하고, 이것을 RIE 법에 의해 에칭하고, 게이트 전극(18), 절연막(56)의 측벽에 스페이서(24)를 형성한다(도 23b 참조). 스페이서(24)는 예컨대 실리콘 질화막으로 한다. 이것에 대해 게이트 전극(18)은 실리콘 질화막으로 된 절연막(56)과 스페이서 (24)에 의해 덮이게 된다.
절연막(56) 및 스페이서(24)는 후 공정에서 축적 전극 콘택 창(34)을 개구할 때에 마스크로서 사용하는 막이므로, 상층에 형성하는 층간 절연막에 대해 에칭 선택성이 있는 재료로 형성한다.
다음에 예컨대 CVD 법에 의해 전면에 절연막(26)을 형성한다. 절연막(26)은 층간 절연막으로서 기능하는 막이고, 예컨대 BPSG 막 등의 실리콘 산화막에 의해형성한다.
다음에 통상의 리소그라피 기술 및 에칭 기술에 의해 소스/드레인 확산층 (20)을 노출시키는 콘택 창(28)을 절연막(26)에 개구한다.
이 후 절연막(26) 상에 도전 막을 퇴적하여 패턴화하고, 콘택 창(28)을 통해서 소스/드레인 확산층(20)에 접속된 비트선(30)을 형성한다(도 23c 참조).
다음에 예컨대 CVD 법에 의해 전면에 절연막(32)을 형성한다(도 23d 참조). 절연막(32)은 층간 절연막으로서 기능하는 막이고, 예컨대 BPSG 막 등의 실리콘 산화막에 의해 형성한다.
다음에 통상의 리소그라피 기술 및 에칭 기술에 의해, 소스/드레인 확산층 (22)을 노출시키는 축적 전극 콘택 창(34)을 절연막(32) 및 절연막(26)에 개구한다 (도 24a 참조). 이 때 축적 전극 콘택 창(34)을 개구하기 위한 에칭은 실리콘 질화막에 대해 실리콘 산화막의 에칭 속도가 큰 조건으로 행한다.
이와 같이 함으로써, 포토리소그라피의 위치가 빗나가거나 또는 축적 전극 콘택 창(34)의 직경이 넓어져 축적 전극 콘택 창(34)의 단부가 게이트 전극(18) 상에 연재하는 경우에 있어서도, 축적 전극 콘택 창(34)의 에칭에 있어서 실리콘 질화막으로 된 절연막(56) 및 스페이서(24)가 거의 에칭되지 않으므로, 게이트 전극 (18)은 절연막(56) 및 스페이서(24)에 의해 보호되고, 그 후 형성되는 축적 전극 (40)과 게이트 전극(18)이 전기적으로 단락 되지 않는다.
이 후 절연막(32, 56), 게이트 전극(18), 스페이서(24)를 마스크로 하여 콘택 창(34) 바로 밑의 기판 중에 n 형 불순물을 이온 주입하여 확산층(48)을 형성한다(도 24b 참조).
확산층(48)을 형성하기 위한 이온 주입은 축적 전극(40)으로부터 실리콘 기판(10)으로의 불순물이 불충분한 영역, 특히 축적 전극 콘택 창(34)이 소자 분리막(12) 상에 빗나가서 개구된 경우를 구제하는 목적을 갖는 것으로, 제 1 실시 형태에서의 제 2 이온 주입에 상당하는 것이다. 또한 주입 에너지 및 도즈 량의 효과는 확산층(38)을 형성하는 제 1 실시 형태에서의 제 2 이온 주입의 경우와 같다.
다음에, 예컨대 도 17c에 나타낸 제 4 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 1 트랜지스터와 1 커패시터로 된 메모리 셀을 갖는 DRAM을 완성한다(도 20c 참조).
이와 같이 본 실시 형태에 의하면, 게이트 전극(18) 형성 후에 전계 완화를 위한 이온 주입을 행하므로, 스토리지 노드 전체의 확산층의 전계를 완화할 수 있다. 이것에 의해 데이터 유지 시간을 더 향상시킬 수 있다.
[제 7 실시 형태]
본 발명의 제 7 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 도 25 내지 도 28을 사용하여 설명한다. 또한 제 1 내지 제 6 실시 형태에 의한 반도체 장치 및 그 제조 방법과 동일 구성 요소에는 동일 부호를 붙이고, 설명을 생략 또는 간략하게 한다.
도 25는 제 2 내지 제 6 실시 형태에 의한 반도체 장치 및 그 제조 방법에 관한 과제를 설명하는 도면이고, 도 26은 본 실시 형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도이고, 도 27 및 도 28은 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
상기 제 2 내지 제 6 실시 형태에 의한 반도체 장치 및 그 제조 방법에서는, 스페이서(24)의 형성 후 또는 게이트 전극(18)의 형성 후에, 전계 완화나 확산층을 깊게 하는 것을 목적으로 하여 인 이온을 이온 주입하는 방법을 나타냈다. 여기에서 전계 완화를 목적으로 하는 경우, 인 이온의 가속 에너지는 100 keV 정도로 비교적 고에너지로 주입한 쪽이 효과가 크다는 것도 나타났다.
그런데 이와 같이 비교적 고에너지로 이온 주입을 행한 경우에는 이하의 점에 대하여 고려할 필요가 있다.
도 25a는 스페이서(24)를 형성한 후에 전계 완화를 위한 이온 주입을 행한 경우, 도 25b는 게이트 전극(18) 형성 후에 전계 완화를 위한 이온 주입을 행한 경우에서의 공정 단면도를 나타낸 것이다.
여기에서 인 이온의 가속 에너지가 크거나 또는 소자 분리막(12)의 두께가 얇으면, 인 이온이 소자 분리막(12)을 관통할 수도 있다. 인 이온이 관통하면, 소자 분리막 바로 밑에는 관통층(58)이 형성되어 소자 분리가 정상적으로 행해지지 않아, 인접하는 셀간에 누설 전류가 생기는 등의 문제가 일어날 우려가 있다.
이러한 문제를 배제하기 위해서는 소자 분리막(12)을 두껍게 하는 것도 생각할 수 있지만, 통상의 LOCOS 법에 의한 소자 분리에서는 소자 분리막(12)이 두꺼워진 만큼 버즈 비크(bird's beak) 길이가 크게 되어 셀의 미세화가 곤란하게 된다. 즉 장래 미세화가 진행되면 전계 완화를 위한 이온 주입의 가속 에너지가 소자 분리막(12)의 관통에 의해 규제되어 충분한 전계 완화 효과를 기대할 수 없을 가능성이 있다.
소자 분리막(12)의 경우와 동일하게 이 이온 주입이 게이트 전극(18)을 관통하여도 문제가 있다. 이것에 대해서는 게이트 전극(18), 또는 게이트 전극(18) 상의 절연막(56)의 후막화(厚膜化)에 의해 대책이 가능하다.
여기에서 본 실시 형태에서는 전계 완화를 위한 이온 주입에 의한 소자 분리막(12)의 관통을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
본 실시 형태에 의한 반도체 장치 및 그 제조 방법은 소자 분리 방법으로서 트랜치 법을 사용한 것에 특징이 있다.
즉 본 실시 형태에 의한 반도체 장치는 도 26에 나타낸 바와 같이, 소자 분리막(12)이 실리콘 기판(10)에 형성된 트랜치에 매립된 실리콘 산화막에 의해 구성되어 있는 것에 특징이 있다.
이하 제조 공정에 따라서 본 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 상세히 설명한다.
먼저 실리콘 기판(10)의 소자 분리 영역으로 되는 영역을 에칭하여, 예컨대 깊이 약 0.4 ㎛의 홈(트랜치)을 형성한다.
다음에 전면에 예컨대 CVD 법에 의해 절연막을 퇴적한 후, 예컨대 CMP(화학적 기계적 연마: Chemical Mechanical Polishing)법에 의해 그 표면이 대략 평탄화되도록 하고, 홈 내에만 절연막을 잔존시킨다. 이렇게 하여 홈에 매립되어 형성된 소자 분리막(12)을 형성한다.
다음에 열산화법에 의해 활성 영역(14)에 실리콘 산화막으로 된 게이트 절연막(16)을 형성한다.
이 후 게이트 절연막(16)상에 게이트 전극(18)으로 되는 도전층, 예컨대 다결정 실리콘막과 금속 실리사이드 막의 퇴적막을, 예컨대 CVD 법에 의해 성장하고, 이것을 패턴화함으로써 전송 트랜지스터의 게이트 전극(18)을 형성한다.
이 후 게이트 전극(18) 및 소자 분리막(12)을 마스크로 하여 이온 주입을 행하여, 소스/드레인 확산층(20, 22)으로 되는 영역에 n 형 확산층을 형성한다. 이온 주입은 예컨대 인(P) 이온을 가속 에너지 30 keV, 도즈 량 2 × 1013cm-2로서 주입한다(도 27a 참조).
다음에 예컨대 CVD 법에 의해 실리콘 기판(10)의 전면에 절연막을 성장하고, 이것을 RIE 법에 의해 에칭하고, 게이트 전극(18)의 측벽에 스페이서(24)를 형성한다(도 27b 참조).
다음에 소자 분리막(12), 게이트 전극(18), 스페이서(24)를 마스크로 하여 인 이온의 이온 주입을 행하여, 실리콘 기판(10) 중에 확산층(46)을 형성한다. 이 이온 주입은 인 이온을 예컨대 가속 에너지 100 keV, 도즈 량 5 × 1012cm-2의 조건으로 행한다. 이 이온 주입은 스토리지 노드의 전계를 완화하는 효과를 갖는 것이고, 제 1 실시 형태에서의 제 1 이온 주입에 상당하는 것이다.
여기에서 전계 완화를 위한 확산층(46)을 형성하기 위한 이온 주입 공정에서는, 가속 에너지 100 keV와, 비교적 고에너지를 사용하여 인 이온을 주입하고 있지만, 본 실시 형태에 의한 반도체 장치에서는 소자 분리막(12)을 약 0.4 ㎛와 같이충분히 깊은 트랜치 내에 매립하여 형성하고 있으므로, 주입한 인 이온이 소자 분리막(12)을 관통하여 소자 분리막(12) 바로 밑의 실리콘 기판으로 주입되지는 않는다.
이 후, 예컨대 CVD 법에 의해 전면에 절연막(26)을 형성한다. 절연막(26)은 층간 절연막으로서 기능한다.
다음에 통상의 리소그라피 기술 및 에칭 기술에 의해, 소스/드레인 확산층 (20)을 노출시키는 콘택 창(28)을 절연막(26)에 개구한다.
다음에 절연막(26) 상에 도전 막을 퇴적하여 패턴화하고, 콘택 창(28)을 통해서 소스/드레인 확산층(20)에 접속된 비트 선(30)을 형성한다(도 27c 참조).
이 후 예컨대 CVD 법에 의해 전면에 절연막(32)을 형성한다(도 27d 참조). 절연막(32)은 층간 절연막으로서 기능 한다.
다음에 통상의 리소그라피 기술 및 에칭 기술에 의해, 소스/드레인 확산층 (22)을 노출시키는 축적 전극 콘택 창(34)을 절연막(32) 및 절연막(26)에 개구한다 (도 28a 참조).
다음에 절연막(32)을 마스크로 하여 콘택 창(34) 바로 밑의 기판 중에 n 형 불순물을 이온 주입하여, 확산층(48)을 형성한다(도 28b 참조). 예컨대 인 이온을 가속 에너지 30 keV, 도즈 량 5 × 1013cm-2의 조건으로 이온 주입한다.
확산층(48)을 형성하기 위한 이온 주입은 축적 전극(40)으로부터 실리콘 기판(10)으로의 불순물 확산이 불충분한 영역, 특히 축적 전극 콘택 창(34)이 소자분리막(12) 상에 빗나가서 개구된 경우를 구제하는 목적을 갖는 것으로, 제 1 실시 형태에서의 제 2 이온 주입에 상당하는 것이다.
이 후, 예컨대 도 10c에 나타낸 제 2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 1 트랜지스터와 1 커패시터로 된 메모리 셀을 갖는 DRAM을 완성한다(도 28c 참조).
이와 같이 본 실시 형태에 의하면, 소자 분리막(12)의 형성에 트랜치 법을 사용함으로써, 소자 분리막(12)으로의 주입 이온의 관통을 염려하지 않고, 전계 완화를 위한 이온 주입의 에너지를 설정할 수 있다. 환언하면, 충분한 효과를 갖도록 전계 완화를 위한 이온 주입의 에너지를 자유롭게 설정할 수 있고, 주입 이온이 관통하지 않도록 트랜치의 깊이를 설정하면 좋다. 트랜치를 깊게 하는 것은 전혀 소자의 미세화를 방해하는 것은 아니므로, LOCOS 법에 의한 소자 분리막을 사용한 경우와 비교하여 소자의 미세화를 용이하게 할 수 있다.
[제 8 실시 형태]
본 발명의 제 8 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 도 29 내지 도 31을 사용하여 설명한다. 또한 제 1 내지 제 7 실시 형태에 의한 반도체 장치 및 그 제조 방법과 동일 구성 요소에는 동일 부호를 붙이고, 설명을 생략 또는 간략하게 한다.
도 29는 본 실시 형태에 의한 반도체 장치의 구조를 나타내는 대략 단면도이고, 도 30 및 도 31은 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
본 실시 형태에 의한 반도체 장치 및 그 제조 방법은 제 4 실시 형태에 의한 반도체 장치 및 제조 방법과 제 7 실시 형태에 의한 반도체 장치 및 그 제조 방법을 조합한 것이다.
즉, 본 실시 형태에 의한 반도체 장치는 도 15에 나타낸 제 4 실시 형태에 의한 반도체 장치에 있어서, 소자 분리막(12)을 트랜치 법에 의해 형성하고 있는 것에 특징이 있다.
이하 제조 공정에 따라서, 본 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 상세히 설명한다.
먼저, 예컨대 도 27a에 나타낸 제 7 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 실리콘 기판(10)의 소자 분리 영역으로 되는 영역을 에칭하여 예컨대 0.4 ㎛의 홈(트랜치)을 형성한다.
다음에, 전면에 예컨대 CVD 법에 의해 절연막을 퇴적한 후, 예컨대 CMP 법에 의해 그 표면이 대략 평탄화되도록 하고, 홈 내에만 절연막을 잔존시킨다. 이와 같이 하여, 홈 내에 매립되어 형성된 소자 분리막(12)을 형성한다.
다음에 열산화법에 의해 활성 영역(14)에 실리콘 산화막으로 된 게이트 절연막(16)을 형성한다.
이 후 게이트 절연막(16) 상에 게이트 전극으로 된 도전층, 예컨대 다결정 실리콘막과 금속 실리사이드 막의 적층막을 예컨대 CVD 법에 의해 성장하고, 이것을 패턴화함으로써 전송 트랜지스터의 게이트 전극(18)을 형성한다.
이 후, 게이트 전극(18) 및 소자 분리막(12)을 마스크로 하여 이온 주입을행하고, 소스/드레인 확산층(20, 22)으로 되는 영역에 n 형 확산층을 형성한다. 이온 주입은 예컨대 인(P) 이온을 가속 에너지 30 keV, 도즈 량 2 × 1013cm-2로서 주입한다.
다음에 게이트 전극(18)과 소자 분리막(12)을 마스크로 하여 다시 이온 주입을 행하여, 전계 완화를 위한 n 형 확산층(54)을 형성한다(도 30a 참조). 확산층 (54)은 예컨대 인 이온을 가속 에너지 100 keV, 도즈 량 5 × 1012cm-2의 조건으로 이온 주입함으로써 형성한다. 확산층(54)은 전계 완화를 목적으로 하는 것으로, 소스/드레인 확산층(20, 22)보다도 깊고 또한 저 농도로 한다.
여기에서 전계 완화를 위한 확산층(54)을 형성하기 위한 이온 주입 공정에서는, 가속 에너지 100 keV와 비교적 높은 에너지를 사용하여 인 이온을 주입하고 있지만, 본 실시 형태에 의한 반도체 장치에서는 소자 분리막(12)을 약 0.4 ㎛와 같이 충분히 깊은 트랜치 내에 매립하여 형성하고 있으므로, 주입한 인 이온이 소자 분리막(12)을 관통하여 소자 분리막(12) 바로 밑의 실리콘 기판에 주입되지는 않는다.
다음에 예컨대 CVD 법에 의해 실리콘 기판(10)의 전면에 절연막을 성장하고, 이것을 RIE 법에 의해 에칭하고, 게이트 전극(18)의 측벽에 스페이서(24)를 형성한다(도 30b 참조).
이후에 예컨대 CVD 법에 의해 전면에 절연막(26)을 형성한다. 절연막(26)은 층간 절연막으로서 기능한다.
다음에 통상의 리소그라피 기술 및 에칭 기술에 의해, 소스/드레인 확산층 (20)을 노출시키는 콘택 창(28)을 절연막(26)에 개구한다.
다음에 절연막(26) 상에 도전 막을 퇴적하여 패턴화하고, 콘택 창(28)을 통해서 소스/드레인 확산층(20)에 접속된 비트 선(30)을 형성한다(도 30c 참조).
이 후 예컨대 CVD 법에 의해 전면에 절연막(32)을 형성한다(도 30d 참조). 절연막(32)은 층간 절연막으로서 기능 한다.
다음에 통상의 리소그라피 기술 및 에칭 기술에 의해, 소스/드레인 확산층 (22)을 노출시키는 축적 전극 콘택 창(34)을 절연막(32) 및 절연막(26)에 개구한다 (도 31a 참조).
다음에 절연막(32)을 마스크로 하여 콘택 창(34) 바로 밑의 기판 중에 n 형 불순물을 이온 주입하여, 확산층(48)을 형성한다(도 31b 참조). 예컨대 인 이온을 가속 에너지 30 keV, 도즈 량 5 × 1013cm-2의 조건으로 이온 주입한다.
확산층(48)을 형성하기 위한 이온 주입은 축적 전극(40)으로부터 실리콘 기판(10)으로의 불순물이 불충분한 영역, 특히 축적 전극 콘택 창(34)이 소자 분리막 (12) 상에 빗나가서 개구한 경우를 구제하는 목적을 갖는 것으로, 제 1 실시 형태에 의한 제 2 이온 주입에 상당하는 것이다.
이 후, 예컨대 도 17c에 나타낸 제 4 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 1 트랜지스터와 1 커패시터로 된 메모리 셀을 갖는 DRAM을 완성한다(도 31c 참조).
이와 같이 본 실시 형태에 의하면, 소자 분리막(12)의 형성에 트랜치 법을 사용함으로써, 소자 분리막(12) 하부로의 주입 이온의 관통을 염려하지 않고, 전계 완화를 위한 이온 주입의 에너지를 설정할 수 있다. 또한 본 실시 형태에 의하면 스토리지 노드 전체의 확산층의 전계를 완화할 수 있다.
[제 9 실시 형태]
본 발명의 제 9 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 도 32 내지 도 34를 사용하여 설명한다. 또한, 제 1 내지 제 8 실시 형태에 의한 반도체 장치 및 그 제조 방법과 동일 구성 요소에는 동일 부호를 붙이고, 설명을 생략 또는 간략하게 한다.
도 32는 본 실시 형태에 의한 반도체 장치의 구조를 나타낸 개략 단면도이고, 도 33 및 도 34는 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
도 8에 나타낸 제 2 실시 형태에 의한 반도체 장치에 있어서는, 비트선(30)과 소스/드레인 확산층(20)을 접속하기 위한 콘택 영역에도, 스토리지 노드의 전계를 완화하기 위한 확산층(46)이 형성되어 있다.
그렇지만, 전계 완화나 확산층을 깊게하는 것은 데이터 유지 특성을 향상시키는 것이 목적이므로, 확산층(46)은 스토리지 노드의 확산층만에 행하면 충분하다. 한편, 이 이온 주입에는 비교적 높은 가속 에너지를 사용하므로, MOSFET의 단채널 효과를 악화시킬 가능성도 있다.
여기에서 본 실시 형태에서는 MOSFET의 단채널 효과에 대한 영향을 방지하면서 스토리지 노드의 전계를 완화하는 방법에 대하여 설명한다.
즉, 본 실시 형태에 의한 반도체 장치는 도 32에 나타낸 바와 같이, 소스/드레인 확산층(22)의 형성 영역에만 확산층(46)이 형성되어 있는 것에 특징이 있다.
이하, 제조 공정에 따라서 본 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 상세히 설명한다.
먼저, 예컨대 도 9a에 나타낸 제 2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 실리콘 기판(10) 상에 전송 트랜지스터를 형성한다(도 33a 참조).
다음에, 예컨대 CVD 법에 의해 실리콘 기판(10)의 전면에 절연막을 성장하고, 이것을 RIE 법에 의해 에칭하고, 게이트 전극(18)의 측벽에 스페이서(24)를 형성한다.
다음에, 통상의 리소그라피 기술에 의해 소스/드레인 확산층(20) 상을 덮는 포토레지스트(60)를 형성한다. 포토레지스트(60)는 소스/드레인 확산층(20)에 확산층(46)을 형성하지 않기 위한 마스크 재(材)이다.
이 후 소자 분리막(12), 게이트 전극(18), 스페이서(24), 포토레지스트 (60)를 마스크로서 인 이온의 이온 주입을 행하여, 실리콘 기판(10) 중에 확산층 (46)을 형성한다. 이 이온 주입은 인 이온을 예컨대 가속 에너지 100 keV, 도즈 량 5 × 1012cm-2의 조건으로 행한다. 또한, 이 때 소스/드레인 확산층(20) 상에는 포토레지스트(60)가 형성되어 있으므로, 확산층(46)은 소스/드레인 확산층(22)이 형성된 영역 즉 스토리지 노드 영역에만 형성된다.
이와 같이, 스페이서(24)를 형성한 직후에 전계를 완화하기 위한 확산층(46)을 형성하면, 게이트 전극(18) 측벽의 스페이서(24)로 둘러싸인 확산층 영역 전체의 전계가 완화되므로, 제 1 실시 형태에 의한 반도체 장치보다도 더 데이터 유지 시간을 크게 할 수 있게 된다.
다음에, 포토레지스트(60)를 제거한 후, 예컨대 도 9c 내지 도 10c에 나타낸 제 2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 1 트랜지스터와 1 커패시터로 된 메모리 셀을 갖는 DRAM을 완성한다(도 33c ∼ 도 34c 참조).
이와 같이 본 실시 형태에 의하면 스토리지 노드의 전계를 완화하기 위한 확산층(46)을 비트 선(30)과 소스/드레인 확산층(20)의 콘택 영역에는 형성하지 않고, 축적 전극(40)과 소스/드레인 확산층(22)의 콘택 영역에만 형성하므로, MOSFET의 단채널 효과에 대한 영향을 억제하면서 스토리지 노드의 전계를 완화할 수 있다.
또한 상기 실시 형태에서는 제 2 실시 형태에 의한 반도체 장치를 예로 하여 설명했지만, 제 3 실시 형태, 제 5 실시 형태, 제 7 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대해서도 동일하게 적용할 수 있다. 이 경우에는 확산층 (46, 52)을 형성하기 위한 이온 주입 공정 전에, 소스/드레인 확산층(20) 상을 덮는 포토레지스트 막을 형성하여 두면 좋다.
[제 10 실시 형태]
본 발명의 제 10 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여도 35 내지 도 37을 사용하여 설명한다. 또한 제 1 내지 제 9 실시 형태에 의한 반도체 장치 및 그 제조 방법과 동일 구성 요소에는 동일 부호를 붙이고, 설명을 생략 또는 간략하게 한다.
도 35는 본 실시 형태에 의한 반도체 장치의 구조를 나타낸 개략 단면도이고, 도 36 및 도 37은 본 실시 형태에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도이다.
본 실시 형태에 의한 반도체 장치 및 그 제조 방법은 제 4 실시 형태에 의한 반도체 장치 및 그 제조 방법에 제 9 실시 형태에 의한 반도체 장치의 제조 방법을 조합한 것이다.
즉 본 실시 형태에 의한 반도체 장치는 도 35에 나타낸 바와 같이, 소스/드레인 확산층(22)의 형성 영역에만 확산층(54)이 형성되어 있는 것에 특징이 있다.
이하 제조 공정에 따라서 본 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 상세히 설명한다.
먼저 예컨대 도 9c에 나타낸 제 2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 실리콘 기판(10) 상에 전송 트랜지스터를 형성한다(도 36a 참조).
다음에 통상의 리소그라피 기술에 의해 소스/드레인 확산층(20) 상을 덮는 포토레지스트(60)를 형성한다. 포토레지스트(60)는 소스/드레인 확산층(20)에 확산층(54)을 형성하지 않기 위한 마스크 재이다.
다음에, 게이트 전극(18), 소자 분리막(12), 포토레지스트(60)를 마스크로서이온 주입을 행하여, 전계 완화를 위한 n 형 확산층(54)을 형성한다(도 36a 참조). 확산층(54)은 예컨대 인 이온을 가속 에너지 100 keV, 도즈 량 5 × 1012cm-2의 조건으로 이온 주입함으로써 형성한다. 또한 이 때 소스/드레인 확산층(20) 상에는 포토레지스트(60)가 형성되어 있으므로, 확산층(54)은 소스/드레인 확산층 (22)이 형성된 영역 즉 스토리지 노드 영역에만 형성된다.
확산층(54)은 전계 완화를 목적으로 하는 것으로, 소스/드레인 확산층(22)보다도 깊고 또한 저 농도로 한다. 확산층(54)을 형성하기 위한 이온 주입은 제 1 실시 형태에서의 확산층(36)을 형성할 때에 필요한 조건과 동일하게 설정하면 좋다.
포토레지스트(60)를 제거한 후, 예컨대 CVD 법에 의해 실리콘 기판(10)의 전면에 절연막을 성장하고, 이것을 RIE 법에 의해 에칭하고, 게이트 전극(18)의 측벽에 스페이서(24)를 형성한다(도 36c 참조).
이 후, 예컨대 도 16c 내지 도 17c에 나타낸 제 4 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 1 트랜지스터와 1 커패시터로 된 메모리 셀을 갖는 DRAM을 완성한다(도 36c ∼ 도 37c 참조).
이와 같이 본 실시 형태에 의하면, 스토리지 노드의 전계를 완화하기 위한 확산층(54)을 비트 선(30)과 소스/드레인 확산층(20)의 콘택 영역에는 형성하지 않고, 축적 전극(40)과 소스/드레인 확산층(22)의 콘택 영역에만 형성하므로, MOSFET 단채널 효과에 대한 영향을 억제하면서 스토리지 노드의 전계를 완화할 수 있다.
또한 상기 실시 형태에서는 제 4 실시 형태에 의한 반도체 장치를 예로 하여설명했지만, 제 6 실시 형태 및 제 8 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대해서도 동일하게 적용할 수 있다. 이 경우에는 확산층(54)을 형성하기 위한 이온 주입 공정 전에, 소스/드레인 확산층(20) 상을 덮는 포토레지스트 막을 형성하여 두면 좋다.
[제 11 실시 형태]
본 발명의 제 10 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 도 38 내지 도 40을 사용하여 설명한다. 또한 제 1 내지 제 10 실시 형태에 의한 반도체 장치 및 그 제조 방법과 동일 구성 요소에는 동일 부호를 붙이고, 설명을 생략 또는 간략하게 한다.
도 38 및 도 39는 본 실시 형태에 의한 반도체 장치 및 그 제조 방법을 나타낸 공정 단면도이고, 도 40은 본 실시 형태의 변형예에 의한 반도체 장치 및 그 제조 방법을 나타낸 단면도이다.
제 1 내지 제 10 실시 형태에 의한 반도체 장치 및 그 제조 방법에 있어서는, 스토리지 노드의 전계 완화에 주안(主眼)을 둔 메모리 셀 영역만에 대하여 기재하였지만, 실제의 DRAM에서는 메모리 셀 영역에 더하여 이것을 제어하거나 또는 외부와의 인터페이스로 되는 주변 회로 영역도 존재한다. 이 주변 회로 영역은 N 채널 MOSFET, P 채널 MOSFET에 의해 구성되어 있다.
여기에서 본 실시 형태에 의한 반도체 장치 및 그 제조 방법에서는 제 1 내지 제 10 실시 형태로 나타낸 전계 완화용 확산층(36, 46, 54) 또는 확산층(52)을 형성하기 위한 이온 주입 공정을 주변 회로 영역의 트랜지스터를 형성할 때에 어떻게 취급하면 좋은지에 대하여 설명한다.
이하, 제조 공정에 따라서 본 실시 형태에 의한 반도체 장치 및 그 제조 방법에 대하여 상세히 설명한다.
먼저, p 형 실리콘 기판(10) 상에 예컨대 LOCOS 법에 의해 소자 분리막(12)을 형성하여 활성 영역을 획정한다. 실리콘 기판(10)에는 소자 분리막(12)의 형성 전 또는 그 후에, n 형 웰(나타내지 않음) 및 p 형 웰(나타내지 않음)을 형성하여 둔다.
다음에, 실리콘 기판(10) 상에 게이트 절연막을 개재하여 게이트 전극으로 되는 도전층 예컨대 다결정 실리콘막과 금속 실리사이드 막의 적층막을, 예컨대 CVD 법에 의해 성장하고, 이것을 패턴화함으로써 전송 트랜지스터 및 주변 회로용 트랜지스터의 게이트 전극(18)을 형성한다.
이 후, 메모리 셀 영역 및 주변 회로 영역 N 채널 MOSFET 형성 영역에 게이트 전극(18) 및 소자 분리막(12)을 마스크로서 이온 주입을 행하여, 소스/드레인 확산층(20, 22, 62)으로 되는 영역에 n 형 확산층을 형성한다. 이온 주입은 예컨대 인(P) 이온을 가속 에너지 30 keV, 도즈 량 2 × 1013cm-2로서 주입한다.
또한, 주변 회로 영역의 P 채널 MOSFET 형성 영역에는 게이트 전극(18) 및 소자 분리막(12)을 마스크로서 이온 주입을 행하여, 소스/드레인 확산층(64)으로 되는 영역에 p 형 확산층을 형성한다(도 38a 참조). 이온 주입은 예컨대 붕소(B) 이온을 가속 에너지 10 keV, 도즈 량 2 × 1013cm-2로서 주입한다.
또한, 상기 예에서는 메모리 셀 영역의 소스/드레인 확산층(20, 22)과 N 채널 MOSFET 형성 영역의 소스/드레인 확산층(62)을 동시에 형성하는 예를 나타냈지만, 별개 공정으로 형성하여도 좋다. 또한, 이 P 채널 MOSFET 형성 영역으로의 이온 주입은 생략할 수도 있다.
주변 회로 영역에 형성한 소스/드레인 확산층(62, 64)은 LDD(Lightly Doped Drain) 구조의 저 농도 확산층 영역으로서 사용할 수 있다.
다음에, 예컨대 CVD 법에 의해 실리콘 기판(10)의 전면에 절연막을 성장하고, 이것을 RIE 법에 의해 에칭하고, 게이트 전극(18)의 측벽에 스페이서(24)를 형성한다.
다음에, 통상의 리소그라피 기술에 의해 주변 회로 영역을 덮는 포토레지스트(66)를 형성한 후, 메모리 셀 영역에 스토리지 노드의 전계를 완화하기 위한 이온 주입을 행한다. 예컨대 인 이온을 가속 에너지 100 keV, 도즈 량 5 × 1012cm-2의 조건으로 주입하여, 확산층(46)을 형성한다(도 38b 참조).
이와 같이 하여, 주변 회로 영역을 포토레지스트(66)로 덮은 상태에서 확산층(66)을 형성하면, 주변 회로에 대한 영향을 생각하지 않고, 확산층(46)을 형성하는 조건을 선택할 수 있다. 또한 메모리 셀 영역만을 노출시키는 포토레지스트 (66)를 형성하기 위한 레티클(reticle)(마스크)은 예컨대 메모리 셀의 MOSFET의 문턱값 전압 제어를 위한 이온 주입 공정 등으로 사용하는 것을 겸할 수 있고, 레티클 수를 삭감할 수 있다고 하는 장점도 있다.
또한, 확산층(46)의 형성 방법에 있어서는 도 38b에 나타낸 외에, 여러 방법이 생각된다.
도 40a에 나타낸 방법은 확산층(46)을 형성하기 위한 이온 주입 공정에 있어서, 포토레지스트(66)를 형성하지 않고 메모리 셀 영역과 주변 회로 영역 전체의 영역에 이온 주입하는 것에 특징이 있다.
상술한 바와 같이 전계 완화용 이온 주입은 주입 도즈 량이 5 × 1012cm-2정도로 비교적 적다. 따라서 이것이 P 채널 MOSFET 영역에 주입되어도 거의 영향이 없다고 생각된다.
도 40a에 나타난 방법에 의하면, 전계 완화용의 확산층(46)을 형성하기 위한 이온 주입을 포토레지스트의 마스크를 사용하지 않고 행하므로, 리소그라피 공정 수를 삭감할 수 있다.
도 40b에 나타낸 방법은 확산층(46)을 형성하기 위한 이온 주입 공정에 있어서, 메모리 셀 영역의 축적 전극(40)이 접속되는 소스/드레인 확산층(22) 부분만에 주입하는 것에 특징이 있다.
즉, 메모리 셀의 비트 선(30)이 접속되는 소스/드레인 확산층(20), 주변 회로 영역의 N 채널 MOSFET, P 채널 MOSFET 영역을 포토레지스트(68)로 덮은 후 확산층(46)을 형성하기 위한 이온 주입을 행한다.
도 40b에 나타낸 방법에 의하면, 주변 회로나 전송 트랜지스터의 단채널 효과에 대한 영향을 고려하지 않고, 스토리지 노드의 전계 완화만을 고려하여 최적조건을 선택할 수 있다고 하는 장점이 있다.
도 40c에 나타낸 방법은 확산층(46)을 형성하기 위한 이온 주입 공정에 있어서, 메모리 셀 영역의 축적 전극(40)이 접속되는 소스/드레인 확산층(22)과 주변 회로 영역의 N 채널 MOSFET 영역만에 주입하는 것에 특징이 있다.
즉, 메모리 셀의 비트 선(30)이 접속되는 소스/드레인 확산층(20), 주변 회로 영역의 P 채널 MOSFET 영역을 포토레지스트(70)로 덮은 후 확산층(46)을 형성하기 위한 이온 주입을 행한다.
도 40c에 나타낸 방법에 의하면, 단채널 효과가 가장 엄격한 메모리 셀 영역의 전송 트랜지스터는 축적 전극(40)이 접속되는 소스/드레인 확산층(22) 부분만에 주입하므로, 단채널 효과에 대한 영향을 최소한으로 억제할 수 있고, 또한 주변 회로 영역의 N 채널 MOSFET 영역에도 상기 이온 주입을 행함으로써, 전송 트랜지스터의 경우와 동일하게 전계가 완화되어 누설 전류를 저하할 수 있게 된다.
또한, 이 때 전체의 N 채널 MOSFET에 주입하는 것은 아니고, 누설 전류를 감소시키고자 하는 MOSFET나 통상보다 높은 전압이 인가되는 MOSFET 만에 이온 주입하여도 좋다.
도 40d에 나타낸 방법은 확산층(46)을 형성하기 위한 이온 주입 공정에 있어서, 전송 트랜지스터의 소스/드레인 확산층(20, 22)의 쌍방 및 주변 회로 영역의 N 채널 MOSFET 만에 주입하는 것에 특징이 있다.
즉, 주변 회로 영역의 P 채널 MOSFET 영역만을 포토레지스트(72)로 덮은 후, 확산층(46)을 형성하기 위한 이온 주입을 행한다.
도 40d에 나타낸 방법에 의하면, 레티클(마스크)의 개수를 삭감할 수 있다. 여기에서 사용하는 레티클은 예컨대 도 38a에 있어서의 전송 트랜지스터 및 주변 회로부의 N 채널 MOSFET에, 소스/드레인 확산층(20, 22, 62)을 형성하기 위하여 사용한 레티클과 같은 레티클을 사용할 수 있기 때문이다. 따라서 도 40d에 나타낸 방법에서는 새로운 레티클을 준비하지 않아도 전계 완화를 위한 이온 주입을 행할 수 있다.
상기 도 40a ∼ 40d에 나타낸 각종 방법은 각각에 이점이 있어, 각각의 디바이스에 따라 또한 그 목적에 따라 적절히 선택하면 좋다.
이 후, 통상의 리소그라피 기술에 의해 메모리 셀 영역 및 주변 회로 영역의 P 채널 MOSFET 영역을 포토레지스트(74)로 덮어, 주변 회로 영역의 N 채널 MOSFET 영역에 고농도의 n 형 확산층(76)을 형성하기 위한 이온 주입을 행한다(도 38c 참조). 예컨대 비소 이온을 가속 에너지 30 keV, 도즈 량 1 × 1015cm-2로서 이온 주입한다. 이와 같이 형성한 확산층(76)은 LDD 구조의 고동도 확산층 영역으로 된다.
다음에, 통상의 리소그라피 기술에 의해 메모리 셀 영역 및 주변 회로 영역의 N 채널 MOSFET 영역을 포토레지스트(78)로 덮어, 주변 회로 영역의 P 채널 MOSFET 영역에 고농도의 p 형 확산층(80)을 형성하기 위한 이온 주입을 행한다(도 39a 참조). 예컨대 붕소 이온을 가속 에너지 20 keV, 도즈 량 1 × 1015cm-2로서 이온 주입한다. 이와 같이 형성한 확산층(80)은 LDD 구조의 고농도 확산층 영역으로 된다.
이 후, 예컨대 도 9c 내지 도 10c에 나타낸 제 2 실시 형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 1 트랜지스터와 1 커패시터로 된 메모리 셀을 갖는 DRAM을 완성한다(도 39b 참조).
이와 같이, 본 실시 형태에 의하면 스토리지 노드의 전계를 완화하기 위한 확산층(46)을 형성하는 공정과, 주변 회로를 구성하는 트랜지스터의 제조 공정의 합리화를 도모할 수 있는 것이므로, 리소그라피 공정의 삭감을 도모할 수 있거나 또는 주변 회로용 트랜지스터에 있어서의 전계 완화 효과를 얻을 수 있는 등, 각종 효과를 얻을 수 있다.
또한, 상기 실시 형태에서는 제 2 실시 형태에 의한 반도체 장치 및 그 제조 방법을 기초로 하여, 스페이서(24) 형성 후에 전계 완화용 확산층(46)을 형성하는 경우의 주변 회로 영역과의 합리화에 대하여 나타냈지만, 다른 실시 형태에 의해서도 동일하게 적용할 수 있다.
또한, 예컨대 제 4 실시 형태에 의한 반도체 장치 및 그 제조 방법과 같이, 게이트 전극(18) 형성 후 스페이서(24) 형성 전에 전계 완화용 확산층(54)을 형성하는 실시 형태에 있어서도 동일하게 적용할 수 있다.
이상과 같이 본 발명에 의하면, 계면 상태에 기인한 축적 전극으로부터 반도체 기판으로의 불순물의 불안정성에 의한 반도체 장치의 특성 악화를 해소하고, 동시에 스토리지 노드의 전계도 완화할 수 있으므로, DRAM의 데이터 유지 시간을 향상시킬 수 있다. 이것에 의해 반도체 장치의 소비 전력도 저감할 수 있다.

Claims (28)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성되고 상기 반도체 기판 상에 게이트 절연막을 개재하여 형성된 게이트 전극과 상기 게이트 전극 양측의 상기 반도체 기판에 형성된 제 1 확산층을 갖는 전송 트랜지스터와,
    상기 전송 트랜지스터 위를 덮고 상기 제 1 확산층에 도달하는 콘택 창이 개구된 절연막과,
    상기 절연막 상에 형성되고 상기 콘택 창을 통해서 상기 제 1 확산층에 접속된 커패시터와,
    상기 콘택 창 하부의 상기 반도체 기판 내에 상기 콘택 창에 정합하여 형성되고, 상기 제 1 확산층과 동일 도전형의 제 2 확산층과,
    상기 콘택 창 하부의 상기 반도체 기판 내에 상기 콘택 창에 정합하여 상기 제 1 확산층 및 상기 제 2 확산층보다 깊은 영역에 걸쳐서 형성된 상기 제 1 확산층과 동일 도전형의 제 3 확산층을 구비하고,
    상기 제 3 확산층은 상기 제 1 확상층 보다도 불순물 농도가 낮고,
    상기 제 2 확산층 및 상기 제 3 확산층은 이온주입에 의해 형성된 확산층인 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 콘택 창은 그 일부가 소자 분리막을 관통하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 메모리셀 영역 및 상기 메모리셀 영역에 인접하는 주변회로 영역을 가지는 반도체 기판과,
    상기 반도체 기판에 형성된 홈부에 절연층이 매립되어 형성된 소자 분리막과,
    상기 메모리셀 영역에 형성되고, 상기 반도체 기판 상에 제 1 게이트 절연막을 개재하여 형성된 제 1 게이트 전극과, 상기 제 1 게이트 전극 양측의 상기 반도체 기판에 형성된 제 1 확산층을 갖는 전송 트랜지스터와,
    상기 주변회로 영역의 N채널 트랜지스터 형성영역에 형성되고, 상기 반도체 기판상에 제 2 게이트 절연막을 개재하여 형성된 제 2 게이트 전극과, 상기 제 2 게이트 전극의 양측의 상기 반도체 기판에 형성된 제 2 확산층을 가지는 N채널 트랜지스터와,
    상기 주변회로 영역의 P채널 트랜지스터 형성영역에 형성되고, 상기 반도체 기판상에 제 3 게이트 절연막을 개재하여 형성된 제 3 게이트 전극과, 상기 제 3 게이트 전극의 양측의 상기 반도체 기판에 형성된 제 3 확산층을 가지는 P채널 트랜지스터와,
    상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극의 측벽을 덮는 스페이서와,
    상기 전송 트랜지스터 위를 덮고 상기 제 1 확산층에 도달하는 콘택 창이 개구된 절연막과,
    상기 절연막 상에 형성되어 상기 콘택 창을 통해서 상기 제 1 확산층에 접속된 커패시터와,
    상기 제 1 게이트 전극 및 상기 스페이서에 정합하여 이온주입에 의해 형성된 확산층이고, 상기 커패시터와 상기 제 1 확산층이 접속된 영역의 상기 반도체 기판에 상기 제 1 확산층 보다 깊고 상기 소자분리막의 저부보다 얕은 영역에 걸쳐서 형성되고, 상기 제 1 확산층과 동일 도전형으로 된 제 4 확산층을 구비하고,
    상기 제 2 확산층은 상기 제 2 게이트 전극 및 상기 스페이서에 정합하여 형성되고, 상기 제 1 확산층 및 상기 제 4 확산층 보다도 불순물 농도가 높은 제 5 확산층을 가지는 것을 특징으로 하는 반도체 장치.
  4. 메모리셀 영역 및 상기 메모리셀 영역에 인접하는 주변회로 영역을 가지는 반도체 기판과,
    상기 반도체 기판에 형성된 홈부에 절연층이 매립되어 형성된 소자 분리막과,
    상기 메모리셀 영역에 형성되고, 상기 반도체 기판 상에 제 1 게이트 절연막을 개재하여 형성된 제 1 게이트 전극과, 상기 제 1 게이트 전극 양측의 상기 반도체 기판에 형성된 제 1 확산층을 갖는 전송 트랜지스터와,
    상기 주변회로 영역의 N채널 트랜지스터 형성영역에 형성되고, 상기 반도체기판상에 제 2 게이트 절연막을 개재하여 형성된 제 2 게이트 전극과, 상기 제 2 게이트 전극의 양측의 상기 반도체 기판에 형성된 제 2 확산층을 가지는 N채널 트랜지스터와,
    상기 주변회로 영역의 P채널 트랜지스터 형성영역에 형성되고, 상기 반도체 기판상에 제 3 게이트 절연막을 개재하여 형성된 제 3 게이트 전극과, 상기 제 3 게이트 전극의 양측의 상기 반도체 기판에 형성된 제 3의 확산층을 가지는 P채널 트랜지스터와,
    상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 상기 제 3 게이트 전극의 측벽을 덮는 스페이서와,
    상기 전송 트랜지스터 위를 덮고, 상기 제 1 확산층에 도달하는 콘택 창이 개구된 절연막과,
    상기 절연막 상에 형성되어 상기 콘택 창을 통해서 상기 제 1 확산층에 접속된 커패시터와,
    상기 제 1 게이트 전극에 정합하여 형성된 확산층으로서, 상기 커패시터와 상기 제 1 확산층이 접속된 영역의 상기 반도체 기판에 상기 제 1 확산 보다 깊고 상기 소자 분리막의 저부보다 얕은 영역에 걸쳐서 형성되고, 상기 제 1 확산층과 동일 도전형으로 된 제 4 확산층을 구비하고,
    상기 제 2 확산층은 상기 제 2 게이트 전극 및 상기 스페이서에 정합하여 형성되고, 상기 제 1 확산층 및 상기 제 4 확산층 보다도 불순물 농도가 높은 제 5 확산층을 가지는 것을 특징으로 하는 반도체 장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 제 4 확산층은 상기 제 1 게이트 전극 양측의 상기 반도체 기판에 형성된 것을 특징으로 하는 반도체 장치.
  6. 제 3 항 내지 제 4 항에 있어서,
    상기 제 1 확산층은 상기 제 1 게이트 전극에 정합하여 형성된 것을 특징으로 하는 반도체 장치.
  7. 제 3 항 또는 제 4 항에 있어서,
    상기 제 2 확산층은 상기 제 2 게이트 전극 및 상기 스페이서에 정합하여 형성되고, 상기 제 4 확산층과 거의 동일한 불순물 분포를 가지는 제 6 확산층을 가지는 것을 특징으로 하는 반도체 장치.
  8. 제 3 항 또는 제 4 항에 있어서,
    상기 제 2 확산층은 상기 제 2 게이트 전극에 정합하여 형성되고, 상기 제 4 확산층과 거의 같은 불순물 분포를 갖는 제 6 확산층을 더 구비한 것을 특징으로 하는 반도체 장치.
  9. 제 3 항 또는 제 4 항에 있어서,
    상기 제 3 확산층은 상기 제 3 게이트 전극 및 상기 스페이서에 정합하여 형성되고, 상기 제 4 확산층은 거의 같은 불순물 분포를 갖는 제 7 확산층을 더 구비한 것을 특징으로 하는 반도체 장치.
  10. 제 3 항 또는 제 4 항에 있어서,
    상기 제 4 확산층은 상기 제 1 확산층보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 장치.
  11. 제 3 항 또는 제 4 항에 있어서,
    상기 제 4 확산층은 상기 반도체 기판에 인을 첨가하는 것에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  12. 제 3 항 또는 제 4 항에 있어서,
    상기 콘택 창은 상기 제 1 게이트 전극에 자기 정합적으로 형성된 것을 특징으로 하는 반도체 장치.
  13. 제 3 항 또는 제 4 항에 있어서,
    상기 콘택 창 하부의 상기 반도체 기판 내에 형성되고, 상기 제 1 확산층과 동일 도전형의 제 8 확산층을 더 구비한 것을 특징으로 하는 반도체 장치.
  14. 제 1 항에 있어서,
    상기 반도체 기판에 형성된 홈부에 절연막이 매립되어 형성된 소자 분리막을 더 구비한 것을 특징으로 하는 반도체 장치.
  15. 반도체 기판 상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 게이트 전극 형성 공정과,
    상기 게이트 전극을 마스크로 하여 이온 주입을 행하여, 상기 게이트 전극 양측의 상기 반도체 기판에 제 1 확산층을 형성하는 제 1 이온 주입 공정과,
    상기 반도체 기판 상의 전면에 절연막을 형성하는 절연막 형성 공정과,
    상기 절연막에 상기 제 1 확산층에 도달하는 콘택 창을 형성하는 콘택 창 형성 공정과,
    상기 절연막을 마스크로하여 상기 콘택 창 바로 밑의 상기 반도체 기판에 이온 주입하고, 상기 제 1 확산층과 동일 도전형으로 된 제 2 확산층을 형성하는 제 2 이온 주입 공정과,
    상기 절연막을 마스크로 하여 상기 콘택 창 바로 밑의 반도체 기판에 상기 제 1 이온주입 공정보다도 적은 도즈량으로 이온 주입하여, 상기 제 1 확산층 및 상기 제 2 확산층보다 깊은 영역에 걸쳐서 형성되고, 상기 제 1 확산층과 동일 도전형으로 된 제 3 확산층을 형성하는 제 3 이온 주입 공정과,
    상기 콘택 창을 거쳐서 상기 제 1 확산층에 접속된 커패시터를 형성하는 커패시터 형성 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 2 및 상기 제 3 이온 주입 공정에서는 인 이온을 주입하는 것에 의해 상기 제 2 확산층 및 상기 제 3 확산층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 콘택 창 형성 공정에서는 상기 콘택 창의 일부가 소자 분리 영역을 관통하도록 상기 콘택 창을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 메모리셀 영역 및 상기 메모리셀 영역에 인접하는 주변회로 영역을 가지는 반도체 기판의 상기 메모리셀 영역에, 제 1 게이트 절연막을 개재하여 제 1 게이트 전극을 형성하고, 상기 주변회로 영역의 N채널 트랜지스터 형성영역에 제 2 게이트 절연막을 개재하여 제 2 게이트 전극을 형성하고 상기 주변회로 영역의 P채널 트랜지스터 형성영역에 제 3 게이트 절연막을 개재하여 제 3 게이트 전극을 형성하는 게이트 전극 형성공정과,
    상기 메모리셀 영역에 상기 제 1 게이트 전극을 마스크로 하여 이온 주입을 행하여, 상기 제 1 전극 양측의 상기 반도체 기판에 제 1 확산층을 형성하는 제 1 이온 주입 공정과,
    상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 제 3 게이트 전극의 측벽에 스페이서를 형성하는 스페이서 형성 공정과,
    상기 제 1 게이트 전극 및 상기 스페이서를 마스크로 하여 상기 반도체 기판에 이온 주입하여, 상기 제 1 확산층보다 깊은 영역에 걸쳐서 형성되고, 상기 제 1 확산층과 동일 도전형으로 된 제 2 확산층을 형성하는 제 2 이온 주입 공정과,
    상기 N채널 트랜지스터 형성영역에 상기 제 2 게이트 전극 및 상기 스페이서를 마스크로 하여 상기 제 1 이온주입 공정 및 상기 제 2 이온주입 공정 보다도 많은 도즈량으로 이온주입을 행하여, 상기 제 1 확산층 및 상기 제 2 확산층보다도 불순물 농도가 높은 제 3 확산층을 형성하는 제 3 이온 주입공정과,
    상기 반도체 기판 상의 전면에 절연막을 형성하는 절연막 형성 공정과,
    상기 절연막에 상기 제 1 확산층에 도달하는 콘택 창을 형성하는 콘택 창 형성 공정과,
    상기 콘택 창을 통해서 상기 제 1 확산층에 접속된 커패시터를 형성하는 커패시터 형성 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 메모리셀 영역 및 상기 메모리셀 영역에 인접하는 주변회로 영역을 가지는 반도체 기판의 상기 메모리셀 영역에 제 1 게이트 절연막을 개재하여 제 1 게이트 전극을 형성하고 상기 주변회로 영역의 N채널 트랜지스터 형성영역에 제 2 게이트 절연막을 개재하여 제 2 게이트 전극을 형성하고 상기 주변회로 영역의 P채널 트랜지스터 형성 영역에 제 3 게이트 절연막을 개재하여 제 3 게이트 전극을 형성하는 게이트 전극 형성공정과,
    상기 메모리셀 영역에 상기 제 1 게이트 전극을 마스크로 하여 이온 주입을 행하여, 상기 제 1 게이트 전극 양측의 상기 반도체 기판에 제 1 확산층을 형성하는 제 1 이온 주입 공정과,
    상기 메모리셀 영역에 상기 제 1 게이트 전극을 마스크로 하여 상기 반도체 기판에 이온 주입하여, 상기 제 1 확산층보다 깊은 영역에 걸쳐서 형성되고, 상기 제 1 확산층과 동일 도전형으로 된 제 2 확산층을 형성하는 제 2 이온 주입 공정과,
    상기 제 1 게이트 전극, 상기 제 2 게이트 전극 및 제 3 게이트 전극의 측벽에 스페이서를 형성하는 스페이서 형성공정과,
    상기 N채널 트랜지스터 형성영역에 상기 제 2 게이트 전극 및 상기 스페이서를 마스크로 하여 상기 제 1 이온주입 공정 및 상기 제 2 이온주입 공정 보다도 많은 도즈량으로 이온주입을 행하여 상기 제 1 확산층 및 상기 제 2 확산층보다도 불순물 농도가 높은 제 3 확산층을 형성하는 제 3 이온 주입공정과,
    상기 반도체 기판 상의 전면에 절연막을 형성하는 절연막 형성 공정과,
    상기 절연막에 상기 제 1 확산층에 도달하는 콘택 창을 형성하는 콘택 창 형성 공정과,
    상기 콘택 창을 통해서 상기 제 1 확산층에 접속된 커패시터를 형성하는 커패시터 형성 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 18 항 또는 제 19 항에 있어서,
    상기 제 2 이온 주입 공정에서는 상기 제 1 게이트 전극 양측의 상기 반도체 기판에 상기 제 2 확산층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 18 항 또는 제 19 항에 있어서,
    상기 제 2 이온 주입 공정에서는 상기 제 2 게이트 전극 및 상기 스페이서를 마스크로 하여 이온 주입을 행하여, 상기 N 채널 트랜지스터의 형성 영역에 상기 제 2 확산층과 거의 같은 불순물 분포를 갖는 제 4 확산층을 더 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 18 항 또는 제 19 항에 있어서,
    상기 제 2 이온 주입 공정에서는 상기 제 2 게이트 전극을 마스크로 하여 이온 주입을 행하여, 상기 N 채널 트랜지스터의 형성 영역에 상기 제 2 확산층과 거의 같은 불순물 분포를 갖는 제 4 확산층을 더 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 18 항 또는 제 19 항에 있어서,
    상기 절연막 형성 공정 전에,
    상기 P 채널 트랜지스터 형성 영역에 상기 제 3 게이트 전극 및 상기 스페이서를 마스크로 하여 이온 주입을 행하여, 제 5 확산층을 형성하는 제 4 이온 주입공정을 더 가지며,
    상기 제 2 이온 주입 공정에서는 상기 제 3 게이트 전극 및 상기 스페이서를 마스크로 하여 이온 주입을 행하여, 상기 P 채널 트랜지스터의 형성 영역에 상기 제 2 확산층과 거의 같은 불순물 분포를 갖는 제 6 확산층을 더 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제 18 항 또는 제 19 항에 있어서,
    상기 제 2 이온 주입 공정에서는 상기 제 1 이온 주입 공정보다도 적은 도즈 량으로 이온 주입을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제 18 항 또는 제 19 항에 있어서,
    상기 제 2 이온 주입 공정에서는 인 이온을 주입하여 상기 제 2 확산층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제 18 항 또는 제 19 항에 있어서,
    상기 콘택 창 형성 공정에서는 상기 게이트 전극에 자기 정합적으로 상기 콘택 창을 개구하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제 18 항 또는 제 19 항에 있어서,
    상기 콘택 창 형성 공정 후에, 상기 절연막을 마스크로서 상기 콘택 창 바로밑의 반도체 기판에 이온 주입하여, 상기 제 1 확산층과 동일 도전형으로 된 제 7 확산층을 형성하는 제 5 이온 주입 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제 15, 18 또는 제 19 항 중의 어느 한 항에 있어서,
    상기 게이트 전극 형성 공정 전에,
    상기 반도체 기판의 소자 분리 영역에 홈을 형성하여 상기 홈에 절연막을 매립하는 것에 의해, 상기 홈에 매립된 상기 절연막으로 된 소자 분리막을 형성하는 소자 분리막 형성 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
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