DE19957123B4 - Verfahren zur Herstellung einer Zellenanordnung für einen dynamischen Halbleiterspeicher - Google Patents

Abstract

Verfahren zur Herstellung einer Zellenanordnung für einen dynamischen Halbleiterspeicher, umfassend die folgenden Schritte:
– Bereitstellen eines Halbleitersubstrats (7) und Herstellen von Gräben in dem Halbleitersubstrat (7);
– Bilden jeweils einer Isolationsschicht (8) mit einer Öffnung (9) und einer Elektrode (10) für jeweilige Speicherkondensatoren (2) in den Gräben;
– Ausdiffusion von Dotierstoffen aus den Elektroden (10) über die Öffnung (9) jeweils eines Speicherkondensators (2) zur Erzeugung eines Buried-Strap-Kontakts (11) zum Anschluss an einen dem Speicherkondensator (2) jeweils zugeordneten Auslesetransistor (3);
– Aufbringen von jeweiligen Gate-Elektroden (4) der Auslesetransistoren (3) auf das Halbleitersubstrat (7);
– Ausbilden einer Resistmaske (13) mit jeweiligen Öffnungen (14), die die Zwischenräume des Halbleitersubstrats zwischen den Speicherkondensatoren (2) und den zugeordneten Gate-Elektroden (4) freilegt;
– Ausbilden von Source/Drain-Gebieten (5) der Auslesetransistoren (3) durch selektives Implantieren von Dotierstoffen in die Zwischenräume zwischen den Speicherkondensatoren (2) und den Gate-Elektroden (4) tiefer in das Halbleitersubstrat...

Description

• Die Erfindung betrifft ein Verfahren zur Herstellung einer Zellenanordnung für einen dynamischen Halbleiterspeicher.
• Bei bekannten DRAM Zellanordnungen, das heißt Speicherzellen-Anordnungen mit dynamischem, wahlfreiem Zugriff, werden üblicherweise Speicherzellen mit einem Transistor, sogenannte Eintransistor-Speicherzellen eingesetzt. Eine derartige Eintransistor-Speicherzelle umfasst neben dem Transistor, der einen Auslesetransistor bildet, einen Speicherkondensator. In dem Speicherkondensator ist eine Information in Form einer elektrischen Ladung gespeichert, die eine logische Größe, 0 oder 1, darstellt. Durch die Ansteuerung des Auslesetransistors über eine Wortleitung kann diese Information über eine Bitleitung ausgelesen werden.
• Da von Speichergeneration zu Speichergeneration die Speicherdichte zunimmt, muss die benötigte Fläche der Speicherzelle von Generation zu Generation reduziert werden. Da der Reduktion der Größe der Speicherzelle durch die minimale in der jeweiligen Technologie herstellbare Strukturgröße Grenzen gesetzt sind, ist dies auch mit einer Veränderung des Aufbaus der Speicherzellen verbunden. So wurden bis zur 1 MBit-Generation von DRAM Zellanordnungen sowohl der Auslesetransistor als auch der Speicherkondensator als planare Bauelemente realisiert. Ab der 4 MBit-Speichergeneration musste eine dreidimensionale Anordnung von Speicherkondensator und Auslesetransistor erfolgen.
• Dabei werden die Speicherkondensatorer insbesondere nicht planar, sondern in Gräben realisiert. Derartige Speicherzellen sind als Deep Trench Speicherzellen bekannt.
• Ein derartiger Speicherkondensator besteht aus zwei durch ein Dielektrikum getrennten Elektroden, welche gemeinsam von einer Isolatorschicht umgeben in einem Graben übereinanderliegend angeordnet sind. Die Gräben sind in ein Halbleitersubstrat eingearbeitet und münden an dessen Oberseite aus. Die obere Elektrode besteht vorzugsweise aus dotiertem Polysilizium. Die Isolatorschicht eines Grabens weist an dessen Oberseite eine Öffnung auf, durch welche Dotierstoffe im Polysilizium ausdiffundiert werden. Die Zone der Ausdiffusion hinter der Öffnung der Isolatorschicht bildet einen Buried Strap Kontakt zum Anschluss des Speicherkondensators an den Auslesetransistor. Der Auslesetransistor weist eine Gate-Elektrode sowie ein Source/Drain Gebiet auf. Die Gate-Elektrode wird in vorgegebenem Abstand zum Speicherkondensator an der Oberseite des Halbleitersubstrats aufgebracht. Durch Implantation von Dotierstoffen wird das Source/Drain Gebiet erzeugt, welches oberhalb des Buried Strap Kontakts an der Oberseite des Halbleitersubstrats liegt und an den Buried Strap Kontakt angrenzt. Die an das Innere des Halbleitersubstrats angrenzenden Grenzbereiche des Buried Strap Kontakts und des angrenzenden Source/Drain Gebiets bilden einen p/n-Übergang der Speicherzelle.
• Ein wesentliches Problem bei DRAM Zellanordnungen besteht darin, dass die Information, die in einer Speicherzelle gespeichert ist, durch Leckströme in der Speicherzelle verloren geht. Die Zeit innerhalb derer die Information in einer Speicherzelle verloren geht, wird Retentionzeit genannt. Daher müssen die in den Speicherzellen einer DRAM Zellanordnung abgespeicherten Informationen in regelmäßigen Zeitintervallen aufgefrischt werden. Die Zeitabstände, innerhalb derer die Auffrischungen erfolgen, werden Refreshzeiten genannt.
• Mit zunehmenden Speicherkapazitäten von DRAM Zellanordnungen wird es immer schwieriger, die geforderten Retentionzeiten zu erreichen. Eine Optimierung der vorhandenen Leckstrompfade gewinnt daher immer mehr an Bedeutung.
• Der wesentliche Leckstrompfad wird dabei von dem p/n-Übergang an den Grenzbereichen des Buried Strap Kontakts und des Source/Drain Gebiets gebildet. Ursache für derartige Leckströme sind insbesondere Generationszentren wie zum Beispiel Punktdefekte, die bei der Ausdiffusion von Dotierstoffen aus der die Elektrode des Speicherkondensators bildenden Polysiliziumschicht entstehen. Zudem können zweidimensionale Kristalldefekte wie zum Beispiel Versetzungen an der Grenzfläche zwischen dem Buried Strap Kontakt und dem Halbleitersubstrat, welches vorzugsweise von einem Silizium Einkristall gebildet ist, haften oder dort durch epitaktische Rekristallisation von Polysilizium entstehen. Liegen derartige Defekte in der oder in geringem Abstand zur Raumladungszone des p/n-Übergangs, so kann dies zu einer erheblichen Erhöhung des Leckstromes des p/n-Übergangs führen.
• In der EP 0 949 684 A2 ist ein Grabenkondensator gezeigt, bei dem eine innere Elektrode durch eine Isolierschicht vom Halbleitersubstrat getrennt ist. Die Isolierschicht weist an dem der Oberfläche des Halbleitersubstrats zugewandten Ende eine Öffnung auf, an die ein Buried Strap Kontakt angrenzt. Der Buried Strap Kontakt verbindet die innere Elektrode des Grabenkondensators mit einem Drain/Source Gebiet eines Auslesetransistors. Der Buried Strap Kontakt reicht tiefer in das Halbleitersubstrat als der durch das Source/Drain Gebiet gebildete p/n-Übergang.
• In der EP 0 644 591 A1 ist ein anderer Grabenkondensator gezeigt, bei dem der Buried Strap Kontakt an der Oberfläche des Halbleitersubstrats mit dem Source/Drain Gebiet eines Auslesetransistors verbunden ist. Der vom Buried Strap Kontakt gebildete p/n-Übergang reicht tiefer in das Halbleitersubstrat hinein als der durch das Source/Drain Gebiet des Auslesetransistors gebildete p/n-Übergang.
• In der US 5 543 348 sowie in der US 5 827 765 sind weitere Speicherzellen mit Grabenkondensatoren gezeigt, mit einem re lativ tief in das Halbleitersubstrat reichenden Buried Strap Kontakt, über den die innere Elektrode des Speicherkondensators mit dem Drain/Source Gebiet des Auslesetransistors verbunden ist.
• In der JP 11-168186, von welcher in der nach dem Anmeldetag der vorliegenden Patentanmeldung veröffentlichten US-Patentschrift US 6 204 527 B1 die Priorität in Anspruch genommen ist, ist eine Speicherzellenanordnung mit Grabenkondensatoren gezeigt, bei der das Source-Gebiet des Auswahltransistors tiefer in das Halbleitersubstrat als die Seitenkontaktfläche für die innere Elektrode des betreffenden Speicherkondensators reicht. Als Maske zur Dotierung des Source-Gebiets wird selbstjustierend die Gate-Elektrode verwendet.
• In der EP 0 920 059 A2 schließlich wird eine Durchmischung von polykristallinem und monokristallinem Halbleitermaterial am Buried-Strap-Kontakt eines Speicherkondensators durch Inseln an der Grenzfläche aus amorphem Material vermieden. Die Implantation des Source/Drain-Gebiets wird mit Phosphor und/oder Arsen gebildet.
• Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer DRAM Zellanordnung, deren Retentionzeit erhöht ist, anzugeben.
• Zur Lösung dieser Aufgabe sind die Merkmale des Anspruchs 1 vorgesehen. Vorteilhafte Ausführungsformen und zweckmäßige Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
• Bei der gemäß dem Verfahren hergestellten Zellanordnung sind in den einzelnen Speicherzellen jeweils die Buried Strap Kontakte durch die Implantation der Source/Drain Gebiete überlagert, so dass die Implantation der Source/Drain Gebiete jeweils die Grenze der Raumladungszone des p/n-Übergangs bil det. Dabei ist die gesamte Fläche eines Buried Strap Kontaktes von der Implantation des Source/Drain Gebiets überlagert.
• Zur Herstellung dieser Anordnung werden nach dem Aufbringen der Gate-Elektroden auf das Halbleitersubstrat selektiv in die Zwischenräume zwischen den Speicherkondensatoren und den Gate-Elektroden zur Erzeugung der Source/Drain-Gebiete Dotierstoffe implantiert. Hierfür werden geeignete Masken verwendet, wobei mit diesen Masken vorzugsweise auch die Gate-Elektroden zumindest teilweise maskiert werden.
• Durch die so durchgeführte selektive Implantation können diese Source/Drain-Gebiete der Auslesetransistoren in größere Tiefen des Halbleitersubstrats verschoben werden, so dass durch die Implantation der Source/Drain-Gebiete die Buried Strap Kontakte überlagert sind. Die Grenzen der Raumladungszonen der p/n-Übergänge werden somit nicht mehr durch die Zonen der Ausdiffusion der Buried Strap Kontakte bestimmt, sondern durch die Bereiche der Implantationen der Source/Drain-Gebiete. Dadurch wird erreicht, dass die Generationszentren und Defekte in einem Buried Strap Kontakt mehr als eine Diffusionslänge für Minoritätsladungsträger von der Raumladungszone eines p/n-Überganges entfernt sind.
• Somit rekombinieren derartige Minoritätsladungsträger bevor diese den p/n-Übergang erreichen können und sind daher elektrisch unwirksam. Dies bedeutet eine erhebliche Verringerung der Leckströme über den p/n-Übergang und damit eine Erhöhung der Retentionzeit.
• Ein weiterer wesentlicher Aspekt des erfindungsgemäßen Verfahrens besteht darin, dass die Implantation der Source/Drain Gebiete in großen Tiefen des Halbleitersubstrats derart erfolgt, dass die Funktion der übrigen Komponenten einer Speicherzelle, insbesondere die Funktion des Auslesetransistors, nicht beeinträchtigt wird.
• Insbesondere wird durch die selektive Implantation der Dotierstoffe in dem Zwischenraum zwischen Gate-Elektrode und Speicherkondensator eine laterale Streuung der Implantation im Halbleitersubstrat weitgehend vermieden. Eine derartige laterale Streuung würde insbesondere die Sperreigenschaften des Auslesetransistors beeinträchtigen.
• In einer ersten Ausbildung des erfindungsgemäßen Verfahrens erfolgt die Implantation der Source/Drain Gebiete in einem einstufigen Prozess, wobei die Implantation mit Energien bis zu 60 keV erfolgt.
• In einer zweiten Ausbildung des erfindungsgemäßen Verfahrens erfolgt die Implantation der Source/Drain Gebiete in einem zweistufigen Prozess.
• Die erste Stufe der Implantation erfolgt nach Aufbringen der Gate-Elektroden bei relativ niedrigen Energien in einem Bereich von etwa 15 keV. Die zweite Stufe der Implantation erfolgt, nachdem auf die Gate-Elektroden Nitrid-Spacer aufgebracht wurden. Diese Nitrid-Spacer maskieren die Gate-Elektroden auch an den seitlichen Flanken, so dass bei der nachfolgenden Implantation eine laterale Streuung von implantierten Dotierstoffen unter die Gate-Elektrode erschwert wird. Dadurch kann die zweite Stufe der Implantation bei höheren Energien erfolgen, ohne dass durch laterale Streuungen der Dotierstoffe eine Beeinträchtigung der Sperreigenschaften der Auslesetransistoren zu befürchten ist. Typischerweise wird die zweite Stufe der Implantation mit Energien im Bereich von 20–25 keV durchgeführt.
• Die Erfindung wird nachstehend anhand der Zeichnung erläutert. Es zeigt:
• 1 Schematische Darstellung eines Ausschnitts einer Speicherzelle der erfindungsgemäßen DRAM Zellanordnung.
• 1 zeigt einen Ausschnitt einer Speicherzelle 1 einer DRAM Zellanordnung. Die DRAM Zellanordnung umfasst eine Vielzahl der in 1 dargestellten Speicherzellen 1, die vorzugsweise matrixförmig angeordnet sind. Die erfindungsgemäße DRAM Zellanordnung besteht aus Speicherzellen 1, die als Eintransistor-Speicherzellen ausgebildet sind. Jede Speicherzel le 1 weist jeweils einen Speicherkondensator 2 sowie einen Auslesetransistor 3 auf. Der Auslesetransistor 3 weist eine Gate-Elektrode 4 sowie ein Source/Drain Gebiet 5 auf.
• In dem Speicherkondensator 2 ist eine Information in Form einer elektrischen Ladung gespeichert, die eine logische Größe, 0 oder 1, darstellt. Durch die Ansteuerung des Auslesetransistors 3 über eine Wortleitung 6 kann diese Information über eine Bitleitung ausgelesen werden. Wie in 1 dargestellt, verläuft die Wortleitung 6 oberhalb des Speicherkondensators 2. Die nicht dargestellte Bitleitung schließt an die Gate-Elektrode 4 des Auslesetransistors 3 an.
• Die Speicherkondensatoren 2 sind in Gräben realisiert. Derartige Gräben werden mit bekannten Ätztechniken in ein Halbleitersubstrat 7 eingearbeitet, das vorzugsweise von einem Silizium Einkristall gebildet ist.
• Der Graben einer Speicherzelle 1 weist an seinen Seitenwänden und an seiner Oberseite, die an der Oberfläche des Halbleitersubstrats 7 ausmündet, Isolatorschichten 8 auf, durch welche der im Graben angeordnete Speicherkondensator 2 von der Umgebung elektrisch isoliert ist. Die Isolatorschichten 8 werden vorzugsweise in einem TEOS-Verfahren hergestellt und bestehen aus Oxiden, vorzugsweise aus SiO₂.
• In 1 ist der obere Teil eines Grabens dargestellt, der an seiner Oberseite mit einer ersten, etwa 50 nm dicken Isolatorschicht 8 abgeschlossen ist. Die Seitenwände des Grabens sind von Isolatorschichten 8 begrenzt, welche etwa dieselbe Dicke aufweisen. Auf einer Seite des Grabens ist die Isolatorschicht 8 etwas verbreitert. Dieser verbreiterte Abschnitt der Isolatorschicht 8 bildet die sogenannte Shallow Trench Isolation. An der gegenüberliegenden Seite des Grabens endet die seitliche Isolatorschicht 8, die den sogenannten Collar bildet, kurz vor der Isolatorschicht 8 an der Oberseite des Grabens, so dass zwischen diesen beiden Isolatorschichten 8 eine Öffnung 9 verbleibt, deren Durchmesser etwa 50 nm beträgt.
• Somit ist der Graben zu seinem oberen Ende hin durch die Shallow Trench Isolation verjüngt, wobei in diesem Bereich die Öffnung 9 liegt.
• Der Speicherkondensator 2 weist eine im oberen Bereich des Grabens liegende erste Elektrode auf. An deren Unterseite schließt ein nicht dargestelltes Dielektrikum an. An dessen Unterseite wiederum schließt die ebenfalls nicht dargestellte Gegenelektrode des Speicherkondensators 2 an.
• Die Elektrode des Speicherkondensators 2 besteht im vorliegenden Ausführungsbeispiel aus einer Schicht aus dotiertem Polysilizium 10, wobei als Dotierstoff im vorliegenden Fall Arsen verwendet wird. Die Gegenelektrode kann aus demselben Material bestehen.
• Das Dielektrikum ist vorzugsweise von einer ONO-Schicht gebildet, wobei das ONO aus einer Dreifachschicht aus SiO₂, Si₃N₄ und SiO₂ besteht.
• Durch Ausdiffusion der Dotierstoffe aus dem die Elektrode bildenden Polysilizium 10 wird hinter der Öffnung 9 in der Isolatorschicht 8 ein Buried Strap Kontakt 11 zum Anschluss des Speicherkondensators 2 an den Auslesetransistor 3 generiert. Der Buried Strap Kontakt 11 schließt unmittelbar an die Öffnung 9 und an den die Öffnung 9 begrenzenden Collar an. Die Breite des Buried Strap Kontakts 11 beträgt etwa 100 nm. Von der Öffnung 9 aus erstreckt sich der Buried Strap Kontakt 11 etwa 100 nm in die Tiefe des Halbleitersubstrats 7. Der Buried Strap Kontakt 11 weist einen möglichst geringen Schichtwiderstand zum Anschluss an den Auslesetransistor 3 auf.
• Das Source/Drain Gebiet 5 wird durch Implantation 12 von Dotierstoffen in das Halbleitersubstrat 7 generiert. Die Implantationszone erstreckt sich vom Speicherkondensator 2 bis zur Gate-Elektrode 4 des Auslesetransistors 3. Für die Implantation 12 werden für den Fall, dass es sich bei dem Auslesetransistor 3 um einen n-Kanal Transistor handelt, Dotierstoffe wie zum Beispiel Arsen oder Phosphor verwendet.
• Bei bekannten Implantationsverfahren wird die gesamte Speicherzelle 1 mit Dotierstoffen implantiert, insbesondere auch die Gate-Elektrode 4 sowie der Bitleitungskontakt. Um Beeinträchtigungen des Auslesetransistors 3 durch die Implantation 12 zu vermeiden, werden für die Implantation 12 typischerweise Energien von etwa 14 keV bis 20 keV verwendet. Für diesen Fall ergibt sich typischerweise das in 1 dargestellte, durch die Linie A begrenzte Source/Drain Gebiet 5. In diesem Fall bilden die Grenzbereiche des Buried Strap Kontakts 11 und des Source/Drain Gebiets 5 die Grenze der Raumladungszone eines p/n-Übergangs in der Speicherzelle 1.
• Das Polysilizium 10 der Elektrode des Speicherkondensators 2 ist zu den Seiten hin durch die Isolatorschichten 8 und zu seiner Unterseite durch das Dielektrikum elektrisch isoliert. Als dominierender Leckstrompfad der Speicherzelle 1 verbleibt somit der p/n-Übergang der Speicherzelle 1.
• Die wesentlichen Leckstrommechanismen, die zur Entladung der Speicherzelle 1 führen, sind zum einen Generationszentren wie zum Beispiel Punktdefekte, die bei der Ausdiffusion des Dotierstoffes aus dem Polysilizium 10 der Elektrode gebildet werden. Je nach Temperaturführung während des Herstellungsprozesses und mechanischen Spannungen in den verschiedenen Gebieten können derartige Generationszentren in die Raumladungszone des p/n-Übergangs gelangen und somit zu Leckströmen führen. Ebenso können zweidimensionale Kristalldefekte wie zum Beispiel Versetzungen an der Grenzfläche des Buried Strap Kontakts 11 haften oder dort entstehen und somit ebenfalls zu Leckströmen führen.
• Um derartige Leckströme zu unterdrücken werden die Dotierstoffe zur Generierung des Source/Drain Gebiets 5 in größere Tiefen des Halbleitersubstrats 7 implantiert. In 1 sind zwei Grenzlinien von derartigen Source/Drain Gebieten 5 gestrichelt eingezeichnet und mit den Bezugsziffern B und C gekennzeichnet. Die Eindringtiefe der Implantation 12 in das Halbleitersubstrat 7 beträgt etwa 150–200 nm. Dabei erstreckt sich das Source/Drain Gebiet 5 und insbesondere auch dessen Grenzlinien B und C über den gesamten Zwischenraum zwischen dem Speicherkondensator 2 und der Gate-Elektrode 4, so dass die Breite des Source/Drain Gebiets 5 etwa dem zwei- bis dreifachen Wert der Breite des Buried Strap Kontakts 11 entspricht.
• Das von der Grenzlinie B begrenzte Source/Drain Gebiet 5 überlagert den Großteil der Fläche des Buried Strap Kontakts 11 mit Ausnahme dessen unteren Randes. Das von der Grenzlinie C begrenzte Source/Drain Gebiet 5 überlagert sogar den gesamten Buried Strap Kontakt 11. In beiden Fällen ist der p/n-Übergang der Speicherzelle 1 durch die Implantation 12 des Source/Drain Gebiets 5 bestimmt, so dass die Raumladungszone des p/n-Übergangs vollständig oder nahezu vollständig entlang der Grenzlinien B bzw. C des Source/Drain Gebiets 5 verläuft. Dadurch sind die Generationszentren mehr als eine Diffusionslänge für Minoritätsladungsträger von der Raumladungszone des p/n-Übergangs entfernt. Diese Minoritätsladungsträger rekombinieren somit, bevor sie den p/n-Übergang erreichen. Auch die Kristalldefekte an der Grenze des Buried Strap Kontakts 11 liegen in hinreichend großer Entfernung zur Raumladungszone des p/n-Übergangs, so dass weder die Generationszentren noch die Kristalldefekte zu nennenswerten Leckströmen führen. Dadurch werden große Retentionzeiten für die erfindungsgemäße DRAM Zellanordnung erhalten.
• Die Vergrößerung des Source Drain-Gebiets wird insbesondere dadurch erhalten, dass die Implantation 12 der Dotierstoffe mit höheren Energien durchgeführt wird. Prinzipiell kann die Implantation 12 dabei so durchgeführt werden, dass nahezu in die gesamte Speicherzelle 1, insbesondere auch in den Bitleitungskontakt und die Gate-Elektrode 4 implantiert wird. Dies birgt jedoch die Gefahr einer Beeinträchtigung der Funktionsfähigkeit dieser Teile der Speicherzelle. Zudem wird dann auch eine laterale Streuung der Dotierstoffe im Halbleitersubstrat 7 erhalten, was zu einer Beeinträchtigung der Sperrwirkung des Auslesetransistors 3 führt. Diese Beeinträchtigungen müssten mit zusätzlichen Verfahrensschritten kompensiert werden, wie beispielsweise einer Kanalimplantation oder einer Wannenimplantation.
• Zur Vermeidung derartiger Maßnahmen erfolgt die Implantation 12 selektiv in den Zwischenraum zwischen der Gate-Elektrode 4 und dem Speicherkondensator 2. Hierzu wird vorzugsweise auf die zu erstellende DRAM Zellanordnung eine Resistmaske 13 aufgebracht, deren Öffnungen 14 so ausgebildet sind, dass nur die Zwischenräume zwischen den Speicherkondensatoren 2 und den Gate-Elektroden 4 freigegeben werden. Die Gate-Elektrode 4 ist dabei vollständig oder nahezu vollständig abgedeckt. Durch diese Öffnungen 14 erfolgt dann die Implantation 12 zur Herstellung der Source/Drain Gebiete 5.
• Vorteilhaft hierbei ist, dass die Implantation 12 mit hohen Energien durchgeführt werden kann, ohne dass hierdurch Beeinträchtigungen des Auslesetransistors 3 auftreten.
• In einer ersten Ausführungsform der Erfindung erfolgt die Implantation 12 in einem einstufigen Prozess, wobei in diesem Fall Energien bis etwa 60 keV für die Implantation 12 verwendet werden.
• In einer zweiten Ausführungsform der Erfindung erfolgt die Implantation 12 in zwei Stufen. Die erste Stufe der Implanta tion 12 wird dabei mit Energien im Bereich von 15 keV durchgeführt. Anschließend werden auf die Gate-Elektroden 4 Nitrid-Spacer aufgebracht, wonach in einer zweiten Stufe eine weitere Implantation 12 mit Energien im Bereich von 20 keV bis 25 keV erfolgt.
• Der Nitrid-Spacer umkapselt die jeweilige Gate-Elektrode 4 nicht nur an der Oberseite sondern auch an den Seitenflächen. Eine auf dem Nitrid-Spacer aufgebrachte Maske oder der Nitrid-Spacer selbst maskiert somit eine größere Fläche als die Gate-Elektrode 4 oder eine darauf aufsitzende Maske alleine. Die zweite Implantation 12 erfolgt daher auf einer kleineren Fläche als die erste Implantation 12. Auf diese Weise wird bei der Implantation 12 eine laterale Streuung im Innern des Halbleitersubstrats 7 weiter minimiert.

1

Speicherzelle

2

Speicherkondensator

3

Auslesetransistor

4

Gate-Elektrode

5

Source/Drain Gebiet

6

Wortleitung

7

Halbleitersubstrat

8

Isolatorschicht

9

Öffnung

10

Polysilizium

11

Buried Strap Kontakt

12

Implantation

13

Resistmaske

14

Öffnung

Claims (13)

1. Verfahren zur Herstellung einer Zellenanordnung für einen dynamischen Halbleiterspeicher, umfassend die folgenden Schritte: – Bereitstellen eines Halbleitersubstrats (7) und Herstellen von Gräben in dem Halbleitersubstrat (7); – Bilden jeweils einer Isolationsschicht (8) mit einer Öffnung (9) und einer Elektrode (10) für jeweilige Speicherkondensatoren (2) in den Gräben; – Ausdiffusion von Dotierstoffen aus den Elektroden (10) über die Öffnung (9) jeweils eines Speicherkondensators (2) zur Erzeugung eines Buried-Strap-Kontakts (11) zum Anschluss an einen dem Speicherkondensator (2) jeweils zugeordneten Auslesetransistor (3); – Aufbringen von jeweiligen Gate-Elektroden (4) der Auslesetransistoren (3) auf das Halbleitersubstrat (7); – Ausbilden einer Resistmaske (13) mit jeweiligen Öffnungen (14), die die Zwischenräume des Halbleitersubstrats zwischen den Speicherkondensatoren (2) und den zugeordneten Gate-Elektroden (4) freilegt; – Ausbilden von Source/Drain-Gebieten (5) der Auslesetransistoren (3) durch selektives Implantieren von Dotierstoffen in die Zwischenräume zwischen den Speicherkondensatoren (2) und den Gate-Elektroden (4) tiefer in das Halbleitersubstrat (7) als die durch die Buried-Strap-Kontakte (11) gebildeten Ausdiffusionen durch einen ersten Implantationsschritt (12) mit einer ersten Energie und einen nachfolgenden zweiten Implantationsschritt (12) mit einer höheren zweiten Energie.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das selektive Implantieren mit Energien bis 60 keV erfolgt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der erste Implantationsschritt (12) nach Aufbringen der Gate-Elektroden (4) auf das Halbleitersubstrat (7) durchgeführt wird und dass der zweite Implantationsschritt (12) nach Aufbringen von Nitrid-Spacern auf die Gate-Elektroden (4) durchgeführt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der erste Implantationsschritt (12) mit Energien im Bereich von 15 keV durchgeführt wird und dass der zweite Implantationsschritt (12) mit Energien im Bereich zwischen 20 keV und 25 keV durchgeführt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Gate-Elektroden (4) zumindest teilweise mit der Resistmaske (13) maskiert werden.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Halbleitersubstrat (7) aus einem Silizium-Einkristall gebildet ist.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die selektive Implantation mit dem Dotierstoff Phosphor oder Arsen ausgeführt wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die jeweiligen Elektroden (10) der Speicherkondensatoren (2) aus dotiertem Polysilizium gebildet werden.
9. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass das dotierte Polysilizium (10) arsendotiert ausgebildet wird.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass zur Bildung der jeweiligen Isolationsschichten (8) in den Speicherkondensatoren (2) ein TEOS-Herstellungsverfahren angewandt wird.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die Öffnung (9) innerhalb der jeweiligen Isolierschichten (8) der Speicherkondensatoren (2) einen Durchmesser von etwa 50 nm aufweist.
12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass der Buried-Strap-Kontakt (11) mit einer Breite und einer Tiefe von je etwa 100 nm ausgebildet wird.
13. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die Eindringtiefe der selektiven Implantation nach Durchführung des zweiten Implantationsschritts eine Tiefe von 150 bis 200 nm aufweist.