DE10131709B4 - Verfahren zur Herstellung einseitiger Buried-Straps - Google Patents

Verfahren zur Herstellung einseitiger Buried-Straps Download PDF

Info

Publication number
DE10131709B4
DE10131709B4 DE10131709A DE10131709A DE10131709B4 DE 10131709 B4 DE10131709 B4 DE 10131709B4 DE 10131709 A DE10131709 A DE 10131709A DE 10131709 A DE10131709 A DE 10131709A DE 10131709 B4 DE10131709 B4 DE 10131709B4
Authority
DE
Germany
Prior art keywords
buried strap
capacitor electrode
masking
strap contact
wedge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10131709A
Other languages
English (en)
Other versions
DE10131709A1 (de
Inventor
Bernd Goebel
Werner STEINHÖGL
Alfred Kersch
Martin Gutsche
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10131709A priority Critical patent/DE10131709B4/de
Priority to TW091113883A priority patent/TWI246165B/zh
Priority to US10/186,656 priority patent/US6579758B2/en
Publication of DE10131709A1 publication Critical patent/DE10131709A1/de
Application granted granted Critical
Publication of DE10131709B4 publication Critical patent/DE10131709B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

Verfahren zum Herstellen einer Halbleiterstruktur mit einem einseitigen Buried-Strap-Kontakt (13) als Kontakt zwischen einer Kondensator-Elektrode (3) und einem Source- /Drain-Gebiet eines Transistors in einer Vertiefung (7) eines Halbleitersubstrats (9), wobei die Kondensator-Elektrode (3) in der Vertiefung angeordnet ist, ein Collar-Oxid (5) die Kondensator-Elektrode (3) umgibt, und
an der Oberseite der Kondensator-Elektrode (3) ein ringförmiger Buried-Strap-Kontakt (13) angeordnet ist,
dadurch gekennzeichnet, dass
mittels eines PVD-Verfahrens Maskierungsmaterial unter einem Winkel (∝) schräg in die Vertiefung (7) abgeschieden wird, wodurch über dem Buried-Strap-Kontakt (13) ein Maskierungskeil (17) erzeugt wird, und dass der Maskierungskeil (17) als Maske bei einem nachfolgenden anisotropen, selektiv zum Maskierungskeil (17) durchgeführten Ätzschritt zum einseitigen Entfernen des Buried-Strap-Kontaktes (13) dient.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterstruktur gemäß dem Oberbegriff des Anspruchs 1, wie aus, WO 0 139 248 A2, WO 0 191 180 A2, US 5 360 758 und US 5 719 080 bekannt.
  • Allgemein bekannt ist bei DRAMs die Herstellung eines einseitigen Kontaktes zwischen einem DRAM-Zell-Transistor und der Speicherelektrode eines Trench-Kondensators. Dieser Kontakt zwischen der Kondensator-Elektrode und dem Source-/Drain-Gebiet des Zell-Transistors wird auch als Buried-Strap bezeichnet. Die Erzeugung dieses Buried-Straps ist bei einem. vertikalen Transistor besonders problematisch und insbesondere, wenn die entsprechenden Speicherzellen eine minimale Chipfläche belegen. Diese minimale Chipfläche ist dann gegeben, wenn die Zellfläche in Einheiten der minimalen durch die Lithographie herstellbaren Strukturgröße F dem Zelltyp entsprechend minimal gewählt ist. Hierdurch entstehen im vertikalen Transistor hohe Aspektverhältnisse (AV > 1:5), welche bei geringer werdendem F zusätzlich noch erhöht werden, da die Transistorlänge bzw. die Tiefe des Buried-Straps nicht ohne weiteres verkleinert werden kann.
  • Bei planaren Transistoren wird der Buried-Strap gemäß dem Stand der Technik mittels Lithographie strukturiert. Dies ist bei den angesprochenen hohen Aspektverhältnissen der vertikalen "Transistoren oder ähnlichen Deep-Trench-Halbleiterstrukturen nicht durchführbar. Eine schräge Implantation zur einseitigen Dotierung ist ebenfalls problematisch, da sich bei den gegebenen hohen Aspektverhältnissen Probleme mit der Streuung der Dotierungs-Ionen und deren Diffusion bei der Aktivierung ergeben.
  • Weiterhin ist aus Ronald A. Powell und Stephen Rossnagel, „Thin Films": PVD (Physical Vapor Deposition) for Microelectronics: Sputter Deposition applied to Semiconductor Manufactoring, Academic Press, San Diego CA, USA 1999, p.191–195 allgemein bekannt das sogenannte Long-Throw-PVD-Verfahren als ein Verfahren in der Mikroelektronik zur Deposition von Diffusionssperren wie Ti oder TiN. Üblich ist es, dabei einen Abstand zwischen der Magnetron-Kathode und der Waferoberfläche von etwa um 30 cm zu wählen.
  • Ebenso ist das Collimated-PVD-Verfahren ein bekanntes Verfahren in der Mikroelektronik zur Deposition von Diffusionssperren wie Ti oder TiN (Powell/Rossnagel p. 195-212). Bei Collimated-PVD werden Atome durch den als Richtungsfilter wirkenden Kollimator, der aus in einem Array angeordneten rohrförmigen Elementen gebildet ist, auf die Waferoberfläche gebündelt. Dabei sind in der Literatur Aspektverhältnisse für den Kollimator von 0,5 bis 4 grundsätzlich bekannt.
  • Weiterhin ist das I-PVD-Verfahren (Ionized Magnetron Sputter Deposition) zur Deposition von Diffusionssperren wie Ti und TiN sowie Ta und TaN bekannt (Powell/Rossnagel p. 241-249). Im Unterschied zu den obigen PVD-Verfahren sind 80% der deponierenden Teilchen ionisiert. Diese werden durch eine Spannung gerichtet auf der Waferoberfläche abgeschieden. Dabei ist es üblich, die Bias-Spannung direkt am Wafer anzulegen.
  • Aufgabe der vorliegenden Erfindung ist es, ein Verfahren bereitzustellen, mit denen in Deep-Trench-Strukturen einseitig Buried-Straps erzeugt werden können.
  • Erfindungsgemäß ist dies bei einem Verfahren mit den Merkmalen des Patentanspruches 1 erreicht. Zur erfindungsgemäßen Strukturierung des Buried-Strap Kontaktes wird eine Maske verwendet, die selbstjustiert auf einer Seite des Trenches über dem Buried Strap Kontakt erzeugt wird. Zur Erzeugung der Maske werden erfindungsgemäß Verfahren eingesetzt, welche auf der gerichteten Abscheidung eines geeigneten Materials beruhen. Die einseitige Lage der Maske im Trench wird durch das Kippen des zu bearbeitenden Wafers gegen die Hauptrichtung der Abscheidung um den Verkippungswinkel α erzeugt. Dabei wird die Schattenbildung in der Trench-Struktur durch die gerichtete Abscheidung vorteilhaft genutzt: Die erzeugte Maske kann in der lateralen Abmessung wesentlich kleiner sein als die minimale lithographisch herzustellende Strukturgröße F, z.B. F/2. Die Maske kann dabei ohne Verwendung eines teuren Lithographie-Schrittes erzeugt werden. Die erzeugte Maske ist zudem frei von Justagefehlern, wie sie in der Lithographie auftreten, weil sie selbstjustiert zur Trench-Struktur erzeugt wird. Es können erfindungsgemäß modifizierte Abscheideverfahren eingesetzt werden, die in der Silizium-Technologie grundsätzlich schon seit langem bekannt sind, wie modifizierte Physical Vapor Deposition (PVD) und Ionized Physical Vapor Deposition (I-PVD).
  • Vorteilhafter Weise wird das Verfahren mit einer I-PVD-Anlage durchgeführt, weil ein damit durchgeführter Prozess im Vergleich zu Collimated-PVD oder Long-Throw-PVD insbesondere eine höhere Ausbeute aufweist. Gemäß einer bevorzugten Ausführungsform des Verfahrens ist zwischen einem Magnetron-Plasma und der Oberfläche des Wafers eine Gitterelektrode angeordnet, wobei zwischen der Gitterelektrode und einem Wafertisch eine Gitterspannung angelegt ist. Durch diese Maßnahme kann auch bei dem aus der Horizontalen gekipptem Wafer bzw. Wafertisch der Wert der Winkelaufweitung der von der Gitterelektrode auf den Wafer zu bewegten deponierenden Ionen auf den erforderlichen Wert begrenzt werden; die Schrägstellung des Wafers relativ zur Gitterelektrode hat keine nachteiligen Auswirkungen. Ein Wert der Gitterweite von um 100 μm stellt einen guten Kompromiss zwischen ausreichender Richtwirkung der Elektrode einerseits und guten Durchlasseigenschaften bezüglich der Ionen andererseits dar.
  • In den weiteren abhängigen Ansprüchen finden sich weitere vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens.
  • Nachfolgend sind zwei Ausführungsbeispiele des erfindungsgemäßen Verfahrens beschrieben; es zeigen:
  • 1a–h ausschnittsweise vereinfachte Darstellungen von mit dem Verfahren gemäß dem ersten Ausführungsbeispiel prozessierten Deep-Trench-Kondensatoren (DT-Kondensator) während verschiedener Prozessschritte,
  • 2a–c ausschnittsweise vereinfachte Darstellungen von mit dem Verfahren gemäß dem zweiten Ausführungsbeispiel prozessierten Deep-Trench-Kondensatoren, und
  • 3a–c stark schematisiert drei Ausführungsbeispiele der erfindungsgemäß modifizierten PVD-Anlagen.
  • In 1a, b ist ein Ausschnitt eines Wafers mit einer Halbleiterschaltung mit DRAM-Speicherzellen gezeigt, die alle Verfahrensschritte einschließlich der Erzeugung von Buried-Straps 13 zur späteren Kontaktierung einer Kondensator-Elektrode mit einem Source-/Drain-Gebiet des Zell-Transistors (nicht gezeigt) gesehen haben. Dabei stellt 1a ausschnittsweise eine Schnittdarstellung entlang der Schnittlinie in 1b dar, die eine Draufsicht auf den Wafer mit zahlreichen Speicherzellen bzw. Vertiefungen 7 zeigt.
  • Der DT-Kondensator 1 weist einen Poly-Silizium-Kern 3 auf, der von einem Collar-Oxid 5 umgeben ist, und ist im Bodenbereich einer Vertiefung 7 bzw. eines Grabens/Trenches mit ellipsenförmiger Grundfläche angeordnet. Die Vertiefung 7 ist dabei in einem Si-Substrat 9 ausgebildet, das von einer dünnen Si3N4-Maske 11 bedeckt ist. Durch einen nasschemischen isotropen Ätzvorgang wurde das Collar-Oxid 7 gegenüber der Oberseite des Poly-Si-Kerns 3 etwas zurückgezogen und der Buried-Strap 13 mit undotiertem amorphem Silizium in an sich bekannter Weise ringförmig erzeugt. In einem nachfolgenden Verfahrensschritt wurde gemäß 1a, b eine SiO2-Deck schicht 15 auf dem Boden der Vertiefung oberhalb des Buried-Straps 13 abgeschieden. Dabei betragen ein Abstand 1 der Oberseite der Si3N4-Maske 11 zur Oberseite der Oxid-Deckschicht 15 etwa 1 μm, die kurze bzw. die lange Seite der Trench-Ellipse betragen b = 0,2 bzw. 0,4 μm (F = 0,2 μm) sowie eine Grundfläche der Speicherzelle 8F2.
  • Gemäß 1c, d wird der Wafer in einer nachfolgend beschriebenen PVD-Anlage (3a–c) geringfügig um einen Verkippungswinkel α aus der Horizontalen gekippt. Dann wird ein gerichteter Strahl deponierender Teilchen unter dem Verkippungswinkel α zur Normalen der Vertiefung 7 auf die Scheibe bzw. den Wafer gerichtet. Dabei wird als Abscheidungsmaterial amorphes Silizium verwendet. Dadurch erfolgt auf der Si3N4-Maske 11 und in der Vertiefung 7 auf der einen Seite des DT-Kondensators 1 am Boden und an den Seitenwänden des Trenches 7 eine Si-Abscheidung 16, wohingegen im gegenüberliegenden Strahlungsschatten im Trench keine Si-Abscheidung erfolgt. Insbesondere wird im Trench 7 auf der Oxid-Deckschicht 15 die Si-Abscheidung als ein Maskierungskeil 17 abgeschieden. Gemäß 1c ist der Verkippungswinkel α so gewählt, dass die SiO2-Deckschicht 15 etwa zur Hälfte der Breite b der Vertiefung 7 mit dem Maskierungskeil l7 bedeckt ist. Um eine nachteilig zu geringe oder zu umfangreiche laterale Erstreckung des Maskierungskeils 17 zu vermeiden, wird der Verkippungswinkel α deshalb bevorzugt etwa zu α = arctan((b/2)/1) eingestellt. Dadurch ist sichergestellt, dass trotz Fertigungsschwankungen und Einstell-Ungenauigkeiten sowie einer unvermeidbaren Winkelaufweitung δ, also der Abweichung von der idealen Hauptrichtung, der deponierenden Teilchen weder zu wenig noch zu viel Bodenfläche bedeckt wird. Es ist weiterhin sicherzustellen, dass die Winkelaufweitung δ der deponierenden Teilchen kleiner als 10° bzw. ± 5°, insbesondere kleiner als 5° ist.
  • Erfindungsgemäß ergibt sich also eine Schicht amorphem Siliziums, die den Boden des Trenches 7 keilförmig bedeckt (1c). Die Maske 17 für den nachfolgenden anisotropen Ätzschritt (1e) ist dabei dann geeignet dimensioniert, wenn der Boden bzw. die Oxid-Deckschicht 15 zu einem Anteil von 30–70%, Idealerweise von etwa 50%, bedeckt ist. Zur nachträglichen Einstellung des Bedeckungsanteils der Oxid-Deckschicht 15 und zur Entfernung des amorphen Siliziums an den Seitenwänden kann in einem nachfolgenden Prozessschritt ein geeigneter isotroper Ätzschritt durchgeführt werden. Vor dem Abscheiden des amorphen Siliziums kann zur Vereinfachung der nachfolgenden Verfahrensschritte ein Nitrid-Interface abgeschieden werden (nicht gezeigt).
  • In den folgenden Verfahrensschritten wird gemäß 1e, f mit einer hochselektiven anisotropen Ätzung (Pfeil) der Teil der Oxid-Deckschicht 15 entfernt, der nicht von dem Maskierungskeil 17 bedeckt ist. Anschließend werden in einem weiteren selektiven anisotropen Ätzschritt (Pfeil in unterbrochenen Linien) der a-Si-Maskierungskeil 17 oberhalb der Oxid-Deckschicht 15, und seitlich daneben der zuvor freigelegte Teil des a-Si-Buried-Straps 13 sowie ein Abschnitt des Poly-Si-Kerns 3 im Bereich der zuvor entfernten Oxid-Deckschicht 15 entfernt. Dadurch ist der Buried-Strap 13 einseitig vollständig entfernt, das Collar-Oxid 5 bleibt unverändert stehen.
  • Nachfolgend wird die vorhandene Vertiefung 7 zunächst mittels TEOS-Verfahren mit einer Oxid-Schicht 19 gefüllt, in dieser Schicht ein tiefer Graben erzeugt und dieser Graben mit undotiertem amorphen Silizium als Kern 23 gefüllt (1g, h). Die weiteren zur Erzeugung der gewünschten Deep-Trench-Halbleiterstruktur erforderlichen Prozessschritte sind gemäß dem bekannten Stand der Technik durchzuführen und deshalb nicht gezeigt.
  • Gemäß dem zweiten Ausführungsbeispiel (2a–c) wird in Abwandlung zu dem in den 1a–h gezeigten Ausführungsbeispiel des Verfahrens zur einseitigen Entfernung des Buried-Straps 13 als Material für den Maskierungskeil 17 Al2O3 verwendet. Deshalb kann gemäß 2a auch auf das Abscheiden der SiO2-Deckschicht 15 im Boden der Vertiefung 7 verzichtet werden. Entsprechend der Darstellung in 1c wird auch beim zweiten Ausführungsbeispiel nach dem Verkippen des Wafers um den Verkippungswinkel α der Maskierungskeil 17 aus Al2O3 auf dem Trenchboden und der nicht abgeschatteten Seitenwand sowie auf der gesamten Waferoberfläche abgeschieden (2b). Nachfolgend wird die Al2O3-Schicht ebenfalls, wie oben für das amorphe Si beschrieben, geeignet zurückgeätzt. Im nächsten Verfahrensschritt wird mit einem anisotropen und selektiven Ätzvorgang der unmaskierte Abschnitt des Buried-Straps 13 vollständig sowie der entsprechende Abschnitt des Poly-Si-Kerns 3 entfernt (2c). Daran anschließend werden in einem nächsten Ätzschritt der Maskierungskeil 17 aus dem Trench und alle anderen Al2O3-Schichten vollständig vom Wafer entfernt (nicht gezeigt).
  • Der kritische und erfindungsgemäß realisierte Prozessschritt ist die Erzeugung einer einseitigen und selbstjustierten Maskenstruktur aus amorphem Silizium, TiN, Al2O3 oder einem anderen geeigneten Material. Nachfolgend werden drei verschiedene Anlagen bzw. Verfahren zur Realisierung dieses Prozessschrittes angegeben: Collimated-PVD (3a), Long-Throw-PVD (3b) und gerichtete Abscheidung mit Hilfe einer ausgedehnten Ionenquelle bzw. modifiziertes I-PVD (3c).
  • Das Collimated-PVD-Verfahren kann beispielsweise durch Verwendung eines Silizium-Targets zum Sputtern von amorphem Silizium eingesetzt werden. Die PVD-Anlage weist in an sich bekannter Weise insbesondere eine Magnetron-Kathode 25 mit einem Sputtertarget 27 auf und beabstandet davon einen Wafertisch 29, auf dem ein Si-Wafer 31 liegt. Dazwischen ist ein Kollimator 33 als Richtungsfilter angeordnet. Um die erfindungsgemäße Strukturierung erreichen zu können, ist dabei ein speziell dimensionierter Kollimator 33 erforderlich. Das Aspektverhältnis (AV) – das Verhältnis von Öffnungsdurchmesser zu Länge- des Kollimators beträgt 1:5, wodurch die erfindungsgemäß erforderlich geringe Winkelaufweitung δ der deponierenden Teilchen von bevorzugt 5° erreicht wird; zudem ist es erforderlich, dass der Wafertisch 29 um den Verkippungswinkel α im Bereich von etwa 4–8° verkippbar ausgeführt ist (3a).
  • Das Long-Throw-PVD-Verfahren kann durch die Verwendung eines Silizium-Targets auch zum Sputtern von amorphem Si oder mit anderen Targets und entsprechenden Atmosphären für geeignete andere Materialien eingesetzt werden. Um die Long-Throw-PVD-Anlage zur erfindungsgemäßen Strukturierung einsetzen zu können, ist ein im Vergleich zum Stand der Technik vergrößerter Abstand a des Sputtertargets 27 bzw. des Magnetronplasmas zur Oberfläche des Wafers 31 erforderlich. Der Abstand a muss mehr als 2 m betragen, damit die erfindungsgemäße Winkelaufweitung δ der deponierenden Teilchen von bevorzugt 5° erreicht wird; zudem ist es auch hier erforderlich, dass der Wafertisch 29 um den Verkippungswinkel α im Bereich von etwa 4–8° verkippbar ausgeführt ist (3b).
  • Auch das I-PVD-Verfahren kann zum Sputtern von amorphem Si oder alternativ zum Sputtern von beispielsweise TiN oder Al2O3 eingesetzt werden. Im Unterschied zu den beiden vorhergehenden PVD-Verfahren sind beim I-PVD 80% der deponierten Teilchen ionisiert. Um I-PVD zur erfindungsgemäßen Strukturierung einzusetzen, ist es deshalb erforderlich, zwischen dem Magnetron-Plasma 35 und der Oberfläche des Wafers 31 eine Gitterelektrode 37 anzuordnen, die transparent für die deponierenden Ionen ist. Es eignet sich z.B. eine Platte mit Bohrungen oder ein Drahtnetz mit einer Gitterweite w, die zwischen 10 μm und 1 mm liegt, Idealerweise bei etwa 100 μm (3c). Die Gitterelektrode 37 ist wenige cm von der Waferoberfläche beabstandet angeordnet, um einerseits möglichst nahe am Wafer 31 zu liegen. Andererseits muss auch beim Verkippen des Wafers relativ zur Gitterelektrode 37 ein Berühren der Waferoberfläche durch die Elektrode sicher ausgeschlossen sein. An der Gitterelektrode 37 wird eine Bias-Spannung U im Bereich von 20-2000 V angelegt. Dadurch werden die deponierenden Ionen in Vorwärtsrichtung auf die gekippte Waferoberfläche zu beschleunigt und halten die erfindungsgemäß begrenzte Winkelaufweitung δ, die auf etwa 5° begrenzt ist (3c). Die I-PVD-Anlage weist im Bereich des Plasmas 35 eine bekannte Ionisationsspule 39 mit DC-Erdung auf. Der Wafertisch 29 ist um den Verkippungswinkel α verkippbar ausgeführt. Der ideale Verkippungswinkel α richtet sich auch bei dem I-PVD nach dem Aspektverhältnis des Trenches, auf dessen Boden die Maske 17 strukturiert werden soll. Für ein AV des Trenches 7 von 1.5, führen Werte für α zwischen 4° und 8° auch beim I-PVD-Verfahren zu guten Ergebnissen.
    •

Claims (5)

  1. Verfahren zum Herstellen einer Halbleiterstruktur mit einem einseitigen Buried-Strap-Kontakt (13) als Kontakt zwischen einer Kondensator-Elektrode (3) und einem Source- /Drain-Gebiet eines Transistors in einer Vertiefung (7) eines Halbleitersubstrats (9), wobei die Kondensator-Elektrode (3) in der Vertiefung angeordnet ist, ein Collar-Oxid (5) die Kondensator-Elektrode (3) umgibt, und an der Oberseite der Kondensator-Elektrode (3) ein ringförmiger Buried-Strap-Kontakt (13) angeordnet ist, dadurch gekennzeichnet, dass mittels eines PVD-Verfahrens Maskierungsmaterial unter einem Winkel (∝) schräg in die Vertiefung (7) abgeschieden wird, wodurch über dem Buried-Strap-Kontakt (13) ein Maskierungskeil (17) erzeugt wird, und dass der Maskierungskeil (17) als Maske bei einem nachfolgenden anisotropen, selektiv zum Maskierungskeil (17) durchgeführten Ätzschritt zum einseitigen Entfernen des Buried-Strap-Kontaktes (13) dient.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine Winkelaufweitung (δ) der deponierenden Teilchen kleiner als ± 5°, insbesondere kleiner als ± 2° ist.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Wert des Verkippungswinkels (∝) etwa zwischen 4° und 8° beträgt.
  4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass als Maskierungsmaterial amorphes Silizium verwendet wird, und dass vor dem Abscheiden des amorphem Siliziums eine selektiv zum amorphen Silizium ätzbare Deckschicht (15) oberhalb des Buried-Strap-Kontakts (13), insbesondere aus SiO2, abgeschieden wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass als das Maskierungsmaterial Al2O3 verwendet wird.
DE10131709A 2001-06-29 2001-06-29 Verfahren zur Herstellung einseitiger Buried-Straps Expired - Fee Related DE10131709B4 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE10131709A DE10131709B4 (de) 2001-06-29 2001-06-29 Verfahren zur Herstellung einseitiger Buried-Straps
TW091113883A TWI246165B (en) 2001-06-29 2002-06-25 Method and installation for fabricating buried straps on one side
US10/186,656 US6579758B2 (en) 2001-06-29 2002-07-01 Method and installation for fabricating one-sided buried straps

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10131709A DE10131709B4 (de) 2001-06-29 2001-06-29 Verfahren zur Herstellung einseitiger Buried-Straps

Publications (2)

Publication Number Publication Date
DE10131709A1 DE10131709A1 (de) 2003-01-30
DE10131709B4 true DE10131709B4 (de) 2006-10-26

Family

ID=7690121

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10131709A Expired - Fee Related DE10131709B4 (de) 2001-06-29 2001-06-29 Verfahren zur Herstellung einseitiger Buried-Straps

Country Status (3)

Country Link
US (1) US6579758B2 (de)
DE (1) DE10131709B4 (de)
TW (1) TWI246165B (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794862B2 (en) * 2001-05-08 2004-09-21 Ramot At Tel-Aviv University Ltd. Magnetic thin film sensor based on the extraordinary hall effect
TW594979B (en) * 2003-07-03 2004-06-21 Nanya Technology Corp Memory device with vertical transistors and deep trench capacitors and method of fabricating the same
DE10353269B3 (de) * 2003-11-14 2005-05-04 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesonde für eine Halbleiterspeicherzelle
DE102004029516B3 (de) * 2004-06-18 2005-12-29 Infineon Technologies Ag Herstellungsverfahren für eine Schattenmaske in einem Graben einer mikroelektronischen oder mikromechanischen Struktur sowie Verwendung derselben
DE102004041679B4 (de) * 2004-08-20 2009-03-12 Qimonda Ag Verfahren zur lithgraphischen Herstellung einer Struktur in einer strahlungsempfindlichen Schicht und ein strukturiertes Halbleitersubstrat mit Oberflächenstruktur
EP2175863B1 (de) 2007-07-09 2018-03-21 Eastern Virginia Medical School Substituierte nukleosidderivate mit antiviralen und antimikrobiellen eigenschaften
KR101129030B1 (ko) 2010-07-09 2012-03-23 주식회사 하이닉스반도체 그림자 효과를 이용한 식각 배리어 형성 방법 및 이를 이용한 수직형 트랜지스터의 편측 콘택 형성 방법
US8569135B2 (en) * 2011-07-20 2013-10-29 International Business Machines Corporation Replacement gate electrode with planar work function material layers
CN103378102B (zh) * 2012-04-13 2016-02-03 南亚科技股份有限公司 半导体结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5360758A (en) * 1993-12-03 1994-11-01 International Business Machines Corporation Self-aligned buried strap for trench type DRAM cells
US5719080A (en) * 1995-04-13 1998-02-17 International Business Machines Corporation Semiconductor trench capacitor cell having a buried strap
WO2001039248A2 (de) * 1999-11-26 2001-05-31 Infineon Technologies Ag Kontakt für grabenkondensator einer dram zellanordnung
WO2001091180A2 (en) * 2000-05-23 2001-11-29 Infineon Technologies North America Corp. System and method of forming a vertically oriented device in an integrated circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5827765A (en) * 1996-02-22 1998-10-27 Siemens Aktiengesellschaft Buried-strap formation in a dram trench capacitor
EP0971414A1 (de) * 1998-06-15 2000-01-12 Siemens Aktiengesellschaft Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren
US6238967B1 (en) * 1999-04-12 2001-05-29 Motorola, Inc. Method of forming embedded DRAM structure
US6573137B1 (en) * 2000-06-23 2003-06-03 International Business Machines Corporation Single sided buried strap

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5360758A (en) * 1993-12-03 1994-11-01 International Business Machines Corporation Self-aligned buried strap for trench type DRAM cells
US5719080A (en) * 1995-04-13 1998-02-17 International Business Machines Corporation Semiconductor trench capacitor cell having a buried strap
WO2001039248A2 (de) * 1999-11-26 2001-05-31 Infineon Technologies Ag Kontakt für grabenkondensator einer dram zellanordnung
WO2001091180A2 (en) * 2000-05-23 2001-11-29 Infineon Technologies North America Corp. System and method of forming a vertically oriented device in an integrated circuit

Also Published As

Publication number Publication date
US6579758B2 (en) 2003-06-17
US20030003652A1 (en) 2003-01-02
TWI246165B (en) 2005-12-21
DE10131709A1 (de) 2003-01-30

Similar Documents

Publication Publication Date Title
EP0010596B1 (de) Verfahren zur Ausbildung von Maskenöffnungen bei der Herstellung von Halbleiteranordnungen
DE19623072B4 (de) Verfahren zur Herstellung eines Dünnfilmstrukturkörpers
DE102009023251B4 (de) Verfahren zur Herstellung eines Kontaktelements mit großem Aspektverhältnis und mit einer günstigeren Form in einem Halbleiterbauelement zur Verbesserung der Abscheidung einer Beschichtung
DE102010064289B4 (de) Größenreduzierung von Kontaktelementen und Kontaktdurchführungen in einem Halbleiterbauelement durch Einbau eines zusätzlichen Abschrägungsmaterials
EP1128428B1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
EP0078336A1 (de) Schattenwurfmaske für die Ionenimplantation und die Ionenstrahllithographie
EP1412969A2 (de) Verfahren zum herstellen einer selbstjustierten struktur auf einem halbleiter-wafer
DE10054109C2 (de) Verfahren zum Bilden eines Substratkontakts in einem Feldeffekttransistor, der über einer vergrabenen Isolierschicht gebildet ist
DE112004001441T5 (de) Verfahren zur Herstellung Asymmetrischer Seitenwand-Abstandshalter
DE102012201586B4 (de) Verfahren zur Herstellung von integrierten Schaltungen mit platzsparenden Kondensatoren
EP1166350A1 (de) Verfahren zur herstellung einer dram-struktur mit vergrabenen bitleitungen oder grabenkondensatoren
DE10131709B4 (de) Verfahren zur Herstellung einseitiger Buried-Straps
DE102005048036B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit tiefen Grabenstrukturen
DE102006037751A1 (de) Verfahren zur Ausbildung eines dotierten Abschnitts und eines Transistors
DE102005046976B4 (de) Verfahren zur Herstellung einer Wolframverbindungsstruktur mit verbesserter Seitenwandbedeckung der Barrierenschicht
DE102006041004B4 (de) Technik zum Reduzieren plasmainduzierter Ätzschäden während der Herstellung von Kontaktdurchführungen in Zwischenschichtdielektrika
DE10226603A1 (de) Verfahren zum Strukturieren einer Siliziumschicht sowie dessen Verwendung zur Herstellung einer integrierten Halbleiterschaltung
DE10029036C1 (de) Verfahren zur Erhöhung der Trenchkapazität
DE10115912A1 (de) Verfahren zur Herstellung einer Halbleiteranordnung und Verwendung einer Ionenstrahlanlage zur Durchführung des Verfahrens
DE102004015862B4 (de) Verfahren zur Herstellung einer leitenden Barrierenschicht in kritischen Öffnungen mittels eines abschließenden Abscheideschritts nach einer Rück-Sputter-Abscheidung
DE102004054352B3 (de) Verfahren zum Strukturieren von Kondensatorstrukturen in Halbleitergräben
DE10226604B4 (de) Verfahren zum Strukturieren einer Schicht
DE10308968A1 (de) Verfahren zur Herstellung einer leitenden Barrierenschicht mit verbesserter Bedeckung innerhalb kritischer Öffnungen
WO2003028104A2 (de) Halbleiterspeicher mit einen vertikalen auswahltransistor umfassenden speicherzellen sowie verfahren zu seiner herstellung
WO2001082370A1 (de) Verfahren zur justierung von strukturen auf einem halbleitersubstrat

Legal Events

Date Code Title Description
ON Later submitted papers
OP8 Request for examination as to paragraph 44 patent law
8172 Supplementary division/partition in:

Ref document number: 10164949

Country of ref document: DE

Kind code of ref document: P

Q171 Divided out to:

Ref document number: 10164949

Country of ref document: DE

Kind code of ref document: P

8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8339 Ceased/non-payment of the annual fee