DE102005048036A1

DE102005048036A1 - Verfahren zur Herstellung einer Halbleitervorrichtung mit tiefen Grabenstrukturen

Info

Publication number: DE102005048036A1
Application number: DE102005048036A
Authority: DE
Inventors: Michael Rennie; Stephen Rusinko
Original assignee: Infineon Technologies Richmond LP
Current assignee: Infineon Technologies Richmond LP
Priority date: 2004-10-18
Filing date: 2005-10-06
Publication date: 2006-04-20
Anticipated expiration: 2025-10-07
Also published as: DE102005048036B4; US7402487B2; US20060084222A1

Abstract

Ein Verfahren zur Herstellung einer Halbleitervorrichtung mit tiefen Grabenstrukturen umfasst das Bilden eines ersten Teils eines Grabens in einem Halbleitersubstrat und eines zweiten Teils eines Grabens in einer selektiv gebildeten oberen Schicht. Nach dem Ätzen des Substrats, um den ersten Teil des Grabens zu bilden, wird eine Schutzschicht über die innere Oberfläche des Grabens im Halbleitersubstrat abgeschieden, und die obere Schicht wird auf einer Hauptoberfläche des Halbleitersubstrats selektiv gebildet. Während des Bildens der oberen Schicht wird eine Wandoberfläche in der oberen Schicht derartig gebildet, dass sie mit der Wandoberfläche des Grabens im Halbleitersubstrat kontinuierlich ist. Durch das Bilden eines zweiten Teils des Grabens in der selektiv gebildeten oberen Schicht wird ein tiefer Graben erhalten, der ein großes Seitenverhältnis und klar definierte geometrische Merkmale aufweist.

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung bezieht sich allgemein auf die Herstellung von Halbleitervorrichtungen, und insbesondere auf die Herstellung von Grabenstrukturen in Halbleitersubstraten.

HINTERGRUND

Mit dem andauernden Trend zu höheren Integrationsgraden in der Herstellung von Halbleitervorrichtungen hat die Verwendung von Grabenstrukturen in Halbleitersubstraten zugenommen. Grabenstrukturen werden für eine Reihe verschiedener Komponenten verwendet, so z.B. für vertikal angeordnete Transistoren, Isolierungsstrukturen, wie z.B. Shallow-Trench-Isolation-Strukturen (STI), Deep-Trench-Isolation-Strukturen (DTI-Strukturen), Kondensatoren und dergleichen. Dementsprechend ist das Ätzen von Grabenstrukturen im Halbleitersubstrat ein wichtiger Teil des gesamten Prozesses zur Herstellung vieler integrierter Schaltungen.

Die Herstellung von Grabenstrukturen, und insbesondere von tiefen Grabenstrukturen, stellt eine Reihe von Anforderungen an den Prozess, was eine geeignete Prozesskontrolle vonnöten macht. Während der Grabenbildung ist es wichtig, das Seitenwandprofil zu kontrollieren, während der Graben im Substrat ausgebildet wird. Z.B. kann eine Unterschneidung des Maskenmusters, das verwendet wird, um die Grabenöffnung zu definieren, zu einer unerwünschten Erweiterung des Grabens in der Nähe der Substratoberfläche führen. Außerdem muss in der Herstellung von tiefen Grabenstrukturen eine ausreichend hohe Ätzrate aufrechterhalten werden, um einen akzeptablen Durchsatz des Prozesses zu gewährleisten. So genanntes Lack-Loading (Resist Loading) kann problematisch wer den, wenn tiefe Grabenstrukturen geätzt werden, und zwar aufgrund von Erosion des Lacks während des Ätzprozesses.

Mit dem Aufrechterhalten einer hohen Ätzrate hängt auch die Fähigkeit, eine gewünschte Grabentiefe im Substrat zu erzielen, zusammen. Viele integrierte Halbleiterschaltungen benötigen Gräben mit Tiefen von beispielsweise 80 bis 100 μm. Diese Gräben sind nicht nur sehr tief, sondern haben auch sehr kleine Durchmesser, was zu großen Seitenverhältnissen führt. Die Bildung von Grabenstrukturen mit großen Seitenverhältnissen macht es notwendig, dass die Maskenschicht, die zur Definition der Gräben verwendet wird, den Bedingungen des Ätzprozesses, die notwendig sind, um die Gräben tief und schnell in das Substrat zu ätzen, widersteht. Maskenerosion während des Ätzens kann zu unerwünschten Verengungen des Grabens, und im Extremfall zur Blockierung des Bodens des Grabens führen, was zu einem Graben führt, der nicht bis zur gewünschten Tiefe geätzt ist.

In der Herstellung von Dynamic-Random-Access-Speichern (DRAM) werden tiefe Gräben typischerweise zur Herstellung von Kondensatoren ausgebildet. Die Geometrie des Kondensatorgrabens ist dabei ein wichtiger Faktor für den Kapazitätswert des Kondensators in einer DRAM-Speicherzelle. Insbesondere ist es erwünscht, dass der Kondensator in einer jeden DRAM-Speicherzelle einen ähnlichen Kapazitätswert aufweist, so dass die elektrischen Ladungen gleichförmig über das DRAM-Speicherfeld gespeichert sind.

In Anbetracht der zunehmenden Wichtigkeit von Grabenherstellung für eine Reihe von Halbleiteranwendungen ist eine verbesserte Herstellungstechnik notwendig, die es ermöglicht, tiefe Grabenstrukturen mit im Wesentlichen gleichförmigen geometrischen Eigenschaften zuverlässig auszubilden.

KURZE ZUSAMMENFASSUNG

In einer Ausführungsform der vorliegenden Erfindung enthält ein Verfahren zur Herstellung einer Halbleitervorrichtung das Bereitstellen eines Halbleitersubstrats mit einer Hauptoberfläche. Ein erster Teil eines Grabens wird in der Hauptoberfläche des Halbleitersubstrats gebildet. Eine innere Oberfläche des ersten Teils des Grabens wird mit einer isolierenden Schicht bedeckt, und ein zweiter Teil des Grabens wird gebildet, indem auf der Hauptoberfläche des Substrats eine Schicht selektiv gebildet wird.

In einer anderen Ausführungsform der Erfindung enthält ein Verfahren zur Herstellung einer Dynamic-Random-Access-Speichervorrichtung das Bereitstellen eines Substrats mit einer Substratoberfläche. Ein erster Teil eines Kondensatorgrabens, der in einer ersten Richtung in das Substrat hineinreicht, wird gebildet. Auf der Substratoberfläche wird eine Schicht selektiv gebildet, so dass ein zweiter Teil des Kondensatorgrabens in einer zweiten Richtung von der Substratoberfläche weg reicht. Die zweite Richtung ist im Wesentlichen der ersten Richtung entgegengesetzt.

In noch einer weiteren Ausführungsform der Erfindung enthält ein Verfahren zur Herstellung einer Halbleitervorrichtung das Bereitstellen eines Halbleitersubstrats mit einer Hauptoberfläche. Ein erster Teil einer Wandoberfläche wird im Halbleitersubstrat gebildet und mit einem isolierenden Material bedeckt. Eine Schicht wird auf der Hauptoberfläche aufliegend gebildet, während gleichzeitig ein zweiter Teil einer Wandoberfläche in der Schicht gebildet wird.

In noch einer weiteren Ausführungsform der Erfindung enthält ein Verfahren zur Herstellung einer Halbleitervorrichtung das Bereitstellen eines Halbleitersubstrats und das Ätzen des Halbleitersubstrats, um einen Graben mit Seitenwänden und einer Bodenoberfläche zu bilden. Ein Liner wird im Graben auf den Seitenwänden und der Bodenoberfläche liegend gebildet. Eine obere Schicht wird selektiv auf dem Halb leitersubstrat gebildet, und zwar dort, wo die obere Schicht Seitenwände aufweist, die sich im Wesentlichen an die Seitenwänden des Grabens anschließen.

KURZE BESCHREIBUNG DER FIGUREN
Die 1-7 zeigen im Querschnitt Verfahrensschritte nach einer Ausführungsform der Erfindung.
Es sollte offensichtlich sein, dass aus Gründen der Einfachheit und Übersichtlichkeit der Darstellung nicht alle Elemente einer Halbleitervorrichtung in den Figuren dargestellt sind. Ferner sind die in den Figuren dargestellten Elemente nicht unbedingt maßstabsgerecht abgebildet, und einige der Elemente können übertrieben größer als andere Elemente dargestellt sein. Ferner sind, wo angemessen, Bezugsziffern unter den Figuren wiederholt verwendet, um entsprechende Elemente zu bezeichnen.
DETAILLIERTE BESCHREIBUNG
Die vorliegende Ausführungsform wird unter Bezugnahme auf die Bildung einer tiefen Grabenstruktur für die Herstellung von DRAM-Kondensatoren beschrieben. Dementsprechend wird das Halbleitersubstrat unter Bezugnahme auf die besonderen Eigenschaften, die im Allgemeinen in der Herstellung von DRAM-Speicherzellen Anwendung finden, beschrieben. Die Erfindung ist jedoch nicht auf die Herstellung von DRAM-Kondensatoren beschränkt und kann ebenso für die Bildung von tiefen Grabenstrukturen in der Herstellung einer Reihe von Halbleitervorrichtungen verwendet werden.
In 1 im Querschnitt dargestellt ist ein Teil eines Halbleitersubstrats 10 mit einer ladungsträgerfreien Zone (denuded zone) 12, die auf einer dotierten Region 14 liegt. Die dotierte Region 14 ist gebildet, indem das Halbleitersubstrat 10 mit einer die Leitungsfähigkeit bestimmen den Dotiersubstanz stark dotiert wurde. In der im Folgenden dargestellten beispielhaften Ausführungsform der Erfindung ist die dotierte Region 14 eine n+-dotierte Region, die durch Dotierung des Halbleitersubstrats 10 mit einer Dotiersubstanz des n-Typs, wie z.B. Phosphor oder Arsen oder dergleichen gebildet wird. Dem einschlägigen Fachmann wird es jedoch offensichtlich sein, dass die im Folgenden beschriebene beispielhafte Ausführungsform in einer Reihe von verschiedenen Halbleitersubstraten mit Regionen unterschiedlicher Leitungsfähigkeit hergestellt werden kann.
Die ladungsträgerfreie Zone 12, die auf der dotierten Region 14 aufliegt, ist bis zu einer Tiefe ausgebildet, die ausreichend ist, um Grabenstrukturen herzustellen, die sich innerhalb der Grenzen der ladungsträgerfreien Zone 12 ausdehnen. Die ladungsträgerfreie Zone 12 kann mittels einer Reihe von verschiedenen Techniken gebildet werden, wie z.B. so genanntes Gettering, Abschleifen, Abscheiden, Laser-Rastern und dergleichen. Die Ausbildung der ladungsträgerfreien Zone 12 bis zu einer Tiefe, die geringer ist als die maximale Tiefe der Gräben, die im Halbleitersubstrat 10 ausgebildet werden sollen, reduziert Leckströme zwischen angrenzenden Kondensatoren in der herzustellenden DRAM-Zelle. In einer bevorzugten Ausführungsform ist die dotierte Region 14 stark mit einer Dotiersubstanz des n-Typs dotiert, um gute Kondensatoreigenschaften sowie ein gleichförmiges Potenzial über die Grabenkondensatoren in der DRAM-Speicherzelle bereitzustellen.
Nach einer Ausführungsform der Erfindung beginnt die Bildung der tiefen Grabenstrukturen mit der Bildung einer Lackschicht 16 auf einer Hauptoberfläche 18 des Halbleitersubstrats 10. Die Lackschicht 16 kann aus einer Reihe verschiedener Lackmaterialien bestehen, wie z.B. Photolack, Tief-UV-Lack, zusammengesetzte Lackmaterialien, Röntgenmaterialien und dergleichen. Die Lackschicht 16 wird mit einer Dicke aufgetragen, die ausreichend ist, um eine angemessene Maskenschicht für die folgende Bildung der ladungsträgerfreien Zone 12 des Grabens bereitzustellen.
Nachdem die Lackschicht 16 gebildet ist, werden die Belichtungs- und Entwicklungsprozesse durchgeführt, um ein Maskenmuster 20, wie in 2 dargestellt, auf der Hauptoberfläche 18 des Halbleitersubstrats 10 zu bilden. Das Maskenmuster 20 enthält eine Reihe von Öffnungen 22, die darunter liegenden Teile der Hauptoberfläche 18 freilegen. Nachdem das Maskenmuster 20 gebildet worden ist, wird ein Ätzprozess durchgeführt, um Grabenstrukturen 24 im Halbleitersubstrat 10 auszubilden. Jede dieser Grabenstrukturen 24 weist Wandoberflächen 26 und Bodenoberflächen 28 auf. Der Ätzprozess wird dabei für eine ausreichende Zeitdauer durchgeführt, um die Grabenstrukturen 24 mit einer beträchtlichen Tiefe im Halbleitersubstrat 10 auszubilden.
In der dargestellten Ausführungsform, in der das erfindungsgemäße Grabenbildungsverfahren zur Herstellung von DRAM-Vorrichtungen verwendet wird, liegen die Bodenoberflächen 28 in der ladungsträgerfreien Zone 12. Dadurch, dass die Bodenoberflächen 28 innerhalb der ladungsträgerfreien Zone 12 gebildet sind, liegt auch die gesamte äußere Oberfläche der Grabenstrukturen 24 innerhalb der ladungsträgerfreien Zone 12, so dass die im weiteren Verlauf in den Grabenstrukturen 24 gebildeten Grabenkondensatoren innerhalb der ladungsträgerfreien Zone 12 liegen werden. In Übereinstimmung mit der dargestellten Ausführungsform werden die Wandoberflächen 26 durch anisotropes Ätzen des Halbleitersubstrats 10 gebildet, so dass die Wandoberflächen 26 im Wesentlichen kontinuierlich und vertikal in Bezug auf die Hauptoberfläche 18 angeordnete Oberflächen sind. Ferner werden die Grabenstrukturen 24 mit einer seitlichen Ausdehnung, die im Wesentlichen dieselbe wie die der Öffnungen 22 ist, versehen. Dementsprechend werden durch den in 2 dargestellten Ätzherstellungsprozess Gräben ausgebildet, die eine gewünschte geometrische Anordnung haben und seitliche Ausdehnungen haben, die im Wesentlichen durch die Ausdehnungen der Öffnungen 22 im Maskenmuster 20 definiert werden.
Nach der Ausbildung der Grabenstrukturen 24 wird eine Liner-Schicht 30 auf den Wandoberflächen 26 und den Bodenoberflächen 28 der Grabenstrukturen 24 gebildet. Die Liner-Schicht 30 wird vorzugsweise durch einen konformalen bzw. gleichförmigen Abscheidungsprozess gebildet, so dass eine im Wesentlichen gleichförmige Dicke des Liner-Materials auf den Wandoberflächen 26 und den Bodenoberflächen 28 gebildet wird. Nach einer Ausführungsform der Erfindung ist die Liner-Schicht 30 ein dielektrisches Material, welches in Bezug auf das Material der Maskenschicht 16 unterschiedlich ätzbar ist. Wenn die Maskenschicht 16 z.B. ein dielektrisches Material ist, wie z.B. Siliziumnitrid, dann kann die Liner-Schicht 30 ein Siliziumoxidmaterial sein. Dementsprechend kann, wenn die Maskenschicht 16 ein Siliziumoxid ist, die Liner-Schicht 30 Siliziumnitrid sein. Es wird dem einschlägigen Fachmann offensichtlich sein, dass auch andere Kombinationen möglich sind, solange ein Material mit bestimmten Ätzstoffen reagiert, während das andere Material mit denselben Ätzstoffen im Wesentlichen nicht reagiert. Dementsprechend kann die Liner-Schicht 30 ein thermisch gewachsenes Siliziumoxid, ein abgeschiedenes Siliziumnitrid, ein zusammengesetztes Material, wie z.B. ein Oxynitrid, gebildet durch thermische Oxidation gefolgt von Abscheidung von Siliziumnitrid, oder durch Abscheidung von Siliziumoxid gefolgt von einer Abscheidung von Siliziumnitrid, und Kombinationen derselben sein.
Wenn die Liner-Schicht 30 gebildet worden ist, wird das Maskenmuster 20 entfernt, wie in 4 dargestellt. Das Entfernen des Maskenmusters 20 legt wieder die Hauptoberfläche 18 des Halbleitersubstrats 10 bloß. In diesem Entfernungsprozess wird die Maskenschicht 16 komplett entfernt, so dass keine Reste der Maskenschicht 16 auf der Hauptoberfläche 18 zurückbleiben. In einer Ausführungsform, in der die Maskenschicht 16 aus Siliziumnitrid und die Liner-Schicht 30 aus Siliziumoxid besteht, kann ein Nassätzprozess unter Verwendung von z.B. heißer Phosphorsäure zum Entfernen der Maskenschicht 16 benutzt werden. Es wird dem einschlägigen Fachmann offensichtlich sein, dass viele verschiedene Ätz- und Ablöseprozesse zum Entfernen der Maskenschicht 16 verwendet werden können. Z.B. können auch Trockenätztechniken, wie z.B. Plasmaätzen, Sputter-Ätzen und dergleichen verwendet werden. Ferner können auch Techniken zur Planarisierung, wie z.B. Chemical-Mechanical-Polishing (CMP) zum Entfernen der Maskenschicht 16 von der Hauptoberfläche 18 verwendet werden.
Das erfindungsgemäße Verfahren wird, wie in 5 dargestellt, fortgesetzt, und zwar mit der Bildung einer oberen Schicht 32, die auf der Hauptoberfläche 18 des Halbleitersubstrats 10 aufliegt. Die obere Schicht 32 wird so gebildet, dass die Wandoberflächen 26 der Grabenstrukturen 24 innerhalb der oberen Schicht 32 kontinuierlich sind. Dementsprechend enthält die obere Schicht 32 Wandoberflächen 34, die sich in einer im Wesentlichen kontinuierlichen Ebene mit den Wandoberflächen 26 von der Hauptoberfläche 14 erstrecken. Durch die Bildung der oberen Schicht 32, die mit den Grabenstrukturen 24 kontinuierliche Wandoberflächen aufweist, wird die effektive Tiefe der Grabenstrukturen 24 um die Dicke der oberen Schicht 32 erhöht. Dementsprechend enthalten die Grabenstrukturen 24 nach dem Ausbilden der oberen Schicht 32 erste Teile 36 und zweite Teile 38. Durch das Bilden der zweiten Teile 38 in der oberen Schicht 32 liegen eine Mehrzahl von Gräben 40 mit einem großen Seitenverhältnis vor, die im Halbleitersubstrat 10 liegende erste Teile 36 sowie in der oberen Schicht 32 liegende zweite Teile 38 aufweisen.
In einer Ausführungsform der vorliegenden Erfindung wird die obere Schicht 32 durch einen selektiven Abscheidungsprozess gebildet. In diesem selektiven Abscheidungsprozess wird die kristalline Halbleiterstruktur der Hauptoberfläche 18 als Keimbildungsort verwendet, um die Bildung einer Materialschicht mit einer kristallinen Struktur, die der der Hauptoberfläche 18 ähnlich ist, zu initiieren. Mit fortschreitender Abscheidung werden nacheinander anschließende Materialschichten gebildet, die eine im Wesentlichen ähnliche kristalline Struktur aufweisen. Der selektive Abscheidungsprozess wird fortgesetzt, bis eine gewünschte Dicke des Materials auf der Hauptoberfläche 18 erreicht ist. Obwohl der selektive Abscheidungsprozess fortgesetzt werden kann, um eine Schicht mit einer sehr großen Dicke zu bilden, ist der selektive Abscheidungsprozess in der dargestellten Ausführungsform auf eine Dicke begrenzt, die Gräben 40 bildet, deren maximale Tiefe die Bildung eines Grabenkondensators innerhalb der Gräben 40 erlaubt.
Es wird dem einschlägigen Fachmann offensichtlich sein, dass verschiedene Prozesstechniken für die selektive Abscheidung von Halbleitermaterialien zur Verfügung stehen. In einer Ausführungsform der Erfindung wird die obere Schicht 32 durch epitaxiale Abscheidung gebildet. Im epitaxialen Abscheidungsprozess wird Silizium auf die Hauptoberfläche 18 wieder aufgewachsen. In dem epitaxialen Abscheidungsprozess kann eine leichte Neigung des zweiten Teils 38 bezüglich des ersten Teils 36 entstehen. Die Neigung wird von dem Wachstum entlang einer bestimmten kristallinen Ebene der Hauptoberfläche 18 verursacht. Obwohl während des epitaxialen Abscheidungsprozesses eine solche leichte Neigung auftreten kann, ist die Wandoberfläche 34 in der oberen Schicht 32 im Wesentlichen kontinuierlich mit der Wandoberfläche 26 im Substrat 10.
Zur Herstellung eines DRAM-Grabenkondensators wird die obere Schicht 32 während des epitaxialen Abscheidungsprozesses mit einer die Leitfähigkeit bestimmenden Dotiersubstanz dotiert. In einer Ausführungsform der Erfindung wird die obere Schicht 32 so dotiert, dass sie eine dem Halbleitersubstrat 10 entgegengesetzte Leitfähigkeit aufweist. Dementsprechend, falls das Halbleitersubstrat 10 ein kristallines Halbleitermaterial des n-Typs ist, wird die obere Schicht mit einer Dotiersubstanz des p-Typs, wie z.B. Bor, dotiert, um sie mit p-Leitfähigkeit zu versehen. In einer beispielhaften Ausführungsform der Erfindung zur Herstellung eines DRAM-Grabenkondensators erhöht das Dotieren der oberen Schicht 32 mit Leitfähigkeit des p-Typs die vertikale parasitäre Schwellenspannung entlang der vertikalen Länge der Gräben 40.
Nach dem Bilden der oberen Schicht 32 wird die Liner-Schicht 26 entfernt, und ein Grabenkondensator wird in den Gräben 40 gebildet, wie es in 6 dargestellt ist. In einer Ausführungsform der Erfindung wird nach dem Entfernen der Liner-Schicht 30 ein Oxidationsprozess ausgeführt, um die Wandoberflächen 26 und 34 umzukristallisieren. In der Ausführungsform der Erfindung, in der das Halbleitersubstrat 10 und die obere Schicht 32 auf Silizium basierende Materialien sind, bildet der thermische Oxidierungsprozess eine Siliziumoxidschicht, die auf den Wandoberflächen 26 und 34 sowie auf den Bodenoberflächen 28 aufliegt. Nach dem Oxidierungsprozess wird das thermisch gewachsene Siliziumoxid durch Nassätzen oder anderes isotropisches Ätzen, wie z.B. isotropisches Plasmaätzen, entfernt, und eine dielektrische Kondensatorschicht 42 wird in den Gräben 40 gebildet. Es wird dem einschlägigen Fachmann offensichtlich sein, dass eine Reihe von dielektrischen Materialien verwendet werden können, um das Kondensatordielektrikum für eine DRAM-Speichervorrichtung zu bilden. Dementsprechend kann das Kondensatordielektrikum 42 ein thermisch gewachsenes dielektrisches Material, ein dielektrisches Material, welches durch Chemical-Vapor-Deposition (CVD) gebildet ist, ein dielektrisches Material mit hoher Kapazität, ein keramisches dielektrisches Material oder dergleichen sein.
Nach dem Bilden des Kondensatordielektrikums 42 werden die Gräben 40 mit einem Kondensatorplattenmaterial 44 gefüllt. Das Kondensatorplattenmaterial 44 kann eines einer Reihe von leitfähigen Materialien sein, wie sie in der Halbleiterherstellung verwendet werden. Z.B. kann das Kondensa torplattenmaterial 44 polykristallines Silizium sein, welches mittels CVD so abgeschieden wird, dass die Gräben 40 komplett mit polykristallinem Silizium gefüllt werden. Falls polykristallines Silizium verwendet wird, um die Gräben 40 zu füllen, wird das polykristalline Silizium mit einer die Leitfähigkeit bestimmenden Dotiersubstanz dotiert. Durch das Dotieren des polykristallinen Siliziums wird die elektrische Leitfähigkeit des polykristallinen Siliziums verbessert. In einer Ausführungsform der Erfindung wird das polykristalline Silizium mit einer Dotiersubstanz des n-Typs, beispielsweise Arsen oder Phosphor, dotiert, so dass es n-Leitfähigkeit aufweist. Zusätzlich zum polykristallinen Silizium können auch andere Materialien, wie z.B. Kombinationen von feuerfesten Metallen und polykristallinem Silizium, sowie andere leitfähige Materialien verwendet werden, um die Gräben 40 zu füllen.
Wenn die Grabenkondensatoren hergestellt worden sind, dann wird ein elektrischer Kontakt 46 in der oberen Schicht 32 ausgebildet. Der elektrische Kontakt 46 kann mittels einer Reihe von bekannten Kontaktierungsprozessen gebildet werden. In einer Ausführungsform der Erfindung werden ein lithographischer Maskenprozess und ein Ionenimplantationsprozess ausgeführt, um einen dotierten Kanal durch die obere Schicht 32 zu bilden. Wenn der Dotierungsprozess abgeschlossen ist, enthält der elektrische Kontakt 46 eine stark dotierte Region 48 in der oberen Schicht 32, die von der oberen Oberfläche der oberen Schicht 32 bis zur Hauptoberfläche 18 des Halbleitersubstrats 10 reicht.
Nach der Bildung des elektrischen Kontakts 46 werden Transistoren 50 und 52 in der oberen Schicht 32 gebildet. Die Transistoren 50 und 52 enthalten jeweils Gate-Elektroden 54, die auf der oberen Schicht 32 liegen und davon durch Gate-Dielektrikumsschichten 56 getrennt sind. Source- und Drain-Regionen 58 und 60 sind in der oberen Schicht 32 auf beiden Seiten der Gate-Elektroden 54 angeordnet. Die Drain- Regionen 60 der Transistoren 50 und 52 sind direkt mit dem Kondensatorplattenmaterial 44 verbunden, wohingegen die Source-Regionen 58 der Transistoren 50 und 52 vom Kondensatorplattenmaterial 44 elektrisch isoliert sind. Während die Source- und Drain-Regionen 58 und 60 gebildet werden, wird eine dotierte Kontaktregion 64 im elektrischen Kontakt 46 im oberen Bereich der oberen Schicht 32 gebildet.
Nachdem die Transistoren 50 und 52 gebildet worden sind, wird eine isolierende Schicht 66 auf der oberen Schicht 32 aufliegend gebildet. Ein lithographischer Musterbildungsprozess und ein Ätzprozess werden ausgeführt, um in der isolierenden Schicht 66 Kontaktöffnungen zu bilden, und Metallleitungen 68 und 70, die jeweils die Source-Region 58 und die Kontaktregion 64 kontaktieren, werden gebildet.
Der einschlägige Fachmann wird erkennen, dass die in 7 dargestellte Struktur die funktionellen Komponenten einer DRAM-Speicherzelle darstellt. Die Metallisierung 70 stellt über dem elektrischen Kontakt 46 eine Verbindung zur Masse bereit. Die Metallisierung 68 stellt eine Bitleitungsverbindung zu den Source-Regionen 58 der Transistoren 50 und 52 bereit. Die Drain-Regionen 60 der Transistoren 50 und 52 sind mit einer Platte der in den Gräben 40 gebildeten Kondensatoren verbunden. Die ladungsträgerfreie Zone 12 bildet eine Kondensatorplatte, die von dem Kondensatorplattenmaterial 44 aus gegenüber dem Kondensatordielektrikum 42 liegt. Die ladungsträgerfreie Zone 12 ist über die dotierte Region 44 elektrisch mit der Massemetallisierung 70 gekoppelt. Weitere (nicht dargestellte) Metallisierungen bilden eine Wortleitungsverbindung zu den Gate-Elektroden 54 der Transistoren 50 und 52. Dementsprechend ist in der dargestellten Ausführungsform das erfindungsgemäße Verfahren ausgeführt worden, um Grabenkondensatoren in einer DRAM-Speicherzelle zu bilden, die ein hohes Seitenverhältnis und klar definierte geometrische Eigenschaften haben. Die speziellen Dotiereigenschaften, die für die dargestellte Ausführungsform beschrieben wurden, ergeben Grabenkondensatoren mit verminderter parasitärer Degeneration. Weiterhin stellt das erfindungsgemäße Grabenherstellungsverfahren Gräben mit großem Seitenverhältnis her, die verbesserte geometrische Eigenschaften haben, mit denen elektrische Ladungen gleichförmig in einer DRAM-Speicheranordnung gespeichert werden können.
Es ist somit ersichtlich, dass mit der vorliegenden Erfindung ein Verfahren zur Herstellung einer Halbleitervorrichtung mit tiefen Grabenstrukturen beschrieben wurde, welches die oben genannten Vorteile im vollen Umfang erfüllt. Es wird dem einschlägigen Fachmann offensichtlich sein, dass zahlreiche Modifizierungen und Variationen gemacht werden können, ohne von Geist und Umfang der Erfindung abzuweichen. Z.B. können verschiedenerlei Herstellungsverfahren verwendet werden, um die verschiedenen Materialschichten zu bilden, und verschiedene Ätzprozesse können angewendet werden, um die Materialschichten zu gestalten. Dementsprechend sollen alle solche Variationen und Modifikationen im Umfang der nachfolgenden Ansprüche und deren Äquivalente mit enthalten sein.

Claims

Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten: Bereitstellen eines Halbleitersubstrats mit einer Hauptoberfläche; Bilden eines ersten Teils eines Grabens in der Hauptoberfläche des Halbleitersubstrats; Bedecken einer inneren Oberfläche des ersten Teils des Grabens mit einer isolierenden Schicht; und Bilden eines zweiten Teils des Grabens durch selektives Bilden einer Schicht auf der Hauptoberfläche des Halbleitersubstrats.
Verfahren nach Anspruch 1, wobei das Bilden einer Schicht auf der Hauptoberfläche das selektive Abscheiden eines Halbleitermaterials auf der Hauptoberfläche umfasst.
Verfahren nach Anspruch 2, wobei das selektive Abscheiden eines Halbleitermaterials das Bilden einer Schicht, welche Silizium enthält, durch epitaxiales Abscheiden umfasst.
Verfahren nach Anspruch 1, wobei das Bilden eines ersten Teils des Grabens das Bilden einer Ätzmaske auf der Hauptoberfläche und Ätzen des Substrats umfasst.
Verfahren nach Anspruch 1, wobei das Bereitstellen eines Halbleitersubstrats das Bereitstellen eines Halbleitermaterials eines ersten Leitfähigkeitstyps umfasst und wobei das Bilden einer Schicht das Bilden eines Halbleitermaterials eines zweiten Leitfähigkeitstyps umfasst.
Verfahren nach Anspruch 1, weiterhin enthaltend die Schritte: Umkristallisieren des Halbleitersubstrats; Bilden eines Kondensatordielektrikums auf den inneren Oberflächen der ersten und zweiten Teile des Grabens; und Verfüllen der ersten und zweiten Teile des Grabens mit einem Grabenfüllmaterial.
Verfahren nach Anspruch 6, wobei das Verfüllen der ersten und zweiten Teile des Grabens mit einem Grabenfüllmaterial das Abscheiden eines Halbleitermaterials umfasst.
Verfahren nach Anspruch 7, wobei das Abscheiden eines Halbleitermaterials das Abscheiden von polykristallinem Silizium umfasst.
Verfahren nach Anspruch 1, wobei das Bedecken einer inneren Oberfläche des ersten Teils des Grabens mit einer isolierenden Schicht das Bilden einer Siliziumoxidschicht umfasst.
Verfahren nach Anspruch 1, wobei das Bedecken einer inneren Oberfläche des ersten Teils des Grabens mit einer isolierenden Schicht das Bilden einer Siliziumnitridschicht umfasst.
Verfahren zur Herstellung einer Dynamic-Random-Access-Speichervorrichtung, mit den Schritten: Bereitstellen eines Substrats mit einer Substratoberfläche; Bilden eines ersten Teils eines Kondensatorgrabens, der in einer ersten Richtung in das Substrat hineinreicht; und selektives Bilden einer Schicht auf der Substratoberfläche, so dass ein zweiter Teil des Kondensatorgrabens in einer zweiten Richtung von der Substratoberfläche wegreichend ausgebildet wird, wobei die zweite Richtung im Wesentlichen der ersten Richtung entgegengesetzt ist.
Verfahren nach Anspruch 11, weiterhin umfassend Bedecken einer inneren Oberfläche des ersten Teils des Kondensatorgra bens mit einer isolierenden Schicht vor dem selektiven Bilden einer Schicht auf der Substratoberfläche.
Verfahren nach Anspruch 11, weiterhin umfassend das Bilden einer Kondensator-Dielektrikumsschicht auf Seitenwänden der ersten und zweiten Teile des Kondensatorgrabens und Verfüllen des Kondensatorgrabens mit einem Kondensatorplattenmaterial.
Verfahren nach Anspruch 11, wobei das selektive Bilden einer Schicht auf der Substratoberfläche eine epitaxiale Abscheidung umfasst.
Verfahren nach Anspruch 11, wobei das Bereitstellen eines Halbleitersubstrats das Bereitstellen eines Halbleitermaterials mit einer ladungsträgerfreien Zone auf einer dotierten Region eines ersten Leitfähigkeitstyps umfasst und wobei das selektive Bilden einer Schicht das Bilden eines Halbleitermaterials eines zweiten Leitfähigkeitstyps umfasst.
Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten: Bereitstellen eines Halbleitersubstrats mit einer Hauptoberfläche; Bilden eines ersten Teils einer Wandoberfläche im Halbleitersubstrat; Bedecken des ersten Teils der Wandoberfläche mit einem isolierenden Material; und Bilden einer Schicht auf der Hauptoberfläche bei gleichzeitigem Bilden eines zweiten Teils der Wandoberfläche in der Schicht.
Verfahren nach Anspruch 16, wobei das Bedecken des ersten Teils einer Wandoberfläche mit einem isolierenden Material das Oxidieren der Wandoberfläche umfasst.
Verfahren nach Anspruch 16, wobei das Bilden einer Schicht auf der Hauptoberfläche eine epitaxiale Abscheidung umfasst.
Verfahren nach Anspruch 16, wobei das Bereitstellen eines Substrats das Bereitstellen eines Halbleitermaterials eines ersten Leitfähigkeitstyps umfasst und wobei das selektive Bilden einer Schicht das Bilden eines Halbleitermaterials des zweiten Leitfähigkeitstyps umfasst.
Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten: Bereitstellen eines Halbleitersubstrats und Ätzen des Halbleitersubstrats, um einen Graben mit Seitenwänden und einer Bodenoberfläche zu bilden; Bilden eines Liners im Graben auf den Seitenwänden und der Bodenoberfläche; und selektives Bilden einer oberen Schicht auf dem Halbleitersubstrat, wobei die obere Schicht Seitenwände, die im Wesentlichen mit den Seitenwänden des Grabens kontinuierlich sind, umfasst.
Verfahren nach Anspruch 20, wobei das selektive Bilden einer oberen Schicht eine epitaxiale Abscheidung einer Siliziumenthaltenden Schicht umfasst.
Verfahren nach Anspruch 20, wobei das Bereitstellen eines Halbleitersubstrats das Bereitstellen eines Halbleitersubstrats mit einer ladungsträgerfreien Zone auf einer dotierten Region umfasst.
Verfahren nach Anspruch 21, wobei das Ätzen des Halbleitersubstrats zum Bilden eines Grabens das Bilden einer Bodenoberfläche in der ladungsträgerfreien Zone umfasst.
Verfahren nach Anspruch 21, wobei das selektive Bilden einer oberen Schicht das Erstrecken des Grabens über das Halbleitersubstrat umfasst.
Verfahren nach Anspruch 24, mit den folgenden weiteren Schritten: Bilden eines Kondensatordielektrikums auf den Seitenwänden und der Bodenoberfläche des Grabens sowie den Seitenwänden der oberen Schicht; und Verfüllen des Grabens mit einem Kondensatorplattenmaterial.
Verfahren nach Anspruch 25, wobei das Verfüllen des Grabens mit einem Kondensatorplattenmaterial das Verfüllen des Grabens mit polykristallinem Silizium umfasst.
Verfahren nach Anspruch 21, mit folgenden weiteren Schritten: Bilden einer Ätzmaske auf dem Halbleitersubstrat, wobei das Ätzen des Halbleitersubstrats zum Bilden eines Grabens das Ätzen unter Verwendung der Ätzmaske umfasst; und Entfernen der Ätzmaske nach dem Bilden des Liners und vor dem Bilden einer oberen Schicht auf dem Halbleitersubstrat.