DE10352068B4

DE10352068B4 - Ausbilden von Siliziumnitridinseln für eine erhöhte Kapazität

Info

Publication number: DE10352068B4
Application number: DE10352068A
Authority: DE
Inventors: Jochen Beintner; Michael Chudzik; Joseph F. Shepard, Jr.
Original assignee: Infineon Technologies AG; International Business Machines Corp
Current assignee: Qimonda AG; International Business Machines Corp
Priority date: 2002-11-14
Filing date: 2003-11-07
Publication date: 2006-10-05
Anticipated expiration: 2023-11-08
Also published as: US6770526B2; DE10352068A1; US20040095896A1

Abstract

Verfahren zum Herstellen eines Halbleiterbauelements umfassend die folgenden Verfahrensschritte:
(a) Ausbilden eines Grabens mit Seitenwänden in einem Halbleitersubstrat;
(b) Ausbilden einer Oxidmaske auf einem unteren Bereich der Seitenwände;
(c) Aufbringen mehrerer Nitridinseln auf der Oxidmaske;
(d) Entfernen eines Teils der Oxidmaske, der nicht von den mehreren Nitridinseln bedeckt ist, um im unteren Bereich der Seitenwände Flächen freizulegen;
(e) Vertiefen der freigelegten Flächen im unteren Bereich der Seitenwände;
(f) Entfernen der Nitridinseln; und
(g) Entfernen der Oxidmaske.

Description

Halbleiterbauelemente werden in verschiedenen Systemen auf unterschiedlichste Weise eingesetzt. Ein bedeutendes Halbleiterbauelement, das als Speicherbaustein verwendet wird, ist der DRAM-Speicher (dynamic random access memory – dynamischer Halbleiterspeicher mit wahlfreiem Zugriff). Der DRAM-Speicher wird umfassend als Speicherbaustein in Computern und anderen elektronischen Bauteilen eingesetzt. Eine einfache DRAM-Speicherzelle kann einen Kondensator und einen Transistor umfassen, die in einem Halbleitersubstrat ausgebildet sind. Der Kondensator speichert eine Ladung, die einen Datenwert darstellt. Der Transistor ermöglicht das Auffrischen, sowie das Auslesen und Einschreiben des Datenwerts aus bzw. in den Kondensator. 11 zeigt eine herkömmliche DRAM-Speicherzelle 200 mit einem Kondensator 210 und einem Transistor 220. Der Kondensator 210 umfasst eine erste Elektrode 212 und eine zweite Elektrode 214. Der Transistor 220 umfasst einen mit der zweiten Elektrode 214 verbundenen Source-/Drain-Anschluss 222. Der Transistor 220 umfasst außerdem einen mit einer Bitleitung 232 verbundenen Drain-/Source-Anschluss 224, sowie ein mit einer Wortleitung 230 verbundenes Gate 226. Der Datenwert kann durch Anlegen geeigneter Spannungen an die Bitleitung 232 und/oder die Wortleitung 230 aufgefrischt, aus dem Kondensator 210 ausgelesen oder in den Kondensator 210 geschrieben werden.
In der Regel werden DRAM-Speicherzellen in einer Matrix angeordnet. Indem die Größe des Kondensators und/oder des Transistors verringert wird, können mehrere DRAM-Speicherzellen auf einem Speicherchip untergebracht werden, wodurch sich dessen Speicherkapazität erhöht. Ein Verfahren zum Minimieren der DRAM-Speicherzellengröße besteht darin, den Oberflächenbereich des Bauelements zu verkleinern. Dies kann durch einen vertikalen Aufbau der Bauteile erreicht werden, d.h. durch ein Halbleiterbauelement, dessen Bauteile in mehreren Schichten ausgebildet sind. Ein vertikaler Aufbau kann beispielsweise durch ein Stapeln von Materialschichten, die den Kondensator und/oder den Transistor bilden, auf der Oberfläche des Halbleitersubstrats erreicht werden. Ein alternatives Verfahren für einen vertikalen Aufbau ist das Ausbilden der Bauelemente in einem Graben im Halbleitersubstrat. Beispielsweise kann ein Teil des den Graben umgebenden Substrats dotiert werden, um eine der Kondensatorelektroden, die „Außenelektrode", zu bilden. Anschließend kann auf den Grabenwänden eine dünne dielektrische Schicht aufgebracht werden. Dann kann polykristallines Silizium, oder „Polysilizium" (poly-Si) auf der dünnen dielektrischen Schicht aufgebracht werden und so die Funktion der zweiten Kondensatorelektrode, der „Innenelektrode" oder „Speicherelektrode" übernehmen. Anschließend können weitere Verfahrensschritte zur Fertigstellung des Kondensators und der anderen Bestandteile der Speicherzelle durchgeführt werden, beispielsweise eine sogenannte Buried-Strap-Verbindung mit dem Transistor oder Verbindungen mit der Bitleitung oder der Wortleitung der Speicherzelle.
Mit zunehmender Verringerung des Oberflächenbereichs einer Speicherzelle und höherer DRAM-Dichte kann der Grabenbereich, in dem Kondensatoren ausgebildet werden, reduziert werden. Aus diesem Grund verringern sich in der Regel, jedoch nicht immer, die Abmessungen des Grabens, während die Speicherkapazität des DRAM-Speicherchips steigt. Je kleiner die DRAM-Speicherzelle wird, desto mehr wird die Kapazität des Kondensators zu einem kritischen Parameter, der den Betrieb der Speicherzelle beeinträchtigen kann. Genauer gesagt, muss die Kapazität des Kondensators oberhalb eines bestimmten Wertes bleiben, damit der Kondensator Ladung effektiv speichern kann. Die Signalstärke und die Speicherzeit der Speicherzelle werden direkt von der Speicherfähigkeit des Kondensators beeinflusst. Insbesondere soll der Kondensator eine Mindestkapazität von 25 fF aufrecht halten können. Fällt die Kapazität wesentlich unter diesen Wert ab, wird die Kondensatorladung zu schnell abgebaut und der von der Speicherzelle gespeicherte Datenwert geht verloren. Um dies zu vermeiden, beträgt die Kapazität des Kondensators vorzugsweise mindestens 30 bis 35 fF.
Eine solche Kapazität kann durch verschiedene Verfahren erreicht werden. Beispielsweise können Gräben relativ tief im Substrat ausgebildet werden, z.B. bis zu 4 bis 8 μm unterhalb der Substratoberfläche. Dadurch kann die Gesamtgröße des Grabens ebenso groß gehalten oder sogar gesteigert werden, wie bei einem niedrigeren, aber breiteren Graben. Bei tiefen Gräben mit einem kleinen Oberflächenanteil spricht man in der Regel von einem hohen Aspektverhältnis. Unter dem „Aspektverhältnis" versteht man das Verhältnis der Grabentiefe zur Breite der Grabenöffnung. Beispielsweise können Speicherzellen, die als Teil eines 256-Mbyte-DRAM-Speicherchips hergestellt wurden, Kondensatorgräben mit einem Aspektverhältnis von 10:1 bis 20:1 umfassen. Dies bedeutet, dass die Grabenwände zehn- bis zwanzigmal so hoch sind wie die Breite der Grabenöffnung. In DRAM-Speicherchips mit höherer Dichte, z.B. Speicherchips mit 1 Gbyte und mehr, kann das typische Aspektverhältnis der Gräben im Bereich von 40:1 bis 60:1 oder noch höher liegen. Bei solch hohen Aspektverhältnissen sind die Gräben in der Regel sehr schmal. Die sehr schmalen Gräben beeinträchtigen nicht nur die Dicke des Füllmaterials der inneren Kondensatorelektrode, sondern auch die Art und Weise, wie das Füllmaterial in dem Graben ausgebildet wird. Um einen hoch aspektierten Grabenkondensator auf effektive Weise auszubilden, sind daher unkonventionelle Materialien und Verfahren erforderlich, die sowohl die Herstellungszeit, als auch die damit verbundenen Kosten steigern können.
Ein Alternativverfahren zur Erhöhung der Kondensatorkapazität ist das Ausbilden eines flaschenförmigen Grabens. In der Regel wird ein flaschenförmiger Graben hergestellt, indem zuerst eine Standard-Grabenform, z.B. ein vertikaler Graben, in das Halbleitersubstrat geätzt wird. Die Flaschenform wird an schließend durch Ausweiten des unteren Grabenbereichs ausgebildet. Dies kann durch Ätzen oder ein ähnliches Verfahren erfolgen. Die Breite der Flaschenform kann durch verschiedene Parameter oder durch die physikalischen Dimensionen der Speicherzelle begrenzt sein. Aus diesem Grund kommt die Flaschenform in manchen Situationen nicht in Frage.
Ein weiteres Verfahren zum Erhöhen der Kapazität ist die Herstellung einer Speicherelektrode mit einer körnigen Oberfläche. Die körnige Oberfläche sorgt für einen größeren Oberflächenbereich und daher für mehr Kapazität. Im Allgemeinen umfasst eine körnige Speicherelektrode eine dotierte Polysiliziumschicht in einem Graben oder in einer Stapelstruktur. Eine Art von Polysilizium mit einer körnigen Oberfläche ist Polysilizium mit halbkugelförmiger Körnung (HSG – hemispherical grain poly-Si). HSG wird durch Aufheizen von amorphem Silizium in einem Ultrahochvakuum erzeugt. Ein Nachteil von HSG besteht darin, dass in einem Grabenkondensator-Aufbau die Granulatstruktur durch die Dimensionen der Grabenwände beschränkt wird. Ein weiterer Nachteil ist die Notwendigkeit eines selektiven Verfahren zum Entfernen des HSG aus dem Kragenbereich der DRAM-Speicherzelle. Dies wird in der Regel durch eine von oben nach unten verlaufende reaktive Ionenätzung erreicht, bei der das Ätzen in den Vertiefung nur schlecht gesteuert werden kann, wodurch es zu einem unvollständigen Entfernen des HSG kommt. Die verbleibende HSG-Körnung kann einen elektrischen Kurzschluss zwischen der sogenannten „buried plate" und der Polysilizium-Füllung verursachen, wodurch die Speicherzelle außer Betrieb gesetzt wird. Aus diesem Grund kann HSG für Speicherzellen ungeeignet sein.

Aus der DE 100 36 378 ist ein Verfahren zum Vergrößern der Grabenoberfläche an dem Grabenkondensator bekannt, bei dem eine aus HSG bestehende Mikromaskenstruktur, über die in freiliegenden Grabenbereichen Vertiefung geätzt werden, eingesetzt werden.

Die US 6 204 141 beschreibt ein ähnliches Verfahren, wobei die Mikrostrukturmaske aus Polysilizium besteht.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zur Steigerung der Kondensatorkapazität in Speicherzellen zur Verfügung zu stellen.

Die Erfindung wird mit einem Verfahrensgemäß Anspruch 1 oder 4 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.

Erfindungsgemäß wird bei einem Verfahren zum Herstellen eines Halbleiterbauelements in einem Halbleitersubstrat ein Graben mit Seitenwänden ausgebildet. Das Verfahren setzt eine Mikromaskenstruktur ein, um den Oberflächenbereich der Grabenwände zu vergrößern, und stellt so gleichzeitig mehr Material für die Speicherelektrode und damit eine größere Kondensatorkapazität zur Verfügung. Zunächst wird eine Mikromaskenstruktur auf den Grabenwänden aufgebracht, um so einige Bereiche der Grabenwände freizulegen, während andere Bereiche der Grabenwände bedeckt bleiben. In einem nächsten Schritt werden. die frei liegenden Bereiche der Grabenwände vertieft, wodurch eine Vielzahl von Vertiefungen entsteht, die die Oberfläche der Grabenwände vergrößern. Zuletzt wird die Mikromaskenstruktur entfernt.

Vorzugsweise umfasst die Mikromaskenstruktur eine Maske und über die Maske verteilte Inseln. Die Maske kann auf den Grabenwänden aufgewachsen werden. Die Inseln können durch ein CVD-Verfahren abgeschieden werden. Das CVD-Verfahren ist vorzugsweise ein LPCVD-Verfahren, das bei einer Temperatur von 575°C bis 800°C für 1 bis 30 Minuten so durchgeführt wird, so dass die Inseln über die Maske verteilt werden.

Erfindungsgemäß wird ein Halbleiterbauelement zur Verfügung gestellt, das ein Halbleitersubstrat und einen Kondensator umfasst. Der Kondensator wird in dem Halbleitersubstrat ausgebildet und umfasst einen Graben, eine äußere Elektrode, ein Knotendielektrikum und eine innere Elektrode. Der Graben wird durch Seitenwände festgelegt, deren Außenseiten dem Halbleitersubstrat zugewandt sind, und deren Innenseiten vom Halbleitersubstrat abgewandt sind. Auf den Grabenwänden werden Vertiefungen zum Erhöhen des Oberflächenbereichs ausgebildet. Die Außenelektrode umgibt im Wesentlichen den unteren Bereich der Grabenwände auf der Außenseite. Das Knotendielektrikum ist im unteren Bereich der Grabenwände auf der Innenseite, einschließlich der Vertiefungen, aufgebracht. Die Innenelektrode füllt den Graben im Wesentlichen aus.

Die Vertiefungen werden auf den Seitenwänden vorzugsweise durch Aufbringen einer Mikromaskenstruktur auf den Seitenwänden und Ätzen von Bereichen der Grabenwände, die nicht von der Mikromaskenstruktur bedeckt sind, hergestellt. Die Mikromaskenstruktur umfasst vorzugsweise Nitridinseln, die auf einer Oxidmaske ausgebildet sind. Die Nitridinseln haben vorzugsweise eine Dicke von weniger als 40 Angström.

Erfindungsgemäß wird weiter ein Verfahren zum Herstellen eines Halbleiterbauelements in einem Halbleitersubstrat zur Verfügung gestellt, wobei eine erste, Seitenwände umfassende Elektrode auf dem Halbleitersubstrat ausgebildet wird. Anschließend wird eine Mikromaskenstruktur auf den Seitenwänden verteilt, um Bereiche der Seitenwände freizulegen, während andere Bereiche der Seitenwände bedeckt bleiben. Die freiliegenden Bereiche werden zu einer Vielzahl von Vertiefungen ausgebildet, so dass sich der Oberflächenbereich der Seitenwände vergrößert. Dann wird die Mikromaskenstruktur entfernt. In einem nächsten Schritt wird auf der ersten Elektrode eine dielektrische Haftschicht ausgebildet, gefolgt von der Ausbildung einer zweiten Elektrode auf der dielektrischen Haftschicht. Die erste Elektrode, die dielektrische Haftschicht und die zweite Elektrode bilden einen Stapelkondensator.

Erfindungsgemäß wird ein Halbleiterbauelement zur Verfügung gestellt, das ein Halbleitersubstrat und einen auf dem Halbleitersubstrat ausgebildeten Kondensator umfasst. Der Konden sator umfasst eine innere Elektrode, die durch Seitenwände festgelegt ist, in denen eine Vielzahl von Vertiefungen ausgebildet ist. Die Seitenwände sind im Wesentlichen von einem Knotendielektrikum bedeckt und eine äußere Elektrode umgibt im Wesentlichen das Knotendielektrikum. Die Vielzahl von Vertiefungen erhöht den Oberflächenbereich. Die Vertiefungen werden vorzugsweise unter Verwendung einer Mikromaskenstruktur mit auf einer Oxidmaske ausgebildeten Nitridinseln hergestellt. Die Nitridinseln sind vorzugsweise weniger als 40 Angström dick. Vorzugsweise umfasst das Halbleiterbauelement einen elektrisch mit dem Kondensator gekoppelten Transistor, wobei der Kondensator in einer Stapelanordnung oberhalb eines Teils des Transistors ausgebildet ist.

Die erfindungsgemäßen Halbleiterbauelemente und die Verfahren zum Herstellen der erfindungsgemäßen Halbleiterbauelemente stellen Kondensatorstrukturen mit verbesserter Kapazität zur Verfügung. Die vorbeschriebenen Aspekte, Merkmale und Vorteile der vorliegenden Erfindung werden im folgenden anhand vorteilhafter Ausführungsformen und der beigefügten Zeichnungen näher erläutert, wobei gleiche Bezugszeichen für gleiche Elemente stehen. Es zeigen:

1 eine schematische Querschnittsdarstellung eines erfindungsgemäßen Verfahrensschritts zur Herstellung eines Halbleiterbauelements mit einem darin ausgebildeten Graben;

2 eine schematische Querschnittsdarstellung des Ergebnisses eines weiteren Verfahrensschritts zum Ausbilden eines erfindungsgemäßen Halbleiterbauelements;

3 eine schematische Querschnittsdarstellung eines weiteren Verfahrensschritts zum Ausbilden eines erfindungsgemäßen Halbleiterbauelements;

4 eine schematische Querschnittsdarstellung des Ergebnisses eines weiteren Schritts zum Ausbilden eines erfindungsgemäßen Halbleiterbauelements;

5 eine schematische Querschnittsdarstellung des Ergebnisses eines weiteren Schritts zum Ausbilden eines erfindungsgemäßen Halbleiterbauelements;

6 eine schematische Querschnittsdarstellung des Ergebnisses eines weiteren Schritts zum Ausbilden eines erfindungsgemäßen Halbleiterbauelements;

7 eine schematische Querschnittsdarstellung eines weiteren Verfahrensschritts zum Ausbilden eines erfindungsgemäßen Halbleiterbauelements;

8 eine schematische Querschnittsdarstellung eines weiteren Verfahrensschritts zum Ausbilden eines erfindungsgemäßen Halbleiterbauelements;

9 eine schematische Querschnittsdarstellung eines weiteren Verfahrensschritts zum Ausbilden eines erfindungsgemäßen Halbleiterbauelements;

10 eine schematische Querschnittsdarstellung einer DRAM-Speicherzelle gemäß der vorliegenden Erfindung;

11 eine herkömmliche DRAM-Speicherzelle;

12 eine schematische Querschnittsdarstellung eines Verfahrensschritts zum Herstellen eines Halbleiterbauelements in einer Stapelanordnung;

13 eine schematische Querschnittsdarstellung des Ergebnisses eines weiteren Schritts zum Ausbilden eines Halbleiter-Stapelbauelements gemäß der vorliegenden Erfindung;

14 eine schematische Querschnittsdarstellung eines weiteren Verfahrensschritts zum Ausbilden eines Halbleiter-Stapelbauelements gemäß der vorliegenden Erfindung;

15 eine schematische Querschnittsdarstellung des Ergebnisses eines weiteren Verfahrensschritts zum Ausbilden eines Halbleiter-Stapelbauelements gemäß der vorliegenden Erfindung;

16 eine schematische Querschnittsdarstellung des Ergebnisses eines weiteren Verfahrensschritts zum Ausbilden eines Halbleiter-Stapelbauelements gemäß der vorliegenden Erfindung;

17 eine schematische Querschnittsdarstellung des Ergebnisses eines weiteren Verfahrensschritts zum Ausbilden eines Halbleiter-Stapelbauelements gemäß der vorliegenden Erfindung;

18 eine schematische Querschnittsdarstellung des Ergebnisses eines weiteren Verfahrensschritts zum Ausbilden eines Halbleiter-Stapelbauelements gemäß der vorliegenden Erfindung;

19 eine schematische Querschnittsdarstellung des Ergebnisses eines weiteren Verfahrensschritts zum Ausbilden eines Halbleiter-Stapelbauelements gemäß der vorliegenden Erfindung;

20 eine schematische Querschnittsdarstellung des Ergebnisses eines weiteren Verfahrensschritts zum Ausbilden eines Halbleiter-Stapelbauelements gemäß der vorliegenden Erfindung;

21 eine schematische Querschnittsdarstellung des Ergebnisses eines weiteren Verfahrensschritts zum Ausbilden eines Halbleiter-Stapelbauelements gemäß der vorliegenden Erfindung; und

22 eine schematische Querschnittsdarstellung des Ergebnisses eines weiteren Verfahrensschritts zum Ausbilden eines Halbleiter-Stapelbauelements gemäß der vorliegenden Erfindung.

Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein Kondensator mit einer verbesserten Kapazität zur Verfügung gestellt. Das Herstellungsverfahren umfasst das Ausbilden von Inseln in einem Graben und das anschließende Ätzen um die Inseln herum zum Vergrößern der Grabendimensionen. Die im folgenden beschriebenen Materialien und Verfahren können für verschiedene Substratarten eingesetzt werden, beispielsweise Silizium (Si), Galliumarsenid (GaAs), Indiumphosphid (InP) und Siliziumkarbid (SiC). Es wird darauf hingewiesen, dass die exemplarisch angegebenen Werte für Temperatur, Druck, Zeit und Abmessungen Näherungen sind und variiert werden können, und es ist dem Fachmann klar, dass bestimmte Schritte in einer anderen Abfolge ausgeführt werden können.

1 zeigt in einer schematischen Querschnittsdarstellung einen in einem Halbleitersubstrat 100 ausgebildeten Graben 102 in einer Phase des Verfahrens zum Herstellen eines Grabenkondensators gemäß der vorliegenden Erfindung. Der Graben 102 wird durch die Seitenwände 104 festgelegt. Wie in 1 gezeigt ist, ist der Graben 102 flaschenförmig ausgebildet. Es wird jedoch darauf hingewiesen, dass ein Fachmann in der Herstellung von Grabenkondensatoren andersförmige Gräben entwerfen kann. Beispielsweise kann der Graben 102 im Wesentlichen vertikale Grabenwände, oder eine andere geometrische Struktur umfassen. Der Graben 102 kann wie folgt ausgebildet sein: eine Maskierungsschicht mit einer Öffnung wird auf die Oberfläche des Halbleitersubstrats 100 aufgebracht. Ein Ätzverfahren, wie z.B. eine reaktive Ionenätzung (RIE – Reactive Ion Etching) oder ein gleichwertiges Verfahren wird durchge führt, um das Substratmaterial zu entfernen und den Graben 102 auszubilden. Die reaktive Ionenätzung ist ein Verfahren, bei dem ein Material durch Bombardierung mit geladenen Teilchen zurückgeätzt wird. Die reaktive Ionenätzung ist anisotrop, was bedeutet, dass bei der Vertiefung eines Materials die Ätzung mehr in eine, als in eine andere Richtung erfolgt. Vorzugsweise wird dann eine Ätzung durchgeführt, die sich zur Herstellung der Flaschenform eignet. Die Ätzung zur Herstellung der Flaschenform ist vorzugsweise eine „Nassätzung" mit einer Ammoniumhydroxid-Lösung (NH₄OH) mit einer Konzentration von 5:1 bis 200:1 und wird bei einer Temperatur von 35°C bis 70°C durchgeführt. Vorzugsweise wird Luftdruck eingesetzt. Die Ätzzeit beträgt vorzugsweise etwa 90 bis 180 Sekunden.
Anschließend kann ein Kragen 108 auf den Seitenwänden 104 in einem oberen Bereich des Grabens 102 ausgebildet werden. Der Kragen 108 ist vorzugsweise ein Oxid, das auf den Seitenwänden 104 aufgewachsen oder abgeschieden werden kann. Das Aufwachsen kann in einem thermischen Oxidationsverfahren erfolgen. Die Abscheidung kann durch eine Art der chemischen Gasabscheidung (CVD – chemical vapor deposition), z.B. einem Niederdruck-CVD-Verfahren (LPCVD – low pressure CVD), erfolgen. Der Kragen 108 ist vorzugsweise zwischen etwa 300 bis 400 Angström dick. Entweder vor oder nach der Ausbildung des Kragens 108 wird auf der Oberfläche des Halbleitersubstrats eine Kontaktstapelschicht 106 ausgebildet. Die Kontaktstapelschicht 106 kann in weiteren Verfahrensschritten eingesetzt werden.
Die Kontaktstapelschicht 106 umfasst vorzugsweise ein Kontaktoxid 106a und ein auf dem Kontaktoxid 106a aufgebrachtes Kontaktnitrid 106b. In einem Verfahren kann das Kontaktoxid 106a thermisch auf dem Halbleitersubstrat 100 aufgewachsen werden. In einem alternativen Verfahren kann das Kontaktoxid 106a zuerst durch das Aufbringen von Tetraethylorthosilikat (TEOS) mittels eines LPCVD-Verfahrens und durch anschließendes Aufheizen von TEOS in Sauerstoff, wie aus dem Stand der Technik bekannt, ausgebildet werden. Das Kontaktoxid 106a ist vorzugsweise etwa 50 Angström dick. Das Kontaktnitrid 106b umfasst Siliziumnitrid (im folgenden „Nitrid"), das wie aus dem Stand der Technik bekannt aufgebracht werden kann. Das Kontaktnitrid ist vorzugsweise etwa 1000 Angström dick.
2 zeigt den Graben 102 nach dem Aufbringen einer Maske 110 auf den Seitenwänden 104. Die Maske 110 kann innerhalb des Grabens 104 abgeschieden oder aufgewachsen werden. Die Maske 110 ist vorzugsweise eine Oxidmaske, die durch schnelle thermische Oxidation (RTO – Rapid Thermal Oxidation) aufgewachsen wird. Die schnelle thermische Oxidation wird in der Regel in einer Prozesskammer für eine einzelne Halbleiterscheibe bei einer Temperatur von 700 bis 1000°C durchgeführt. Die Oxidationszeit beträgt vorzugsweise 5 bis 60 Sekunden. Die Maske 110 ist vorzugsweise 20 bis 50 Angström dick oder etwa eine Größenordnung dünner als der Kragen 108. Die genaue Dicke kann in Abhängigkeit von den spezifischen Verfahrensbedingungen variieren.
3 zeigt einen nächsten Verfahrensschritt, in dem Inseln 112 über die Maske 110 verteilt werden. Die Inseln 112 bestehen vorzugsweise aus in einem LPCVD-Verfahren abgeschiedenen Nitrid. Die Abscheidung erfolgt vorzugsweise, bevor zusätzlichen Verarbeitungsverfahren an der Maske 110, z.B. Reinigen und Glätten, durchgeführt werden. Die LPCVD-Abscheidung wird vorzugsweise in einem Temperaturbereich von 575°C bis 800°C durchgeführt. Die Zeit beträgt vorzugsweise 1 Minute bis 30 Minuten. Noch bevorzugter liegt die Temperatur zwischen 650°C und 750°C und die Zeit zwischen 5 und 20 Minuten. Je niedriger die Temperatur, desto länger ist in der Regel die Zeit, und je höher die Temperatur, desto kürzer die Zeit. Bei 650°C kann das Verfahren beispielsweise 20 Minuten dauern, während es bei 750°C 5 Minuten betragen kann. Der Druck liegt vorzugsweise bei 15 mTorr. Dieses als Keimbildung bezeichnete Verfahren bildet eine Reihe von verteilten Inseln 112 auf der Maske 110 aus, jedoch nicht auf dem Kragen 108. Die Inseln 112 bilden sich aufgrund einer Oberflächenbenetzung von Siliziumdioxid und vereinigen sich nach etwa 40 Angström zu einer gleichmäßigen Filmschicht. In dieser Phase des Verfahrens ist der Kragen 108 ein entfernbarer Kragen, der vorzugsweise aus Si₃N₄ besteht. Die Inseln 112 bilden sich nicht auf dem Kragen 108, sondern auf der Maske 110 aufgrund der Oberflächenbenetzung. Durch das LPCVD-Verfahren werden die Inseln 112 vorzugsweise so aufgewachsen, dass sie über die Maske 110 verteilt sind. Die Inseln 112 haben vorzugsweise eine Dicke von weniger als 40 Angström, obwohl die tatsächliche Dicke höher oder geringer sein kann. Die Keimbildung der Inseln 112 sorgt für eine Mikromaskenstruktur, die vorzugsweise Bereiche der Maske 110 umfasst. Die Mikromaskenstruktur wird zum Ausbilden weiterer Vertiefungen in dem Graben 102 eingesetzt, wie im folgenden erläutert wird.
4 zeigt einen weiteren Schritt im Herstellungsverfahren, in dem die freiliegenden Bereiche der Maske 110 entfernt wurden. Vorzugsweise werden die freiliegenden Bereiche der Maske 110 durch ein Ätzverfahren entfernt, bei dem beispielsweise Fluorwasserstoffsäure (HF) eingesetzt wird. Die HF-Ätzung ist ein selektives Verfahren. Unter Selektivität versteht man die Ätzrate eines Materials im Vergleich zur Ätzrate eines anderen Materials. HF ist selektiv zu Nitrid, was bedeutet, dass die Oxid umfassende Maske 110 schneller entfernt wird als die Nitrid umfassenden Inseln 112. Vorzugsweise werden HF-haltige Lösungen in H₂O oder einem Puffer in Konzentrationen von 7:1 bis 200:1 verwendet, vorzugsweise bei Raumtemperatur.
5 zeigt die Gräben 102 nach dem Rückätzen der freiliegenden Seitenwände 104 zu Vertiefungen 114. Die Vertiefungen 114 erhöhen die Größe des Grabens 102, wodurch auch die Materialmenge, die zum Ausbilden der inneren Kondensatorelektrode verwendet werden kann, und der Oberflächenbereich der dielektrischen Schicht, die auf der inneren Elektrode aufgebracht wird, gesteigert werden. Die Vertiefungen in den Sei tenwänden 104 werden vorzugsweise durch ein Ätzverfahren unter Verwendung von NH₄OH ausgebildet. NH₄OH ist selektiv zu Oxid und Nitrid, so dass die Seitenwände 104, die aus dem selben Material bestehen wie das Halbleitersubstrat 100, schneller geätzt werden als die Mikromaskenstruktur. Die NH₄OH-Nassätzung wird vorzugsweise unter Verwendung einer NH₄OH-Lösung mit einer Konzentration von 5:1 bis 200:1 (d.h. 1 Teil NH₄OH zu 5 (bzw. 200) Teilen H₂O) bei einer Temperatur zwischen 35°C und 70°C durchgeführt, vorzugsweise bei Luftdruck. Die Ätzzeit beträgt vorzugsweise 90 bis 180 Sekunden. Ätzrate und Ätztiefe werden durch Variieren eines oder mehrerer dieser Parameter gesteuert. Ein alternatives Ätzverfahren ist eine isotrope Plasmaätzung. Dabei handelt es sich um ein chemisches Verfahren, bei dem unter Verwendung von Gasen und Plasmaenergie eine chemische Reaktion erzeugt wird.
Nach dem Ausbilden der Vertiefungen 114 wird die Mikromaskenstruktur entfernt. Das Ergebnis ist in 6 dargestellt. Die Maske 110 und die Inseln 112 können in einer oder mehreren Stufen entfernt werden. Vorzugsweise werden zwei Stufen eingesetzt, wobei die Inseln 112 zuerst durch eine Ätzung mit heißer Phosphorsäure (H₃PO₄) entfernt werden, und anschließend die Maske 110 einer HF-Ätzung unterworfen wird. Das Ätzen mit heißer Phosphorsäure findet bevorzugt bei einer Temperatur zwischen 140 und 180°C statt. Die Zeit hängt von der Dicke des zu ätzenden Materials ab, jedoch ist etwa 1 Minute in diesem Verfahren ein bevorzugter Zeitraum. Es können HF-haltige Lösungen in H₂O oder ein Puffer mit Konzentrationen von 7:1 bis 200:1 verwendet werden, vorzugsweise bei Raumtemperatur. In einem alternativen Verfahren wird die Mikromaskenstruktur in einer Phase durch eine Kombination von HF und Ethylenglycol (EG) entfernt. Das HF/EG-Verfahren wird vorzugsweise unter Verwendung einer HF/EG-Lösung mit einer Konzentration zwischen 5:1 und 20:1 bei einer Temperatur von etwa 80°C durchgeführt, vorzugsweise bei Luftdruck und für einen Zeitraum zwischen 5 und 60 Sekunden.
7 zeigt einen nachfolgenden Verfahrensschritt bei der Herstellung eines Grabenkondensators. In dieser Phase des Verfahren wird die äußere Kondensatorelektrode 120, die auch als „buried plate" bezeichnet wird, um den Graben 102 ausgebildet. Durch Dotieren des Halbleitersubstrats 100 um den Graben 102 herum mit einem Dotierstoff wird die äußere Elektrode 120 hergestellt. Bei einem n-leitenden Halbleiter ist der Dotierstoff vorzugsweise Arsen, obwohl auch andere Materialien wie z.B. Antimon und Phosphor verwendet werden können. Bor wird in der Regel zum Dotieren von p-leitenden Substraten eingesetzt. In einer bevorzugten Ausführungsform wird das Arsen als Gas zur Verfügung gestellt und diffundiert zu einer Konzentration von 1 × 10¹⁹ und 1 × 10²⁰ Atomen pro cm³ in das Halbleitersubstrat 100. Vorzugsweise ist die Dotierstoffkonzentration in Abhängigkeit von den Herstellungsbedingungen so hoch wie möglich.
Nach dem Ausbilden der äußeren Elektrode 120 wird eine dielektrische Haftschicht, das „Knotendielektrikum" 122, auf den Grabenwänden in dem unterhalb des Kragens 108 liegenden Grabenbereich aufgebracht. 8 zeigt das in den Graben 102 eingebrachte Knotendielektrikum 122. Das Knotendielektrium 122 kann irgendein geeignetes Material mit einer hohen dielektrischen Konstanten, d.h. „Hoch-K", sein. Im Rahmen der vorliegenden Erfindung ist die dielektrische Konstante der „Hoch-K"-Materialien größer als die von Siliziumdioxid (SiO₂), dessen dielektrische Konstante 3,9 beträgt.
Ein bevorzugtes dielektrischen Material ist Tantal-Pentoxid (Ta₂O₅), dessen dielektrische Konstante zwischen 25 und 50 liegt. Weitere geeignete Materialien sind SiN, mit einer dielektrischen Konstante von etwa 7; Titanoxid (TiO₂), mit einer Dielektrizitätskonstante von 30 bis 40; Zirkonoxid (ZrO₂) mit einer Dielektriztitätskonstante von 14 bis 28; Strontium-Titanat (SrTiO₃), mit einer dielektrischen Konstante von etwa 230; und Barium-Strontium-Titanat (BST) mit einer dielektrischen Konstante von etwa 320 bis 800. Abgesehen von den hier aufgezählten können auch zusätzliche Dielektrika verwendet werden. Das Knotendielektrikum 122 kann aus einer oder mehreren Materialschichten bestehen, z.B. aus einer Oxid-Nitrid-Oxid-(ONO)-Kombination, die eine Dielektrizitätskonstante von etwa 7 haben kann. Das Verfahren zum Ausbilden des Knotendielektrikums 122 ist abhängig von den verwendeten Materialien. Beispielsweise können Ta₂O₅, TiO₂ und ZrO₂ durch ein Metall-Oxid-CVD-Verfahren (MOCVD), und BST sowie SrTiO3 durch ein kombiniertes MOCVD-Verfahren und Molekularstrahl-Epitaxie (MBE – molecular beam epitaxy) ausgebildet werden. ONO kann durch eine mit einem CVD-Verfahren kombinierte Oxidation, wie aus dem Stand der Technik bekannt, gebildet werden.
Nach dem Ausbilden des Knotendielektrikums 122 kann die Innenelektrode dadurch hergestellt werden, dass der Graben 102 im Wesentlichen mit Kondensator-Füllmaterial 130 mit einer Oberfläche 132 aufgefüllt wird, wie in 9 dargestellt ist. Das Kondensator-Füllmaterial 130 ist vorzugsweise mit Arsen dotiertes Polysilizium und kann wie folgt ausgebildet werden. Zuerst wird der Graben mithilfe eines LPCVD-Verfahrens oder eines ähnlichen Verfahrens mit Polysilizium aufgefüllt. Anschließend wird Arsen als Gas zur Verfügung gestellt und diffundiert mit einer Konzentration zwischen etwa 1 × 10¹⁹ und 1 × 10²⁰ Atomen pro cm³ in das Polysilizium. Vorzugsweise ist die Arsenkonzentration in Abhängigkeit von den Herstellungsbedingungen so hoch wie möglich. Alternativ kann das Polysilizium in situ mit Arsen dotiert werden. Um nur ein Beispiel zu geben, kann die In-Situ-Dotierung durchgeführt werden, indem ein Gasgemisch aus Silan (SiH₄) und Arsenwasserstoff (AsH₃) gleichzeitig bei einer Abscheidungstemperatur von 400°C bis 700°C und einem Druck von 100 bis 1000 Torr über den Graben 102 geleitet wird.
Nach Fertigstellung des Grabenkondensators können ein Transistor, sowie die entsprechenden Verbindungsleitungen auf dem Halbleitersubstrat 100 ausgebildet werden, um eine DRAM-Speicherzelle herzustellen. 10 zeigt das Halbleitersub strat 100 nach dem Ausbilden des Transistors. Die Figur zeigt insbesondere einen Drain 150 und einen an eine Seite des Kondensator-Füllmaterials 130 angrenzenden „buried strap"-Kontakt 152. Ein Source-Anschluss 154 und ein leitendes Gate-Material/eine Wortleitung 156 vervollständigen den Transistor. Auf der anderen Seite des Kondensator-Füllmaterials 130 befindet sich die flache Grabenisolation (STI – shallow trench isolation) 140, die zur elektrischen Isolation der Speicherzelle von angrenzenden Speicherzellen im Halbleitersubstrat 100 dient. Die Source 154 ist über einen Bitleitungskontakt 160 an eine Bitleitung 162 gekoppelt. Die Spacer 158 sorgen für eine Isolation zum Kondensator und zum leitenden Gate-Material/zur Wortleitung 156. Der in 10 gezeigte Transistor ist planar, es kann jedoch auch ein vertikaler Transistor oder ein anderer Transistoraufbau verwendet werden.
Obwohl der verbesserte Kondensatoraufbau der vorliegenden Erfindung als Grabenkondensator dargestellt ist, kann die Erfindung auch für einen Stapelkondensator verwendet werden. Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird ein Kondensator mit verbesserter Kapazität in einer Stapelanordnung zur Verfügung gestellt. Das Herstellungsverfahren umfasst das Ausbilden einer inneren Elektrode und die Bearbeitung der inneren Elektrode zur Bereitstellung eines erhöhten Oberflächenbereichs. Wie bei der in den 1 bis 10 gezeigten Grabenstruktur können die unten beschriebenen Materialien und Verfahren für verschiedene Substratarten eingesetzt werden. Darüber hinaus sind die angegebenen Zahlen Annäherungen und können variieren, und bestimmte Verfahrensschritte können in einer anderen Abfolge durchgeführt werden.
12 zeigt einen schematischen Querschnitt eines Halbleitersubstrats 300 während eines Verfahrensschritts bei der Herstellung eines gestapelten Halbleiterbauelements. Vor dem Ausbilden des Stapelkondensators wird vorzugsweise ein Transistor auf dem Halbleitersubstrat 300 ausgebildet. Der Tran sistor umfasst eine Source 310, einen Drain 312 und ein leitendes Gate-Material/eine Wortleitung 314. Die Spacer 316, die vorzugsweise aus Oxid bestehen, können das leitende Gate-Material/die Wortleitung 314 isolieren. Die flache Grabenisolation 318 isoliert das gestapelte Halbleiterbauelement von den benachbarten Bauelementen im Halbleitersubstrat 300. Die Source 310, der Drain 312, das leitende Gate-Material/die Wortleitung 314, die Spacer 316 und die flache Grabenisolation 318 können mittels bekannter Verfahren ausgebildet werden. In einem nächsten Schritt wird ein Puffer 320 auf dem Substrat 300 ausgebildet, der den Drain 312, das leitende Gate-Material/die Wortleitung 314, die Spacer 316 und die flache Grabenisolation 318 im Wesentlichen bedeckt. Der Puffer 320 besteht vorzugsweise aus Bor-Phosphat-Silikatglass (BPSG).
In 13 ist das Ergebnis eines darauffolgenden Verfahrensschritts gezeigt, nachdem der Puffer 320 geätzt wurde, um so einen Graben herzustellen, der dann mit einer inneren Elektrode aufgefüllt wird. Der Graben kann in mehreren Stufen hergestellt werden. Beispielsweise kann zuerst ein schmaler tiefer Graben geätzt werden, gefolgt von einem weiteren, flacheren Graben. Die Grabenausbildung wird vorzugsweise durch ein reaktives Ionenätzen vorgenommen. Die innere Elektrode umfasst vorzugsweise einen Schaft 330 und eine Krone 332, die jeweils Seitenwände 334 umfassen. Der Schaft 330 und die Krone 332 können in einer oder in mehreren Stufen ausgebildet werden. Vorzugsweise umfassen sowohl der Schaft 330, als auch die Krone 332 dotiertes Polysilizium. Der eingesetzte Dotierstoff ist vorzugsweise Arsen mit einer Konzentration von mindestens 1 × 10¹⁹ Atomen pro cm³. Alternativ kann Titan-Nitrid (TiN) oder ein anderes geeignetes Material verwendet werden.
14 zeigt das Ergebnis eines nächsten Verfahrensschritts, nachdem der Puffer 320 unterhalb der Krone 332 der inneren Elektrode vertieft wurde. Zur Vertiefung des Puffers 320 kann ein reaktives Ionenätzen verwendet werden.
In 15 ist ein gestapeltes Halbleiterbauelement nach dem Ausbilden einer Maske 340 auf den Seitenwänden 334 der Krone 332 der inneren Elektrode gezeigt. Wie die Maske 110 (2) kann auch die Maske 340 auf den Seitenwänden 334 abgeschieden oder aufgewachsen werden. Die Maske 340 ist vorzugsweise eine Oxidmaske, die durch ein thermisches Oxidationsverfahren, z.B. eine schnelle thermische Oxidation, aufgewachsen wird. Die Maske 340 ist vorzugsweise etwa 20 bis 30 Angström dick. Die genaue Dicke kann, abhängig von den Verfahrensbedingungen, über oder unter diesem Wert liegen.
16 zeigt einen nächsten Schritt, in dem die Inseln 342 auf der Maske 340 verteilt werden. Wie die Inseln 112 (3) sind auch die Inseln 342 vorzugsweise aus Nitrid und werden in einem LPCVD-Verfahren bei einer Temperatur von etwa 575°C bis 800°C für 1 bis 30 Minuten aufgebracht. Das LPCVD-Verfahren findet vorzugsweise bei einer Temperatur von 650°C bis 750°C und bei einem Druck von 15 mTorr während einem Zeitraum von 5 bis 20 Minuten statt. Je geringer die Temperatur, desto länger dauert in der Regel die Zeit, und je höher die Temperatur, desto kürzer die Zeit. Die Abscheidung erfolgt vorzugsweise, bevor zusätzlichen Verarbeitungsverfahren an der Maske 340, z.B. Reinigen und Glätten, durchgeführt werden. Wie oben unter Bezugnahme auf 3 beschrieben werden in dem LPCVD-Verfahren die Inseln 342 vorzugsweise so aufgewachsen, dass sie über die Maske 340 verteilt sind. Die Inseln 342 können weniger als 40 Angström dick, und vorzugsweise zwischen 20 und 30 Angström dick sein. Abhängig von den Verfahrensbedingungen können die Inseln 342 dicker oder dünner ausgebildet sein. Die Keimbildung der Inseln 342 stellt eine Mikromaskenstruktur zur Verfügung, die vorzugsweise einen Teil der Maske 342 umfasst.
17 zeigt das Ergebnis eines weiteren Verfahrensschritts bei der Herstellung, wobei nicht von den Inseln 342 bedeckte Teile der Maske 340 entfernt werden. Vorzugsweise entfernt ein Ätzverfahren, z.B. unter Verwendung von Fluorwasserstoffsäure (HF), die frei liegenden Bereiche der Maske 340. Die HF-Ätzung findet bei gleichen Parametern statt, wie die in Zusammenhang mit 4 beschriebene HF-Ätzung.
18 zeigt das Ergebnis eines weiteren Verfahrensschritts nach der Vertiefung der durch die HF-Ätzung frei gelegten Seitenwände 334. Die Vertiefungen 344 werden in den Seitenwänden 334 ausgebildet, wodurch der Oberflächenbereich der Krone 332 der inneren Elektrode vergrößert wird. Der vergrößerte Oberflächenbereich sorgt für eine gesteigerte Kapazität eines Stapelkondensators der vorliegenden Erfindung im Vergleich zu einem Stapelkondensator ohne die Vertiefungen 344. Das Vertiefen wird vorzugsweise durch Anwendung einer NH₄OH-Lösung mit einer Konzentration zwischen 5:1 und 200:1 und einer Temperatur zwischen 35°C und 70°C für 1–2 Minuten durchgeführt. Die Ätzrate und -tiefe kann durch Variieren eines oder mehrerer dieser Parameter gesteuert werden.
Nach dem Ausbilden der Vertiefungen 344 wird die Mikromaskenstruktur entfernt. Das Ergebnis ist in 19 gezeigt. Die Maske 340 und die Inseln 342 können in einer oder in mehreren Stufen entfernt werden. Vorzugsweise werden zwei Stufen eingesetzt, wobei die Inseln 342 erst durch eine heiße H₃PO₄-Ätzung entfernt werden, worauf eine HF-Ätzung zum Entfernen der Maske 340 folgt. Die H₃PO₄-Ätzung und die HF-Ätzung finden vorzugsweise bei gleichen Verfahrensparametern wie die in Zusammenhang mit 6 beschriebenen Ätzungen statt. In einem alternativen Verfahren wird die Mikromaskenstruktur in einem Schritt durch eine kombinierte HF/EG-Lösung entfernt. Die HF/EG-Lösung hat vorzugsweise eine Konzentration zwischen 5:1 und 20:1 und findet bei einer Temperatur von etwa 80°C statt. Temperatur und Druck des Vorgangs entsprechen vorzugsweise den im Zusammenhang mit 6 beschriebenen Werten.
20 zeigt einen nächsten Verfahrensschritt bei der Herstellung eines Stapelkondensators. In dieser Phase wird auf den Seitenwänden 334 ein Knotendielektrikum 346 aufgebracht. Wie vorstehend unter Bezugnahme auf das Knotendielektrikum 122 (8) erläutert, kann das Knotendielektrikum 346 aus einem beliebigen geeigneten Hoch-K-Material bestehen. Das Knotendielektrikum 346 kann auf dieselbe Weise ausgebildet werden wie das Knotendielektrikum 122.
Anschließend wird, wie in 21 gezeigt, auf dem Knotendielektrikum 346 eine äußere Elektrode 348 ausgebildet. Die äußere Elektrode umfasst vorzugsweise mit Arsen dotiertes Polysilizium, wobei das Arsen eine Konzentration von mindestens 1 × 10¹⁹ Atomen pro cm³ hat. Alternativ können andere Materialien und Dotierungen für die äußere Elektrode 348, sowie auch für den Schaft 330 und die Krone 332 der inneren Elektrode verwendet werden. Die Verwendung von TiN ist hier lediglich ein Beispiel.
22 zeigt das Resultat eines weiteren Verfahrensschritts nach der Ausbildung zusätzlicher Verbindungsleitungen zu dem Transistor. Die Source 310 ist über einen Bitleitungskontakt 350 mit einer Bitleitung 352 verbunden, wie aus dem Stand der Technik bekannt ist. Die Bitleitung 352 und der Bitleitungskontakt 350 werden in der Regel aus einem Metall, beispielsweise Wolfram, hergestellt. Wie 22 zeigt, wird der Stapelkondensator oberhalb des Transistors ausgebildet, jedoch sind auch andere strukturelle Anordnungen denkbar.
Ein Vorteil der vorliegenden Erfindung besteht darin, dass die Mikromaskenstruktur für jede beliebige Grabenstruktur und jedes beliebige Aspektverhältnis zur Steigerung der Kapazität eingesetzt werden kann. Ein weiterer Vorteil der vorliegenden Erfindung ist, dass ein herkömmliches Knotendielektrikum und herkömmliche Materialien für die Speicherelektroden eingesetzt werden können, wodurch teure Materialien und Bearbeitungstechniken vermieden werden. Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass Kondensatoren mit einer Kapazität von mehr als 25 fF hergestellt werden können, wodurch ein ausreichender Signalstärke und eine ausreichende Speicherzeit gewährleistet werden. Die vorliegenden Erfindung umgeht auch die mit der Verwendung von HSG verbundenen Schwierigkeiten, indem es den Einsatz einer reaktiven Ionenätzung zum Vertiefen überflüssig macht. Die mit der vorliegenden Erfindung einhergehende Platzvergrößerung kann durch Ätzen im Silizium und nicht durch Hinzufügen von leitendem Silizium erreicht werden, wodurch die Möglichkeit eines Kurzschlusses eliminiert wird. Die Inseln werden während dem Rückätzverfahren zur Vergrößerung der Fläche von dem Kragenbereich entfernt. Zusätzlich würde, sofern die Inseln aus Si₃N₄ ausgebildet sind und auf dem Kragenbereich verbleiben, kein Kurzschluss in der Speicherzelle auftreten, da Si₃N₄ ein Isolator ist.

Claims

Verfahren zum Herstellen eines Halbleiterbauelements umfassend die folgenden Verfahrensschritte: (a) Ausbilden eines Grabens mit Seitenwänden in einem Halbleitersubstrat; (b) Ausbilden einer Oxidmaske auf einem unteren Bereich der Seitenwände; (c) Aufbringen mehrerer Nitridinseln auf der Oxidmaske; (d) Entfernen eines Teils der Oxidmaske, der nicht von den mehreren Nitridinseln bedeckt ist, um im unteren Bereich der Seitenwände Flächen freizulegen; (e) Vertiefen der freigelegten Flächen im unteren Bereich der Seitenwände; (f) Entfernen der Nitridinseln; und (g) Entfernen der Oxidmaske.
Verfahren nach Anspruch 1, wobei der Graben eine Flaschenform hat.
Verfahren nach nach Anspruch 1 oder 2, wobei das Halbleiterbauelement ein Grabenkondensator ist und die folgenden Verfahrensschritte umfasst: (a) Ausbilden des Grabens mit Seitenwänden in dem Halbleitersubstrat; (b) Ausbilden eines Oxidkragens auf einem oberen Bereich der Seitenwände; (c) Ausbilden der Oxidmaske auf dem unteren Bereich der Seitenwände; (d) Aufbringen der mehreren Nitridinseln auf der Oxidmaske; (e) Entfernen des Teils der Oxidmaske, der nicht von den mehreren Nitridinseln bedeckt ist, um im unteren Bereich der Seitenwände Flächen freizulegen; (f) Vertiefen der freigelegten Flächen im unteren Bereich der Seitenwände; (g) Entfernen der Nitridinseln; (h) Entfernen der Oxidmaske; (i) Ausbilden einer äußere Elektrode im Halbleitersubstrat, die im Wesentlichen den unteren Bereich der Seitenwände umgibt; (j) Aufbringen eines Knotendielektrikums auf dem unteren Bereich der Seitenwände; und (k) Auffüllen des Grabens mit einer inneren Elektrode.
Verfahren zum Herstellen eines Halbleiterbauelements umfassend die folgenden Verfahrensschritte: (a) Ausbilden eines Schaftes und einer Krone mit Seitenwänden auf einem Halbleitersubstrat; (b) Ausbilden einer Oxidmaske auf den Seitenwände der Krone; (c) Aufbringen mehrerer Nitridinseln auf der Oxidmaske; (d) Entfernen eines Teils der Oxidmaske, der nicht von den mehreren Nitridinseln bedeckt ist, um auf den Seitenwände Flächen freizulegen; (e) Vertiefen der freigelegten Flächen der Seitenwände; (f) Entfernen der Nitridinseln; und (g) Entfernen der Oxidmaske.
Verfahren nach Anspruch 4, wobei das Halbleiterbauelement ein Stapelkondensator ist und die folgenden Verfahrensschritte umfasst: (a) Aufbringen einer Pufferschicht auf dem Halbleitersubstrat; (b) selektives Entfernen eines Teils der Pufferschicht zum Ausbilden des Schaftes und der Krone; (c) Auffüllen des Schaftes und der Krone mit einer inneren Elektrode; (d) Entfernen der Pufferschicht im Bereich der Krone; (e) Ausbilden der Oxidmaske auf den Seitenwänden der Krone; (f) Aufbringen der mehreren Nitridinseln auf der Oxidmaske; (g) Entfernen des Teils der Oxidmaske, der nicht von den mehreren Nitridinseln bedeckt ist, um Flächen an den Seitenwänden freizulegen; (h) Vertiefen der freiliegenden Flächen der Seitenwände; (i) Entfernen der Nitridinseln; (j) Entfernen der Oxidmaske; (k) Ausbilden eines Knotendielektrikums auf der inneren Elektrode im Bereich der Krone; und (l) Ausbilden einer äußeren Elektrode auf dem Knotendielektrikum.
Verfahren nach einem der Ansprüche 1 bis 5, wobei die Oxidmaske durch eine schnelle thermische Oxidierung aufgewachsen wird.
Verfahren nach einem der Ansprüche 1 bis 5, wobei die Oxidmaske abgeschieden wird.
Verfahren nach einem der Ansprüche 1 bis 7, wobei das Entfernen der Nitridinseln mit einer H₃PO₄-Hochtemperaturätzung und das Entfernen der Oxidmaske mit einer Fluorwasserstoffätzung (HF) erfolgt.
Verfahren nach einem der Ansprüche 1 bis 7, wobei das Entfernen der Nitridinseln und das Entfernen der Oxidmaske gleichzeitig mit einer kombinierte HF- und EG-Lösung mit einer Konzentration von 5:1 bis 20:1 bei einer Temperatur von etwa 80°C erfolgt.
Verfahren nach einem der Ansprüche 1 bis 9, wobei das Aufbringen der Nitridinseln bei einer Temperatur von 650°C bis 750°C und bei einem Druck von 15 mTorr für 5 bis 20 Minuten durchgeführt wird.
Verfahren nach einem der Ansprüche 1 bis 10, wobei die Nitridinseln eine Dicke von weniger als 40 Angström aufweisen.
Verfahren nach einem der Ansprüche 1 bis 11, wobei die Nitridinseln über die Oxidmaske verteilt sind.