DE10120053A1

DE10120053A1 - Stressreduziertes Schichtsystem

Info

Publication number: DE10120053A1
Application number: DE10120053A
Authority: DE
Inventors: Matthias Goldbach; Bernhard Sell; Annette Saenger
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2001-04-24
Filing date: 2001-04-24
Publication date: 2002-11-14
Also published as: US7199414B2; US20040159873A1; US20020158281A1

Abstract

Die vorliegende Erfindung betrifft ein streßreduziertes Schichtsystem mit mindestens einer ersten Schicht aus poly- oder einkristallinem Halbleitermaterial (1), die an eine mikrokristalline oder amorphe leitende oder isolierende zweite Schicht (14) angrenzt, wobei die Halbleiterschicht (1) mit mindestens zwei Dotierstoffen desselben Leitfähigkeitstyps dotiert ist, von denen mindestens einer geeignet ist, mechanische Verspannungen an der Grenzfläche abzubauen. Die Erfindung betrifft ferner ein streßreduziertes Schichtsystem mit mindestens einer ersten Schicht (14, 38) aus Halbleitermaterial, leitendem oder isolierendem Material und mindestens einer leitenden oder isolierenden zweiten Schicht (13, 20, 37), wobei eine weitere Halbleiterschicht (19, 21, 36), die mit mindestens einem Dotierstoff, der geeignet ist, mechanische Verspannungen an der Grenzfläche zwischen der zweiten Schicht und der ersten Schicht abzubauen, dotiert ist, zwischen der ersten Schicht (14) und der zweiten Schicht (13) oder auf der der Grenzfläche entgegengesetzten Oberfläche der ersten Schicht oder der zweiten Schicht (20, 37) aufgebracht ist.

Description

Die vorliegende Erfindung betrifft ein streßreduziertes Schichtsystem mit mindestens einer poly- oder einkristallinen Halbleiterschicht und mindestens einer mikrokristallinen oder amorphen leitenden oder isolierenden Schicht.

Derartige Schichtsysteme können beispielsweise Silizium- Dielektrikum- oder Silizium-Metall- oder Dielektrikum-Metall- Stapel umfassen. Üblicherweise werden derartige Stapel er zeugt, indem beispielsweise eine Dielektrikum- oder eine Me tallschicht auf einem Siliziumsubstrat oder einer Halbleiter- oder Dielektrikumschicht typischerweise durch ein CVD- Verfahren aufgebracht wird.

Normalerweise tritt bei derartigen, nicht-streßreduzierten Schichtsystemen das Problem auf, daß aufgrund der unter schiedlichen Gitterkonstante und des unterschiedlichen ther mischen Ausdehnungskoeffizienten der Materialien sowohl an der Grenzfläche als auch im Volumen starke mechanische Ver spannungen auftreten. Diese Verspannungen dürfen nicht zu groß werden, da sich bei einer tensilen Verspannung die auf gebrachte Schicht von der anderen ablöst, während bei einer kompressiven Verspannung in dem unter der aufgebrachten Schicht befindlichen Material Defekte entstehen.

Allgemein wird zwischen Volumenstress und Grenzflächenstress unterschieden. Volumenstress entsteht durch die Gitterver spannung, die bei der Dotierung beim Einbau der Dotieratome in das Kristallgitter durch die unterschiedlichen Atomradien von Dotieratomen und zu dotierendem Material verursacht wird. Grenzflächenstress entsteht an einer Grenzfläche zwischen zwei Schichten durch die unterschiedlichen Gitterkonstanten und Ausdehnungskoeffizienten der beiden Schichtmaterialien oder bei amorphen Materialien nur durch die Ausdehnungs koeffizienten.

Ein Beispiel, bei dem diese Problematik zu erheblichen Ein schränkungen bei der Materialauswahl führt, betrifft Graben kondensatoren in DRAM-Speicherzellen.

Eine derartige Speicherzelle umfaßt einen Auslesetransistor und einen Speicherkondensator. In dem Speicherkondensator ist die Information in Form einer elektrischen Ladung gespei chert, die eine logische Größe, 0 oder 1, darstellt. Durch Ansteuerung des Auslesetransistors über eine Wortleitung kann diese Information über eine Bitleitung ausgelesen werden. Zur sicheren Speicherung der Ladung und gleichzeitigen Unter scheidbarkeit der ausgelesenen Information muß der Speicher kondensator eine Mindestkapazität aufweisen. Die untere Gren ze für die Kapazität des Speicherkondensators wird derzeit bei 25 fF gesehen.

Da von Speichergeneration zu Speichergeneration die Speicher dichte zunimmt, muß die benötigte Fläche der Eintransistor- Speicherzelle von Generation zu Generation reduziert werden. Gleichzeitig muß die Mindestkapazität des Speicherkondensa tors erhalten bleiben.

Bis zur 1 Mbit-Generation wurden sowohl der Auslesetransistor als auch der Speicherkondensator als planare Bauelemente rea lisiert. Ab der 4 Mbit-Speichergeneration wurde eine weitere Flächenreduzierung der Speicherzelle durch eine dreidimensio nale Anordnung von Auslesetransistor und Speicherkondensator erzielt. Eine Möglichkeit besteht darin, den Speicherkonden sator in einem Graben zu realisieren (siehe z. B. K. Yamada et al., Proc. Intern. Electronic Devices and Materials IEDM 85, S. 702 ff). Als Elektroden des Speicherkondensators wirken in diesem Fall ein an die Wand des Grabens angrenzendes Diffusi onsgebiet sowie eine dotierte Polysiliziumfüllung, die sich im Graben befindet. Die Elektroden des Speicherkondensators sind somit entlang der Oberfläche des Grabens angeordnet. Da durch wird die effektive Fläche des Speicherkondensators, von der die Kapazität abhängt, gegenüber dem Platzbedarf für den Speicherkondensator an der Oberfläche des Substrats, der dem Querschnitt des Grabens entspricht, vergrößert. Durch Reduk tion des Querschnitts des Grabens läßt sich die Packungsdich te weiter erhöhen. Der Vergrößerung der Tiefe des Grabens sind dabei aus technologischen Gründen jedoch Grenzen ge setzt.

Gegenwärtig wird nur solches Material für die Grabenfüllung gewählt, für das keine geeignete Streßanpassung erforderlich ist, insbesondere Poly-Silizium. Diese Materialien allein sind jedoch für zukünftige Anwendungen im Grabenkondensator zu hochohmig.

Als niederohmiges Material für die Grabenfüllung wurden bei spielsweise Metalle, insbesondere Metallsilizide genannt. Ei ne derartige Metallelektrode kann als obere oder/und untere Elektrode des Grabenkondensators verwendet werden.

In der noch unveröffentlichten Deutschen Patentanmeldung DE 199 41 096.8 wird beispielsweise vorgeschlagen, bei einer Speicherzelle mit Auswahltransistor und Grabenkondensator die untere und/oder obere Kondensatorelektrode als metallische Elektrode auszubilden. Dabei kann die obere Kondensatorelek trode auch aus zwei Schichten - Wolframsilizid und Polysili zium - bestehen.

Aus der US-A-5,905,279 ist darüber hinaus eine Speicherzelle mit einem in einem Graben angeordneten Speicherkondensator und einem Auswahltransistor bekannt, bei dem der Speicherkon densator eine an eine Wand des Grabens angrenzende untere Kondensatorelektrode, ein Kondensatordielektrikum und eine obere Kondensatorelektrode aufweist und die obere Kondensato relektrode eine leitende Schicht, insbesondere aus WSi, TiSi, W, Ti oder TiN, umfaßt.

Problematisch bei der Verwendung einer Metallelektrode ist jedoch das Auftreten von mechanischen Verspannungen sowohl an der Grenzfläche zwischen Metallelektrode und angrenzender Halbleiterschicht als auch im Volumen. Diese Verspannungen müssen minimiert werden, um ein funktionierendes elektrisches Device zu bauen.

Aus der US-A-6,180,480 ist darüber hinaus ein Verfahren zur Herstellung eines Grabenkondensators bekannt, bei dem der Graben, der ein hohes Aspekt-Verhältnis aufweist, mit einer SiGe-Füllung gefüllt wird, indem zunächst eine SiGe-Schicht über der Waferoberfläche abgeschieden wird und sodann ein Temperaturbehandlungsschritt bei einer geeigneten Temperatur durchgeführt wird, bei dem die SiGe-Schicht schmilzt, so daß der Graben vollständig und ohne Hohlräume mit der SiGe- Füllung aufgefüllt wird.

Ein weiteres Beispiel, bei dem auftretender Grenzflächen- und Volumenstress zu einer Einschränkung der Leistungsfähigkeit der Vorrichtung führen können, ist die hohe Dotierung von Halbleitermaterialien, beispielsweise, die hohe Dotierung des Siliziumsubstrats bei der Herstellung der unteren Kondensato relektrode eines Grabenkondensators. Genauer gesagt, wird ge genwärtig die untere Kondensatorelektrode durch ein hochdo tiertes (Dotierstoffkonzentration ungefähr 10¹⁹ cm^-3) Silizi umgebiet realisiert. Eine Begrenzung der hohen Dotierstoff konzentration ist durch den auftretenden Grenzflächenstress zwischen Siliziumsubstrat und Kondensatordielektrikum gege ben.

Es ist Aufgabe der vorliegenden Erfindung, ein Schichtsystem mit mindestens einer ersten Schicht aus Halbleitermaterial, leitendem oder isolierendem Material, die an eine leitende oder isolierende zweite Schicht, angrenzt, zu schaffen, bei der die mechanischen Verspannungen an der Grenzfläche verrin gert sind.

Gemäß der vorliegenden Erfindung wird die Aufgabe durch ein streßreduziertes Schichtsystem mit mindestens einer ersten Schicht aus poly- oder einkristallinem Halbleitermaterial, die an eine mikrokristalline oder amorphe leitende oder iso lierende zweite Schicht angrenzt, wobei die Halbleiterschicht mit mindestens zwei Dotierstoffen desselben Leitfähigkeits typs dotiert ist, von denen mindestens einer geeignet ist, mechanische Verspannungen an der Grenzfläche abzubauen, ge löst.

Die Aufgabe wird auch durch ein streßreduziertes Schichtsy stem mit mindestens einer ersten Schicht aus Halbleitermate rial, leitendem oder isolierendem Material und mindestens ei ner leitenden oder isolierenden zweiten Schicht, wobei eine weitere Halbleiterschicht, die mit mindestens einem Dotier stoff, der geeignet ist, mechanische Verspannungen an der Grenzfläche zwischen der zweiten Schicht und der ersten Schicht abzubauen, dotiert ist, zwischen der ersten Schicht und der zweiten Schicht oder auf der der Grenzfläche entge gengesetzten Oberfläche der ersten Schicht oder der zweiten Schicht aufgebracht ist, gelöst.

Die vorliegende Erfindung beruht im wesentlichen auf der Er kenntnis, daß durch das gezielte Einbringen von Verunreini gungen in eine Halbleiterschicht mechanische Verspannungen an einer Grenzfläche zwischen Halbleiterschicht und leitender bzw. isolierender Schicht oder zwischen leitender und isolie render Schicht verringert werden. Dabei müssen die Verunrei nigungen derart ausgewählt werden, daß die mechanischen Ei genschaften in geeigneter Weise modifiziert werden, während die elektrischen Eigenschaften in der Art erhalten bleiben, daß ein funktionierendes elektrisches Bauelement möglich bleibt.

Genauer gesagt, werden solche Verunreinigungen in die Halb leiterschicht eingebracht, die eine mechanische Vorspannung der poly- oder einkristallinen Schicht bewirken. Dabei können die Verunreinigungen in die erste Halbleiterschicht einge bracht werden, die die Grenzfläche zu der zweiten Schicht bildet. Ebenso oder auch zusätzlich dazu ist es aber auch möglich, eine weitere Halbleiterschicht aufzubringen, die mit einer geeigneten Verunreinigung dotiert ist. Diese Halblei terschicht kann dann zwischen erster und zweiter Schicht oder auf der der Grenzfläche entgegengesetzten Oberfläche der er sten Schicht oder der zweiten Schicht aufgebracht sein. Da durch können die Grenzflächen- und die Volumen-Verspannung weitgehend getrennt voneinander optimiert werden.

Beispielsweise können kompressible mechanische Verspannungen in p-dotiertem Silizium durch die Dotierung mit Al, Ga, In, Tl oder durch die Verwendung von SiGe als Übergangsschicht mit entsprechenden Dotierstoffen, beispielsweise Al, Ga, In, Tl, B erzeugt werden. Tensile mechanische Verspannungen hin gegen können durch B-Dotierung oder durch SiC mit entspre chenden Dotierstoffen, beispielsweise Al, Ga, In, Tl, B er reicht werden. Dabei ist sowohl die Art des Dotierstoffs als auch seine Konzentration für die Streßeinstellung von Bedeu tung. In n-dotiertem Silizium können kompressible mechanische Verspannungen durch die Dotierstoffe As, Sb oder durch die Verwendung einer SiGe-Übergangsschicht mit entsprechenden Do tierstoffen, beispielsweise As, Sb, P erzeugt werden. Tensile mechanische Verspannungen können durch Phosphor-Dotierung von Silizium oder durch SiC als Übergangsschicht zusammen mit den entsprechenden Dotierstoffen, insbesondere As, Sb und P er zielt werden.

Es können selbstverständlich auch andere Verunreinigungen als Dotierstoff verwendet werden, solange sie nicht in uner wünschter Weise die elektrische Funktionalität beeinträchti gen.

Der Grenzflächenstreß kann dabei zwischen einer Halbleiter schicht, beispielsweise einem poly- oder einkristallinem Halbleitermaterial, insbesondere einkristallinem oder poly kristallinem Silizium, und einer ein-, mikrokristallinen oder amorphen isolierenden Schicht auftreten. Als isolierende Schichten sind insbesondere die amorphen Materialien Si₃N₄, SiO₂, SiON, Al₂O₃, Al₂O₃ zusammen mit Beimengungen von Hf, Zr, Y und La sowie die einkristallinen Materialien Pr₂O₃, Nd₂O₃ verwendbar. Der Grenzflächenstreß kann aber auch zwischen ei ner Halbleiterschicht wie vorstehend erwähnt und einer mikro kristallinen oder amorphen leitenden Schicht wie beispiels weise Metallnitrid, Metallsilizid, Metallcarbid und insbeson dere WN, WSiN, WC, TiN, TaN, TaSiN auftreten.

Als Materialien für die weitere Halbleiterschicht, die mit einem geeigneten Dotierstoff wie vorstehend erwähnt, dotiert ist, sind insbesondere poly- oder einkristallines Silizium, GaAs, SiGe und SiC verwendbar.

Wird polykristallines Silizium mit einem entsprechenden Do tierstoff dotiert, so können zusätzlich zu den vorstehend er wähnten Möglichkeiten für kristallines Silizium zusätzlich zum einen die Abscheidebedingungen wie beispielsweise Tempe ratur oder Druck und zum anderen nachfolgende Temper- Behandlungen geeignet gewählt werden, um eine gewisse Anpas sung der Verspannungen zu erreichen.

Wählt man ein räumlich variierendes Dotierprofil in einer Schicht, so tritt der Vorteil auf, daß eine Streß-Anpassung sowohl an der Grenzfläche als auch eine Streß-Reduktion im Volumen erzielt werden kann.

Die vorliegende Erfindung kann insbesondere vorteilhaft auf Grabenkondensatoren oder Stapelkondensatoren zur Verwendung in DRAM-Speicherzellen angewendet werden.

Beispielsweise kann sie auf eine Speicherzelle mit einem Speicherkondensator, der als Grabenkondensator ausgeführt ist, und einem Auswahltransistor, welcher Source-, Drain- und Gate-Elektrode sowie einen leitenden Kanal aufweist, angewen det werden. Der Grabenkondensator umfaßt eine untere Konden satorelektrode, ein Speicherdielektrikum und eine obere Kon densatorelektrode, die mindestens teilweise in einem Graben angeordnet sind. Die obere Kondensatorelektrode ist mit der Source- oder Drain-Elektrode des Auswahltransistors verbun den. Die untere Kondensatorelektrode kann beispielsweise durch ein hochdotiertes Halbleitergebiet realisiert sein, wo bei der auftretende Streß zwischen hochdotiertem Halbleiter gebiet und Speicherdielektrikum dadurch verringert wird, daß die Halbleiterschicht mit mindestens zwei Dotierstoffen des selben Leitfähigkeitstyps dotiert ist, von denen mindestens einer geeignet ist, mechanische Verspannungen an der Grenz fläche abzubauen.

Alternativ kann die untere Kondensatorelektrode eine leitende Schicht sein, und eine weitere Halbleiterschicht, die mit mindestens einem Dotierstoff, der geeignet ist, mechanische Verspannungen an der Grenzfläche zwischen der dielektrischen Schicht und der leitenden Schicht abzubauen, dotiert ist, ist zwischen der leitenden Schicht und der dielektrischen Schicht oder auf der der Grenzfläche entgegengesetzten Oberfläche der leitenden Schicht aufgebracht. Insbesondere kann eine geeig net dotierte Polysiliziumschicht zwischen der leitenden und der dielektrischen Schicht vorgesehen sein.

Die obere Kondensatorelektrode kann beispielsweise eine Kom bination aus einer leitenden Schicht, insbesondere einer Wolframsilizidschicht, und einer geeignet dotierten Silizium- Germanium-Füllung umfassen. Der zwischen dem Speicherdielek trikum und der leitenden Schicht auftretende Streß wird durch die geeignet dotierte SiGe-Füllung reduziert. Dieses Konzept der oberen Kondensatorelektrode ist auf einen Grabenkondensa tor mit beliebiger Gestaltung der unteren Kondensatorelektro de anwendbar.

Die Erfindung kann aber auch auf eine Speicherzelle mit einem Speicherkondensator, der als Stapelkondensator ausgeführt ist, und einem Auswahltransistor, welcher Source-, Drain- und Gate-Elektrode sowie einen leitenden Kanal aufweist, angewen det werden. Der Stapelkondensator umfaßt eine untere Konden satorelektrode, die auf einer elektrisch leitenden Verbin dungsstruktur aufgebracht ist und über diese mit der Source- oder Drain-Elektrode des Auswahltransistors verbunden ist, sowie ein Speicherdielektrikum und eine obere Kondensatore lektrode. Die untere Kondensatorelektrode kann aus einem lei tenden Material, beispielsweise Wolframsilizid, gebildet sein, und der zwischen Speicherdielektrikum und unterer Kon densatorelektrode auftretende Streß wird dadurch verringert, daß die elektrisch leitende Verbindungsstruktur aus geeignet dotiertem Silizium-Germanium gebildet ist.

Die vorliegende Erfindung stellt somit die folgenden Vorteile bereit:

- Es wird eine Verringerung des Stresses zwischen aufeinander aufgebrachten Schichten bewirkt. Infolgedessen kann eine Schichtablösung und/oder die Entstehung von Defekten, die wiederum zu einer Beeinträchtigung der elektrischen Eigen schaften des Bauelements führt, vermieden werden.
- Dadurch, daß man eine einfache Möglichkeit zur Streßverrin gerung hat, wird die Materialauswahl vergrößert. Beispiels weise ist es nunmehr möglich, niederohmige Materialien für Kondensatorelektroden zu verwenden, die ohne Streßanpassung nicht verwendbar gewesen wären.

Im folgenden wird die vorliegende Erfindung unter Bezugnahme auf die begleitenden Zeichnungen näher erläutert.

Fig. 1 bis 4 veranschaulichen die Schritte zur Bildung einer Speicherzelle, bei der die untere Kondensatorelektrode ein streßreduziertes Schichtsystem umfaßt;

Fig. 5 veranschaulicht ein Layout in einer 8F²- Zellenarchitektur;

Fig. 6 und 7 veranschaulichen die Schritte zur Bildung einer Speicherzelle, bei der ebenfalls die untere Kondensatorelektrode ein streßredu ziertes Schichtsystem umfaßt;

Fig. 8 bis 10 veranschaulichen die Schritte zur Bildung einer Speicherzelle, bei der die obere Kon densatorelektrode ein streßreduziertes Schichtsystem umfaßt;

Fig. 11 veranschaulicht eine Variante des in den Fig. 8 bis 10 dargestellten Verfahrens; und

Fig. 12 veranschaulicht den Aufbau einer Speicherzelle mit Stapelkondensator, bei dem die untere Kon densatorelektrode ein streßreduziertes Schichtsystem umfaßt.

Im folgenden wird ein erstes Ausführungsbeispiel beschrieben, bei dem die Streßreduktion durch eine Dotierung der Halblei terschicht mit mindestens zwei Dotierstoffen desselben Leit fähigkeitstyps erzielt wird. Eine derartige Streßreduktion kann vorteilhafterweise bei der Bildung der unteren Kondensa torelektrode eines Grabenkondensators eingesetzt werden.

Schritt 1 Vorbereitung und Ätzen der Kondensatorgräben

In Fig. 1 bezeichnet Bezugszeichen 1 ein Siliziumsubstrat mit einer Hauptfläche 2. Auf der Hauptfläche 2 werden eine 5 nm dicke SiO₂-Schicht 3 und eine 200 nm dicke Si₃N₄-Schicht 4 aufgebracht. Darauf wird eine 1000 nm dicke BSG-Schicht (nicht dargestellt) als Hartmaskenmaterial aufgebracht.

Unter Verwendung einer photolithographisch erzeugten Maske (nicht dargestellt) werden die BSG-Schicht, die Si₃N₄-Schicht 4 und die SiO₂-Schicht 3 in einem Plasma-Ätzprozeß mit CF₄/CHF₃ strukturiert, so daß eine Hartmaske gebildet wird. Nach Entfernung der photolithographisch erzeugten Maske wer den unter Verwendung der Hartmaske als Ätzmaske in einem wei teren Plasma-Ätzprozeß mit HBr/NF₃ Gräben 5 in die Hauptflä che 1 geätzt. Nachfolgend wird durch eine nasse Ätzung mit H₂SO₄/HF die BSG-Schicht entfernt.

Die Gräben 5 weisen beispielsweise eine Tiefe von 5 µm, eine Weite von 100 × 250 nm und einen gegenseitigen Abstand von 100 nm auf.

Nachfolgend wird eine 10 nm dicke SiO₂-Schicht 6, die auch, beispielsweise durch in-situ-Dotierung, dotiert sein kann, abgeschieden. Die abgeschiedene SiO₂-Schicht 6 bedeckt minde stens die Wände der Gräben 5. Durch Abscheidung einer 200 nm dicken Polysiliziumschicht, chemisch-mechanisches Polieren bis zur Oberfläche der Si₃N₄-Schicht 4 und Zurückätzen der Polysiliziumschicht mit SF₆ wird in den Gräben 5 jeweils eine Polysiliziumfüllung 7 erzeugt, deren Oberfläche 1000 nm un terhalb der Hauptfläche 2 angeordnet ist (siehe Fig. 1). Das chemisch-mechanische Polieren kann dabei gegebenenfalls ent fallen. Die Polysiliziumfüllung 7 dient als Opferschicht für die nachfolgende Si₃N₄-Spacerabscheidung. Darauf folgend wird die SiO₂-Schicht 6 auf den Wänden der Gräben 5 isotrop ge ätzt.

Anschließend wird in einem CVD-Verfahren eine 20 nm dicke Spacerschicht 9, die Siliziumnitrid- und/oder Siliziumdioxid umfaßt, abgeschieden und in einem anisotropen Plasma- Ätzprozeß mit CHF₃ geätzt. Die soeben abgeschiedene Spacer schicht 9 dient als Abdeckmaterial bei dem Schritt zur selek tiven Bildung des Metallsilizids auf freiliegenden Silizium bereichen. In der fertigen Speicherzelle dient sie zum Ab schalten des parasitären Transistors, der sich sonst an die ser Stelle bilden würde, und übernimmt somit die Rolle des Isolationskragens.

Mit SF₆ wird nachfolgend Polysilizium selektiv zu Si₃N₄ und SiO₂ geätzt. Dabei wird die Polysiliziumfüllung 7 jeweils vollständig aus dem Graben 5 entfernt. Durch eine Ätzung mit NH₄F/HF wird der nunmehr freiliegende Teil der SiO₂-Schicht 6 entfernt (siehe Fig. 2).

Gegebenenfalls wird nun zur Aufweitung der Gräben 5 in ihrem unteren Bereich, d. h. in dem der Hauptfläche 2 abgewandten Bereich, Silizium selektiv zu der Spacerschicht geätzt. Dies erfolgt beispielsweise durch einen isotropen Ätzschritt mit Ammoniak, bei dem Silizium selektiv zu Si₃N₄ geätzt wird. Die Ätzdauer wird so bemessen, daß 20 nm Silizium geätzt werden. Dadurch wird der Querschnitt im unteren Bereich der Gräben 5 um 40 nm aufgeweitet. Dadurch kann die Kondensatorfläche und damit die Kapazität des Kondensators weiter vergrößert wer den.

In den Zeichnungen ist der Prozeßablauf mit nicht aufgeweite ten Gräben veranschaulicht.

Schritt 2 Bildung der unteren Kondensatorelektrode

Anschließend erfolgt die Dotierung des Silizium-Substrats mit P und As, wodurch ein n⁺-dotiertes Gebiet 11 gebildet wird. Gemäß der vorliegenden Erfindung ist eine Gesamtkonzentration der Dotierstoffe von 10²⁰ bis 10²¹ cm^-3 besonders vorteilhaft. Das Verhältnis von P-Atomen zu As-Atomen beträgt dabei unge fähr 10 : 1 bis 1 : 1.

Die Kodotierung kann dabei durch eine Gasphasendotierung mit zwei Gasen, die nacheinander bei unterschiedlicher Temperatur eingelassen werden, erfolgen. Dabei wird erst das Gas mit dem Dotierstoff mit kleinerer Diffusionskonstante, also das As- haltige Gas, eingelassen. Später folgt das Gas mit dem Do tierstoff mit größerer Diffusionskonstante, also das P- haltige Gas.

Es ist aber auch möglich, ein beispielsweise mit Phosphor do tiertes Substrat zusätzlich mit As zu dotieren, beispielswei se durch Abscheidung einer Arsen-dotierten Silikatglasschicht in einer Schichtdicke von 50 nm und einer TEOS-SiO₂-Schicht in einer Dicke von 20 nm und einen anschließenden Temperatur behandlungsschritt bei 1000°C, 120 Sekunden, wodurch durch Ausdiffusion aus der Arsen-dotierten Silikatglasschicht in dem mit Phosphor dotierten Siliziumsubstrat 1 ein mit Arsen und Phosphor dotiertes Gebiet 11 gebildet wird.

Alternativ kann das mit Phosphor dotierte Substrat auch durch eine Gasphasendotierung zusätzlich mit Arsen dotiert werden, zum Beispiel mit folgenden Parametern: 900°C, 399 Pa Tributy larsin (TBA) [33 Prozent], 12 min..

Das n⁺-dotierte Gebiet 11 übernimmt im fertigen Grabenkonden sator die Rolle der unteren Kondensatorelektrode. Durch seine hohe Dotierung wird darüber hinaus die Verarmungszone ver kleinert, wodurch die Kapazität des Kondensators weiter er höht wird.

Durch die Kodotierung ist es möglich, das n⁺-dotierte Gebiet 11 mit einer höheren Dotierstoffkonzentration zu dotieren, ohne daß deshalb Streß an der Grenzfläche zu der dielektri schen Schicht entstehen würde. Entsprechend kann die Verar mungszone besonders klein gemacht werden, wodurch die Kapazi tät des Kondensators besonders groß wird.

Schritt 3 Abscheidung des Kondensatordielektrikums

Nachfolgend wird als Kondensatordielektrikum eine 5 nm dicke dielektrische Schicht 14 abgeschieden, die SiO₂ und Si₃N₄ so wie gegebenenfalls Siliziumoxynitrid enthält. Diese Schicht abfolge kann durch Schritte zur Nitridabscheidung und zur thermischen Oxidation, bei der Defekte in der darunterliegen den Schicht ausgeheilt werden, realisiert werden. Alternativ enthält die dielektrische Schicht 14 Al₂O₃ (Aluminiumoxid), gegebenenfalls mit einer Beimengung von Hf, Zr, Y oder La, oder aber Pr₂O₃ oder Nd₂O₃.

Schritt 4 Bildung der oberen Kondensatorelektrode

Anschließend wird die obere Kondensatorelektrode gebildet. Beispielsweise wird eine 200 nm dicke in-situ dotierte Poly siliziumschicht 15 abgeschieden, wie in Fig. 3 gezeigt ist. Durch chemisch-mechanisches Polieren werden die Polysilizium schicht 15 und die dielektrische Schicht 14 bis auf die Ober fläche der Si₃N₄-Schicht 4 entfernt.

Schritt 5 Anschluß der oberen Kondensatorelektrode an den Auswahltransistor

Darauf folgend wird der standardmäßige DRAM-Prozeß durchge führt, durch den die obere Kondensatorelektrode geeignet strukturiert und an das Source-/Drain-Gebiet eines Auswahl transistors angeschlossen wird.

Dies kann beispielsweise durch Ätzen der Polysiliziumfüllung 15 auf etwa 100 nm unterhalb der Hauptfläche 2 geschehen. Es folgt eine Si₃N₄-Ätzung mit HF/Ethylenglycol, bei der 10 nm Si₃N₄ geätzt werden und eine Ätzung mit NH₄F/HF, mit der SiO₂ und dielektrisches Material geätzt werden. Nach einer Sacri fical oxidation zur Bildung eines Streuoxids (nicht darge stellt) wird eine Implantation durchgeführt, bei der ein n⁺- dotiertes Gebiet 16 in der Seitenwand jedes Grabens 5 im Be reich der Hauptfläche 2 gebildet wird. Wie in Fig. 4 gezeigt ist, wird oberhalb der Polysiliziumfüllung 15 verbliebener Freiraum in dem jeweiligen Graben 5 durch Abscheidung von in- situ-dotiertem Polysilizium und Rückätzen des Polysiliziums mit SF₆ mit einer Polysiliziumfüllung 10 aufgefüllt. Die Po lysiliziumfüllung 15 wirkt im fertigen Speicherkondensator als obere Kondensatorelektrode. Die Polysiliziumfüllung 10 wirkt als Anschlußstruktur zwischen dem n⁺-dotierten Gebiet 16 und der als obere Kondensatorelektrode wirkenden Polysili ziumfüllung 15.

Nachfolgend werden Isolationsstrukturen 8 erzeugt, die die aktiven Gebiete umgeben und damit definieren. Dazu wird eine Maske gebildet, die die aktiven Gebiete definiert (nicht dar gestellt). Durch nicht-selektvies Plasma-Ätzen von Silizium, SiO₂ und Polysilizium mit Hilfe von CHF₃/N₂/NF₃, wobei die Ätzdauer so eingestellt wird, daß 200 nm Polysilizium geätzt werden, durch Entfernen der dabei verwendeten Lackmaske mit O₂/N₂, durch naßchemisches Ätzen von 3 nm dielektrischer Schicht, durch Oxidation und Abscheidung einer 5 nm dicken Si₃N₄-Schicht und durch Abscheidung einer 250 nm dicken SiO₂- Schicht in einem TEOS-Verfahren und anschließendes chemisch- mechanisches Polieren werden die Isolationsstrukturen 8 fer tiggestellt. Durch Ätzen in heißer H₃PO₄ wird nachfolgend die Si₃N₄-Schicht 4 und durch Ätzen in verdünnter Flußsäure die SiO₂-Schicht 3 entfernt.

Durch eine Sacrifical oxidation wird nachfolgend ein Streuoxid gebildet. Es werden photolithographisch erzeugte Masken und Implantationen eingesetzt zur Bildung von n- dotierten Wannen, p-dotierten Wannen und zur Durchführung von Einsatzspannungsimplantationen im Bereich der Peripherie und der Auswahltransistoren des Zellenfelds. Ferner wird eine hochenergetische Ionenimplantation zur Dotierung des Sub stratbereichs, welcher von der Hauptfläche 2 abgewandt ist, durchgeführt. Dadurch wird ein n⁺-dotiertes Gebiet, das be nachbarte untere Kondensatorelektroden 13 miteinander verbin det, gebildet (sogenannter "buried-well implant").

Nachfolgend wird durch allgemein bekannte Verfahrensschritte der Transistor fertiggestellt, indem jeweils das Gateoxid so wie die Gate-Elektroden 18, entsprechende Leiterbahnen, und die Source- und Drain-Elektrode 17 definiert werden.

Danach wird die Speicherzelle in bekannter Weise durch die Bildung weiterer Verdrahtungsebenen fertiggestellt.

Die Speicherzellenanordnung, deren Layout für eine 8-F²- Zellarchitektur beispielhaft in Fig. 5 dargestellt ist, weist je Speicherzelle einen in einem der Gräben 5 angeordne ten Speicherkondensator und einen planaren Auswahltransistor auf. Pro Speicherzelle ist ein Platzbedarf von 8F² erforder lich, wobei F die kleinste herstellbare Strukturgröße in der jeweiligen Technologie ist. Die Bitleitungen BL verlaufen streifenförmig und parallel zueinander, wobei die Breite der Bitleitung BL jeweils F und ihr gegenseitige Abstand eben falls F beträgt. Senkrecht dazu verlaufen die Wortleitungen WL, die ebenfalls eine Breite von F und einen gegenseitigen Abstand von F aufweisen. Unterhalb der Bitleitungen BL sind aktive Gebiete A angeordnet, wobei oberhalb jedes aktiven Ge bietes zwei Wortleitungen WL kreuzen. Die aktiven Gebiete A sind unterhalb benachbarter Bitleitungen BL jeweils versetzt gegeneinander angeordnet. In der Mitte der aktiven Gebiete A ist ein Bitleitungskontakt BLK angeordnet, der eine elektri sche Verbindung zwischen der jeweiligen Bitleitung BL und dem aktiven Gebiet A ermöglicht. Die Gräben 5 sind unterhalb der Wortleitung WL angeordnet. Innerhalb der aktiven Gebiete ist am Kreuzungspunkt zwischen einer der Bitleitungen BL und ei ner der Wortleitungen WL jeweils die Gateelektrode 26 des zu gehörigen Auswahltransistor angeordnet.

Die aktiven Gebiete A erstrecken sich jeweils zwischen zwei Gräben 5. Sie umfassen zwei Auswahltransistoren, die über ei nen gemeinsamen Bitleitungskontakt BLK mit der zugehörigen Bitleitung BL verbunden sind. Je nach dem, welche der Wort leitungen WL angesteuert wird, wird die Information aus dem Speicherkondensator, der in einem oder dem anderen der Gräben 5 angeordnet ist, ausgelesen.

Bei einem zweiten Ausführungsbeispiel wird die untere Konden satorelektrode durch einen auf dem Siliziumsubstrat aufgebrachten Schichtstapel aus Wolframsilizid und dotiertem Poly silizium realisiert.

Zunächst wird, wie in dem ersten Ausführungsbeispiel unter Schritt 1 beschrieben, das Siliziumsubstrat vorbereitet, und die Kondensatorgräben werden geätzt.

Schritt 2 Bildung der unteren Kondensatorelektrode

Zunächst erfolgt, falls dies nicht schon durch das dotierte Oxid geschehen ist, eine Dotierung des Silizium-Substrats. Dies kann beispielsweise durch Abscheidung einer Arsen- dotierten Silikatglasschicht in einer Schichtdicke von 50 nm und einer TEOS-SiO₂-Schicht in einer Dicke von 20 nm und ei nen anschließenden Temperaturbehandlungsschritt bei 1000°C, 120 Sekunden, wodurch durch Ausdiffusion aus der Arsen- dotierten Silikatglasschicht in dem Siliziumsubstrat 1 ein n⁺-dotiertes Gebiet 11 gebildet wird, geschehen. Alternativ kann auch eine Gasphasendotierung durchgeführt werden, zum Beispiel mit folgenden Parametern: 900°C, 399 Pa Tributylar sin (TBA) [33 Prozent], 12 min.

Aufgabe des n⁺-dotierten Gebietes 11 ist die Verkleinerung der Verarmungszone, wodurch die Kapazität des Kondensators weiter erhöht wird. Ferner wird durch das n⁺-dotierte Gebiet ein ohmscher Kontakt zu der noch herzustellenden Metallelek trode bereitgestellt.

Sodann wird die Metallelektrode 13, die in dem vorliegenden Ausführungsbeispiel aus Wolframsilizid besteht, aufgebracht. Dies kann beispielsweise durch Abscheiden von Wolframsilizid in dem Graben oder alternativ durch eine selektive Bildung von Wolframsilizid auf den freiliegenden Siliziumbereichen realisiert werden. Die Dicke der Metallelektrode beträgt etwa typischerweise 10 bis 30 nm.

Anschließend wird eine etwa 10 bis 30 nm dicke Polysilizium schicht 19 aufgebracht, die mit Arsen in einer Konzentration von 10¹⁹ bis 10²¹ cm^-3 dotiert ist.

Aufgabe der dotierten Polysilizium-Zwischenschicht 19 ist die Verringerung des Grenzflächenstresses zwischen der Wolframsi lizidschicht und der noch aufzubringenden dielektrischen Schicht.

Anschließend werden die Polysilizium-Zwischenschicht 19 sowie gegebenenfalls die Wolframsilizidschicht, falls diese nicht selbstjustiert auf den freiliegenden Siliziumbereichen gebil det wurde, zurückgeätzt. Dazu wird zunächst ein Photolack im unteren Grabenbereich, wobei die Höhe der Lackfüllung über eine Ätzung mit N₂/O₂ eingestellt wird, eingefüllt und eine anisotrope Ätzung mit HCl/Cl₂/NF₃, bei der Wolframsilizid se lektiv zu Si₃N₄ und SiO₂ geätzt wird, durchgeführt (siehe Fig. 6).

Somit ist es gemäß der vorliegenden Erfindung möglich, die untere Kondensatorelektrode als metallische Elektrode auszu führen, wodurch ihre Leitfähigkeit erhöht wird, und zusätz lich infolge der verkleinerten Verarmungszone die Kapazität zu erhöhen. Gleichzeitig wird durch die Polysilizium- Zwischenschicht 19 eine Beeinträchtigung durch Streß zwischen unterer Kondensatorelektrode und Kondensatordielektrikum ver mieden.

Der Grabenkondensator und anschließend die Speicherzelle wer den durch Durchführen der vorstehend mit Bezug auf das erste Ausführungsbeispiel dargelegten Schritte 3 bis 5 fertigge stellt (siehe Fig. 7).

Gemäß einem dritten Ausführungsbeispiel der vorliegenden Er findung wird der zwischen einer isolierenden Schicht und ei ner leitenden Schicht auftretende Grenzflächenstreß durch ei ne geeignet dotierte SiGe-Schicht, die auf der leitenden Schicht aufgebracht ist, verringert. Dies kann vorteilhafter weise auf die obere Kondensatorelektrode eines Grabenkonden sators angewendet werden.

Der Schritt 1 zur Vorbereitung des Siliziumsubstrats und zum Ätzen der Kondensatorgräben wird wie in Bezug auf das erste Ausführungsbeispiel angegeben durchgeführt.

Schritt 2 Bildung der unteren Kondensatorelektrode

Es erfolgt, falls dies nicht schon durch das dotierte Oxid geschehen ist, eine Dotierung des Silizium-Substrats. Dies kann beispielsweise durch Abscheidung einer Arsen-dotierten Silikatglasschicht in einer Schichtdicke von 50 nm und einer TEOS-SiO₂-Schicht in einer Dicke von 20 nm und einen an schließenden Temperaturbehandlungsschritt bei 1000°C, 120 Se kunden, wodurch durch Ausdiffusion aus der Arsen-dotierten Silikatglasschicht in dem Siliziumsubstrat 1 ein n⁺-dotiertes Gebiet 11 gebildet wird, geschehen. Alternativ kann auch eine Gasphasendotierung durchgeführt werden, zum Beispiel mit fol genden Parametern: 900°C, 399 Pa Tributylarsin (TBA) [33 Pro zent], 12 min.

Aufgabe des n⁺-dotierten Gebietes ist einerseits die Verklei nerung der Verarmungszone, wodurch die Kapazität des Konden sators weiter erhöht wird. Andererseits kann durch die hohe Dotierkonzentration, die größenordnungsmäßig 10¹⁹ cm^-3 be trägt, die untere Kondensatorelektrode bereitgestellt werden, falls diese nicht metallisch sein soll. Wenn diese metallisch ist, wird durch die hohe Dotierung ein ohmscher Kontakt be reitgestellt.

Anschließend wird Schritt 3 zur Abscheidung des Kondensator dielektrikums 14 wie vorstehend beschrieben durchgeführt. (siehe Fig. 8)

Schritt 4 Bildung der oberen Kondensatorelektrode

Durch CVD-Abscheidung wird eine Wolframsilizidschicht 20 ab geschieden. Der verbliebene Freiraum in den Gräben 5 wird mit Fotolack gefüllt und mit N₂/O₂ zurückgeätzt. Durch anisotro pes Ätzen mit HCl/Cl₂/NF₃ in einem Plasma-unterstützten Ätz prozeß wird Wolframsilizid anschließend selektiv zu Si₃N₄ und der dielektrischen Schicht 14 geätzt. Dabei entsteht eine obere Kondensatorelektrode 15 aus Wolframsilizid.

Nach Entfernen der Fotolackfüllung in einem Ätzprozeß mit O2/N2 wird verbliebener Freiraum in den Gräben 5 durch Ab scheidung einer 70 nm dicken, mit Arsen in einer Konzentrati on von 10²⁰ bis 10²¹ cm^-3 dotierten Silizium-Germaniumschicht 21 und chemisch-mechanisches Polieren bis auf die Oberfläche der Si₃N₄-Schicht 4 mit einer SiGe-Füllung 21 versehen (siehe Fig. 9). Dabei kann Silizium-Germanium durch ein CVD- Verfahren unter Verwendung von Silan oder Disilan und German abgeschieden werden. Die Silizium-Germanium-Schicht hat dabei einen Germanium-Anteil von 10 bis 50%.

Schritt 5 Anschluß der oberen Kondensatorelektrode an den Auswahltransistor

In einem Trockenätzschritt mit SF₆ oder HBr wird die SiGe- Füllung 21 um 100 nm unter die Hauptfläche 2 zurückgeätzt. Es folgt ein Si₃N₄ angreifender Ätzschritt mit HF/Ethylenglycol, bei dem Nitrid geätzt wird. Mit Hilfe von NH₄F/HF werden freiliegende Teile der dielektrischen Schicht 14 und der SiO₂-Schicht 6 entfernt. Nach einer Sacrifical oxidation zur Bildung eines Streuoxids (nicht dargestellt) wird eine Im plantation durchgeführt, bei der ein n⁺-dotiertes Gebiet 16 in der Seitenwand jedes Grabens 5 im Bereich der Hauptfläche 2 gebildet wird. Oberhalb der SiGe-Füllung 21 verbliebener Freiraum in dem jeweiligen Graben 5 wird durch Abscheidung von insitu-dotiertem Silizium-Germanium und Rückätzen des Si lizium-Germaniums mit SF₆ oder HBr mit einer SiGe-Füllung 12 aufgefüllt. Die SiGe-Füllung 21 wirkt im fertigen Speicherkondensator als obere Kondensatorelektrode. Die Silizium- Germanium-Füllung 12 wirkt als Anschlußstruktur zwischen dem n⁺-dotierten Gebiet 16 und der als obere Kondensatorelektrode wirkenden Silizium-Germanium-Füllung 21.

Alternativ kann anstelle der Silizium-Germaniumfüllung 12 auch eine Polysiliziumfüllung verwendet werden.

Bei einem Verfahrensablauf, bei dem der Isolationskragen erst nach der Füllung des Kondensatorgrabens gebildet wird und die Füllung des Kondensatorgrabens in einem mehrstufigen Prozeß erfolgt, können auch beispielsweise die an den Isolationskra gen angrenzenden Teile der Grabenfüllung aus Polysilizium ge bildet sein, während lediglich der untere Teil der Grabenfül lung aus Silizium-Germanium gebildet ist.

Nachfolgend werden Isolationsstrukturen 8 erzeugt, die die aktiven Gebiete umgeben und damit definieren. Dazu wird eine Maske gebildet, die die aktiven Gebiete definiert (nicht dar gestellt). Durch nicht-selektives Plasma-Ätzen von Silizium, SiO₂ und Silizium-Germanium bzw. Polysilizium mit Hilfe von CHF₃/N₂/NF₃, wobei die Ätzdauer so eingestellt wird, daß 200 nm Silizium-Germanium bzw. Polysilizium geätzt werden, durch Entfernen der dabei verwendeten Lackmaske mit O₂/N₂, durch naßchemisches Ätzen von 3 nm dielektrischer Schicht, durch Oxidation und Abscheidung einer 5 nm dicken Si₃N₄-Schicht und durch Abscheidung einer 250 nm dicken SiO₂-Schicht in einem TEOS-Verfahren und anschließendes chemisch-mechanisches Po lieren werden die Isolationsstrukturen 8 fertiggestellt. Durch Ätzen in heißer H₃PO₄ wird nachfolgend die Si₃N₄-Schicht 4 und durch Ätzen in verdünnter Flußsäure die SiO₂-Schicht 3 entfernt.

Durch eine Sacrifical oxidation wird nachfolgend ein Streuoxid gebildet. Es werden photolithographisch erzeugte Masken und Implantationen eingesetzt zur Bildung von n- dotierten Wannen, p-dotierten Wannen und zur Durchführung von Einsatzspannungsimplantationen im Bereich der Peripherie und der Auswahltransistoren des Zellenfelds. Ferner wird eine hochenergetische Ionenimplantation zur Dotierung des Sub stratbereiche, welcher von der Hauptfläche 2 abgewandt ist, durchgeführt. Dadurch wird ein n⁺-dotiertes Gebiet, das be nachbarte untere Kondensatorelektroden miteinander verbindet, gebildet (sogenannter "buried-well implant").

Nachfolgend wird durch allgemein bekannte Verfahrensschritte der Transistor fertiggestellt, indem jeweils das Gateoxid so wie die Gate-Elektroden 18, entsprechende Leiterbahnen, und die Source- und Drain-Elektrode 17 definiert werden (siehe Fig. 10).

Alternativ kann die obere Kondensatorelektrode auch in der in Fig. 11 veranschaulichten Weise realisiert werden. Dazu wer den zunächst die Wolframsilizid-Schicht und darauf folgend die Silizium-Germaniumschicht in dem Kondensatorgraben abge schieden.

Durch chemisch-mechanisches Polieren von Silizium-Germanium und Wolframsilizid bis auf die Oberfläche der Si₃N₄-Schicht 4 und anschließendes Ätzen mit HCl/Cl₂/NF₃, bei dem die Ätzrate von SiO₂ und Silizium-Germanium höher als diejenige von Wolf ramsilizid ist, werden die Wolframsilizid-Schicht 20, die Si lizium-Germanium-Schicht 21, die SiO₂-Schicht 6 und die die lektrische Schicht 14 100 nm unter die Hauptfläche 2 zurück geätzt. Dadurch entsteht eine obere Kondensatorelektrode 20, die über die Höhe des n⁺-dotierten Gebiets 11 hinausragt, und eine Silizium-Germanium-Füllung 21, die den verbliebenen Freiraum des Grabens 5 innerhalb der oberen Kondensatorelek trode 20 auffüllt. Dadurch ist ein besonders niederohmiger Anschluß der oberen Kondensatorelektrode 20 möglich.

Der in der dritten Ausführungsform beschriebene Aufbau der oberen Kondensatorelektrode, die eine Wolframsilizid-Schicht mit einer dotierten SiGe-Füllung umfaßt, ist dahingehend vor teilhaft gegenüber dem bekannten Aufbau einer oberen Konden satorelektrode aus Wolframsilizid-Schicht mit dotierter Poly siliziumfüllung, daß die Löslichkeit des Dotierstoffs in SiGe größer ist. Dadurch kann in SiGe eine höhere Dotierstoffkon zentration erreicht werden. Dies ist einerseits vorteilhaft, weil durch eine höhere Dotierbarkeit eine verbesserte Streß anpassung der Grenzfläche zwischen Dielektrikum und Wolfram silizid-Schicht erreicht werden kann, andererseits aber auch dadurch eine erhöhte Dotierbarkeit die Leitfähigkeit erhöht wird. Zum anderen wird die Leitfähigkeit zusätzlich dadurch erhöht, daß die Beweglichkeit der Ladungsträger in SiGe höher ist.

Der streßreduzierte Schichtaufbau aus dotiertem Silizium- Germanium, einer Wolframsilizidschicht sowie Speicherdielek trikum kann darüber hinaus auch vorteilhaft in einer DRAM- Speicherzelle mit einem Stapelkondensator verwendet werden. In Fig. 12 bezeichnet Bezugszeichen 31 ein Siliziumsubstrat, in dem Isolationsgräben 33 zur Definition der aktiven Berei che, Wortleitungen bzw. Gate-Elektroden 35 sowie Source- /Drain-Gebiete 34 gebildet sind. Zur Verbindung der Source- /Drain-Gebiete 34 mit der unteren Elektrode 37 des Stapelkon densatoren sind Kontaktstrukturen 36 vorgesehen. Die Stapel kondensatoren umfassen darüber hinaus ein Kondensatordielek trikum 38 sowie eine obere Kondensatorelektrode 39. Bitlei tungskontakte 40 zur Verbindung der Source-/Drain-Gebiete 34 mit der Bitleitung sind ebenfalls vorgesehen.

In diesem Fall ist die untere Kondensatorelektrode 37 aus Wolframsilizid auf einer Kontaktstruktur 36, die aus Silizi um-Germanium hergestellt ist, gebildet. Durch Dotierung der SiGe-Verbindungsstruktur mit Arsen in einer Konzentration von 10²⁰ bis 10²¹cm^-3 wird eine vorteilhafte Minimierung des Stresses, der ansonsten zwischen der Wolframsilizidschicht und dem Speicherdielektrikum auftreten würde, erzielt. Die Silizium-Germanium-Kontaktstruktur hat dabei einen Germanium- Anteil von 10 bis 50%.

Bezugszeichenliste

1

Silizium-Substrat

2

Hauptfläche

3

SiO₂

-Schicht

4

Si₃

N₄

-Schicht

5

Graben

6

SiO₂

-Schicht

7

Polysilizium

8

Isolationsstruktur

9

Si₃

N₄

-Spacer

10

Polysiliziumfüllung

11

n⁺

-dotierter Bereich

12

Silizium-Germanium-Füllung

13

Wolframsilizid-Schicht

14

Kondensatordielektrikum

15

obere Kondensatorelektrode

16

n⁺

-dotiertes Gebiet

17

Source- bzw. Drain-Elektrode

18

Gate-Elektrode

19

Polysilizium-Schicht

20

Wolframsilizidschicht

21

Silizium-Germanium-Füllung

31

Si-Substrat

33

Isolationsstruktur

34

Source-/Drain-Elektrode

35

Gate-Elektrode

36

Kontaktstruktur

37

Wolframsilizid

38

Kondensatordielektrikum

39

obere Kondensatorelektrode

40

Bitleitungskontakt

41

Bitleitung

Claims

1. Streßreduziertes Schichtsystem mit mindestens einer ersten Schicht aus poly- oder einkristallinem Halbleitermaterial (1), die an eine mikrokristalline oder amorphe leitende oder isolierende zweite Schicht (14) angrenzt, dadurch gekennzeichnet, daß die Halb leiterschicht (1) mit mindestens zwei Dotierstoffen desselben Leitfähigkeitstyps dotiert ist, von denen mindestens einer geeignet ist, mechanische Verspannungen an der Grenzfläche abzubauen.

2. Streßreduziertes Schichtsystem mit mindestens einer ersten Schicht (14, 38) aus Halbleitermaterial, leitendem oder iso lierendem Material und mindestens einer leitenden oder iso lierenden zweiten Schicht (13, 20, 37), dadurch gekennzeichnet, daß eine wei tere Halbleiterschicht (19, 21, 36), die mit mindestens einem Dotierstoff, der geeignet ist, mechanische Verspannungen an der Grenzfläche zwischen der zweiten Schicht und der ersten Schicht abzubauen, dotiert ist, zwischen der ersten Schicht (14) und der zweiten Schicht (13) oder auf der der Grenzflä che entgegengesetzten Oberfläche der ersten Schicht oder der zweiten Schicht (20, 37) aufgebracht ist.

3. Streßreduziertes Schichtsystem nach Anspruch 2, bei dem die weitere Halbleiterschicht (19, 21, 36) aus poly- oder einkristallinem Silizium, GaAs, SiGe und SiC ausgewählt ist.

4. Streßreduziertes Schichtsystem nach Anspruch 2 oder 3, bei der die erste Schicht (14, 38) eine isolierende Schicht ist, die aus Siliziumnitrid, Siliziumdioxid, Siliziumoxynitrid, Metalloxid, Aluminiumoxid, Pr₂O₃, Nd₂O₃, Al₂O₃ mit Beimengung von Hf, Zr, Y oder La ausgewählt ist.

5. Streßreduziertes Schichtsystem nach einem der Ansprüche 1 bis 3, bei dem die erste Schicht aus Halbleitermaterial (1) aus einkristallinem oder polykristallinem Silizium ausgewählt ist.

6. Streßreduziertes Schichtsystem nach einem der vorhergehen den Ansprüche, bei der die zweite Schicht (13, 20, 37) eine leitende Schicht ist, die aus Metallsilizid, Metallnitrid, Metallcarbid, WN, WSiN, WC, TiN, TaN oder TaSiN ausgewählt ist.

7. Streßreduziertes Schichtsystem nach einem der vorhergehen den Ansprüche, bei dem der p-Dotierstoff für Silizium, wel cher geeignet ist, kompressible mechanische Verspannungen zu erzeugen, aus Al, Ga, In und Tl ausgewählt ist.

8. Streßreduziertes Schichtsystem nach einem der Ansprüche 1 bis 6, bei dem der p-Dotierstoff für SiGe, welcher geeignet ist, kompressible mechanische Verspannungen zu erzeugen, aus Al, Ga, In, Tl und B ausgewählt ist.

9. Streßreduziertes Schichtsystem nach einem der Ansprüche 1 bis 6, bei dem der p-Dotierstoff für Silizium, welcher geeig net ist, tensile mechanische Verspannungen zu erzeugen, Bor ist.

10. Streßreduziertes Schichtsystem nach einem der Ansprüche 1 bis 6, bei dem der p-Dotierstoff für SiC, welcher geeignet ist, tensile mechanische Verspannungen zu erzeugen, aus Al, Ga, In, Tl und B ausgewählt ist.

11. Streßreduziertes Schichtsystem nach einem der Ansprüche 1 bis 6, bei dem der n-Dotierstoff für Silizium, welcher geeig net ist, kompressible mechanische Verspannungen zu erzeugen, aus As und Sb ausgewählt ist.

12. Streßreduziertes Schichtsystem nach einem der Ansprüche 1 bis 6, bei dem der n-Dotierstoff für SiGe, welcher geeignet ist, kompressible mechanische Verspannungen zu erzeugen, aus As, Sb und P ausgewählt ist.

13. Streßreduziertes Schichtsystem nach einem der Ansprüche 1 bis 6, bei dem der n-Dotierstoff für Silizium, welcher geeig net ist, tensile mechanische Verspannungen zu erzeugen, Phos phor ist.

14. Streßreduziertes Schichtsystem nach einem der Ansprüche 1 bis 6, bei dem der n-Dotierstoff für SiC, welcher geeignet ist, tensile mechanische Verspannungen zu erzeugen, aus As, Sb und P ausgewählt ist.

15. Streßreduziertes Schichtsystem nach einem der Ansprüche 2 bis 14, bei dem der Dotierstoff mit einem Gradienten in die weitere Halbleiterschicht (19, 21, 36) eingebracht ist.