DE10226583B4

DE10226583B4 - DRAM-Speicherzelle für schnellen Schreib-/Lesezugriff und Speicherzellenfeld

Info

Publication number: DE10226583B4
Application number: DE10226583A
Authority: DE
Inventors: Michael Sommer; Gerhard Enders
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2002-06-14
Filing date: 2002-06-14
Publication date: 2010-07-08
Anticipated expiration: 2022-06-15
Also published as: US6979853B2; DE10226583A1; US20040004891A1

Abstract

Speicherzelle mit einem an einem unteren Bereich eines im Querschnitt rechteckigen Trenchlochs (6) ausgebildeten Grabenkondensator (9), der eine innerhalb des Trenchlochs (6) angeordnete erste innere Kondensatorelektrode (11, 13, 14) und eine außerhalb des Trenchlochs (6) angeordnete zweite äußere Kondensatorelektrode (9) aufweist, wobei zwischen der inneren Kondensatorelektrode (11, 13, 14) und der äußeren Kondensatorelektrode (9) eine dielektrische Schicht (10) angeordnet ist, und mit einem an einem oberen Bereich des Trenchlochs (6) ausgebildeten vertikalen Auswahltransistor, der eine erste Source/Drain-Elektrode (18), die mit der innere Kondensatorelektrode (11, 13, 14) des Grabenkondensators verbunden ist, und eine zweite Source/Drain-Elektrode (33), die mit einer horizontal verlaufenden Bitleitung (34; 45) verbunden ist, aufweist, wobei zwischen der ersten Source/Drain-Elektrode (18) und der zweiten Source/Drain-Elektrode (33; 44) ein vertikalverlaufender Kanalbereich (23; 47) vorgesehen ist, an den seitlich angrenzend und elektrisch isoliert eine horizontal verlaufende Wortleitung mit Gatebereich (31, 32; 42, 43) angeordnet ist, wobei die Wortleitung mit Gatebereich...

Description

Die Erfindung betrifft eine Speicherzelle und ein Speicherzellenfeld.
Mit Hilfe von Halbleiter-Speicherzellen können Informationen in Form einer Ladung abgespeichert und wieder ausgelesen werden. Eine Speicherzelle eines DRAM-Halbleiterspeichers umfasst einen Grabenkondensator sowie einen Auswahltransistor. Im Grabenkondensator wird eine Ladung abgespeichert, welche die zu speichernde Information repräsentiert. Wenn der Auswahltransistor der Speicherzelle mittels der zugehörigen Wortleitung aktiviert wird, dann wird die gespeicherte Ladung zu einer Bitleitung des Halbleiterspeichers übertragen. Die Spannung der Bitleitung kann über eine Auswerteschaltung ausgewertet werden, so dass die im Grabenkondensator abgespeicherte Ladung als Information detektierbar ist.
Um bei immer kleiner werdenden Strukturen beispielsweise eine DRAM-Speicherzelle mit geringem Flächenbedarf realisieren zu können, werden zunehmend Konzepte mit einem vertikal angeordneten Auswahltransistor untersucht.
Aus der DE 199 54 867 C1 ist eine DRAM-Zellenanordnung und ein Verfahren zu deren Herstellung bekannt, bei dem ein vertikaler Auswahltransistor vorgesehen ist. Die bekannte Zellenanordnung weist einen Grabenkondensator auf, der im oberen Endbereich an ein horizontal angeordnetes Source-Drain-Gebiet angeschlossen ist. Versetzt zu dem oberen Source-Drain-Gebiet ist ein unteres Source-Drain-Gebiet ausgebildet, das mit einem vertikalen Verbindungskanal in Verbindung steht. Der Verbindungskanal ist von dem unteren Source-Drain-Gebiet nach oben zur Bitleitung geführt. Parallel zum Verbindungskanal ist ein Gate-Gebiet ausgebildet, das einen Teil einer Wortleitung darstellt. Die bekannte Zellenanordnung weist den Nachteil auf, dass für die Ausbildung der Speicherzelle relativ viel Fläche benötigt wird.
Aus der DE 100 38 728 A1 ist eine Speicherzelle gemäß dem Oberbegriff des Anspruchs 1 bekannt, bei der in einem rechteckigen Trenchloch ein Trenchkondensator und darüber ein vertikaler Transistor ausgeformt ist. Der Kanalbereich eines Transistors wird dabei von einer vergrabenen Wortleitung umfasst.
Aus der US 5,561,308 A ist eine Speicherzelle bekannt, bei der in einem runden Trenchloch über dem Trenchkondensator ein vertikaler Transistor ausgebildet ist, wobei sich der Kanalbereich durch die Wortleitung hindurch zur Bitleitung erstreckt. Ein ähnlicher Aufbau ist in der DE 199 43 760 C1 beschrieben. Aus der WO 00/75984 A1 und der US 6,373,085 B1 sind weiterhin Trenchkondensatoren mit einem rechteckigen Querschnitt bekannt, die für eine erhöhte Trenchkapazität sorgen.
Es ist daher Aufgabe der Erfindung, eine Speicherzelle und ein Speicherzellenfeld zur Verfügung zu stellen, wobei der Flächenbedarf der Speicherzelle weiter verringert wird, und wobei ein schnelles Abspeichern und Auslesen von digitaler Information ermöglicht wird.
Diese Aufgabe der Erfindung wird durch eine Speicherzelle gemäß Anspruch 1 und durch ein Speicherzellenfeld gemäß Anspruch 4 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
Die erfindungsgemäße Speicherzelle weist einen Grabenkondensator auf, welcher im unteren Bereich eines Trenchlochs angeordnet ist. Der Grabenkondensator umfasst eine innere Elektrode sowie eine äußere Gegenelektrode, wobei zwischen der inneren Elektrode und der äußeren Gegenelektrode eine dielektrische Schicht angeordnet ist. Außerdem weist die Speicher zelle einen vertikalen Auswahltransistor auf, über dessen Kanalbereich die innere Elektrode des Grabenkondensators mit einer Bitleitung verbunden werden kann. Bei der erfindungsgemäßen Speicherzelle ist der Kanalbereich durch eine zugehörige Wortleitung hindurch zu der Bitleitung geführt, wobei die zugehörige Wortleitung den Kanalbereich ganz umschließt. Dabei kann im Inneren des Kanalbereichs in Abhängigkeit vom Potential der zugehörigen Wortleitung ein leitfähiger Kanal ausgebildet werden.
Bei der erfindungsgemäßen Lösung wird der Kanalbereich so durch die zugehörige Wortleitung hindurchgeführt, dass der Kanalbereich ganz von der Wortleitung umschlossen wird. Mit Hilfe dieser Geometrie kann erreicht werden, dass der Kanalbereich eine Doppelfunktion erfüllt: Zum einen dient der Kanalbereich als Source-Drain-Strecke des vertikalen Auswahltransistors. Im Unterschied zu konventionellen Feldeffekttransistoren wird der Source-Drain-Bereich hier von der als Gateelektrode wirkenden Wortleitung vorzugsweise von allen Seiten umschlossen. Über das Potential der zugehörigen Wortleitung kann gesteuert werden, ob im Kanalbereich ein leitfähiger Kanal ausgebildet wird oder nicht. Durch Aktivieren der Wortleitung kann der Kanalbereich in den leitfähigen Zustand überführt werden und verbindet dann das Innere des Grabenkondensators mit der zugehörigen Bitleitung. Der Kanalbereich erfüllt also noch eine zweite Funktion und dient auch als schaltbare Bitleitungskontaktierung. Die erfindungsgemäße Lösung, den Kanalbereich durch die zugehörige Wortleitung zur Bitleitung zu führen, stellt die einfachstmögliche Implementierung eines vertikalen Auswahltransistors dar. Der bei der erfindungsgemäßen Lösung erhaltene „Surrounded Gate Transistor” verfügt wegen der umlaufend angeordneten Gateelektrode über eine hohe Stromergiebigkeit im Kanalbereich, so dass ein schnelles Beschreiben und Auslesen der Speicherzelle ermöglicht wird.
Erfindungsgemäß ist der Kanalbereich an einer der Breitseiten des Trenchlochs angeordnet ist, wobei die Ausdehnung des Kanalbereichs in Bitleitungsrichtung der Ausdehnung der Breitseite des Trenchlochs in etwa entspricht. Bei einer Anordnung des Kanalbereichs an der Breitseite des Trenchlochs ergibt sich eine geometrisch kompakte Anordnung, welche auch bei fortschreitender Verkleinerung der Strukturen noch einsetzbar bleibt. Außerdem wird bei dieser Ausführungsform ein „Ausbauchen” des Kanalbereichs, welches typisch ist für an der Längsseite der Trenchzelle angeordnete Kanalbereiche, vermieden. Der wichtigste Vorteil ist aber, dass sich für den Kanalbereich wegen der großen Ausdehnung in Bitleitungsrichtung eine große Querschnittsfläche ergibt. Beim Beschreiben und Auslesen kann daher ein relativ starker Strom durch den Kanalbereich fließen, und insofern kann auch viel Ladung pro Zeiteinheit in die Zelle und aus der Zelle heraus transportiert werden. Man spricht hier von einer hohen Stromergiebigkeit des Kanalbereichs. Die Erfindung ist daher insbesondere für solche Anwendungen von Vorteil, bei denen es auf Schnelligkeit und geringe Zugriffszeit auf die gespeicherte Information ankommt.
Erfindungsgemäß ist die Ausdehnung des Trenchlochs in Bitleitungsrichtung mindestens 1,5 mal so groß wie die Ausdehnung des Trenchlochs in Wortleitungsrichtung. Je stärker sich bei konstanter Grundfläche die Länge und die Breite des Trenchlochs voneinander unterscheiden, desto größer wird der Umfang des Trenchlochs. Die Kapazität des Trenchkondensators hängt in erster Linie vom Umfang ab, und insofern lassen sich auf diese Weise relativ große Trenchkapazitäten mit geringer Grundfläche realisieren. Große Kapazitäten können digitale Informationen zuverlässiger speichern als kleine Kapazitäten. Ein weiterer Vorteil ist, dass sich mit Hilfe von rechteckigen Trenchlöchern eine größere Ätztiefe erzielen lässt als mit quadratischen Trenchlöchern.
Dabei ist es insbesondere von Vorteil, wenn die Ausdehnung des Trenchlochs in Bitleitungsrichtung 2 bis 3,5 mal so groß ist wie die minimale Auflösungsbreite F der verwendeten Lithografie, und wenn die Ausdehnung des Trenchlochs in Wortleitungsrichtung ungefähr der minimalen Auflösungsbreite F entspricht. Die Ausdehnung des Trenchlochs in Bitleitungsrichtung ist frei wählbar, und insofern kann auch die Kapazität der Trenchlöcher entsprechend den jeweiligen Bedürfnissen variiert werden.
Es ist von Vorteil, wenn der Kanalbereich als Siliziumquader ausgebildet ist, welcher durch die zugehörige Wortleitung geführt ist. Die Siliziumquader dienen zum einen als Kanalbereiche der vertikalen Auswahltransistoren, zum anderen wird über die Siliziumquader der Kontakt zwischen der Trenchzelle und der zugehörigen Bitleitung hergestellt. Bitleitungskontaktierungen, wie sie bei den Lösungen des Stands der Technik verwendet wurden, um die Source-Drain-Gebiete des Auswahltransistors zu kontaktieren, sind bei der erfindungsgemäßen Lösung nicht mehr erforderlich. Dadurch kann der gesamte in der Ebene der vergrabenen Wortleitungen verfügbare Platz für die Wortleitungen selbst verwendet werden. Außerdem wird der gesamte Aufbau der Zelle vereinfacht, was bei der weiteren Miniaturisierung von Vorteil sein wird. Darüber hinaus wurde gerade durch Fehler bei der Strukturierung der im Stand der Technik verwendeten Bitleitungskontaktierungen die Prozessausbeute stark beeinträchtigt.
Es ist von Vorteil, wenn zwischen dem Siliziumquader und der zugehörigen, den Siliziumquader ganz umschließenden Wortleitung eine Gateoxidschicht angeordnet ist. Auf diese Weise kann ein „Surrounded Gate Transistor” ausgebildet werden, bei dem der Siliziumquader von allen Seiten von der als Gateelektrode wirkenden Wortleitung umgeben ist. Über den so erzeugbaren leitfähigen Kanal kann die Zelle schnell beschrieben und ausgelesen werden.
Vorteilhafterweise beträgt die Grundfläche einer Speicherzelle 3 F × 2 F, also 6 F², wobei F die minimale Auflösungsbreite der verwendeten Lithografie bezeichnet. Eine derart geringe Grundfläche erlaubt es, DRAM-Arrays mit hoher Speicherzellendichte zu realisieren.
Es ist von Vorteil, wenn die zugehörige Wortleitung breiter ausgeführt ist als die Ausdehnung des Kanalbereichs in Bitleitungsrichtung. Dadurch wird zum einen sichergestellt, dass die Wortleitung den Kanalbereich von allen Seiten umschließt, so dass sich bei entsprechendem Potential der Wortleitung im Inneren des Kanalbereichs ein starker leitfähiger Kanal ausbilden kann. Zum anderen sollte die Wortleitung breiter ausgeführt werden als die Ausdehnung des Kanalbereichs in Bit-Leitungsrichtung, damit die Wortleitung eine hohe Leitfähigkeit aufweist. Eine hohe Leitfähigkeit der Wortleitung bedeutet, dass die Kanalbereiche schnell aktiviert werden können.
Das erfindungsgemäße Speicherzellenfeld umfasst eine Vielzahl von Speicherzellen der oben beschriebenen Art.
Dabei ist es von Vorteil, wenn die Trenchlöcher in einer regelmäßigen Anordnung aus Zeilen und Spalten angeordnet sind. Eine derartig regelmäßige Anordnung lässt sich prozesstechnisch einfach fertigen. Außerdem ist es bei einer derart regelmäßigen Struktur möglich, die Kapazität der Trenchlöcher durch einen Schritt des nasschemischen Nachätzens (sog. „bottling”) zusätzlich zu erhöhen. Durch die höhere Kapazität wird eine sichere Speicherung der abzuspeichernden Information ermöglicht.
Alternativ dazu ist es von Vorteil, wenn die Trenchlöcher in Bitleitungsrichtung gesehen gegeneinander versetzt angeordnet sind. Auch hier ergibt sich eine fertigungstechnisch gut zu beherrschende Struktur, bei der die Kapazität der Trenchlöcher durch einen Schritt des nasschemischen Nachätzens (sog. „bottling”) zusätzlich erhöht werden kann.
Gemäß einer vorteilhaften Ausführungsform der Erfindung sind die Kanalbereiche bei allen Trenchlöchern des Speicherzellenfeldes an der gleichen Breitseite der Trenchlöcher angeordnet. Diese Struktur führt zu relativ großen Abständen zwischen den einzelnen Kanalbereichen, so dass parasitäre Ströme hier weitgehend vermieden werden können.
Alternativ dazu ist es von Vorteil, wenn die Kanalbereiche in Bitleitungsrichtung gesehen abwechselnd an der ersten Breitseite und an der zweiten Breitseite der Trenchlöcher angeordnet sind.
Es ist von Vorteil, wenn die Bitleitungen als ungefaltete Bitleitungen ausgeführt sind, wobei jeweils ein externes Potential als Referenzpotential für den Auslesevorgang herangezogen wird. Bei dieser Ausführungsform der Erfindung ist es irrelevant, wenn durch die Wortleitung auch Kanalbereiche von benachbarten Bitleitungen mit aktiviert werden, denn jede Bitleitung wird für sich ausgelesen.
Es ist von Vorteil, wenn die Wortleitungen als vergrabene Wortleitungen realisiert sind, welche innerhalb von in das Siliziumsubstrat eingeätzten Ausnehmungen angeordnet sind. Vergrabene Wortleitungen haben gegenüber auf das Siliziumsubstrat aufgebrachten Wortleitungen den Vorteil, dass die Isolierungen gegenüber den darunter befindlichen Trenchlöchern, gegenüber den benachbarten Wortleitungen sowie gegenüber den darüber angeordneten Bitleitungen sehr einfach strukturiert werden können. Zur Isolierung gegenüber den Trenchlöchern dient eine Deckoxidschicht, zur Isolierung gegenüber benachbarten Wortleitungen dienen Trenngräben, die mit Isoliermaterial gefüllt werden, und zur Isolierung gegenüber den oberhalb der Wortleitungen angeordneten Bitleitungen dient ebenfalls eine Deckschicht. Ein weiterer Vorteil ist, dass vergrabene Wortleitungen einen großen Querschnitt und insofern auch eine gute Leitfähigkeit aufweisen, weil die gesamte Wortleitungsebene zur Herstellung der Wortleitungen verwendet werden kann. Infolge der hohen Leitfähigkeit derartiger Wortleitungen lassen sich die Auswahltransistoren schnell aktivieren.
Gemäß einer vorteilhaften Ausführungsform der Erfindung sind die Wortleitungen breiter ausgeführt als die Breitseiten der Trenchlöcher. Dadurch wird zum einen sichergestellt, dass die Wortleitung den Kanalbereich von allen Seiten umschließt, so dass sich bei entsprechendem Potential der Wortleitung im Inneren des Kanalbereichs ein starker leitfähiger Kanal ausbilden kann. Zum anderen sollte die Wortleitung breiter ausgeführt werden als die Ausdehnung des Breitseiten der Trenchlöcher, damit die Wortleitung eine hohe Leitfähigkeit aufweist. Eine hohe Leitfähigkeit der Wortleitung bedeutet, dass die Kanalbereiche schnell aktiviert werden können.
Das erfindungsgemäße Speicherzellenfeld umfasst eine Vielzahl von Speicherzellen der oben beschriebenen Art.
Dabei ist es von Vorteil, wenn die Wortleitungen aus Polysilizium bestehen. Insbesondere für breitere Wortleitungen, etwa bei Verwendung ungefalteter Bitleitungen, stellt die Verwendung von Polysilizium die billigste und einfachste Lösung dar. Zur Herstellung der Wortleitungen sind nur wenig Prozessschritte erforderlich.
Alternativ dazu ist es von Vorteil, wenn die Wortleitungen in Form einer Schichtstruktur aufgebaut sind, welche eine Polysiliziumschicht, eine Wolframschicht und eine Isolierschicht umfasst. Mit einer derartigen Schichtstruktur lassen sich Wortleitungen realisieren, die auch bei geringer Breite eine hohe Leitfähigkeit aufweisen. Wortleitungen mit hoher Leitfähigkeit lassen sich schneller aktivieren und ermöglichen so kurze Zugriffszeiten bei Schreib- und Leseoperationen. Ein Vorteil der vorgeschlagenen Schichtstruktur ist außerdem, dass unmittelbar um den Kanalbereich herum Polysilizium als „Gateelektrodenmaterial” zum Einsatz kommt. Der Übergang zu Wolfram findet erst in einer gewissen Entfernung vom Kanalbereich statt. Dadurch bleiben die Eigenschaften des Auswahltransistors unverändert.
Es ist von Vorteil, wenn benachbarte Wortleitungen durch Trenngräben zur Wortleitungs-Separation voneinander isoliert sind. Beim Ätzen der Trenngräben kann die in die Ausnehmungen eingebrachte Deckoxidschicht als Ätzstopp dienen.
Weiterhin ist es von Vorteil, wenn die Breite der Trenngräben zur Wortleitungs-Separatiort geringer ist als die minimale Auflösungsbreite F der verwendeten Lithografie. Die Verwendung einer sogenannten Spacer-Technik erlaubt die Herstellung von Trenngräben mit einer Breite, welche unterhalb der Auflösung der verwendeten Lithografie liegt. Auf diese Weise können die Wortleitungen auf Kosten der Trenngräben verbreitert werden, ohne dass die Zelle hierfür insgesamt vergrößert werden müsste.
Gemäß einer vorteilhaften Ausführungsform der Erfindung weist das Speicherzellenfeld eine unterhalb der vergrabenen Wortleitungen angeordnete Isoliergraben-Struktur auf, wobei durch die Isoliergräben parasitäre Ströme zwischen benachbarten Kanalbereichen unterbunden werden.
Bei einem Verfahren zur Herstellung von Speicherzellen wird von einem vorstrukturierten Substrat ausgegangen, welches eine Vielzahl von Trenchlöchern aufweist. Jeweils im unteren Bereich eines Trenchlochs ist ein Grabenkondensator angeordnet, welcher eine innere Elektrode, eine äußere Gegenelektrode sowie eine zwischen der inneren Elektrode und der äußeren Gegenelektrode angeordnete dielektrische Schicht aufweist. In einem ersten Schritt werden Ausnehmungen für die Wortleitungen in das vorstrukturierte Substrat geätzt, wobei seitlich neben den Trenchlöchern Siliziumquader stehen gelassen werden. Diese Siliziumquader dienen später als Kanalbereiche von vertikalen Auswahltransistoren. Anschließend wird leitfähiges Material zur Herstellung von vergrabenen Wortleitungen in die Ausnehmungen eingebracht.
Nachfolgend wird die Erfindung anhand mehrerer in der Zeichnung dargestellter Ausführungsbeispiele weiter beschrieben. Es zeigen:
1 einen ersten Verfahrensstand;
2 einen zweiten Verfahrensstand;
3 einen dritten Verfahrensstand;
4 einen vierten Verfahrensstand;
5 einen fünften Verfahrensstand;
6 einen sechsten Verfahrensstand;
7 einen siebten Verfahrensstand;
8 einen achten Verfahrensstand;
9 einen neunten Verfahrensstand;
10 einen zehnten Verfahrensstand entsprechend einer ersten Verfahrensalternative;
11 einen elften Verfahrensstand entsprechend der ersten Verfahrensalternative;
12 einen zwölften Verfahrensstand entsprechend der ersten Verfahrensalternative;
13 einen zehnten Verfahrensstand entsprechend einer zweiten Verfahrensalternative;
14 einen elften Verfahrensstand entsprechend der zweiten Verfahrensalternative;
15A, 15B, 15C eine erste Layoutvariante der Erfindung, bei der die Kanalbereiche jeweils an der oberen Breitseite der Trenchlöcher angeordnet sind; und
16A, 16B eine zweite Layoutvariante, bei der die Kanalbereiche abwechselnd an der oberen und unteren Breitseite der Trenchlöcher angeordnet sind.
Als Ausgangspunkt für die Herstellung eines Arrays von erfindungsgemäßen Speicherzellen dient ein schwach p-dotierter Siliziumwafer. In einem ersten Schritt müssen aus dem Silizium die Trenchlöcher geätzt werden. Wie in 1 dargestellt, wird dazu auf ein Siliziumsubtrat 1 eine Ätzmaske aufgebracht. Die Ätzmaske besteht vorzugsweise aus einer thermischen Oxidschicht 2, einer Nitridschicht 3 sowie einer mittels Chemical Vapour Deposition (CVD) abgeschiedenen weiteren Oxidschicht 4, vorzugsweise aus Borsilikatglas. Während die thermische Oxidschicht 2 nur etwa 5 nm dick ist, hat die Nitridschicht 3 eine Dicke von vorzugsweise 200 nm. Die Dicke der Oxidschicht 4 beträgt vorzugsweise ca. 1000 nm.
Auf diese Ätzmaske wird eine Fotolackschicht 5 aufgebracht, mittels eines Lithografieverfahrens belichtet und anschließend geätzt. Dabei werden aus dem Fotolack Flächen herausgeätzt, die im wesentlichen der Querschnittsfläche eines Trenchlochs entsprechen. Daraufhin werden sowohl die Schichten 2, 3, 4 als auch das Siliziumsubstrat 1 bis zu einer vor gegebenen Tiefe geätzt, um auf diese Weise Trenchlöcher 6 zu erzeugen. Dieser Verfahrensstand ist in 1 gezeigt.
Sowohl die Fotolackschicht 5 als auch die Oxidschicht 4 werden wieder entfernt. Im folgenden soll nun die Gegenelektrode (buried plate) des Grabenkondensators gebildet werden. Dazu wird mittels CVD (Chemical Vapour Deposition) eine arsendotierte Oxidschicht 7 abgeschieden. Diese arsendotierte Oxidschicht 7 wird dann in einem ersten Recess-Schritt bis zu einer ersten Tiefe zurückgeätzt. Daraufhin wird eine weitere Oxidschicht 8 mittels CVD aufgebracht. In einem darauf folgenden Ausdiffundierungsprozess wird in dem p-dotierten Siliziumsubstrat 1 in der Umgebung der arsendotierten Oxidschicht 7 rund um den unteren Grabenbereich eine n-dotierte Zone 9 erzeugt. Die n-dotierte Zone 9 wird auch als „buried plate” bezeichnet und dient als Gegenelektrode des Grabenkondensators. Dieser Verfahrensstand ist in 2 dargestellt.
Nach dem Entfernen der Oxidschicht 8 und der arsendotierten Oxidschicht 7 wird eine dielektrische Schicht 10 auf der Innenseite des Trenchlochs 6 aufgebracht. Vorzugsweise handelt es sich bei der dielektrischen Schicht 10 um eine Nitridoxidschicht von etwa 5 nm Dicke. Die dielektrische Schicht 10 dient später als Dielektrikum des Speicherkondensators. Der untere Bereich des Trenchlochs 6 wird mit einem ersten Polysilizium 11 gefüllt. Hierzu wird zunächst das gesamte Trenchloch 6 mit n-dotiertem Polysilizium aufgefüllt, und anschließend wird das Polysilizium wieder bis zur ersten Tiefe zurückgeätzt. Dieser Verfahrensstand ist in 3 gezeigt.
Die dielektrische Schicht 10 kann daraufhin im oberen Bereich des Trenchlochs, also in dem Bereich oberhalb des ersten Polysiliziums 11, von den Seitenwänden des Trenchlochs 6 entfernt werden. Als nächstes wird ein sogenanntes Collaroxid 12 im Bereich oberhalb der dielektrischen Schicht 10 an der Seitenwand des Trenchlochs mittels CVD abgeschieden. Das Collaroxid 12 besteht vorzugsweise aus Siliziumoxid. Nach dem Ab scheiden wird das Collaroxid 12 anisotrop zurückgeätzt. Das Collaroxid 12, welches auch als „Dickoxid” bezeichnet wird, dient vor allem dazu, parasitäre Ströme zwischen der n-dotierten Zone 9 und dem weiter unten beschriebenen Auswahltransistor der Speicherzelle zu verhindern.
Als nächstes wird ein zweites Polysilizium 13 in das Trenchloch 6 abgeschieden und anschließend in einem zweiten Recess-Schritt bis zu einer zweiten Tiefe zurückgeätzt. Anschließend wird das Collaroxid 12 bis unterhalb der Oberkante des zweiten Polysiliziums 13 entfernt. Dieser Verfahrensstand ist in 4 gezeigt.
Ausgehend von diesem Verfahrensstand wird ein n-dotiertes drittes Polysilizium 14 in das Trenchloch 6 abgeschieden. Vorzugsweise wird dabei arsendotiertes Polysilizium eingesetzt. Im darauffolgenden dritten Recess-Schritt wird das dritte Polysilizium 14 bis zu einer dritten Tiefe zurückgeätzt. Das Trenchloch 6 wird mit einem Füllmaterial 15 aufgefüllt. Dieser Verfahrensstand ist in 5 gezeigt.
Auf der dem vertikalen Auswahltransistor gegenüberliegenden Seite wird mittels einer entsprechenden Fotomaske ein Isoliergraben 16 geätzt und anschließend mit Isoliermaterial 17 aufgefüllt. In einem thermischen Ausdiffundierungsprozess wird daraufhin durch Ausdiffusion aus dem n-dotierten dritten Polysilizium 14 heraus ein n-dotierter Buried-Strap-Bereich 18 erzeugt, welcher später als unterer Source-Drain-Bereich des vertikalen Auswahltransistors dient. Dieser Verfahrensstand ist in 6 dargestellt. Allerdings kann der thermische Ausdiffundierungsprozess auch zu einem späteren Zeitpunkt ausgeführt werden.
Sowohl das Füllmaterial 15 oberhalb des dritten Polysiliziums 14 als auch das Isoliermaterial 17 in dem Isoliergraben 16 werden in einem vierten Recess-Schritt bis zur dritten Tiefe, also bis zur Oberkante des dritten Polysiliziums 14, zurück geätzt. Dabei wird das Füllmaterial 15 komplett entfernt. Bei diesem vierten Recess-Schritt kann das dritte Polysilizium 14 als Ätzstopp dienen. Daraufhin wird der freigeätzte obere Bereich des Trenchlochs mit einem Schutzmaterial 19 gefüllt. Dieser Verfahrensstand ist in 7 dargestellt.
Als nächstes werden Ausnehmungen zur Aufnahme der vergrabenen Wortleitungen strukturiert. Hierzu wird das Siliziumsubstrat mit Hilfe der Fotomaske 20 selektiv an Stellen 21 und 22 geätzt, wobei das Schutzmaterial 19 bei diesem ersten Ätzschritt noch stehen bleibt. Auch ein neben dem Trenchloch befindlicher Siliziumquader 23 wird bei diesem ersten Ätzschritt stehen gelassen. Der Siliziumquader 23 wird später als Kanalbereich des Auswahltransistors dienen, wobei sich im Inneren des Siliziumquaders 23 in Abhängigkeit vom Potential der Wortleitung ein leitfähiger Kanal ausbilden kann. Der Verfahrensstand nach dem ersten Ätzschritt ist in 8 dargestellt.
In einem sich anschließenden zweiten Ätzschritt wird das Schutzmaterial 19 komplett entfernt. Bei diesem zweiten Ätzschritt dient das dritte Polysilizium 14 als Ätzstopp. Ausnehmungen 24 für die Wortleitungen sind nach diesem zweiten Ätzschritt vollständig weggeätzt.
Daraufhin wird in die Ausnehmungen 24 eine Deckoxidschicht 25 eingebracht, deren Aufgabe es ist, die Grabenfüllung gegenüber der darüber befindlichen Wortleitung zu isolieren. Zur Erzeugung der Deckoxidschicht 25 werden die Ausnehmungen 24 zuerst mittels eines CVD-Verfahrens (Chemical Vapour Deposition) mit einem Oxid oder mit einem anderen Isoliermaterial gefüllt. Anschließend wird dieses Isoliermaterial zurückgeätzt, bis nur mehr die Deckoxidschicht 25 mit der gewünschten Dicke vorhanden ist. An die Seitenwände der Ausnehmungen 24 wird in einem thermischen Prozess ein Gateoxid 26 aufgebracht. Bei dem Gateoxid handelt es sich um ein dünnes ther misch erzeugtes Oxid. Der entsprechende Verfahrensstand ist in 9 gezeigt.
Als nächstes muss in die Ausnehmungen 24 leitfähiges Material für die Wortleitungen eingebracht werden. Dabei werden die Siliziumquader von dem leitfähigen Material umschlossen. Bei der ersten Verfahrensalternative zur Strukturierung der Wortleitungen, welche in den 10 bis 12 dargestellt ist, wird zunächst n-dotiertes Polysilizium 27 mittels eines CVD-Verfahrens auf dem vorstrukturierten Substrat abgeschieden. Dieser Verfahrensstand ist in 10 dargestellt.
Daraufhin wird das Substrat mittels eines chemisch-mechanischen Polierverfahrens (Chemical-Mechanical Polishing, CMP) plangeschliffen, und zwar so, dass die anfangs aufgebrachte Nitridschicht 3 sowie die thermische Oxidschicht 2 mit abgetragen werden. Die Höhe, bis zu der das Substrat abgeschliffen wird, ist in 10 als Linie 28 eingezeichnet.
Nach dem Planschleifen wird das Polysilizium 27 bis unterhalb der Substratoberfläche rückgeätzt. Auf dem rückgeätzten Polysilizium 27 wird anschließend mittels CVD Isoliermaterial abgeschieden, und zwar vorzugsweise Oxid oder Nitrid. Nach dem Abscheiden des Isoliermaterials wird die Substratoberfläche erneut mittels Chemical-Mechanical Polishing (CMP) plangeschliffen, um so eine Isolierschicht 29 zu strukturieren. Dieser Verfahrensstand ist in 11 dargestellt.
Als nächstes müssen die einzelnen nebeneinander angeordneten Wortleitungen elektrisch voneinander isoliert werden. Hierzu werden mit Hilfe eines Maskenschritts Trenngräben zur Wortleitungs-Separation aus dem n-dotierten Polysilizium 27 herausgeätzt. Vorzugsweise dient dabei die Deckoxidschicht 25 als Ätzstopp bei der Strukturierung der Trenngräben. Nach dem Ätzen werden die Trenngräben mit Isoliermaterial, vorzugsweise mit Oxid oder Nitrid, aufgefüllt. In 12 ist gezeigt, wie eine erste Wortleitung 31 mittels eines Trenngra bens 30 von einer zweiten Wortleitung 32 isoliert wird. Der Siliziumquader 23 wird dabei von der ersten Wortleitung 31 rundum umschlossen.
Um den Siliziumquader 23 über die darüber befindliche Bitleitung besser ankontaktieren zu können, kann in einem oberen Bereich des Siliziumquaders 23 ein n-dotierter Bereich 33 mittels Ionenimplantation erzeugt werden.
Auf das so vorstrukturierte Substrat können nun wie bei bisherigen Verfahren verschiedene Metallisierungsebenen aufgebracht werden. Unmittelbar auf der Substratoberfläche werden Bitleitungen strukturiert, die zur Ankontaktierung der Kanalbereiche in den Siliziumquadern dienen. Eine Bitleitung 34 verläuft dabei senkrecht zu den Wortleitungen 31, 32. Dieser Verfahrensstand ist in 12 dargestellt.
Mit der Bitleitung 34 kann über einen innerhalb des Siliziumquaders 23 ausbildbaren leitfähigen Kanal 35 der Grabenkondensator ankontaktiert werden. Ob sich ein leitfähiger Kanal 35 innerhalb des Siliziumquaders 23 ausbildet, hängt dabei vom Potential der Wortleitung 31 ab, welche den Siliziumquader 23 rundum umschließt.
Bei der anhand der 10 bis 12 vorgestellten Methode zur Strukturierung der Wortleitungen wurde als leitfähiges Material Polysilizium verwendet. Anhand der 13 und 14 wird ein alternatives Verfahren zur Strukturierung der Wortleitungen beschrieben, bei dem anstelle von Polysilizium eine Schichtstruktur bestehend aus Polysilizium, Titan und Wolfram in die Ausnehmungen 24 eingebracht wird. Dadurch kann die Leitfähigkeit der Wortleitungen gegenüber der Polysilizium-Lösung erhöht werden.
Zur Erzeugung der Schichtstruktur wird von dem in 9 gezeigten Verfahrensstand ausgegangen. Auf das vorstrukturierte Substrat wird mittels eines CVD-Verfahrens eine n-dotierte Polysiliziumschicht 36 abschieden. Die Dicke der Polysiliziumschicht 36 ist jedoch geringer als die Dicke der in 10 gezeigten Polysiliziumschicht 27. Auf die Polysiliziumschicht 36 wird eine dünne Titanschicht 37 abgeschieden. Anschließend wird auf die Titanschicht 37, welche als „Interfaceschicht” dient, eine Wolframschicht 38 aufgebracht. Diese Wolframschicht 38 ist für den niedrigen Leitungswiderstand der Schichtstruktur verantwortlich. In 13 ist der so erreichte Verfahrensstand dargestellt.
Als nächstes wird die Substratoberfläche mittel Chemical-Mechanical Polishing (CMP) plangeschliffen. Beim Abschleifen des Substrats werden auch die eingangs aufgebrachte Nitridschicht 3 sowie die thermische Oxidschicht 2 entfernt. Die Höhe, bis zu der das Substrat abgeschliffen wird, ist in 13 als gestrichelte Linie 39 eingezeichnet.
Daraufhin wird die Isolierung zwischen den vergrabenen Wortleitungen und den darüber befindlichen Bitleitungen strukturiert. Dazu wird die in die Ausnehmungen 24 eingebrachte Schichtstruktur zunächst geringfügig zurückgeätzt. Anschließend wird ein Isoliermaterial wie Oxid oder Nitrid mittels CVD auf der Substratoberfläche abgeschieden, und daraufhin wird die Substratoberfläche erneut mittels Chemical-Mechanical Polishing (CMP) plangeschliffen. Auf diese Weise wird eine Isolierschicht 40 erzeugt.
Zum jetzigen Verfahrensstand sind die Ausnehmungen 24 von einer durchgehenden, die Siliziumquader umschließenden leitfähigen Schichtstruktur umgeben. Diese zusammenhängende leitfähige Struktur in den Ausnehmungen 24 muss nun mit Hilfe von Trenngräben in einzelne, separat ansteuerbare Wortleitungen aufgeteilt werden. Hierzu werden in einem Maskenschritt Trenngräben zur Wortleitungs-Separation aus dem vorstrukturierten Substrat herausgeätzt. Die Deckoxidschicht 25 dient dabei vorzugsweise als Ätzstopp. Die so erhaltenen Trenngräben, beispielsweise ein Trenngraben 41, werden anschließend mit Isoliermaterial (z. B. Oxid, Nitrid) gefüllt. Anschließend wird die Substratoberfläche erneut mittel CMP planarisiert, Durch den Trenngraben 41 wird eine Wortleitung 42 von einer Wortleitung 43 isoliert. Die Siliziumquader werden jeweils von einer zugehörigen Wortleitung umschlossen. Beispielsweise wird der Siliziumquader 23 rundum von der Wortleitung 42 umschlossen.
Auf das so vorstrukturierte Siliziumsubstrat mit den in die Ausnehmungen 24 eingebrachten Wortleitungen werden anschließend Bitleitungen aufgebracht. Um die Siliziumquader mittels der Bitleitungen besser ankontaktieren zu können, können die Siliziumquader in einem oberen Bereich 44 mit n-Dotiermaterial implantiert werden. Die Bitleitungen verlaufen dabei von oben gesehen senkrecht zu den Wortleitungen. Beispielsweise verläuft eine Bitleitung 45, mit der der Siliziumquader 23 kontaktiert wird, senkrecht zu den Wortleitungen 42, 43. Dieser Verfahrensstand ist in 14 dargestellt.
In 15A ist eine erste Layoutvariante eines erfindungsgemäßen Speicherzellenfeldes in Draufsicht dargestellt. Es sind Trenchlöcher 46 erkennbar, welche eine rechteckige Trenchform mit einem relativ großen Verhältnis von Breite zu Länge aufweisen. Bei der in 15A gezeigten Lösung weisen die Trenchlöcher 46 in Bitleitungsrichtung eine Ausdehnung von 2 F auf, während die Ausdehnung in Wortleitungsrichtung ca. 1 F beträgt. Die Breite der Trenchlöcher, also die Ausdehnung der Trenchlöcher in Wortleitungsrichtung, kann aber auch auf 3 F oder 4 F erhöht werden. Die Größe F bezeichnet dabei die minimale Auflösungsbreite des verwendeten Herstellungsprozesses, also der verwendeten Lithografie. Bei der in 15A gezeigten Layoutvariante ergibt sich für die Trenchlöcher 46 ein Verhältnis von Breite zur Länge von 2 zu 1. Daraus ergibt sich ein relativ großer Umfang der rechteckigen Trenchlöcher 46. Bei gleicher Fläche eines Rechtecks ist der Umfang umso größer, je größer der Unterschied zwischen Breite und Länge ist. Da hauptsächlich der Umfang der Trenchlöcher zur Kapazi tät beiträgt, ergibt sich aus dem großen Verhältnis von Breite zu Länge eine relativ hohe Trenchkapazität bezogen auf die Zellfläche.
Verglichen mit einem quadratischen Trenchloch lässt sich bei einem rechteckigen Trenchloch eine größere Ätztiefe realisieren. Auch bei weiterer Verkleinerung der Dimensionen der Speicherzelle kann eine ausreichend hohe Speicherkapazität der Trenchlöcher dadurch gewährleistet werden, dass die Trenchlöcher entsprechend tief geätzt werden.
Bei der in 15A gezeigten ersten Layoutvariante sind jeweils an einer Breitseite des Trenchlochs Siliziumquader 47 angeordnet. Die Siliziumquader 47 erstrecken sich über die gesamte Breitseite des jeweiligen Trenchlochs. In 15A sind die Siliziumquader 47 bei allen Trenchlöchern jeweils an der oberen Breitseite angeordnet. Die Siliziumquader 47 werden durch Wortleitungen 48, 49, 50 hindurch zur Substratoberfläche und zu den Bitleitungen geführt, wobei jeder Siliziumquader rundum von der zugehörigen Wortleitung umgeben ist. Zwischen einem Siliziumquader 47 und der umgebenden Wortleitung ist eine Gateoxidschicht angeordnet, welche den Siliziumquader umschließt und gegenüber der zugehörigen Wortleitung isoliert. Innerhalb der Siliziumquader 47 bildet sich in Abhängigkeit vom Potential der umgebenden Wortleitung ein leitfähiger Kanal. Die umschließende Wortleitung stellt insofern das Gatepotential für den innerhalb der Siliziumquader 47 ausbildbaren Kanalbereich zur Verfügung. Man kann insofern von einem vertikalen Auswahltransistor mit umlaufend angeordneter Gateelektrode bzw. von einem „Surrounded Gate Transistor” sprechen.
Die vergrabenen Wortleitungen 48, 49, 50 sind voneinander durch Trenngräben 51, 52, 53 zur Wortleitungsseparation isoliert. Der Trenngraben 51 verläuft zwischen den Wortleitungen 47 und 48, während der Trenngraben 52 die Wortleitungen 48 und 49 voneinander isoliert. Der Trenngraben 53 verläuft zwi schen den Wortleitungen 49 und 50. Mit Hilfe von sogenannten Spacer-Techniken lassen sich die Trenngräben zur Wortleitungsseparation so schmal herstellen, dass ihre Breite geringer ist als die minimale Auflösungsbreite F des verwendeten Herstellungsprozesses. Bedingt durch diese Verschmälerung der Trenngräben werden die Wortleitungen entsprechend verbreitert, ohne dass der Platzbedarf der Speicherzelle insgesamt vergrößert würde. Dies führt zu einer Verringerung des Wortleitungswiderstands und somit zu einer schnelleren Aktivierung der Speicherzellen. Ein niedriger Wortleitungswiderstand hat insofern eine niedrigere Zugriffszeit auf die ausgewählte Speicherzelle in Hinblick auf Schreib- oder Lesezugriffe zur Folge.
Die Siliziumquader 47 werden an der Substratoberfläche unmittelbar durch Bitleitungen 54, 55, 56, 57 ankontaktiert. Über die Wortleitungen 48, 49, 50 werden die Kanalbereiche der Auswahltransistoren aktiviert, während das Auslesen von Information aus der Speicherzelle bzw. das Einschreiben von Information in die Speicherzelle über eine der Bitleitungen 54, 55, 56, 57 erfolgt. Da die Siliziumquader 47 oberhalb der Wortleitungsoberkante von der jeweiligen zugehörigen Bitleitung kontaktiert werden, muss zwischen den Wortleitungen kein Platz für Bitleitungskontaktierungen freigelassen werden. Die Bitleitungskontaktierung erfolgt direkt über die Kanalbereiche der vertikalen Auswahltransistoren. Insofern kann die gesamte in der Wortleitungsebene zur Verfügung stehende Fläche für die Wortleitungen 48, 49, 50 genutzt werden, welche deshalb eine hoher Querschnittsfläche und einen geringen Bahnwiderstand aufweisen. Mit Hilfe von „Surrounded Gate Transistoren”, welche durch vergrabene Wortleitungen aktiviert werden, lassen sich die gegensätzlichen Forderungen nach breiten Wortleitungen einerseits und nach einem geringen Platzbedarf der Zellen andererseits auf überzeugende Weise miteinander vereinbaren.
Die bisher in den Lösungen des Stands der Technik benötigten Bitleitungskontaktierungen, welche durch die Wortleitungen hindurch verliefen, können bei den erfindungsgemäßen Speicherzellenarrays entfallen. Bei den Lösungen des Stands der Technik konnte der Kontakt zur Bitleitung häufig nicht zufriedenstellend hergestellt werden, oder aber es kam zu einem unerwünschten Kontakt der Bitleitungskontaktierung mit einer benachbarten Wortleitung. Die Bitleitungskontaktierungen galten deshalb als „yield detractor” des jeweiligen Herstellungsprozesses, also als kritisch in Bezug auf die Ausbeute. Da bei der erfindungsgemäßen Lösung keine durch die Wortleitungsebene hindurch verlaufenden Bitleitungskontaktierungen mehr benötigt werden, sind diese Probleme beim Herstellungsprozess beseitigt.
Bei der in 15A gezeigten ersten Layoutvariante sind die Trenchlöcher in einer regelmäßigen Anordnung aus Zeilen und Spalten angeordnet. Bei einer derartigen Anordnung der Trenchzellen fallen kleine Ungenauigkeiten bei der Maskenjustierung sowie geringfügige Prozesstoleranzen nur wenig ins Gewicht. Da der Abstand eines Trenchlochs zu allen benachbarten Zellen im wesentlichen gleich groß ist, kann die Trenchkapazität durch „bottling”, also durch nasschemisches Nachätzen, erhöht werden. Dadurch kann auch bei kleinen Zelldimensionen eine hinreichend große Trenchkapazität zur Verfügung gestellt werden, welche eine zuverlässige Datenspeicherung gewährleistet.
Die Siliziumquader des in 15A gezeigten Zellarrays besitzen in Bitleitungsrichtung eine Ausdehnung von 2 F, während die Ausdehnung in Wortleitungsrichtung ca. 0,5 F beträgt. Für die Siliziumquader ergibt sich daher eine Querschnittsfläche von ca. 1 F², also eine relativ große Querschnittsfläche. Wegen dieser großen Querschnittsfläche können die Trenchzellen über die Bitleitungen schnell beschrieben und schnell ausgelesen werden. Die als Kanalbereiche der Auswahltransistoren dienenden Siliziumquader 47 weisen insofern eine hohe sog. Stromergiebigkeit auf. Als Folge davon ergibt sich eine kurze Zugriffszeit beim Schreib- oder Lesezugriff auf die Speicherzellen. Bei dem in 15A gezeigten Layout ist es sogar möglich, die Querschnittsfläche der Siliziumquader 47 noch weiter zu erhöhen, indem die Ausdehnung sowohl der Trenchzellen 46 als auch der Siliziumquader 47 in Bitleitungsrichtung vergrößert wird. Das in 15A eignet sich deshalb insbesondere für Einsatzzwecke, bei denen es auf eine hohe Geschwindigkeit beim Schreib- oder Lesezugriff ankommt.
In 15B ist ein Schnitt durch das in 15A dargestellte Speicherzellenarray entlang einer Linie 58 gezeigt. Die Linie 58 verläuft dabei in Bitleitungsrichtung entlang der Bitleitung 57. In der Schnittzeichnung ist der Siliziumquader 59 zu erkennen, welcher sich durch die vergrabene Wortleitung 48 hindurch bis zur Bitleitung 57 erstreckt. Über den Siliziumquader 59 kann das Trenchloch 60 ankontaktiert werden. Zwischen dem Siliziumquader 59 und der umschließenden Wortleitung 48 ist eine Gateoxidschicht 61 angeordnet, die die als Gateelektrode dienende Wortleitung 48 von dem Kanalbereich innerhalb des Siliziumquaders 59 trennt.
Um den leitfähigen Kanal innerhalb des Siliziumquaders zuverlässig aktivieren zu können, muss die Wortleitung 48 breiter ausgeführt sein als die Breitseite der Siliziumquader 47 und 59, und daher auch breiter als die Breitseite der Trenchlöcher 46 und 60. Die vergrabene Wortleitung 48 ist in 15B rechts und links neben dem Siliziumquader 46 erkennbar. Die Wortleitung 48 wird durch die Trenngräben 51, 52 von den benachbarten Wortleitungen, beispielsweise von der Wortleitung 49, isoliert. Die Deckoxidschicht 62 dient zur elektrischen Trennung der Wortleitungen von den darunter angeordneten Trenchlöchern.
In 15C ist ein in Wortleitungsrichtung verlaufender Schnitt entlang einer Linie 63 dargestellt. Zu erkennen ist ein unterhalb der Wortleitung 50 befindliches Trenchloch 64, das über eine Deckoxidschicht 65 von der Wortleitung 50 isoliert ist. Angrenzend an das Trenchloch 64 ist ein Siliziumquader 66 angeordnet. Im Inneren des Siliziumquaders 66 kann in Abhängigkeit vom Potential der umschließenden Wortleitung 50 ein leitfähiger Kanal ausgebildet werden. Über den Siliziumquader 66 kann das Trenchloch 64 über einen Buried-Strap-Bereich 67 mit der Bitleitung 57 verbunden werden. Der Siliziumquader 66 wird dabei durch eine Gateoxidschicht 68 von der umgebenden Wortleitung 50 isoliert. Ein Trenchloch 69 kann über einen Buried-Strap-Bereich 70 und einen Siliziumquader 71 mit der Bitleitung 56 verbunden werden.
Das Auslesen der Bitleitungen 53, 54, 55, 56 erfolgt bei der in den 15A, 15B, 15C gezeigten ersten Layoutvariante entsprechend dem Konzept der ungefalteten Bitleitung („open bitline concept”). Jede Bitleitung wird separat ausgelesen, wobei das Referenzpotential V_ref jeweils als externes Potential zur Verfügung gestellt werden muss. Vor dem eigentlichen Auslesevorgang wird das Referenzpotential V_ref kurzzeitig auf die auszulesende Bitleitung geschaltet, zum Beispiel auf die in 15A gezeigte Bitleitung 57. Dadurch wird die Bitleitung 57 auf ein definiertes Potential gebracht. Zu diesem Zeitpunkt ist die zu einer auszulesenden Speicherzelle 64 gehörige Wortleitung 50 noch nicht aktiviert. Anschließend wird die Bitleitung 57 wieder von V_ref getrennt, und die Speicherzelle 64 wird durch Aktivieren der zugehörigen Wortleitung 50 ausgelesen. Die Ladung der Speicherzelle 64 fließt auf die Bitleitung 57, welche mit einem ersten Eingang eines Differenzverstärkers 72 verbunden ist. Am zweiten Eingang des Differenzverstärkers 72 liegt das Referenzpotential V_ref an. Der Differenzverstärker 72 verstärkt die Potentialdifferenz zwischen dem Potential der Bitleitung 57 und dem Referenzpotential V_ref und erzeugt so ein Auslesesignal 73.
Ein Vorteil der in den 15A, 15B, 15C gezeigten ersten Layoutvariante ist die regelmäßige Anordnung der Trenchzellen im Speicherzellenarray. Da die Breite der Siliziumquader der Breite der Trenchlöcher entspricht, ergibt sich eine kompakte Einheit aus Trenchloch und zugehörigem Kanalbereich, die sich fertigungstechnisch gut umsetzen lässt.
Ein Übersprechen zwischen den Buried-Strap-Bereichen von verschiedenen Trenchzellen kann durch eine unterhalb der Ebene der Wortleitungen angeordnete Isoliergraben-Struktur verhindert werden. Dazu werden Isoliergräben wie der mit dem Bezugszeichen 16 in 6 bezeichnete Isoliergraben in horizontaler und/oder in vertikaler Richtung zwischen den Buried-Strap-Bereichen angeordnet.
In den 16A und 16B ist eine zweite Layoutvariante für ein erfindungsgemäßes Speicherzellenarray dargestellt, bei der Trenchlöcher 74 in Bitleitungsrichtung gesehen versetzt angeordnet sind. Siliziumquader 75 sind jeweils abwechselnd an der oberen und an der unteren Breitseite der Trenchlöcher 74 angeordnet. Die Siliziumquader 75 werden von Wortleitungen 76, 77, 78 umschlossen. Die Wortleitungen 76, 77, 78 sind durch Trenngräben 79, 80, 81 zur Wortleitungsseparation voneinander getrennt. Innerhalb der Siliziumquader 75 bildet sich in Abhängigkeit vom Potential der jeweiligen zugehörigen Wortleitung ein leitfähiger Kanal aus. Über die Siliziumquader 75 kann so eine leitende Verbindung zwischen den Trenchlöchern 74 und Bitleitungen 82 hergestellt werden.
In 16B ist ein Schnitt entlang der Linie 83 durch das Zellenfeld entsprechend der zweiten Layoutvariante gezeigt. Zu erkennen ist ein Siliziumquader 84, über den ein dahinter angeordnetes Trenchloch 85 mit einer Bitleitung 86 verbunden werden kann, sowie ein Siliziumquader 87, über den ein davor angeordnetes Trenchloch 88 mit der Bitleitung 86 verbunden werden kann. Der Siliziumquader 84 kann mittels der Wortleitung 76 aktiviert werden. Entsprechend kann der Siliziumquader 87 über die Wortleitung 77 angesteuert werden. Zwischen den Siliziumquadern 84 und 87 und den umgebenden Wortleitungen sind jeweils Gateoxidschichten 89 angeordnet. Zwischen der Wortleitung 76 und der Wortleitung 77 verläuft der Trenngraben 79 zur Wortleitungsseparation. Die Wortleitungen 76, 77 werden durch die Deckoxidschicht 90 von den darunter befindlichen Trenchlöchern isoliert.
Auch bei der in 16A, 16B gezeigten zweiten Layoutvariante kann ein Übersprechen zwischen den Buried-Strap-Bereichen von verschiedenen Trenchzellen durch eine unterhalb der Ebene der Wortleitungen angeordnete Isoliergraben-Struktur verhindert werden. Dazu werden Isoliergräben wie der mit dem Bezugszeichen 16 in 6 bezeichnete Isoliergraben in horizontaler und/oder in vertikaler Richtung zwischen den Buried-Strap-Bereichen angeordnet.
Sowohl bei der ersten als auch bei der zweiten Layout-Variante kann die Ausdehnung des Trenchlochs in Bitleitungsrichtung gewählt werden. Insofern kann sowohl die gewünschte Speicherkapazität als auch die Stromergiebigkeit des Kanalbereichs in weiten Bereichen variiert werden.

1: Siliziumsubstrat
2: thermische Oxidschicht
3: Nitridschicht
4: Oxidschicht
5: Fotolackschicht
6: Trenchlöcher
7: arsendotierte Oxidschicht
8: Oxidschicht
9: n-dotierte Zone
10: dielektrische Schicht
11: erstes Polysilizium
12: Collaroxid
13: zweites Polysilizium
14: drittes Polysilizium
15: Füllmaterial
16: Isoliergraben
17: Isoliermaterial
18: Buried-Strap-Bereich
19: Schutzmaterial
20: Fotomaske
21, 22: Stellen, an denen geätzt wird
23: Siliziumquader
24: Ausnehmungen
25: Deckoxidschicht
26: Gateoxid
27: rückgeätztes Polysilizium
28: Linie
29: Isolierschicht
30: Trenngraben
31: erste Wortleitung
32: zweite Wortleitung
33: n-dotierter Bereich
34: Bitleitung
35: leitfähiger Kanal
36: n-dotierte Polysiliziumschicht
37: Titanschicht
38: Wolframschicht
39: Linie
40: Isolierschicht
41: Trenngraben
42, 43: Wortleitungen
44: oberer Bereich der Siliziumquader
45: Bitleitung
46: Trenchlöcher
47: Siliziumquader
48, 49, 50: Wortleitungen
51, 52, 53: Trenngräben
54, 55, 56, 57: Bitleitungen
58: Linie
59: Siliziumquader
60: Trenchloch
61: Gateoxidschicht
62: Deckoxidschicht
63: Linie
64: Trenchloch
65: Deckoxidschicht
66: Siliziumquader
67: Buried-Strap-Bereich
68: Gateoxidschicht
69: Trenchloch
70: Buried-Strap-Bereich
71: Siliziumquader
72: Differenzverstärker
73: Auslesesignal
74: Trenchlöcher
75: Siliziumquader
76, 77, 78: Wortleitungen
79, 80, 81: Trenngräben
82: Bitleitungen
83: Linie
84: Siliziumquader
85: Trenchloch
86: Bitleitung
87: Siliziumquader
88: Trenchloch
89: Gateoxidschichten
90: Deckoxidschicht

Claims

Speicherzelle mit einem an einem unteren Bereich eines im Querschnitt rechteckigen Trenchlochs (6) ausgebildeten Grabenkondensator (9), der eine innerhalb des Trenchlochs (6) angeordnete erste innere Kondensatorelektrode (11, 13, 14) und eine außerhalb des Trenchlochs (6) angeordnete zweite äußere Kondensatorelektrode (9) aufweist, wobei zwischen der inneren Kondensatorelektrode (11, 13, 14) und der äußeren Kondensatorelektrode (9) eine dielektrische Schicht (10) angeordnet ist, und mit einem an einem oberen Bereich des Trenchlochs (6) ausgebildeten vertikalen Auswahltransistor, der eine erste Source/Drain-Elektrode (18), die mit der innere Kondensatorelektrode (11, 13, 14) des Grabenkondensators verbunden ist, und eine zweite Source/Drain-Elektrode (33), die mit einer horizontal verlaufenden Bitleitung (34; 45) verbunden ist, aufweist, wobei zwischen der ersten Source/Drain-Elektrode (18) und der zweiten Source/Drain-Elektrode (33; 44) ein vertikalverlaufender Kanalbereich (23; 47) vorgesehen ist, an den seitlich angrenzend und elektrisch isoliert eine horizontal verlaufende Wortleitung mit Gatebereich (31, 32; 42, 43) angeordnet ist, wobei die Wortleitung mit Gatebereich (31, 32; 42, 43) senkrecht zur Bitleitung (34; 45) ausgebildet ist und der vertikal verlaufende Kanalbereich (23; 47) des Auswahltransistors durch die horizontal verlaufende Wortleitung mit Gatebereich (31, 32; 42, 43) hindurch zur der über dem Kanalbereich angeordneten Bitleitung geführt ist, wobei die Wortleitung mit Gatebereich (31, 32; 42, 43) den Kanalbereich (23; 47) ganz umschließt, dadurch gekennzeichnet, dass die Ausdehnung des Trenchlochs (6) in Bitleitungsrichtung mindestens 1,5 mal so groß wie die Ausdehnung des Trenchlochs in Wortleitungsrichtung ist, wobei die Ausdehnung des Kanalbereichs (23; 47) des Auswahltransistors in Bitleitungsrichtung größer ist als in Wortleitungsrichtung und sich der Kanalbereich in Bitleitungsrichtung entlang einer gesamten Seite des Trenchlochs ausdehnt.
Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass in der Draufsicht die Breite der Wortleitung mit Gatebereich (31, 32; 42, 43) größer als die Ausdehnung des Kanalbereichs (23) in Bitleitungsrichtung ist.
Speicherzellenfeld mit einer Vielzahl von Speicherzellen nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Speicherzellen regelmäßig an den Kreuzungspunkten von parallel verlaufenden Wortleitungen (48, 49, 50) und parallel verlaufenden Bitleitungen (54, 55, 56, 57) angeordnet sind und die Kanalbereiche (47) der Speicherzellen in Wortleitungsrichtung gesehen an der gleichen Seite an die zugehörigen Trenchlöcher (46) angrenzend angeordnet sind.
Speicherzellenfeld mit einer Vielzahl von Speicherzellen nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Speicherzellen regelmäßig an den Kreuzungspunkten von parallel verlaufenden Wortleitungen (76, 77, 78) und parallel verlaufenden Bitleitungen (82, 86) angeordnet sind und die Kanalbereiche (75) der Speicherzellen von benachbarten Bitleitungsreihen in Wortleitungsrichtung gesehen auf gegenüberliegenden Stirnseiten an die zugehörigen Trenchlöcher (74) angrenzend angeordnet sind.
Speicherzellenfeld nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass die parallel verlaufenden Bitleitungen als ungefaltete Bitleitungen ausgeführt sind, wobei jeweils ein externes Potential als Referenzpotential für einen Auslesevorgang einer Speicherzelle herangezogen wird.
Speicherzellenfeld nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass benachbarte Wortleitungen (48, 49, 50; 76, 77, 78) durch Trenngräben (51, 52, 53; 79, 80, 81) voneinander isoliert sind.