DE102006049158B4

DE102006049158B4 - Transistor, Speicherzellenfeld und Verfahren zur Herstellung eines Transistors

Info

Publication number: DE102006049158B4
Application number: DE102006049158A
Authority: DE
Inventors: Johannes von Dr. Kluge
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2006-09-08
Filing date: 2006-10-18
Publication date: 2008-07-03
Anticipated expiration: 2026-10-19
Also published as: US20080061320A1; TWI358821B; JP2008078644A; TW200818468A; US7612406B2; US7763514B2; CN101140950A; JP4960181B2; DE102006049158A1; US20080061322A1

Abstract

Ein Transistor (61) umfasst einen ersten (51) und einen zweiten (52) Source/Drain-Bereich, einen den ersten (51) und zweiten (52) Source/Drain-Bereich verbindenden Kanalbereich (53) sowie eine einen elektrischen Stromfluss im Kanalbereich (53) steuernde Gateelektrode (23). Die Gateelektrode (23) ist in einem Gategraben (25) angeordnet, der in einer Substratoberfläche (10) eines Halbleitersubstrats (1) definiert ist. Der erste (51) sowie der zweite (52) Source/Drain-Bereich erstrecken sich mindestens bis zu einer auf die Substratoberfläche (10) bezogenen ersten Tiefe (d1). Eine Oberkante der Gateelektrode (23) ist unterhalb der Substratoberfläche in einer auf die Substratoberfläche (10) bezogenen zweiten Tiefe (d2) vorgesehen, die geringer ist als die erste Tiefe (d1).

Description

Die Erfindung bezieht sich auf einen Transistor sowie auf ein Verfahren zur Herstellung eines solchen Transistors. Die Erfindung betrifft ferner ein Speicherzellenfeld.
Speicherzellen von dynamischen Halbleiterspeichern (DRAMs) umfassen üblicherweise einen Speicherkondensator zur Speicherung einer die zu speichernde Information charakterisierenden elektrischen Ladung sowie einen mit dem Speicherkondensator verbundenen Auswahltransistor. Der Auswahltransistor weist einen ersten und einen zweiten Source/Drain-Bereich, einen den ersten und den zweiten Source/Drain-Bereich verbindenden Kanalbereich sowie eine Gateelektrode auf, die einen elektrischen Stromfluss zwischen dem ersten und dem zweiten Source/Drain-Bereich steuert. Der Transistor ist üblicherweise zumindest teilweise in einem Halbleitersubstrat ausgebildet. Die Gateelektrode ist Teil einer Wortleitung und vom Kanalbereich durch ein Gatedielektrikum elektrisch isoliert. Durch Adressierung des Auswahltransistors über die entsprechende Wortleitung wird die im Speicherkondensator gespeicherte Information ausgelesen. Dabei wird die Information über einen Bitleitungskontakt auf eine Bitleitung ausgegeben.
In den derzeit gebräuchlichen DRAM-Speicherzellen wird der Speicherkondensator etwa als Grabenkondensator ausgebildet, bei dem mindestens eine der beiden Kondensatorelektroden in einem Graben angeordnet ist, der sich im Halbleitersubstrat in einer zur Substratoberfläche senkrechten Richtung erstreckt.
Nach einer anderen Ausführungsform einer DRAM-Speicherzelle wird die elektrische Ladung in einem Stapelkondensator gespeichert, der über der Substratoberfläche des Halbleitersubstrats ausgebildet ist. Im Allgemeinen wird eine weitere Verkleinerung der für eine DRAM-Speicherzelle erforderlichen Fläche angestrebt. Weiter sind möglichst optimale Eigenschaften des Auswahltransistors wünschenswert.
Eine gattungsgemäße Halbleiterspeichereinrichtung mit vollständig vergrabenen Wortleitungen und ein gattungsgemäßer Transistor sind in der US 5,389,205 A beschrieben.
Der Erfindung liegt demnach die Aufgabe zugrunde, einen Transistor mit verbesserten Eigenschaften sowie ein Verfahren zur Herstellung eines solchen Transistors zur Verfügung zu stellen. Von der Aufgabe wird die Angabe eines verbesserten Speicherzellenfelds umfasst.
Die Aufgabe wird durch einen Transistor mit den im Patentanspruch 1 angegebenen Merkmalen gelöst. Ein die Aufgabe lösen des Speicherzellenfeld ist im Patentanspruch 13 angegeben. Ein die Aufgabe lösendes Verfahren ist im Patentanspruch 17 angegeben. Vorteilhafter Weiterbildungen ergeben sich aus den jeweiligen Unteransprüchen.
Nachfolgend werden die Erfindung und ihre Vorteile anhand der Figuren näher erläutert. Dabei bezeichnen gleiche Bezugszeichen einander entsprechende Komponenten und Strukturen. Es zeigen:
1: einen schematischen Querschnitt eines Transistors gemäß einer ersten Ausführungsform;
2A–2C: eine Draufsicht und Querschnittsdarstellungen eines Substrats nach Ausführung erster Prozessschritte eines Verfahrens zur Ausbildung eines Transistors gemäß einer weiteren Ausführungsform der Erfindung;
3A und 3B: Querschnittsdarstellungen des Substrats der 2 nach Ausführung eines Ätzschritts und Abscheidung eines Siliziumnitridfilms;
4A bis 4C: eine Draufsicht und Querschnittsdarstellungen des Substrats der 3 nach Ausführung eines weiteren Ätzschritts;
5A bis 5C: eine Draufsicht und Querschnittsdarstellungen des Substrats der 4 nach Abscheidung eines leitfähigen Materials;
6A bis 6C: eine Draufsicht und Querschnittsdarstellungen des Substrats der 5 nach Abscheidung eines Isolatormaterials;
7A bis 7B: eine Draufsicht und Querschnittsdarstellungen des Substrats der 6 nach Entfernen einer Pad-Nitridschicht;
8A: eine Querschnittsdarstellung eines Speicherzellenfeldes nach einer weiteren Ausführungsform der Erfindung;
8B: ein schematisches Layout eines Speicherzellenfeldes gemäß einer weiteren Ausführungsform der Erfindung; und
9: eine schematische Draufsicht auf eine Speichereinrichtung mit einem Speicherzellenfeld gemäß einer weiteren Ausführungsform der Erfindung.
Die 1 zeigt eine Querschnittsdarstellung eines Halbleitersubstrats mit einem ersten 61 und einem zweiten 62 Transistor gemäß einer Ausführungsform der Erfindung. Jeder der Auswahltransistoren 61, 62 weist einen ersten 51 und einen zweiten 52 Source/Drain-Bereich auf, die bevorzugt als n-dotierte Abschnitte des Halbleitersubstrats 1 ausgeführt sind. Im dargestellten Layout teilen sich die beiden benachbarten Auswahltransistoren 61, 62 einen gemeinsamen zweiten Source/Drain-Bereich 52. Zwischen den ersten 51 und den zweiten 52 Source/Drain-Bereichen ist jeweils eine Gateelektrode 23 vorgesehen. Die Gateelektroden 23 erstrecken sich jeweils in die Substratoberfläche 10. Demgemäß ergibt sich im leitenden Zustand des jeweiligen Auswahltransistors 61, 62 in einem Kanalbereich 53 zwischen dem ersten 51 und dem zweiten 52 Source/Drain-Bereich ein gekrümmter Kanal, auf dessen einer Seite die Gateelektrode 23 angeordnet ist. Die Gateelektrode 23 ist durch ein Gatedielektrikum 54 vom Kanalbereich 53 elektrisch isoliert.
Gemäß der in der 1 dargestellten Ausführungsform weist die Gateelektrode 23 erfindungsgemäß weitere plattenähnliche Abschnitte 24 auf, die sich jeweils in einer Ebene vor und hinter der dargestellten Querschnittsebene erstrecken. Demgemäß weist der Kanalbereich 53 einen stegartigen Abschnitt auf, in dem der Kanalbereich 53 in einem zum dargestellten Querschnitt senkrechten Querschnitt die Form eines Steges aufweist. Der Steg weist eine Oberseite und zwei Längsseiten auf. Die plattenähnlichen Abschnitte der Gateelektrode 24 sind entlang der zwei Längsseiten des Kanalbereichs 53 angeordnet. Das Vorsehen der plattenähnlichen Abschnitte ermöglicht es, den Kanalbereich 53 vollständig zu verarmen.
Die obere Oberfläche 23a (im Folgenden Oberkante) der Gatelektrode ist unterhalb der Substratoberfläche 10 ausgebildet. Zwischen der Oberkante 23a der Gateelektroden 23 und der Substratoberfläche 10 ergibt sich ein Abstand d2. Über den Gateelektroden 23 ist jeweils eine Isolatorfüllung 56 vorgesehen, die obere Abschnitte der Gategräben 25, in deren unteren Abschnitten die Gateelektroden 23 ausgebildet sind, füllen. Die Gateelektroden 23 sind vollständig vergraben. Bevorzugt ist auf jeder Stirnseite der Gateelektroden 23 ein Vakuumspacer 57 ausgebildet. Der Vakuumspacer 57 schirmt die Gateelektrode 23 effektiv gegenüber den benachbarten Source/Drain-Bereichen 51, 52 ab. Eine Unterkante 58 der Vakuumspacer 57 ist jeweils oberhalb der Unterkante 5 der ersten 51 und zweiten Source/Drain-Bereiche 52 vorgesehen. Die Unterkante 58 des Vakuumspacers 57 ist weiterhin unterhalb der Oberkante 23a der Gateelektroden 23 ausgebildet. Der Abstand d2 ist kleiner als ein Abstand zwischen der Substratoberfläche 10 und der Unterkante der Vakuumspacer 57. Die Oberkante 23a der Gateelektro den 23 ist oberhalb der Unterkante 5 der ersten 51 und zweiten 52 Source/Drain-Bereiche vorgesehen. Die Leitfähigkeit des Kanalbereichs 53 wird demnach über die gesamte Kanallänge von der Gateelektrode 23 gesteuert. Es ergibt sich ein reduzierter Durchlasswiderstand der Auswahltransistoren 61, 62. Zwischen der Oberkante der Gateelektroden 23 und der Unterkante der ersten 51 und zweiten 52 Source/Drain-Bereiche 51, 52 ergibt sich ein Abstand h. Der Abstand h kann mehr als 10 oder 20 nm betragen. Die Unterkante der ersten 51 und zweiten 52 Source/Drain-Bereiche ist in einer auf die Substratoberfläche 10 bezogenen ersten Tiefe d1 vorgesehen.
In den Auswahltransistoren 61, 62 benachbarten Isolatorgräben 31 sind bevorzugt vergrabene passierende Wortleitungen (passing wordlines) ausgebildet. Gemäß einer weiteren bevorzugten Ausführungsform (nicht dargestellt) werden die Isolatorgräben 31 durch an deren Stelle ausgebildete, sogenannte Trenn-Transistoren ersetzt. Dabei werden die den Trenn-Transistoren zugeordneten Wortleitungen 2 mit einer geeigneten Spannung beaufschlagt, um etwa den linken Auswahltransistor 61 von Abschnitten links des linken Trenn-Transistors und den rechten Auswahltransistor 62 von Abschnitten rechts des rechten Trenn-Transistors elektrisch zu isolieren. Gemäß einer weiteren bevorzugten Ausführungsform (nicht dargestellt) werden anstelle der Isolatorgräben 31 Trench-Kondensatoren vorgesehen, die benachbarte Speicherzellen seitlich voneinander isolieren.
Wie der 1 weiter entnommen werden kann, ist in den Gategräben 25 jeweils oberhalb der Gateelektrode 23 ein oberer Grabenabschnitt 26 vorgesehen. Der obere Grabenabschnitt 26 ist mit einer Isolatorfüllung 56 gefüllt. Die Weite des oberen Grabenabschnitts 26 ist größer als die Weite der Gateelektrode 23, wobei die Weite entlang einer ersten Richtung gemessen wird, die durch eine den ersten 51 und zweiten 52 Sour ce/Drain-Bereich verbindenden Linie definiert wird. Die Weite der Gateelektrode 23 kann die Weite des Gatedielektrikums 54 einschließen.
Im Folgenden wird ein Verfahren zur Herstellung eines Speicherzellenfeldes auf Basis des in der 1 dargestellten Transistors detailliert dargestellt. Zunächst wird ein Halbleitersubstrat 1 bereitgestellt. Das Halbleitersubstrat 1 ist bevorzugt ein Siliziumsubstrat, das bevorzugt p-dotiert ist. Nach Ausführung üblicher Implantationsschritte zur Ausbildung der erforderlichen Wannenbereiche wird mittels eines Ionenimplantationsschritts ein an die Substratoberfläche 10 angrenzender dotierter Abschnitt 50 ausgebildet. Der Dotierschritt wird mit einem n-Dotiermittel ausgeführt. Der dotierte Abschnitt 50 erstreckt sich bevorzugt bis in eine Tiefe d1 von näherungsweise 50 bis 100 nm. Demgemäß ergibt sich eine Unterkante 5 des dotierten Abschnitts 50 in einer Tiefe von etwa 50 bis 100 nm unterhalb der Substratoberfläche 10.
Eine als Pad-Nitridschicht wirkende Siliziumnitridschicht 11 wird abgeschieden. Die Siliziumnitridschicht 11 hat bevorzugt eine Dicke von etwa 100 nm. Darauf werden Isolatorgräben 31, 32 eingebracht und mit einem Isolatormaterial gefüllt. Durch die Ausbildung der Isolatorgräben 31, 32 werden zwischen den Isolatorgräben 31, 32 aktive Gebiete 4 definiert. Die aktiven Gebiete 4 können beispielsweise in der Form von Liniensegmenten ausgebildet werden. Gemäß einer weiteren bevorzugten Ausführungsform werden die aktiven Gebiete 4 als durchgehende, nicht segmentierte Linien ausgebildet, wie sie im Weiteren erläutert werden. Die Weite der aktiven Gebiete 4 entspricht der der jeweils verwendeten Technologie zugeordneten minimalen Strukturweite F. F beträgt beispielsweise 105 nm, 95 nm, 85 nm, 75 nm, 65 nm, 55 nm, 40 nm oder weniger. Nach Füllen der Isolatorgräben 31, 32 mit einem Isolatormaterial wird eine Hartmaskenschicht 12 abgeschieden. Das Hartmaskenmaterial ist bevorzugt Kohlenstoff. In bevorzugter Weise wird die Kohlenstoffhartmaske aus elementarem Kohlenstoff vorgesehen, also einem Kohlenstoff, der nicht Bestandteil einer chemischen Verbindung ist. Die Kohlenstoffhartmaske kann Additive, wie etwa Wasserstoff enthalten. Die Kohlenstoffhartmaske wird bevorzugt mittels eines CVD-Verfahrens abgeschieden. Die Kohlenstoffhartmaskenschicht 12 hat bevorzugt eine Schichtdicke von etwa 300 nm.
Nach der Abscheidung wird die Kohlenstoffhartmaskenschicht 12 mittels fotolithografischer Methoden strukturiert. Dazu wird beispielsweise ein Resistmaterial über der Kohlenstoffhartmaskenschicht 12 vorgesehen und einer Struktur gebenden Belichtung, etwa mit einer Streifenmaske (lines/spaces) belichtet. Nach Strukturierung des Fotolacks wird dessen Muster in die Kohlenstoffhartmaskenschicht 12 und die Siliziumnitridschicht 11 übertragen. Bevorzugt wird ein Ätzschritt ausgeführt, der selektiv Siliziumnitrid und Siliziumdioxid ätzt. Während dieses Ätzschritts werden die Siliziumnitridschicht 11 und das Isolatormaterial in den Isolatorgräben 31 geätzt, während das Halbleitersubstrat 1 nicht geätzt wird.
Die sich ergebende Struktur ist in der 2 dargestellt. Dabei zeigt die 2A in einer Draufsicht auf die sich ergebende Struktur als Liniensegmente ausgebildete aktive Gebiete 4. Die aktiven Gebiete 4 sind vollständig von Isolatorgräben 31, 32 umgeben. Auf den Isolatorgräben 31, 32 sind Linien der Kohlenstoffhartmaske ausgebildet. Gemäß der dargestellten Ausführungsform schneiden die Linien aktiver Gebiete 4 die Linien der Kohlenstoffhartmaske 12 rechtwinklig. Gemäß anderen bevorzugten Ausführungsformen schneiden die Linien der Kohlenstoffhartmaske 12 die aktiven Gebiete 4 unter einem schiefen Winkel. Solche Ausführungsformen sind insbesondere dann bevor zugt, wenn die aktiven Gebiete 4 als durchgehende Linien ausgebildet werden.
Die 2B zeigt einen Querschnitt durch die sich ergebende Struktur entlang der Linie I-I der 2A. Das aktive Gebiet ist in Längsrichtung jeweils durch einen ersten Isolatorgraben 31 begrenzt. Der dotierte Abschnitt 50 grenzt an die Substratoberfläche 10 an. In der Hartmaskenschicht 12 sind Hartmaskenöffnungen 13 ausgebildet. Auf der Substratoberfläche 10 des Halbleitersubstrats 1 sind linienförmige Strukturen ausgebildet, die jeweils aus Anteilen der Siliziumnitridschicht 11 und der Kohlenstoffhartmaske 12 ausgebildet sind.
Die 2C zeigt eine Querschnittsdarstellung der Struktur gemäß 2A entlang der Linie II-II. Das aktive Gebiet 4 ist zwischen zwei zweiten Isolatorgräben 32 ausgebildet. Die Substratoberfläche 10 des Halbleitersubstrats 1 schließt mit der Oberkante die Isolatorgräben 32 ab. Die Isolatorgräben 32 erstrecken sich bevorzugt bis in eine Tiefe von 200 bis 300 nm.
Unter Verwendung der strukturierten Hartmaskenschicht 12 als Ätzmaske wird ein nicht selektiver Ätzschritt ausgeführt. Der nicht selektive Ätzschritt wirkt sowohl auf Silizium als auch auf Siliziumdioxid. Der Ätzschritt wird derart ausgeführt, dass eine der Höhe der Oberkante der Gateelektroden 23 entsprechende Ätztiefe erzielt wird. Der Ätzschritt stoppt bevorzugt oberhalb der Unterkante des dotierten Abschnitts 50. In bevorzugter Weise beträgt die Tiefe der derart ausgebildeten Gräben 25 5 bis 20 nm. Danach wird ein Opferfilm 14 abgeschieden. Bevorzugt ist der Opferfilm 14 ein Siliziumnitridfilm, der beispielsweise mittels eines PECVD-Verfahrens abgeschieden wird. Der Opferfilm 14 wird über der gesamten Oberfläche ausgebildet.
Die 3A zeigt eine Querschnittsdarstellung der sich ergebenden Struktur. In der Substratoberfläche 10 des Halbleitersubstrats 1 sind obere Abschnitte von Gategräben 25 ausgebildet. Die Oberfläche ist vollständig mit dem Siliziumnitrid-Opferfilm 14 bedeckt.
Die 3B zeigt einen Querschnitt entlang der Linie II-II entsprechend der 2A. Die Oberfläche der zweiten Isolatorgräben 32 sowie die Oberfläche des Halbleitersubstrats 1 sind zurückgebildet und mit dem Siliziumnitrid-Opferfilm 14 abgedeckt.
Danach wird eine anisotrope Ätzung ausgeführt, im Zuge derer horizontale Abschnitte des Siliziumnitrid-Opferfilms 14 entfernt werden. Dabei werden entlang der oberen Seitenwandabschnitte der Gategräben 25 aus dem Opferfilm 14 Opferspacer 15 ausgebildet. Ein auf Silizium und Siliziumdioxid wirkender Ätzschritt wird ausgeführt. Dabei werden die Gategräben 25 vertieft.
Entsprechend der 4B wird dabei die Unterkante 25a der Gategräben 25 unter die Unterkante 5 des dotierten Abschnitts 50 zurückgezogen. Die resultierenden Gategräben 25 erstrecken sich bevorzugt bis in eine Tiefe von näherungsweise 100 bis 200 nm, bevorzugt 130 bis 170 nm und in besonders bevorzugter Weise bis in eine Tiefe von 150 nm. Die Weite der Gategräben 25 beträgt bevorzugt F. Die Kohlenstoffhartmaskenschicht 12 kann von der Oberfläche entfernt werden.
Gemäß der Erfindung wird im Anschluss die Ausbildung plattenähnlicher Abschnitte 24 der Gateelektroden 23 vorbereitet. Dazu wird ein Ätzschritt ausgeführt, der Siliziumdioxid selektiv gegen Silizium ätzt.
Bevorzugt entspricht die Ätztiefe des Siliziumdioxids etwa der Dicke der Opfer-Spacer 15. Dabei wird das Isolatormaterial der Isolatorgräben 31, 32 zurückgebildet. Im Ergebnis erhält das aktive Gebiet 4 die Form eines Stegs, der auf drei Seiten freigelegt ist. Die resultierende Struktur ist in der 4C dargestellt.
Die 4A zeigt eine Draufsicht auf die resultierende Struktur. Auf der Substratoberfläche 10 sind Linien aus der Siliziumnitridschicht 11 ausgebildet. Weiterhin sind die linienartigen, dünnen Oberkanten der Opfer-Spacer 15 erkennbar. Die 4B zeigt einen Querschnitt durch die Struktur entlang der Linie I-I entsprechend der 2A. Die Gategräben 25 sind vollständig ausgebildet und erstrecken sich bis unter die Unterkante 5 des dotierten Abschnitts 50. Die Gategräben 25, die in die ersten Isolatorgräben 31 eingebracht sind, sind infolge der Siliziumoxidätzung aufgeweitet und vertieft (nicht dargestellt). Wie dem in der 4C dargestellten Querschnitt entlang der Linie II-II der 2A weiter entnommen werden kann, haben die aktiven Gebiete 4 nunmehr jeweils die Form eines Steges 40. Ein oberer Abschnitt des jeweiligen Steges 40 liegt auf drei Seiten frei.
In der Folge wird das Gatedielektrikum 54 vorgesehen. Nach einer bevorzugten Ausführungsform wird dazu ein thermischer Oxidationsschritt ausgeführt, durch den auf dem Halbleitersubstrat 1 eine Siliziumoxidschicht erzeugt wird. Danach werden die unteren Abschnitte der Gategräben 25 mit einer leitfähigen Füllung 55 versehen. Es folgt ein Rückätzschritt. Die leitfähige Füllung enthält bevorzugt ein Metall, etwa Wolfram. Bevorzugt wird eine Metallfüllung vorgesehen, indem zunächst ein Titannitridfilm abgeschieden und danach eine Wolframfüllung vorgesehen wird. Darauf wird ein CMP-Schritt ausgeführt, der von einer Recess-Ätzung gefolgt wird. Im Zuge der Recess-Ätzung wird das leitfähige Material zurückgebildet, so dass die sich ergebende Oberkante der Metallfüllung unterhalb der Substratoberfläche 10 ausgebildet wird. Die obere Oberfläche bzw. Oberkante 23a der sich ergebenden Gateelektrode 23 wird unterhalb der Substratoberfläche 10 des Substrats ausgebildet.
Die sich ergebende Struktur ist in der 5 dargestellt. In der Draufsicht der 5A sind die von den Siliziumnitridlinien 11 voneinander beabstandete Linien aus dem leitfähigen Material 55 erkennbar. Eine Querschnittsdarstellung der resultierenden Struktur ist in der 5B dargestellt. Die Oberkante 23a des leitfähigen Materials 55 ist oberhalb der Unterkante der Opfer-Spacer 15 vorgesehen. Die Oberkante 23a der Gateelektroden 23 ist oberhalb der Unterkante 5 des dotierten Abschnitts 50 ausgebildet. Der obere Grabenabschnitt 26 ist frei jeglicher Füllung. Gemäß der Querschnittsdarstellung in 5C fasst die Gateelektrode 23 den Steg 40 auf drei Seiten ein bzw. ist entlang dreier Seiten des Stegs 40 angeordnet.
Die Opfer-Spacer 15 werden bevorzugt mittels einer Nassätzung unter Verwendung von H₃PO₄ entfernt. Dabei wird das Siliziumnitrid selektiv gegen Wolfram, Titannitrid und Siliziumoxid geätzt. Optional wird darauf ein weiterer Oxidationsschritt ausgeführt, um auf dem Halbleitersubstrat eine Siliziumoxidschicht zu erzeugen. Darauf wird in den oberen Abschnitten der Gategräben 25 eine Isolatorfüllung 56, bevorzugt mit einem Siliziumoxid, vorgesehen. Bevorzugt wird die Isolatorfüllung 56 mittels einer nicht konformen Siliziumoxid-Abscheidung vorgesehen, etwa eines CVD-Verfahrens, das auf der Zersetzung von TEOS Tetraethylorthosilikat als Ausgangsmaterial beruht. Gemäß einer anderen bevorzugten Ausführungsform wird zunächst mittels eines CVD-Verfahrens unter Benutzung von TEOS als Vorläuferstufe ein Siliziumoxidfilm abgeschieden und dann eine HDP-Abscheidung ausgeführt. Der nicht konforme HDP-Abscheidungsschritt hat zur Folge, dass zwischen dem oberen Abschnitt des leitfähigen Materials 55 und den Seitenwänden der Gategräben 25 jeweils ein Vakuumspacer 57 ausgebildet wird. Der Vakuumspacer 57 bildet einen so genannten Low-k-Spacer. Gemäß einer weiteren bevorzugten Ausführungsform wird anstelle des Vakuumspacers 57 ein Spacer aus einem Low-k-Dielektrikum ausgebildet. Als Low-k-Dielektrikum werden solche dielektrische Materialien bezeichnet, deren Dielektrizitätszahl ε_r kleiner 3,9 ist, bzw. deren Dielektrizitätszahl kleiner ist als die von Siliziumdioxid.
Die 6A zeigt eine Draufsicht auf die sich ergebende Struktur. Die gesamte Struktur ist mit Linien der Siliziumnitridschicht 11 bedeckt, die mit dem Siliziumoxid der Isolatorfüllung 56 gefüllt sind. Wie der 6B entnommen werden kann, sind die oberen Abschnitte 26 der Gategräben 25 mit dem Siliziumoxid der Isolatorfüllung 56 gefüllt. Die Gateelektroden 23 sind vollständig vergraben, d. h. die Oberkante 23a der Gateelektroden 23 ist unterhalb der Substratoberfläche 10 ausgebildet. Die 6C zeigt eine Querschnittsdarstellung der resultierenden Struktur entlang der Linie II-II der 2A. Im Weiteren wird ein Entfernen von Siliziumoxid von der Oberfläche ausgeführt. Im Weiteren wird die Siliziumnitridschicht 11 von der Substratoberfläche 10 entfernt.
Die sich ergebende Struktur ist in der 7 dargestellt. Die 7A zeigt eine Draufsicht auf die sich ergebende Struktur. Entlang einer ersten Richtung erstrecken sich Wortleitungen 2. Die Wortleitungen 2 sind mit der Isolatorfüllung 56 abgedeckt. Die 7B zeigt eine Querschnittsdarstellung entlang der Linie I-I. Die Wortleitungen 2 sind vollständig vergraben. Die Oberkante der Isolatorfüllung 56 schließt mit der Oberkante der Substratoberfläche 10 ab.
Im Weiteren wird unter Verwendung üblicher Prozessschritte ein Speicherzellenfeld ausgebildet. Dazu werden Bitleitungen 8 vorgesehen, die mit den jeweils zugeordneten zweiten Source/Drain-Bereichen 52 jeweils über Bitleitungskontakte 41 verbunden sind. Weiterhin werden Speicherkondensatoren vorgesehen. Die Speicherkondensatoren können nach einer ersten bevorzugten Ausführungsform bereits vor Ausführung der anhand der 2 bis 7 beschriebenen Prozessschritte vorgesehen sein. In diesem Fall sind beispielsweise anstelle der ersten Isolatorgräbenabschnitte 31 Trenchkondensatoren ausgebildet.
Gemäß einer alternativen bevorzugten Ausführungsform werden die Speicherkondensatoren als Stapelkondensatoren ausgebildet, die oberhalb der Substratoberfläche 10 angeordnet werden. Für diesen Fall werden nach Ausbildung der Bitleitungen 8 Knotenkontakte 42 vorgesehen und danach Schritte zur Strukturierung der Komponenten der Speicherkondensatoren ausgeführt.
Ein Querschnitt durch eine bevorzugte Ausführungsform eines erfindungsgemäßen Speicherzellenfeldes ist in der 8A dargestellt. Die 8A zeigt eine Querschnittsdarstellung eines Speicherzellenfeldes gemäß einem bevorzugten Layout, wie es in der 8B in der Draufsicht dargestellt ist. Aus der Draufsicht der 8B ergeben sich auch die Verläufe der Querschnitte III-III auf der linken Seite der 8A und IV-IV auf der rechten Seite der 8A. Entsprechend der 8A sind die Wortleitungen 2 senkrecht zu den Bitleitungen 8 angeordnet. Die aktiven Gebiete 4 schneiden die Wortleitungen 2 sowie die Bitleitungen 8 in einem von 90° abweichenden, schiefen Winkel.
Gemäß der 8A umfassen die Stapelkondensatoren 63 jeweils eine erste Kondensatorelektrode 631 (Speicherelektrode), ein Kondensatordielektrikum 632 sowie eine zweite Kondensator elektrode 633. Die ersten Kondensatorelektroden 631 sind jeweils über einen Knotenkontakt 42 mit dem ersten Source/Drain-Bereich 51, 51' des jeweils zugeordneten Auswahltransistors 61, 62 verbunden. Zwischen den ersten 51, 51' und zweiten 52 Source/Drain-Bereichen ist jeweils ein Kanalbereich 53 ausgebildet. Die Leitfähigkeit des Kanalbereichs 53 wird durch die Gateelektrode 23 des jeweiligen Auswahltransistors 61, 62 gesteuert. Durch Anlegen einer geeigneten Spannung an die Gateelektrode 23 an den jeweiligen Auswahltransistor 61, 62 wird aus dem jeweiligen Speicherkondensator 63 Information ausgelesen. Dazu wird eine auf der entsprechenden ersten Kondensatorelektrode 631 gespeicherte elektrische Ladung über den jeweiligen Knotenkontakt 42 ausgelesen. Die Information wird vom jeweiligen ersten Source/Drain-Bereich 51, 51' zum zweiten Source/Drain-Bereich 52 übertragen und über den jeweiligen Bitleitungskontakt 41 an die jeweils zugeordnete Bitleitung 8 ausgegeben.
Die Auswahltransistoren 61, 62 sind in der in den 1 bis 7 beschriebenen Weise ausgebildet. Die Bitleitungen 8 sind unterhalb der Speicherkondensatoren 63 ausgebildet. Im unteren Abschnitt des rechten Abschnitts der 8A ist ein Transistor in einem Querschnitt quer zur Längsachse dargestellt. Die Bitleitung 8 erstreckt sich entlang einer zur Querschnittsebene senkrechten Richtung, die Wortleitung 2 erstreckt sich entlang der Querschnittsebene.
Der linken Seite der 8A ist weiterhin eine Trenn-Gateleitung 3 zu entnehmen, die einander benachbarte Speicherzellen voneinander elektrisch isoliert. Dazu ist ein Trenn-Transistor 33 ausgebildet, der eine Trenn-Gateelektrode 34 umfasst, die einen elektrischen Stromfluss zwischen dem ersten Source/Drain-Bereich 51' des zweiten Auswahltransistors 62 und dem benachbarten ersten Source/Drain-Bereich 51 des ersten Auswahltransistors eines benachbarten Speicherzellenpaars steuert. Durch Anlegen einer geeigneten Spannung an die Trenn-Gateelektrode 34 des Trenn-Transistors 33 wird ein elektrischer Stromfluss zwischen den benachbarten ersten Source/Drain-Bereichen 51, 51' unterbunden. Die Trenn-Gateleitung 3 wirkt dabei als elektrische Isolatoreinrichtung.
Die 8B zeigt eine Draufsicht auf die sich ergebende Struktur. Die Wortleitungen 2 erstrecken sich entlang einer ersten Richtung, wohingegen die Bitleitungen 8 sich entlang einer zur ersten Richtung senkrechten zweiten Richtung erstrecken. Die aktiven Gebiete 4 sind als durchgehende Linien ausgebildet und erstrecken sich entlang einer sowohl von der ersten als auch von der zweiten Richtung abweichenden Richtung. Die durchgehenden Linien aktiver Gebiete 4 schneiden sowohl die Wortleitungen 2 als auch die Bitleitungen 8. Die 8B zeigt die Lage der entsprechende Knotenkontakte 42 sowie der Bitleitungskontakte 41.
Die 9 zeigt ein schematisches Layout einer entsprechenden Speichereinrichtung. Im Speicherzellenfeld 60 ist eine Mehrzahl von Speicherzellen 6 angeordnet. Jede der Speicherzellen 6 umfasst einen Speicherkondensator 63 sowie einen Auswahltransistor 61. Wortleitungen 2 sind mit den Gateelektroden der der jeweiligen Wortleitung 2 zugeordneten Auswahltransistoren 61 verbunden. Bitleitungen 8 sind mit den zweiten Source/Drain-Bereichen der der jeweiligen Bitleitung 8 zugeordneten Auswahltransistoren 61 verbunden. Die Speichereinrichtung umfasst ferner einen peripheren Abschnitt 9, der einen Unterstützungsschaltungsbereich 95 aufweist. Der Unterstützungs-Schaltungsbereich 95 umfasst Wortleitungstreiber 94 sowie Leseverstärker 64.

1: Halbleitersubstrat
10: Substratoberfläche
11: Siliziumnitridschicht
12: Hartmaskenschicht
13: Hartmaskenöffnung
14: Opferfilm
15: Opfer-Spacer
2: Wortleitung
23: Gateelektrode
23a: Oberkante der Gateelektrode
24: plattenähnliche Abschnitte der Gateelektrode
25: Gategraben
25a: Unterkante des Gategrabens
26: oberer Grabenabschnitt
3: Trenn-Gateleitung
31: erster Isolatorgraben
32: zweiter Isolatorgraben
33: Trenn-Transistor
34: Trenn-Gateelektrode
4: aktives Gebiet
40: Steg
41: Bitleitungskontakt
42: Knotenkontakt
5: Unterkante des dotierten Abschnitts
50: dotierter Abschnitt
51: erster Source/Drain-Bereich
51': erster Source/Drain-Bereich
52: zweiter Source/Drain-Bereich
53: Kanalbereich
54: Gatedielektrikum
55: leitfähiges Material
56: Isolatorfüllung
57: Spacer
58: Unterkante des Spacers
6: Speicherzelle
60: Speicherzellenfeld
61: erster Auswahltransistor
62: zweiter Auswahltransistor
63: Speicherkondensator
631: erste Kondensatorelektrode
632: Kondensatordielektrikum
633: zweite Kondensatorelektrode
64: Leseverstärker
74: Barrierenschicht
8: Bitleitung
81: Deckschicht
9: peripherer Abschnitt
94: Wortleitungstreiber
95: Unterstützungs-Schaltungsbereich
d1: erste Tiefe
d2: zweite Tiefe

Claims

Transistor (61), der in einem Halbleitersubstrat (1) mit einer Substratoberfläche (10) ausgebildet ist, umfassend: einen ersten (51) und einen zweiten (52) sich jeweils mindestens bis in eine auf die Substratoberfläche (10) bezogene erste Tiefe (d1) erstreckenden Source/Drain-Bereich; einen den ersten (51) und den zweiten (52) Source/Drain-Bereich verbindenden Kanalbereich (53); eine einen elektrischen Stromfluss im Kanalbereich (53) steuernde und in einem in der Substratoberfläche (10) des Halbleitersubstrats (1) ausgebildeten Gategraben (25) angeordnete Gateelektrode (23), wobei eine Oberkante der Gateelektrode (23) unterhalb der Substratoberfläche (10) und oberhalb des Kanalbereichs (53) in einer zur Substratoberfläche (10) bezogenen zweiten Tiefe (d2) vorgesehen ist, die geringer ist als die erste Tiefe (d1), und der Gategraben (25) sich bis unter eine Unterkante der Source/Drain-Bereiche erstreckt, dadurch gekennzeichnet, dass der Kanalbereich (53) in einem zu einer ersten Richtung senkrechten Querschnitt einen stegförmigen Abschnitt (40) mit einer Oberseite und zwei Längsseiten umfasst, wobei die erste Richtung durch eine den ersten und zweiten Source/Drain-Bereich (51, 52) verbindende Linie definiert ist und die Gateelektrode (23) entlang der Oberseite und den zwei Längsseiten des Kanalbereichs (53) ausgebildet ist.
Transistor nach Anspruch 1, gekennzeichnet durch einen Spacer (57) aus einem dielektrischen Material, der angrenzend an die Seitenwand des Gategrabens (25) zwischen der Gateelektrode (23) und dem Halbleitersubstrat (1) ausgebildet ist, wobei eine Unterkante (58) des Spacers (57) in einer Tiefe vorgesehen ist, die kleiner ist als die erste Tiefe (d1).
Transistor nach Anspruch 2, gekennzeichnet dadurch, dass der Spacer (57) aus einem dielektrischen Material mit einer Dielektrizitätskonstante kleiner 3,9 ausgebildet ist, und die Unterkante (58) des Spacers (57) unterhalb der Oberkante (23a) der Gateelektrode (23) ausgebildet ist.
Transistor nach Anspruch 3, dadurch gekennzeichnet, dass der Spacer (57) in lateraler Richtung dicker ist als ein zwischen dem Kanalbereich (53) und der Gateelektrode (23) vorgesehenes Gatedielektrikum (54).
Transistor nach Anspruch 4, dadurch gekennzeichnet, dass die Gateelektrode (23) zwischen dem ersten und dem zweiten Source/Drain-Bereich in einem oberen Abschnitt oberhalb der Unterkante des Spacers (57) und in einem an den oberen Abschnitt anschließenden oberen Bereich eines unteren Abschnitts unterhalb der Unterkante des Spacers (57) dieselbe Weite aufweist, wobei die Weiten jeweils entlang einer durch eine den ersten (51) und den zweiten (52) Source/Drain-Bereich verbindenden Linie gemessen werden.
Transistor nach Anspruch 1, gekennzeichnet durch einen Vakuum-Spacer (57), der angrenzend an die Seitenwand des Gategrabens (25) zwischen der Gateelektrode (23) und dem Halbleitersubstrat (1) ausgebildet ist, wobei eine Unterkante des Vakuum-Spacers (57) in einer Tiefe vorgesehen ist, die kleiner ist als die erste Tiefe (d1).
Transistor nach Anspruch 6, gekennzeichnet dadurch, dass die Unterkante (58) des Vakuum-Spacers (57) unterhalb der Oberkante (23a) der Gateelektrode (23) ausgebildet ist.
Transistor nach Anspruch 7, dadurch gekennzeichnet, dass der Vakuum-Spacer (57) in lateraler Richtung dicker ist als ein zwischen dem Kanalbereich (53) und der Gateelektrode (23) vorgesehenes Gatedielektrikum.
Transistor nach Anspruch 8, dadurch gekennzeichnet, dass die Gateelektrode (23) zwischen dem ersten und dem zweiten Source/Drain-Bereich in einem oberen Abschnitt oberhalb der Unterkante des Vakuum-Spacers (57) und in einem an den oberen Abschnitt anschließenden oberen Bereich eines unteren Abschnitts unterhalb der Unterkante des Vakuum-Spacers (57) dieselbe Weite aufweist, wobei die Weiten jeweils entlang einer durch eine den ersten (51) und den zweiten (52) Source/Drain-Bereich verbindenden Linie gemessen werden.
Transistor, nach Anspruch 1, dadurch gekennzeichnet dass ein oberer Grabenabschnitt (26) des Gategrabens (25) zwischen der Oberkante der Gateelektrode (23) und der Substratoberfläche (10) eine Weite aufweist, die größer ist als die Summe der Weite der Gateelektrode (23) und der Schichtdicke des Gatedielektrikums (54), wobei die Weiten jeweils entlang einer durch eine den ersten (51) und den zweiten (52) Source/Drain-Bereich verbindenden Linie gemessen werden.
Transistor nach Anspruch 10, dadurch gekennzeichnet, das der obere Grabenabschnitt (26) mit einer Isolatorfüllung (56) gefüllt ist.
Transistor nach einem der Ansprüche 10 oder 11, gekennzeichnet durch ein Gatedielektrikum (54), das zwischen einem die Gateelektrode (23) ausbildendem Gateleitermaterial und dem Halbleitersubstrat (1) angeordnet ist.
Speicherzellenfeld umfassend: jeweils ein Speicherelement (63) und einen Auswahltransistor umfassende Speicherzellen, entlang einer ersten Richtung verlaufende Bitleitungen (8), entlang einer die erste Richtung schneidenden zweiten Richtung verlaufende Wortleitungen (2), wobei die Auswahltransistoren (61, 62) in einem Halbleitersubstrat (1) mit einer Substratoberfläche (10) ausgebildet sind, jeweils zugeordnete Speicherelemente (63) elektrisch an entsprechende Bitleitungen (8) zu koppeln vermögen, über die Wortleitungen (2) adressierbar sind und jeweils Folgendes umfassen: einen ersten (51) und einen zweiten (52) sich jeweils mindestens bis in eine auf die Substratoberfläche (10) bezogene erste Tiefe (d1) erstreckenden Source/Drain-Bereich; einen den ersten (51) und den zweiten (52) Source/Drain-Bereich verbindenden Kanalbereich (53); eine einen elektrischen Stromfluss im Kanalbereich (53) steuernde und in einem in der Substratoberfläche (10) des Halbleitersubstrats (1) ausgebildeten Gategraben (25) angeordnete Gateelektrode (23), wobei die Gateelektroden (23) abschnittsweise die Wortleitungen (2) ausbilden und eine Oberkante der Wortleitungen (2) unterhalb der Substratoberfläche (10) und oberhalb der Kanalbereiche (53) in einer auf die Substratoberfläche (10) bezogenen zweiten Tiefe (d2) vorgesehen ist, die geringer ist als die erste Tiefe (d1), und die Gategräben (25) sich bis unter eine Unterkante der Source/Drain-Bereiche (51, 52) erstrecken, dadurch gekennzeichnet, dass der Kanalbereich (53) in einem zu einer ersten Richtung senkrechten Querschnitt einen stegförmigen Abschnitt (40) mit einer Oberseite und zwei Längsseiten umfasst, wobei die erste Richtung durch eine den ersten und zweiten Source/Drain-Bereich (51, 52) verbindende Linie definiert ist und die Gateelektrode (23) entlang der Oberseite und den zwei Längsseiten des Kanalbereichs (53) ausgebildet ist.
Speicherzellenfeld nach Anspruch 13, dadurch gekennzeichnet, dass im Halbleitersubstrat (1) Isolatorgräben (31, 32) und zwischen den Isoaltorgräben (31, 32) aktive Gebiete ausgebildet sind, wobei die Isolatorgräben (31, 32) einander benachbarte aktive Gebiete (4) voneinander isolieren und die Auswahltransistoren (61, 62) mindestens teilweise in den aktiven Gebieten (4) ausgebildet sind.
Speicherzellenfeld nach einem der Ansprüche 13 oder 14, dadurch gekennzeichnet, dass die Speicherelemente Speicherkondensatoren (63) sind, die innerhalb des Halbleitersubstrats (1) ausgebildet sind.
Speicherzellenfeld nach einem der Ansprüche 13 oder 14, dadurch gekennzeichnet, dass die Speicherelemente Speicherkondensatoren sind, die oberhalb der Substratoberfläche (10) ausgebildet sind.
Verfahren zur Ausbildung eines Transistors umfassend: Ausbilden von mit Isolatormaterial gefüllten Isolatorgräben (31) in einem Halbleitersubstrat, die ein aktives Gebiet des Transistors definiern; Ausbilden eines sich in einer Substratoberfläche (10) des Halbleitersubstrats (1) erstreckenden Gategrabens (25); Vorsehen eines ersten (51) und eines zweiten (52) jeweils an die Substratoberfläche (10) angrenzenden und sich bis in eine auf die Substratoberfläche (10) bezogenen ersten Tiefe (d1) erstreckenden Source/Drain-Bereichs (51, 52), wobei der Gategraben (25) sich bis unter eine Unterkante der Source/Drain-Bereiche (51, 52) erstreckt; Vorsehen eines Opfer-Spacers (15) an der Seitenwand des Gategrabens (25), wobei sich der Opfer-Spacer (15) ausgehend von der Substratoberfläche (10) bis in eine Tiefe erstreckt, die geringer ist als die erste Tiefe (d1); selektives Ätzen des Isolatormaterials der Isolatorgräben (31), so dass zwischen dem ersten und dem zweiten Source/Drain-Bereich ein Kanalbereich gebildet wird, der in einem zu einer ersten Richtung senkrechten Querschnitt einen stegförmigen Abschnitt (4) mit einer Oberseite und zwei Längsseiten umfasst, wobei die erste Richtung durch eine den ersten und zweiten Source/Drain Bereich (51, 52) verbindende Linie definiert wird; Vorsehen eines Gateleitermaterials in dem Gategraben entlang der Oberseite und den zwei Längsseiten des Kanalbereichs in der Weise, dass eine Oberkante des Gateleitermaterials unterhalb der Substratoberfläche (10) in einer auf die Substratoberfläche (10) bezogenen zweiten Tiefe (d2) vorgesehen wird, die geringer ist als die erste Tiefe (d1) und dabei das Gateleitermaterial in einem oberen Abschnitt oberhalb der Unterkante des Opfer-Spacers (15) und in einem an den oberen Abschnitt anschließenden oberen Bereich eines unteren Abschnitts unterhalb der Unterkante des Spacers (57) in derselben Weite vorgesehen wird, wobei die Weiten jeweils entlang einer durch eine den ersten (51) und den zweiten (52) Source/Drain-Bereich verbindenden Linie gemessen werden und wobei sich oberhalb des Gateleitermaterials ein oberer Grabenabschnitt (26) ergibt; und Füllen des oberen Grabenabschnitts (26) mit einer Isolatorfüllung (56).
Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass das Füllen des oberen Grabenabschnitts (26) durch eine erste nicht konforme Abscheidung eines Isolatormaterials erfolgt.
Verfahren nach einem der Ansprüche 17 oder 18, dadurch gekennzeichnet, dass das Vorsehen des Gategrabens (25) das Ätzen eines ersten Grabens in die Substratoberfläche (10) und ein vertikales Erweitern des ersten Grabens umfasst, wobei der Opfer-Spacer (15) nach dem Ätzen des ersten Grabens und vor Erweitern des ersten Grabens vorgesehen wird.
Verfahren nach einem der Ansprüche 17 oder 18, dadurch gekennzeichnet, dass das Vorsehen des Gategrabens (25) das Ätzen eines ersten Grabens in die Substratoberfläche (10) und eine vertikale Erweiterung des ersten Grabens umfasst, wobei die vertikale Erweiterung durch anisotrope Ätzung des Halbleitersubstrats (1) erfolgt.
Verfahren nach einem der Ansprüche 17 bis 20, dadurch gekennzeichnet, dass der Opfer-Spacer (15) nach Vorsehen des Gateleitermaterials und vor dem Füllen des oberen Grabenabschnitts (26) entfernt wird.