DE102005055853B4 - Auswahltransistor-Feld, Halbleiterspeicherbauelement und Verfahren zum Herstellen eines Auswahltransistor-Feldes - Google Patents
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Abstract
Auswahltransistor-Feld mit:
einer Mehrzahl von Substratsäulen, die sich von einem Volumenbereich eines Halbleitersubstrats aus nach oben erstrecken und in Zeilen und Spalten angeordnet sind, wobei jede Substratsäule ein aktives Gebiet genau eines Auswahltransistors mit vertikalem Kanal ausbildet;
Isolationsgräben zur Trennung von Zeilen von Substratsäulen;
Spalten von Isolationsstöpseln, wobei jeder Isolationsstöpsel innerhalb jeder Zeile von Substratsäulen benachbarte Säulen voneinander trennt, jede Spalte von Isolationsstöpsel sich gegenüberliegende erste und zweite Seiten aufweist, die erste Seite jeweils benachbart zu einer ersten Spalte von Substratsäulen und die zweite Seite jeweils benachbart zu einer zweiten Spalte von Substratsäulen liegt;
Wortleitungen zur Steuerung der Auswahltransistoren, wobei die Wortleitungen innerhalb der Isolationsgräben verlaufen und jede Wortleitung benachbart zu den Substratsäulen der jeweiligen Zeile von Substratsäulen liegt und von den entsprechenden Substratsäulen durch ein Gatedielektrikum isoliert ist und nicht über die Substratsäulen nach oben hinausragt;
Bitleitungen, wobei jeweils genau eine Bitleitung zwischen jeweils...
einer Mehrzahl von Substratsäulen, die sich von einem Volumenbereich eines Halbleitersubstrats aus nach oben erstrecken und in Zeilen und Spalten angeordnet sind, wobei jede Substratsäule ein aktives Gebiet genau eines Auswahltransistors mit vertikalem Kanal ausbildet;
Isolationsgräben zur Trennung von Zeilen von Substratsäulen;
Spalten von Isolationsstöpseln, wobei jeder Isolationsstöpsel innerhalb jeder Zeile von Substratsäulen benachbarte Säulen voneinander trennt, jede Spalte von Isolationsstöpsel sich gegenüberliegende erste und zweite Seiten aufweist, die erste Seite jeweils benachbart zu einer ersten Spalte von Substratsäulen und die zweite Seite jeweils benachbart zu einer zweiten Spalte von Substratsäulen liegt;
Wortleitungen zur Steuerung der Auswahltransistoren, wobei die Wortleitungen innerhalb der Isolationsgräben verlaufen und jede Wortleitung benachbart zu den Substratsäulen der jeweiligen Zeile von Substratsäulen liegt und von den entsprechenden Substratsäulen durch ein Gatedielektrikum isoliert ist und nicht über die Substratsäulen nach oben hinausragt;
Bitleitungen, wobei jeweils genau eine Bitleitung zwischen jeweils...
Description
- GEBIET DER ERFINDUNG
- Die Erfindung betrifft Transistor-Felder für Halbleiterspeicherbauelemente mit Auswahltransistoren mit vertikalem Kanal sowie vergrabenen Bit- und Wortleitungen. Die Erfindung betrifft zudem ein Verfahren zum Herstellen von Transistor-Feldern mit Auswahltransistoren mit vertikalem Kanal.
- HINTERGRUND
- Eine Halbleiterspeicherzelle weist ein Speicherbauelement zum Speichern von Daten sowie ein Auswahlbauelement zum Auswählen der in dem Speicherbauelement gespeicherten Daten auf. Kondensatoren, magnetische Übergangselemente, ferroelektrische Polarisationselemente und Phasenänderungselemente sind Typen von Speicherbauelementen, die in Halbleiterspeicherzellen verwendet werden.
- In Kondensatoren werden Daten durch die Ladung oder das Fehlen von Ladung gespeichert. In magnetischen Übergangselementen werden Daten durch die Ausrichtung der Magnetisierung einer ferromagnetischen Speicherschicht in Bezug zur der Magnetisierung einer ferrromagnetischen Referenzschicht gespeichert.
- Speicherbauelemente können über den Auswahlbauelementen angeordnet sein. Typischerweise werden Feldeffekt-Auswahltransistoren (FETs) als Auswahlbauelemente verwendet.
- Eine aktive Fläche (aktives Gebiet) des Auswahltransistors wird in einem einkristallinen Halbleitersubstrat ausgebildet. Diese aktive Fläche weist ein erstes dotiertes Gebiet zur Definition eines ersten Source/Drain-Gebiets, ein zweites dotiertes Gebiet zur Definition eines zweiten Source/Drain-Gebiets und ein Kanalgebiet zwischen dem ersten und dem zweiten Source/Drain-Gebiet auf. Das erste und das zweite dotierte Gebiet weisen einen ersten Leitfähigkeitstyp auf. Das Kanalgebiet ist nicht dotiert oder es ist von einem zweiten Leitfähigkeitstyp, der entgegengesetzt zum ersten Leitfähigkeitstyp ist.
- In einem Auswahltransistor mit vertikalem Kanal ist das erste dotierte Gebiet in dem Halbleitersubstrat vergraben und an eine vergrabene Bitleitung angeschlossen. Die Bitleitung überträgt Daten an und von der Speicherzelle. Das zweite dotierte Gebiet ist benachbart zu einer oberen Oberfläche des Substrats ausgebildet und dieses ist an das Speicherbauelement angeschlossen.
- Gatestrukturen vom Spacer-Typ oder umgreifende Gatestrukturen werden zum Erzielen hoher Zellpackungsdichten eingesetzt.
- Die jeweilige Gatestruktur ist benachbart zum Kanalgebiet ausgebildet. Ein Gatedielektrikum isoliert die Gatestruktur vom Kanalgebiet.
- Durch Anlegen einer im Vergleich zur Schwellspannung größeren Spannung an die Gatestruktur wird ein leitfähiger Kanal in dem Kanalgebiet zwischen dem ersten und zweiten dotierten Gebiet ausgebildet. Der leitfähige Kanal schließt das Speicherbauelement an die Bitleitung an. Andernfalls verbleibt das Speicherbauelement isoliert von der Bitleitung.
-
14A zeigt eine Aufsicht auf ein Speicherzellen-Feld mit einer Mehrzahl von Speicherzellen gemäß dem Stand der Technik. Jede Speicherzelle weist einen Stapelkondensator und einen Auswahltransistor mit vertikalem Kanal in einem Layout mit umgreifendem Gate-Spacer auf. - Die Speicherzellen sind in Zeilen
72 und Spalten73 angeordnet. Aktive Flächen6 von Auswahltransistoren71 mit vertikalem Kanal sind in Säulen16 ausgebildet, die sich von einem Volumenbereich15 des Halbleitersubstrats1 nach außen erstrecken. Gestapelte Speicherkondensatoren83 sind oberhalb der aktiven Flächen6 angeordnet. Isolierende Strukturen42 trennen aktive Flächen6 benachbarter Zeilen72 . Umgreifende Gatestrukturen43 sind an Seitenwänden der aktiven Flächen6 ausgebildet. Die Gatestrukturen43 benachbarter Auswahltransistoren71 jeder Zeile72 sind miteinander verschaltet und bilden Wortleitungen41 aus. Die Wortleitungen41 erstrecken sich entlang der Zeilen72 . Die isolierenden Strukturen42 trennen Wortleitungen41 benachbarter Zeilen72 voneinander. -
14B zeigt einen Querschnitt des Layouts aus14A entlang der Schnittlinie B-B. Stapelkondensatoren83 mit einer unteren Elektrode831 , einer oberen Elektrode833 und einer dazwischen liegenden dielektrischen Schicht832 sind oberhalb der aktiven Flächen6 angeordnet. Jede untere Elektrode831 ist mit einem Kontaktstöpsel834 verbunden. Die Kontaktstöpsel834 erstrecken sich nach außen zu einem entsprechenden Teil der aktiven Fläche6 . Ein zweites dotiertes Gebiet62 ist in der aktiven Fläche6 benachbart zum Kontaktstöpsel834 ausgebildet. Ein Zwischenschichtdielektrikum46 ist zur Trennung von Kontaktstöpseln834 vorgesehen. - Bitleitungen
2 sind in dem Halbleitersubstrat1 vergraben und erstrecken sich entlang Spalten73 und verlaufen senkrecht zu Zeilen72 . Jede Bitleitung2 ist an erste dotierte Gebiete61 der aktiven Flächen6 von entlang der entspre chenden Spalte73 angeordneten Auswahltransistoren71 angeschlossen. Die ersten dotierten Gebiete61 sind unterhalb der zweiten dotierten Gebiete62 ausgebildet. Ein Kanalgebiet63 trennt jedes erste dotierte Gebiet61 von dem zugehörigen zweiten dotierten Gebiet62 . - Wird das Spacer-Gate
43 aktiviert, leitet der Auswahltransistor71 und lädt oder entlädt den Speicherkondensator83 entsprechend Daten auf der vergrabenen Bitleitung2 . - Transistor-Felder dieser Art sind in
US 6 504 201 A ,US 6 355 520 B1 undUS 2003 0205740 A1 beschrieben. - In der
DE 101 34 101 A1 ist ein Zellenfeld beschrieben, das zwischen jeweils zwei Bitleitungs- und zwei Wortleitungsgräben ausgebildete Substratsäulen mit jeweils zwei Transistoren aufweist, wobei einer der Transistoren zum Anschluss eines Grabenkondensators und der andere zum Anschluss eines Stapelkondensators konfiguriert ist. - Die
US 6 455 886 B1 und dieUS 6 348 374 B1 beziehen sich auf Transistorfelder mit vergrabenen Bitleitungen und vergrabenen Gatelelektrodenstrukturen, wobei letztere durch oberhalb des Halbleitersubstrates ausgebildete Wortleitungen miteinander verbunden sind. - Aus der
US 6 034 389 A sind Zellenanordnungen bekannt, bei denen Reihen von Substratsäulen mit Vertikaltransistoren jeweils zwei Bitleitungen zugeordnet sind. - In jedem der oben zitierten Patentdokumente werden die vergrabenen Bitleitungen durch Ionenimplantation bereitgestellt, was zu dotierten Leiterstrukturen innerhalb des einkristallinen Halbleitersubstrats führt. Die aktiven Flächen werden über den Bitleitungen ausgebildet, so dass das erste dotierte Gebiet bis zu einem gewissen Grad mit den Bitleitungen verschmilzt und ein kleiner Kontaktwiderstand zwischen den Bitleitungen und den aktiven Flächen erzielt wird.
- Durch Implantation im Halbleitersubstrat ausgebildete vergrabene Bitleitungen leiden unter einem hohen elektrischen Widerstand aufgrund der Begrenzung hinsichtlich der implantierten Dotierstoffkonzentration und allgemeinen Halbleitereigenschaften. Ein Widerstand geringer als 5 × 10–4 Ωcm kann nicht erzielt werden.
- Abnehmende Strukturgrößen erfordern ein verbessertes Layout für ein Auswahltransistor-Feld hoher Packungsdichte, das einen geringeren Bitleitungswiderstand und verbesserte Zelleigenschaften ermöglicht.
- Ein Aspekt der Erfindung betrifft das Bereitstellen eines Auswahltransistor-Feldes mit einer Mehrzahl von Auswahltransistoren mit vertikalem Kanal. Die aktiven Flächen der Auswahltransistoren mit vertikalem Kanal werden in Halbleitersäulen ausgebildet, die sich von einem Volumenbereich des Halbleitersubstrats nach außen erstrecken. Die Säulen sind in Zeilen und Spalten angeordnet. Die Zeilen von Säulen sind voneinander durch Isolationsgräben getrennt. Isolationsstöpsel sind in Spalten von Isolationsstöpsel angeordnet. Jeder Isolationsstöpsel trennt benachbarte Säulen innerhalb der Zeilen. Jede Spalte von Isolationsstöpsel weist jeweils sich gegenüberliegende erste und zweite Seiten auf, wobei die erste Seite benachbart zu einer ersten Spalte von Säulen und die zweite Seite benachbart zu einer zweiten Spalte von Säulen liegen. Die Auswahltransistoren werden über eine an eine Wortleitung angelegte Spannung gesteuert, wobei die Wortleitung kapazitiv mit dem jeweiligen Auswahltransistor gekoppelt ist. Die Wortleitungen sind innerhalb der Isolationsgräben angeordnet. Jede Wortleitung ist benachbart zu den Säulen der jeweiligen Zeile von Säulen angeordnet und erstreckt sich entlang des jeweiligen Isolationsgrabens. Ein Gatedielektrikum trennt die Wortleitungen von den entsprechenden Säulen. Die Auswahltransistoren mit vertikalem Kanal sind an die Bitleitungen, die elektrische Ladung übertragen, angeschlossen. Die Bitleitungen sind unterhalb der Isolationsstöpsel angeordnet und erstrecken sich entlang der Spalten von Isolationsstöpsel. Jede Bitleitung ist an die aktiven Flächen in den Säulen der ersten Spalte von Säulen über einen einseitigen Bitleitungskontakt angeschlossen und von den aktiven Flächen der Säulen der zweiten Spalte von Säulen isoliert.
- Gemäß einem ersten Aspekt stellt die Erfindung ein Feld von Transistoren mit vertikalem Kanal und hoher Packungsdichte für Speicherbauelemente wie DRAMs, MRAMs, FeRAMs und PCRAMs bereit, wobei das Material für die Bitleitungen aus hoch leitfähigen Materialen wie Übergangsmetallen wie Wolfram, Tantal, Titan und Übergangsmetallverbindungen wie Wolfram-Nitrid wählbar ist.
- Gemäß einer bevorzugten Ausführungsform weist jede aktive Fläche ein erstes und ein zweites dotiertes Gebiet sowie ein Kanalgebiet zwischen dem ersten und dem zweiten dotierten Gebiet auf. Die ersten und zweiten dotierten Gebiete sind von einem ersten Leitfähigkeitstyp. Die Kanalgebiete sind nicht dotiert oder von einem zweiten Leitfähigkeitstyp, der entgegengesetzt zum ersten Leitfähigkeitstyp ist. Jedes Kanalgebiet trennt das erste und das zweite dotierte Gebiet der jeweiligen aktiven Fläche. Das zweite dotierte Gebiet ist in einem oberen Bereich der aktiven Fläche benachbart zu einer Oberfläche des Substrats ausgebildet. Das erste dotierte Gebiet ist in einem unteren Bereich der aktiven Fläche benachbart zum jeweiligen einseitigen Bitleitungskontakt ausgebildet. Die Wortleitungen sind benachbart zu den Kanalgebieten ausgebildet. Die Bitleitungen sind an die ersten dotierten Gebieten angeschlossen. Jede aktive Fläche weist zudem ein Bodykontaktgebiet auf. Die Bodykontaktgebiete sind vom zweiten Leitfähigkeitstyp. Jedes Bodykontaktgebiet ist benachbart zu dem entsprechenden ersten dotierten Gebiet ausgebildet. Das Bodykontaktgebiet trennt das erste dotierte Gebiet von der benachbarten Bitleitung und erstreckt sich von dem Kanalgebiet zum Volumenbereich des Substrats.
- Folglich schließt jedes Bodykontaktgebiet das Kanalgebiet der jeweiligen aktiven Fläche an den Volumenbereich des Halbleitersubstrats an. Eine Ansammlung von Minoritätsladungsträger in dem Kanalgebiet wird hierdurch vermieden und die Zelleigenschaften dadurch verbessert.
- Zudem stellt die Erfindung ein DRAM Speicherbauelement mit einer Mehrzahl von Speicherzellen bereit, wobei jede Speicherzelle einen Auswahltransistor mit vertikalem Kanal und ein Ladungsspeicherbauelement aufweist. Die aktiven Flächen der Auswahltransistoren mit vertikalem Kanal sind in Halbleitersäulen ausgebildet, die sich von einem Volumenbereich des Halbleitersubstrats nach außen erstrecken. Die Säulen sind in Zeilen und Spalten angeordnet. Die Zeilen von Säulen sind durch Isolationsgräben voneinander getrennt. Isolationsstöpsel sind in Spalten von Isolationsstöpsel angeordnet. Jeder Isolationsstöpsel trennt benachbarte Säulen innerhalb der Zeilen. Jede Spalte von Isolationsstöpsel weist sich jeweils gegenüberliegende erste und zweite Seiten auf, wobei die erste Seite benachbart zu einer ersten Spalte von Säulen und die zweite Seite benachbart zu einer zweiten Spalte von Säulen liegen. Die Auswahltransistoren werden über eine an eine entsprechende Wortleitung anliegende Spannung gesteuert. Die Wortleitungen sind innerhalb der Isolationsgräben angeordnet. Jede Wortleitung ist benachbart zu den Säulen der jeweiligen Zeile von Säulen angeordnet und erstreckt sich entlang des entsprechenden Isolationsgrabens. Ein Gatedielektrikum trennt die Wortleitungen von den jeweiligen Säulen. Die Auswahltransistoren mit vertikalem Kanal sind an die Bitleitungen, die elektrische Ladung übertragen, angeschlossen. Die Bitleitungen sind unterhalb der Isolationsstöpsel angeordnet und erstrecken sich entlang der Spalten von Isolationsstöpsel. Jede Bitleitung ist an die aktiven Flächen in den Säulen der ersten Spalte von Säulen über einen einseitigen Bitleitungskontakt angeschlossen und von den aktiven Flächen der Säulen der zweiten Spalte von Säulen isoliert. Jeder Speicherkondensator ist oberhalb des zugehörigen Auswahltran sistors angeordnet und elektrisch an die zugehörige aktive Fläche angeschlossen.
- Somit gibt die Erfindung ein DRAM Speicherbauelement hoher Packungsdichte an, wobei das Material der Bitleitungen aus hoch leitfähigen Materialien wie Übergangsmetallen wie Wolfram, Tantal, Titan und Übergangsmetallnitriden wie Wolframnitrid auswählbar ist.
- Gemäß einer bevorzugten Ausführungsform weist jede aktive Fläche ein erstes und zweites dotiertes Gebiet und ein Kanalgebiet zwischen dem ersten und dem zweiten dotierten Gebiet auf. Die ersten und zweiten dotierten Gebiete sind vom ersten Leitfähigkeitstyp. Die Kanalgebiete sind nicht dotiert oder diese weisen einen zweiten Leitfähigkeitstyp auf, der entgegengesetzt zum ersten Leitfähigkeitstyp ist. Jedes Kanalgebiet trennt das erste und das zweite dotierte Gebiet der zugehörigen aktiven Fläche. Das zweite dotierte Gebiet ist in einem oberen Bereich der aktiven Fläche benachbart zu einer Oberfläche des Substrats ausgebildet. Das erste dotierte Gebiet ist in einem unteren Bereich der aktiven Fläche benachbart zu dem zugehörigen einseitigen Bitleitungskontakt ausgebildet. Die Wortleitungen sind benachbart zu den Kanalgebieten ausgebildet. Die Bitleitungen sind an die ersten dotierten Gebieten angeschlossen. Jede aktive Fläche weist zudem ein Bodykontaktgebiet auf. Die Bodykontaktgebiete sind vom zweiten Leitfähigkeitstyp. Jedes Bodykontaktgebiet ist benachbart zu dem entsprechenden ersten dotierten Gebiet ausgebildet, trennt das erste dotierte Gebiet von der benachbarten Bitleitung und erstreckt sich von dem Kanalgebiet bis zum Volumenbereich des Substrats. Jeder Speicherkondensator ist an das zweite dotierte Gebiet der aktiven Fläche des zugehörigen Auswahltransistors angeschlossen.
- Somit schließt jedes Bodykontaktgebiet das Kanalgebiet der jeweiligen aktiven Fläche an den Volumenbereich des Halbleitersubstrats an. Eine Ansammlung von Minoritätsladungsträgern in dem Kanalgebiet wird vermieden und die Zelleigenschaften dadurch verbessert.
- Gemäß einem weiteren Aspekt gibt die Erfindung ein Verfahren zum Herstellen eines Auswahltransistor-Feldes für Speicherbauelemente an, wobei Bitleitungsgräben in einem Halbleitersubstrat ausgebildet werden. Eine untere isolierende Abdeckungsstruktur und eine vergrabene Bitleitung sind in unteren Bereichen jedes Bitleitungsgrabens ausgebildet, wobei die untere isolierende Abdeckungsstruktur die jeweilige Bitleitung vom Substrat isoliert. Oberhalb der Bitleitungen sind die Bitleitungsgräben mit einem Opfermaterial aufgefüllt. Isolationsgräben werden ausgebildet, wobei die Isolationsgräben sich senkrecht zu den Bitleitungsgräben erstrecken. Eine Tiefe der Isolationsgräben wird derart gewählt, dass sich gegenüberliegende erste und zweite Seitenwände der Bitleitungen wenigstens teilweise innerhalb der Isolationsgräben frei liegen. Dadurch werden Säulenbereiche durch das Halbleitersubstrat ausgebildet. Jede Säule ist jeweils zwischen zwei benachbarten Isolationsgräben und zwei benachbarten Bitleitungsgräben angeordnet. Eine Nassätzmaske wird bereitgestellt, wobei die Nassätzmaske die zweiten vertikalen Seitenwände der Bitleitungen innerhalb der Isolationsgräben bedeckt. Die ersten vertikalen Seitenwände verbleiben freigelegt. Nun wird die untere isolierende Abdeckungsstruktur zurückgenommen, d. h. gerichtet entfernt. Das Zurücknehmen beginnt ausgehend von den freiliegenden ersten vertikalen Seitenwänden und setzt sich entlang der ersten Seitenwände der Bitleitungen fort, so dass Aussparungen zwischen den Bitleitungen und dem Substrat ausgebildet werden. Die Aussparungen erstrecken sich entlang der ersten Seitenwände der Bitleitungen. Sodann werden die Aussparungen mit einem leitfähigen Material aufgefüllt. Das die Aussparungen füllende leitfähige Material bildet einseitige Begleitungskontakte aus. Jeder einseitige Bitleitungskontakt schließt die zugehörige Bitleitung an eine der aktiven Flächen benachbart zur ersten Seitenwand an. Danach wird ein Gatedielektrikum an Seitenwänden der Säulen ausgebildet, die in den Isolationsgräben frei liegen. Wortleitungen werden innerhalb der Isolationsgräben benachbart zum Gatedielektrikum ausgebildet. Jede Wortleitung erstreckt sich entlang des jeweiligen Isolationsgrabens.
- In einer bevorzugten Ausführungsform wird die untere isolierende Abdeckungsstruktur vollständig von den ersten Seitenwänden der Bitleitungen entfernt, so dass jeder einseitige Bitleitungskontakt sich zwischen zwei benachbarten Isolationsgräben erstreckt. Dadurch wird der Widerstand des einseitigen Bitleitungskontakts minimiert.
- Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens werden Bitleitungen wenigstens teilweise aus einem Übergangsmetall oder einem Übergangsmetallnitrid ausgebildet um dadurch den Bitleitungswiderstand zu minimieren.
- Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens werden die Bitleitungen wenigstens teilweise aus hoch dotierten Halbleitermaterialien ausgebildet. Ein aufeinander folgendes Ausbilden von ersten dotierten Gebieten im unteren Bereich der Säulen kann durch eine Diffusion der Dotierstoffe aus dem Halbleiterbereich der Bitleitungen unterstützt werden.
- In weiteren Ausführungsformen können die Bitleitungen sowohl hoch dotierte Halbleiterbereiche als auch Übergangsmetallbereiche aufweisen.
- Vorzugsweise wird ein Deckoxid auf den Bitleitungen vor dem Ausbilden der Isolationsgräben ausgebildet. Das Deckoxid schützt die darunter liegenden Bitleitungen hinsichtlich der nachfolgenden Ätzprozesse.
- Gemäß einer weiteren bevorzugten Ausführungsform wird eine obere isolierende Abdeckungsstruktur an Seitenwänden der Bitleitungsgräben oberhalb der Bitleitungen vor dem Auffüllen der Gräben mit dem Opfermaterial ausgebildet, wodurch entweder ein Entfernen des Opfermaterials mit den geschützten aktiven Flächen oder der Einsatz des Opfermaterials als Teil des Isolationsstöpsels ermöglicht wird.
- In einer weiteren bevorzugten Ausführungsform wird ein Nitridspacer an vertikalen Seitenwänden der Isolationsgräben vor dem Bereitstellen der Nassätzmaske ausgebildet, wobei der Nitridspacer die aktiven Flächen vor nachfolgenden Ätzungen und Implantationsschritten schützt.
- Gemäß einer weiteren bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird die Nassätzmaske durch ein erstes Abscheiden einer konformen polykristallinen Siliziumschicht angegeben. Danach wird eine schräge Implantation ausgerichtet zu den Isolationsgräben ausgeführt, so dass zweite Bereiche der polykristallinen Siliziumschicht, die die zweiten vertikalen Seitenwände der Bitleitungen innerhalb der Isolationsgräben bedecken, dotiert werden während erste Bereiche der polykristallinen Siliziumschicht, die die ersten vertikalen Seitenwände der Bitleitungen innerhalb der Isolationsgräben bedecken, undotiert verbleiben. Danach werden die ersten Bereiche der polykristallinen Siliziumschicht selektiv zu den zweiten Bereichen entfernt. Folglich wird ein nicht-lithografisches und selbst justiertes Schema zur Strukturierung der einseitigen Bitleitungskontakte angegeben. In vorteilhafter Weise genügen zwei lithografische Strukturierungsprozesse zur Strukturierung des Auswahltransistor-Feldes. Somit ist die Ausrichtung der zwei streifenförmigen Masken unkritisch, da die zwei Masken senkrecht zueinander orientiert sind.
- Vorzugsweise wird eine Wannenimplantation vor Auffüllen der Aussparungen ausgeführt, so dass eine vergrabene Schicht vom zweiten Leitfähigkeitstyp in dem Substrat in einer zur Tiefe der Bitleitungen entsprechenden oder darunter liegenden Tiefe ausgebildet wird. Zudem wird ein hoch dotiertes Halbleitermaterial, vorzugsweise polykristallines Silizium oder polykristallines Germanium als leitfähiges Material verwendet. Danach werden erste dotierte Gebiete vom ersten Leitfähigkeitstyp in einem unteren Gebiet der Säulen benachbart zum jeweiligen einseitigen Bitleitungskontakt durch Diffusion der Dotierstoffe aus dem hoch dotierten polykristallinen Silizium ausgebildet, wobei die vergrabene Schicht durch die Dotierstoffe in zu den ersten dotierten Gebieten entsprechenden Berei chen gegendotiert wird. Dadurch verbleiben die ersten dotierten Gebiete von der nächsten Bitleitung über einen Restbereich der vergrabenen Schicht getrennt. Die Restbereiche der vergrabenen Schicht bilden Bodykontaktgebiete aus. Eine weitere Wannenimplantation wird durchgeführt, so dass zweite dotierte Gebiete vom ersten Leitfähigkeitstyp in oberen Bereichen der Säulen ausgebildet werden, wobei die Wannenimplantation derart ausgeführt wird, dass jedes zweite dotierte Gebiet vom zugehörigen ersten dotierten Gebiet über ein Kanalgebiet getrennt wird. Jedes Kanalgebiet wird an den Volumenbereich des Substrats über das entsprechende Bodykontaktgebiet angeschlossen. Somit können Bodykontakte ohne Vergrößern der Zellgröße angegeben werden.
- In einer weiteren bevorzugten Ausführungsform wird das Opfermaterial durch ein dielektrisches Material ersetzt, wobei das dielektrische Material Isolationsstöpsel ausbildet und damit verbesserte Isolationseigenschaften bereitstellt.
- Weitere bevorzugte Ausführungsformen des erfindungsgemäßen Verfahrens weisen zusätzliche Schritte zum Ausbilden umgreifender oder umgebender Gatestrukturen auf. Dadurch werden weitere Bereiche des Gatedielektrikums an Seitenwänden der Säulen benachbart zu den Isolationsstöpseln ausgebildet. Leitfähiges Material ersetzt wenigstens teilweise das Opfermaterial in den Isolationsstöpsel und ist mit an die Wortleitungen angeschlossen.
- Gemäß einer Ausführungsform wird das Opfermaterial bis zu einer der unteren Kante der Wortleitungen entsprechenden Tiefe oder darunter zurückgenommen, wobei Vertiefungen zwischen den Säulen innerhalb einer Zeile von Säulen ausgebildet werden und Bereiche der oberen isolierenden Isolationsstruktur an Seitenwänden der Vertiefungen freigelegt werden. Die Dicke der freigelegten Bereiche der oberen isolierenden Abdeckungsstruktur wird reduziert um ausreichend kapazitive Kopplung zu den aktiven Flächen in den Säulen herzustellen. Die gedünnten Bereiche der oberen isolierenden Abdeckungsstruktur werden dadurch als weitere Bereiche des Gatedielektrikums wirksam. Untere Bereiche der Vertiefungen im Wesentlichen unterhalb der oberen Kante der Wortleitungen werden mit einem leitfähigen Material aufgefüllt. Das leitfähige Material bildet Gateleiterstöpsel aus, welche an die Wortleitungen angeschlossen sind. Obere Bereiche der Vertiefungen oberhalb der oberen Kante der Wortleitungen werden mit einem isolierenden Material aufgefüllt.
- Besteht das Opfermaterial aus polykristallinem Silizium, werden zusätzliche temporäre Bereiche der Gatedielektrikumsstruktur auf Bereichen des Opfermaterials, die innerhalb der Isolationsgräben freiliegen, während des Ausbildens des Gatedielektrikums auf den Seitenwänden der Säulen ausgebildet. In einer bevorzugten Ausführungsform werden derartige temporäre Bereiche des Gatedie lektrikums entfernt bevor die unteren Bereiche der Vertiefungen aufgefüllt werden.
- Vorzugsweise wird die Dicke der oberen isolierenden Abdeckungsstruktur während des Entfernens der temporären Bereiche des Gatedielektrikums reduziert.
- Diese und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der nachfolgenden detaillierten Beschreibung erläuternder Ausführungsformen ersichtlich, die in Verbindung mit den begleitenden Abbildungen zu lesen sind.
- KURZBESCHREIBUNG DER ABBILDUNGEN
- Die nachfolgende Beschreibung beschreibt detailliert bevorzugte Ausführungsformen mit Bezug zu den nachfolgenden Figuren, wobei:
-
1 zeigt eine perspektivische Ansicht und Querschnittsansichten eines Auswahltransistor-Feldes mit Doppel-Gatestrukturen entsprechend einer ersten Ausführungsform der Erfindung; -
2 zeigt eine Aufsicht und eine Querschnittsansicht eines Halbleitersubstrats mit einer darin ausgebildeten vergrabenen Bitleitung zur Prozessierung entsprechend einer ersten Ausführungsform des Verfahrens der Erfindung; -
3 zeigt eine Aufsicht und eine Querschnittsansicht des Halbleitersubstrats aus2 mit der von einem Opfermaterial bedeckten vergrabenen Bitleitung zur Prozessierung entsprechend einer ersten Ausführungsform des Verfahrens der Erfindung; -
4 zeigt Aufsichten und Querschnittsansichten des Halbleitersubstrats aus3 mit gemäß einer ersten Ausführungsform des Verfahrens der Erfindung ausgebildeten Isolationsgräben; -
5 zeigt Aufsichten und Querschnittsansichten des Halbleitersubstrats aus4 mit einer Nassätzmaske zur Prozessierung entsprechend einer ersten Ausführungsform des Verfahrens der Erfindung; -
6 zeigt eine Aufsicht und eine Querschnittsansicht des Halbleitersubstrats aus5 mit Aussparungen in einer isolierenden Abdeckungsstruktur, die zur Prozessierung entsprechend einer ersten Ausführungsform des Verfahrens der Erfindung ausgebildet ist; -
7 zeigt eine Aufsicht und eine Querschnittsansicht des Halbleitersubstrats aus6 mit einseitigen Bitleitungskontakten, die zur Prozessierung entsprechend einer ersten Ausführungsform des Verfahrens der Erfindung ausgebildet sind; -
8 zeigt eine Aufsicht und eine Querschnittsansicht des Halbleitersubstrats aus7 mit Wortleitungen, die zur Prozessierung entsprechend einer ersten Ausführungsform des Verfahrens der Erfindung ausgebildet sind; -
9 zeigt eine Aufsicht und Querschnittsansichten des Halbleitersubstrats aus6 mit einer entfernten Graben-Isolationsmaske und das zur Prozessierung entsprechend einer ersten Ausführungsform des Verfahrens der Erfindung planarisiert wird; -
10 zeigt eine vergrößerte Aufsicht und eine vergrößerte Querschnittsansicht des Halbleitersubstrats aus8 ; -
11 zeigt eine Aufsicht und eine Querschnittsansicht des Halbleitersubstrats aus10 mit einem Opfermaterial, das zur Prozessierung entsprechend einer zweiten Ausführungsform des Verfahrens der Erfindung zurückgenommen ist; -
12 zeigt eine Aufsicht und eine Querschnittsansicht des Halbleitersubstrats aus10 mit Gateleiterstöpseln zur Prozessierung entsprechend einer zweiten Ausführungsform des Verfahrens der Erfindung; -
13 zeigt eine perspektivische Ansicht eines Auswahltransistor-Feldes mit umgreifender Gatestruktur entsprechend einer weiteren Ausführungsform der Erfindung; -
14 zeigt eine Aufsicht und eine Querschnittsansicht eines bekannten Feldes von Auswahltransistoren mit vertikalem Kanal. - Übereinstimmende Referenzzeichen in den verschiedenen Figuren beziehen sich auf übereinstimmende Teile und Strukturen soweit nicht anders gekennzeichnet. Die Figuren sind zur klaren Darstellung der relevanten Aspekte der bevorzugten Ausführungsformen gezeichnet und nicht notwendigerweise in jeder Hinsicht maßstabsgetreu dargestellt.
- DETAILLIERTE BESCHREIBUNG
- Mit Bezug zu
2 bis9 werden Prozessierungsschritte der Herstellung des in1 gezeigten Auswahltransistor-Feldes mit Hilfe von Aufsichten und Querschnittsansichten gezeigt. - In
2 wird ein Substrat1 bereitgestellt. Das Substrat1 ist vorzugsweise aus einem Halbleitermaterial wie einkristallinem Silizium gebildet. - Eine Bitleitungsmaskenschicht wird auf die Substratoberfläche
10 des Substrats1 abgeschieden. Die Bitleitungsmaskenschicht ist vorzugsweise aus Siliziumnitrid gebildet. Die Bitleitungsmaskenschicht wird durch einen fotolithografischen Prozess strukturiert um eine streifenförmige Bitleitungsmaske81 anzugeben. - In einer bevorzugten Ausführungsform der Erfindung entspricht die Breite von sowohl den Streifen der Bitleitungsmaske
81 und des zwischen den Streifen liegenden Zwischenraumes vorzugsweise einem Abstand von 1F, wobei F die minimale Strukturgröße darstellt, die sich durch einen entsprechenden Fotolithografieprozess für periodische Streifenmuster erzielen lässt. Durch eine Breite von sowohl den Streifen als auch den Zwischenräumen von 1F ist eine Zellgröße von 4F2 und damit eine hohe Packungsdichte erzielbar. - In weiteren Ausführungsformen der Erfindung werden die Breite von sowohl den Streifen als auch den Zwischenräumen derart ausgewählt, dass die elektrischen Eigenschaften des Transistors oder des Prozessablaufs verbessert werden. In der in den
2 bis9 dargestellten Ausführungsformen wird die Breite der Zwischenräume zu 1 × F zur Optimierung der Packungsdichte festgelegt, während die Breite der Streifen 2 × F entspricht zur Vergrößerung der Kanalbreite und zur Verbesserung der Bauelementeigenschaften. - Bitleitungsgräben
20 werden in das Substrat1 entsprechend dem Muster der Bitleitungsmaske81 geätzt. Die gerichtete Ätzung führt zu einer Mehrzahl von Spaltenstreifen des Halbleitersubstrats1 , die durch die Bitleitungsgräben20 getrennt sind und sich entlang der Spalten73 erstrecken. Eine untere isolierende Abdeckungsstruktur31 wird durch thermisches Wachstum oder Abscheidung innerhalb der Bitleitungsgräben20 zur Bedeckung eines unteren Bereichs und Seitenwänden der Bitleitungsgräben20 bereitgestellt. Eine Barrierenabdeckungsstruktur21 wird vorzugsweise aus Titannitrid abgeschieden und bedeckt die untere isolierende Abdeckungsstruktur31 . Ein Metall22 wird nachfolgend in die Bitleitungsgräben20 abgeschieden. Das Metall22 und die Barrierenabdeckungsstruktur21 werden zurückgeätzt. - Die Querschnittsansicht von
2B zeigt Bitleitungen2 mit zurückgenommenem Metall22 und zurückgenommener Barrierenabdeckungsstruktur21 nachfolgend zur Ätzung. Die untere isolierende Abdeckungsstruktur31 trennt die Bitleitungen2 von Substrat1 . - In einer Ausführungsform der Erfindung wird ein Deckoxid
32 oberhalb der Bitleitung2 vorgesehen. Das Deckoxid32 schützt die Bitleitungen2 vor nachfolgenden Ätzprozessen. - Die Fläche eines einzelnen Auswahltransistors
71 des Auswahltransistor-Feldes7 ist sowohl in der Aufsicht in2A und der Querschnittsansicht in2B hervorgehoben. - In
3B wird eine obere isolierende Abdeckungsstruktur33 vorzugsweise aus Siliziumoxid an den Seitenwänden der Bitleitungsgräben20 oberhalb der Bitleitungen2 durch thermisches Wachstum oder Abscheidung ausgebildet. - Ein Opfermaterial
51 , vorzugsweise polykristallines Silizium, wird abgeschieden und zurückgenommen, so dass das Opfermaterial51 die Bitleitungsgräben20 oberhalb der Bitleitungen2 auffüllt. - Das Opfermaterial
51 füllt die Bitleitungsgräben20 zwischen einer oberen Kante der Bitleitungsmaske81 und einer oberen Kante der Bitleitungen2 auf. Die obere isolierende Abdeckungsstruktur33 trennt das Opfermaterial51 vom Substrat1 . - Eine weitere Maskenschicht, vorzugsweise aus Siliziumnitrid, wird abgeschieden und mit Hilfe eines Fotolithografieprozesses strukturiert, so dass eine Isolationsgrabenmaske
82 bereitgestellt wird. Die Isolationsgrabenmaske82 zeigt ein streifenförmiges Muster von parallelen Streifen und Zwischenräumen, die sich senkrecht zu den Linien und Zwischenräumen der Bitleitungsmaske81 erstrecken. - Gemäß einer Ausführungsform der Erfindung entsprechen sowohl die Breite der parallelen Streifen und der Zwischenräume der minimalen Strukturgröße F zur Erzielung einer hohen Packungsdichte.
- Isolationsgräben
40 werden danach durch die auf dem Substrat1 und dem Opfermaterial51 ausgebildeten Spaltenstreifen bis in eine Tiefe geätzt, die ausreicht um vertikale Seitenwände der Bitleitungen2 wenigstens teilweise freizulegen. In einer Ausführungsform der Erfindung werden die Seitenwände vollständig freigelegt und die Tiefe der Isolationsgräben40 entspricht wenigstens derjenigen der Bitleitungsgräben20 . -
4A zeigt eine Aufsicht auf die Bitleitungen2 , die innerhalb der Isolationsgräben40 freiliegen. Zwischen den Bitleitungen2 ist das Halbleitersubstrat1 teilweise freigelegt. Restbereiche von Opfermaterial51 und das zwischen den Isolationsgräben40 liegende Halbleitersubstrat1 werden durch die Isolationsgrabenmaske82 bedeckt und bilden Zeilenstreifen aus. - In der Fläche eines einzelnen Auswahltransistors
71 bildet ein nicht zurückgenommener Teil des Halbleitersubstrats1 eine Substratsäule16 aus, die sich von einem darunter liegenden Volumenbereich15 des Substrats1 nach außen erstrecken und von zwei benachbarten Isolationsgräben40 sowie zwei benachbarten Isolationsstöpsel53 ummantelt werden, wobei letztere aus dem Opfermaterial51 bestehen. -
4B ist eine Querschnittsansicht entlang der Schnittlinie B-B in4A entlang eines Zeilenstreifens, der sich parallel zu Isolationsgräben40 erstreckt und von einem Streifen der Isolationsgrabenmaske82 bedeckt wird. -
4D zeigt eine Querschnittsansicht entlang der Schnittlinie D-D in4C entlang eines Isolationsgrabens. In der dargestellten Ausführungsform erstrecken sich die Isolationsgräben40 bis zur Unterseite der Bitleitungen2 , so dass die Seitenwände der Bitleitungen2 vollständig innerhalb der Isolationsgräben40 frei liegen. In weiteren Ausführungsformen, welche nicht dargestellt sind, legen Isolationsgräben40 die Seitenwände der Bitleitungen2 lediglich teilweise frei. - Ein Nitridspacer
52 ist an den vertikalen Seitenwänden der Isolationsgräben40 vorgesehen. In einer Ausführungsform der Erfindung wird der Nitridspacer52 selektiv auf Silizium aufgewachsen. In weiteren Ausführungsformen wird eine konforme Nitridabdeckungsstruktur abgeschieden und auf anisotrope Weise zurückgeätzt, so dass die Nitridabdeckungsstruktur vollständig aus den freiliegenden Bereichen der vertikalen Seitenwände201 ,202 der Bitleitungen2 entfernt wird während diese weiterhin vollständig die Siliziumbereiche der Zeilenstreifen bedeckt. - Eine Maskenschicht wird vorzugsweise aus polykristallinem oder amorphem Silizium abgeschieden. Die Maskenschicht weist beispielsweise eine Dicke von kleiner als die Hälfte der Höhe der Bitleitungen auf.
- Durch eine schräge Implantation
37 ausgerichtet zu den Isolationsgräben40 werden zweite Bereiche der Maskenschicht mit einem Dotierstoff dotiert während erste Bereiche im Schatten der Bitleitungen2 undotiert verbleiben. Die undotierten ersten Bereiche der Maskenschicht werden dann selektiv bezüglich der dotierten Bereiche über einen geeigneten Ätzprozess entfernt. Die verbleibenden zweiten Bereiche bilden eine Nassätzmaske36 aus. -
5A zeigt eine Aufsicht auf die Ätzmaske36 , die sowohl die Bitleitungen2 als auch zweite Bereiche des Substrats1 benachbart zu einer zweiten Seite der Bitleitungen2 innerhalb der Isolationsgräben40 bedeckt. Das Substrat1 ist in ersten Bereichen benachbart zu ersten Seitenwänden201 der Bitleitungen2 freigelegt, wobei die ersten Seitenwände201 und die zweiten Seitenwände202 vertikale Seitenwände auf gegenüber liegenden Seiten der Bitleitungen2 sind. -
5B zeigt eine Querschnittsansicht entlang der Schnittlinie B-B von5A . Die schräge Implantation ist durch Pfeile37 gekennzeichnet. Der Winkel der schrägen Implantation37 kann derart gewählt sein, dass eine Breite der abgeschatteten ersten Bereiche der Maskenschicht größer ist als die Dicke der Maskenschicht. - In
5D , die eine Querschnittsansicht entlang der Schnittlinie D-D in5C darstellt, bedeckt der Nitridspacer52 die vertikalen Seitenwände der Zeilenstreifen, die aus dem Opfermaterial51 und Substratsäulen16 ausgebildet werden. - Ein Nassätzschritt wird durchgeführt, der das Material der unteren isolierenden Abdeckungsstruktur
31 selektiv zum Substrat1 , der Barrierenabdeckungsstruktur21 und dem Nitridspacer52 entfernt. Die Nassätzung ist isotroper Natur. Die Nassätzung nimmt die untere isolierende Abdeckungsstruktur31 ausgehend von freiliegenden Bereichen der unteren isolierenden Abdeckungsstruktur31 auf den ersten Seitenwänden201 der Bitleitungen2 zurück und wirkt in alle Richtungen. - In
6A sind die Richtungen, in denen die untere isolierende Abdeckungsstruktur31 zurückgenommen wird, durch Pfeile38 gekennzeichnet. Die untere isolierende Abdeckungsstruktur31 wird von ersten Seitenwänden201 der Bitleitungen2 zumindest teilweise, vorzugsweise vollständig, entfernt. - In
6B , die eine Querschnittsansicht entlang der Schnittlinie B-B in6A darstellt, werden isolierende Aussparungen34 zwischen Bitleitungen2 und den darunter liegenden Bereichen des Substrats1 durch den Nassätzschritt ausgebildet. Die isolierenden Aussparungen34 erstrecken sich entlang der Seitenwände der jeweiligen Bitleitungen2 von den freiliegenden Bereichen der Seitenwände innerhalb der Isolationsgräben40 bis nicht weiter als zur Mitte der entsprechenden Bitleitung2 . Weitere isolierende Aussparungen (nicht dargestellt) erstrecken sich senkrecht zu der Schnittlinie, die die benachbarten Zeilenstreifen hinterschneidet und erstrecken sich entlang der ersten Seitenwände201 der Bitleitungen2 . - In diesem Beispiel erstrecken sich die isolierenden Aussparungen
34 von einem Isolationsgraben40 bis zum entsprechenden benachbarten Isolationsgraben40 , wobei diese dabei vollständig die Zeilenstreifen zwischen jeweils zwei benachbarten Isolationsgräben40 hinterschneiden. - Dotiertes Halbleitermaterial, vorzugsweise polykristallines Silizium oder polykristallines Germanium, wird mit bekannten Methoden abgeschieden, so dass die isolierenden Aussparungen
34 gefüllt werden. Polykristallines Silizium, das außerhalb der isolierenden Aussparungen34 abgeschieden wird, wird mit einem anisotropen Trockenätzschritt entfernt. Restbereiche des polykristallinen Siliziums füllen die isolierenden Aussparungen34 und bilden einseitige Bitleitungskontakte3 aus. -
7A zeigt eine Aufsicht, in der die Fläche eines einzelnen Auswahltransistors71 hervorgehoben ist. Ein einseitiger Bitleitungskontakt3 schließt den hervorgehobenen Auswahltransistor71 an die rechts liegende Bitleitung2 an. - In
7B , die eine Querschnittsansicht entlang der Schnittlinie B-B von7A darstellt, bilden Säulen16 des Substrats1 aktive Flächen der Auswahltransistoren71 . Bitleitungen2 sind in einem unteren Bereich der Bitleitungsgräben20 angeordnet und trennen die aktiven Flächen6 innerhalb der Zeilen72 . Ein Opfermaterial51 füllt einen oberen Bereich der Bitleitungsgräben20 . Jede Säule16 mit der aktiven Fläche6 grenzt an zwei benachbarte Bitleitungen2 an. Die aktive Fläche6 jeder Säule16 ist an die jeweilige rechte Bitleitung2 über einen einseitigen Bitleitungskontakt3 angeschlossen und von der linken Bitleitung2 durch Restbereiche der unteren isolierenden Abdeckungsstruktur31 getrennt. - Vorzugsweise wird eine Wannenimplantation vorhergehend ausgeführt, spätestens vor dem Auffüllen der Aussparungen
34 , so dass eine vergrabene Schicht von einem zweiten Leitfähigkeitstyp in dem Substrat1 in einer zur Tiefe der Bitleitungen2 entsprechenden Tiefe ausgebildet wird. Erste dotierte Gebiete61 von einem ersten Leitfähigkeitstyp werden in einem unteren Gebiet der Säulen15 benachbart zum jeweiligen einseitigen Bitleitungskontakt3 durch Diffusion der Dotierstoffe aus dem hoch dotierten polykristallinen Siliziums ausgebildet. Die vergrabene Schicht wird in zu den ersten Gebieten61 entsprechenden Bereichen durch den Dotierstoff gegendotiert. Dadurch verbleiben die ersten dotierten Gebiete61 von der entsprechenden nächsten Bitleitung2 durch einen Restbereich der vergrabenen Schicht getrennt. Die Restbereiche der vergrabenen Schicht bilden Bodykontaktgebiete64 aus. - Die Nitridspacer
52 werden durch Abziehen entfernt, so dass die vertikalen Seitenwände der Säulen16 frei liegen. Mit bekannten Verfahren werden ein Gatedielektrikum44 und Wortleitungen41 auf Seitenwänden der Säulen16 benachbart zu den Kanalgebieten63 ausgebildet. -
8B , die eine Querschnittsansicht entlang der Schnittlinie B-B von8A ist, zeigt Wortleitungen41 , die sich in Paaren auf gegenüberliegenden Seitenwänden der Zeilenstreifen erstrecken, die in Form von Säulen16 ausgebildet sind und aktive Flächen6 und Stöpsel aus Opfermaterial51 aufweisen. - Eine dielektrische Wortleitungsfüllung stellt eine isolierende Struktur
42 bereit, die Paare von Spacer-Wortleitungen41 , die jeweils innerhalb jedes Isolationsgrabens40 ausgebildet sind, trennt. - Die Isolationsgrabenmaske
82 wird entfernt. Restbereiche der Bitleitungsmaske81 bedecken die Säulen16 mit aktiven Flächen6 während das Opfermaterial51 frei liegt. Das Opfermaterial51 wird entfernt und durch ein isolierendes Material wie Siliziumdioxid oder Siliziumnitrid zur Bereitstellung einer verbesserten Zellisolation ersetzt. - Die Struktur wird planarisiert, wobei Restbereiche der Isolationsgrabenmaske
82 entfernt werden. Die dadurch ausgebildete Struktur wird zum Herstellen eines Speicherkondensators oder eines weiteren Speicherbauelementes auf der planarisierten Oberfläche unter Verwendung bekannter Methoden prozessiert, gefolgt von bekannten Fertigungsschritten am Ende der Fertigungslinie („Back end of line”, BEOL). Die letztendliche Struktur des Auswahltransistor-Feldes ist in einer perspektivischen Ansicht und weiteren Querschnittsansichten in1 dargestellt. -
1 bis9 betreffen Doppel-Gatestrukturen für Zellkonzepte mit offenen Bitleitungen („open bit line”). Weitere Ausführungsformen der Erfindung, welche nicht dargestellt sind, betreffen Einzel-Gatestrukturen für Zellkonzepte mit sowohl offenen als auch gefalteten („folded bit line”) Bitleitungen. - Bei Einzel-Gatestrukturen für Konzepte mit offenen Bitleitungen kann die jeweilige Wortleitung in einer der Isolationsgräben benachbart zu der jeweiligen Zeile von Säulen angeordnet werden, während der gegenüberliegende Isolationsgraben entweder vollständig mit isolierendem Material gefüllt ist oder eine Referenzgateleitung vergraben führt.
- In einer Einzel-Gatestruktur für Konzepte mit gefalteten Bitleitungen wird jede Wortleitung alternierend an eine aktive Fläche einer von zwei benachbarten Zeilen von Säulen angeschlossen.
-
10 bis12 betreffen ein Verfahren zum Angeben eines Auswahltransistor-Feldes mit umgreifenden Gatestrukturen. Während für Doppel-Gatestrukturen das Opfermaterial vollständig durch ein isolierendes Material ersetzt wird, werden ein Gatedielektrikum und ein leitfähiges Material anstatt des isolierenden Materials zur Breitstellung umgebender Gatestrukturen vorgesehen. -
10B ist ein vergrößerter Bereich aus8B .10A ist eine horizontale Querschnittsansicht mit der Schnittlinie zwischen der oberen und der unteren Kante der Wortleitungen41 . - Wortleitungen
41 erstrecken sich entlang der Zeilen von Säulen16 . Ein Gatedielektrikum44 trennt die Wortleitungen41 von den Säulen16 und dem Opfermaterial51 . Eine obere isolierende Abdeckungsstruktur33 isoliert die Säulen16 vom Opfermaterial51 . - In
11B wird ein Opfermaterial51 bis zu einer Tiefe zurückgeätzt, die wenigstens der unteren Kante der Wortleitungen41 entspricht, wobei Vertiefun gen55 zwischen benachbarten Säulen16 innerhalb derselben Zeile von Säulen72 ausgebildet werden. Teile des Gatedielektrikums44 benachbart zu den Vertiefungen55 und obere Obereiche der oberen isolierenden Abdeckungsstruktur33 werden freigelegt. - Die Dicke der freigelegten Bereiche der oberen isolierenden Abdeckungsstruktur
33 wird reduziert. Die freigelegten Bereiche des Gatedielektrikums44 benachbart zu den Vertiefungen55 werden entfernt. Beide Schritte werden vorzugsweise als ein Nassätzschritt durchgeführt, wobei der Nassätzschritt sowohl das Material des Gatedielektrikums44 als auch auf das Material der oberen isolierenden Abdeckungsstruktur33 angreift. Vorzugsweise werden sowohl das Gatedielektrikum41 und die obere isolierende Abdeckungsstruktur33 aus Oxid wie Siliziumoxid ausgebildet. - Ein leitfähiges Material wird in die Vertiefungen
55 abgeschieden und bis zu einer Tiefe zurückgenommen, die die obere Kante der Wortleitungen44 nicht übersteigt. Ein isolierendes Material wird zum vollständigen Auffüllen der Vertiefungen55 abgeschieden. - In
12A bildet das abgeschiedene leitfähige Material Gateleiterstöpsel54 aus. Jeder Gateleiterstöpsel54 schließt elektrisch zwei Wortleitungen, die auf gegenüberliegenden Seiten der jeweiligen Zeile von Säulen72 verlaufen, elektrisch an. Die gedünnten Bereiche der zurückgenommenen oberen isolierenden Abdeckungsstruktur33 bilden einen weiteren Bereich des Gatedielektrikums44 aus und koppeln den Gateleiterstöpsel54 kapazitiv an die benachbarten in den Säulen16 ausgebildeten aktiven Flächen, so dass Bereiche eines leitfähigen Kanals innerhalb des Kanalbereichs der aktiven Fläche benachbart zum Gateleiterstöpsel54 ausgebildet werden. Eine umgebende Gatestruktur mit zwei gegenüberliegenden Wortleitungen44 und zwei Gateleiterstöpsel54 wird ausgebildet. - In diesem Beispiel entspricht das leitfähige Material polykristallinem Silizium.
- In
12B , die eine Querschnittsansicht entlang der Schnittlinie B-B von12A ist, liegen Restbereiche51' des Opfermaterials51 unterhalb einer unteren Kante der Wortleitungen41 . Gateleiterstöpsel54 verbinden Paare von Wortleitungen41 . Ein isolierendes Material bedeckt die Gateleiterstöpsel54 oberhalb der oberen Kante der Wortleitungen41 . - Eine weitere Ausführungsform des erfindungsgemäßen Auswahltransistor-Feldes mit umgebender bzw. umgreifender Gatestruktur ist in der perspektivischen Ansicht in
13 dargestellt. Die Gateleiterstöpsel54 erstrecken sich zwischen zwei Bitleitungen2 und der oberen Kante der Säulen16 . Ein Deckoxid (nicht dargestellt) trennt die Gateleiterstöpsel54 von den Bitleitungen2 . -
- 1
- Substrat
- 10
- Oberfläche
- 15
- Volumenbereich des Substrats
- 16
- Substratsäule
- 2
- Bitleitung
- 20
- Bitleitungsgraben
- 201
- erste Seitenwand
- 202
- zweite Seitenwand
- 21
- Barrierenabdeckungsstruktur
- 22
- Metall
- 3
- einseitiger Bitleitungskontakt
- 31
- untere isolierende Abdeckungsstruktur
- 32
- Deckoxid
- 33
- obere isolierende Abdeckungsstruktur
- 34
- isolierende Aussparung
- 35
- Aussperrungsfüllung
- 36
- Nassätzmaske
- 37
- Maskenimplantation
- 38
- Aussperrungswachstum
- 40
- Isolationsgraben
- 41
- Wortleitung
- 42
- isolierende Struktur
- 43
- umgreifende Gatestruktur
- 44
- Gatedielektrikum
- 451
- erste Seite
- 452
- zweite Seite
- 46
- Zwischenschichtdielektrikum
- 51
- Opfermaterial
- 51'
- ausgespartes Opfermaterial
- 52
- Nitridspacer
- 53
- Isolationsstöpsel
- 54
- Gateleiterstöpsel
- 55
- Vertiefung
- 6
- aktive Fläche
- 6
- erstes dotiertes Gebiet
- 62
- zweites dotiertes Gebiet
- 63
- Kanalgebiet
- 64
- Bodykontaktgebiet
- 7
- Auswahltransistor-Feld
- 71
- Auswahltransistor
- 72
- Zeile von Säulen
- 73
- Spalte von Säulen
- 731
- erste Spalte von Säulen
- 732
- zweite Spalte von Säulen
- 74
- Spalte von Isolationsstöpsel
- 741
- erste Seite
- 742
- zweite Seite
- 8
- Speicherbauelement
- 81
- Bitleitungsmaske
- 82
- Isolationsgrabenmaske
- 83
- Speicherkondensator
- 831
- untere Elektrode
- 832
- dielektrische Schicht
- 833
- obere Elektrode
- 834
- Kontaktstöpsel
Claims (25)
- Auswahltransistor-Feld mit: einer Mehrzahl von Substratsäulen, die sich von einem Volumenbereich eines Halbleitersubstrats aus nach oben erstrecken und in Zeilen und Spalten angeordnet sind, wobei jede Substratsäule ein aktives Gebiet genau eines Auswahltransistors mit vertikalem Kanal ausbildet; Isolationsgräben zur Trennung von Zeilen von Substratsäulen; Spalten von Isolationsstöpseln, wobei jeder Isolationsstöpsel innerhalb jeder Zeile von Substratsäulen benachbarte Säulen voneinander trennt, jede Spalte von Isolationsstöpsel sich gegenüberliegende erste und zweite Seiten aufweist, die erste Seite jeweils benachbart zu einer ersten Spalte von Substratsäulen und die zweite Seite jeweils benachbart zu einer zweiten Spalte von Substratsäulen liegt; Wortleitungen zur Steuerung der Auswahltransistoren, wobei die Wortleitungen innerhalb der Isolationsgräben verlaufen und jede Wortleitung benachbart zu den Substratsäulen der jeweiligen Zeile von Substratsäulen liegt und von den entsprechenden Substratsäulen durch ein Gatedielektrikum isoliert ist und nicht über die Substratsäulen nach oben hinausragt; Bitleitungen, wobei jeweils genau eine Bitleitung zwischen jeweils zwei benachbarten Spalten von Substratsäulen und unterhalb der Isolationsstöpsel angeordnet ist, und sich entlang der Spalten von Isolationsstöpsel erstreckt, jede Bitleitung an die aktiven Gebiete in den Substratsäulen der ersten Spalte von Substratsäulen über einen entsprechenden einseitigen Bitleitungskontakt angeschlossen ist und jede Bitleitung von den aktiven Gebieten der Substratsäulen der zweiten Spalte von Substratsäulen isoliert ist.
- Auswahltransistor-Feld nach Anspruch 1, wobei jedes aktive Gebiet aufweist: genau ein erstes dotiertes Gebiet von einem ersten Leitfähigkeitstyp, das in einem unteren Bereich des aktiven Gebiets benachbart zum entsprechenden einseitigen Bitleitungskontakt ausgebildet ist; genau ein zweites dotiertes Gebiet vom ersten Leitfähigkeitstyp, das in einem oberen Bereich des aktiven Gebiets benachbart zu einer Oberfläche des Halbleitersubstrats ausgebildet ist; und ein Kanalgebiet, das nicht dotiert ist oder vom zweiten Leitfähigkeitstyp ist und das erste und zweite dotierte Gebiet voneinander trennt; wobei die Wortleitungen benachbart zu den Kanalgebieten angeordnet sind und die Bitleitungen an die ersten dotierten Gebieten angeschlossen sind.
- Auswahltransistor-Feld nach Anspruch 2, wobei jedes aktive Gebiet ein Bodykontaktgebiet vom zweiten Leitfähigkeitstyp aufweist, jedes Bodykontaktgebiet benachbart zu dem entsprechenden ersten dotierten Gebiet ausgebildet ist und das Kanalgebiet an den Volumenbereich des Halbleitersubstrats anschließt.
- Auswahltransistor-Feld nach Anspruch 3, wobei der erste Leitfähigkeitstyp ein n-Typ ist.
- Auswahltransistor-Feld nach Anspruch 1, wobei die Bitleitungen ein Übergangsmetall oder eine Übergangsmetallverbindung, insbesondere ein Übergangsmetallnitrid, aufweisen.
- Auswahltransistor-Feld nach Anspruch 1, wobei die einseitigen Bitleitungskontakte dotiertes polykristallines Halbleitermaterial, insbesondere Silizium oder Germanium, aufweisen.
- Auswahltransistor-Feld nach Anspruch 1, wobei die Isolationsstöpsel vollständig aus isolierenden Materialien aufgebaut sind.
- Auswahltransistor-Feld nach Anspruch 1, wobei die Isolationsstöpsel polykristallines Silizium aufweisen und eine obere isolierende Abdeckungsstruktur, die zwischen dem polykristallinen Silizium und den aktiven Gebieten angeordnet ist.
- Auswahltransistor-Feld nach Anspruch 8, wobei jeder Isolationsstöpsel weiterhin ein isolierendes Material unterhalb einer unteren Kante der Wortleitungen aufweist, wobei die obere isolierende Abdeckungsstruktur oberhalb einer oberen Kante der Wortleitungen angeordnet ist und einen Bereich des Gateoxids bildet, und wobei das polykristalline Silizium einen Gateleiterstöpsel zwischen der unteren Kante und der oberen Kante der Wortleitungen bildet, wobei der Gateleiterstöpsel an eine der Wortleitungen angeschlossen ist.
- Speicherbauelement mit einem Auswahltransistor-Feld nach einem der Ansprüche 1 bis 9, bei dem oberhalb der aktiven Gebiete Speicherkondensatoren angeordnet sind, wobei jeder Speicherkondensator an eines der aktiven Gebiete angeschlossen ist.
- Verfahren zum Herstellen eines Auswahltransistor-Feldes nach Anspruch 1 für Speicherbauelemente mit: Ausbilden von Bitleitungsgräben in dem Halbleitersubstrat; Ausbilden einer unteren isolierenden Abdeckungsstruktur und von vergrabenen Bitleitungen in unteren Bereichen jedes Bitleitungsgrabens, wobei die untere isolierende Abdeckungsstruktur die jeweilige Bitleitung vom Halbleitersubstrat isoliert; Auffüllen der Bitleitungsgräben oberhalb der Bitleitungen mit einem Opfermaterial; Ausbilden der Isolationsgräben, die sich senkrecht zu den Bitleitungsgräben erstrecken, wobei eine Tiefe der Isolationsgräben wenigstens derart ist, dass sich gegenüberliegende erste und zweite vertikale Seitenwände der Bitleitungen wenigstens teilweise innerhalb der Isolationsgräben frei liegen und die Substratsäulen im Halbleitersubstrat ausgebildet werden, wobei jede Substratsäule jeweils zwischen zwei benachbarten Isolationsgräben und zwei benachbarten Bitleitungsgräben ausgebildet ist; Bereitstellen einer Nassätzmaske, wobei die Nassätzmaske die zweiten vertikalen Seitenwände der Bitleitungen innerhalb der Isolationsgräben bedeckt, während die ersten vertikalen Seitenwände freiliegend verbleiben; Zurückbilden der unteren isolierenden Abdeckungsstruktur ausgehend von den ersten freiliegenden vertikalen Seitenwänden, so dass Aussparungen zwischen den Bitleitungen und den Substratsäulen ausgebildet werden, wobei die Aussparungen sich entlang der ersten Seitenwände der Bitleitungen erstrecken; und Auffüllen der Aussparungen mit leitfähigem Material, wobei das leitfähige Material in den Isolationsgräben die einseitigen Bitleitungskontakte ausbildet und jeder einseitige Bitleitungskontakt die jeweilige Bitleitung an das der ersten Seitenwand am Bitleitungskontakt gegenüberliegende aktive Gebiet anschließt.
- Verfahren nach Anspruch 11, wobei die untere isolierende Abdeckungsschicht vollständig von den ersten Seitenwänden der entsprechenden Bitleitung entfernt wird, so dass jeder einseitige Bitleitungskontakt sich zwischen zwei benachbarten Isolationsgräben erstreckt.
- Verfahren nach Anspruch 11, wobei die Bitleitungen ein Übergangsmetall oder ein Übergangsmetallnitrid aufweisen.
- Verfahren nach Anspruch 11, wobei die Bitleitungen ein hoch dotiertes Halbleitermaterial aufweisen.
- Verfahren nach Anspruch 11, wobei vor dem Auffüllen der Bitleitungsgräben mit dem Opfermaterial ein Deckoxid auf den Bitleitungen ausgebildet wird.
- Verfahren nach Anspruch 11, wobei vor dem Auffüllen der Bitleitungsgräben mit dem Opfermaterial eine obere isolierende Abdeckungsstruktur auf Seitenwänden der Bitleitungsgräben oberhalb der Bitleitungen ausgebildet wird.
- Verfahren nach Anspruch 11, wobei vor dem Bereitstellen der Nassätzmaske ein Nitridspacer an vertikalen Seitenwänden der Isolationsgräben ausgebildet wird.
- Verfahren nach Anspruch 11, wobei das Bereitstellen der Nassätzmaske umfasst: Abscheiden einer konformen polykristallinen Siliziumschicht; Ausführen einer schrägen Implantation ausgerichtet zu den Isolationsgräben, so dass zweite Bereiche der polykristallinen Siliziumschicht, die zweite Seitenwände der Bitleitungen innerhalb der Isolationsgräben bedecken, dotiert werden, während erste zweite Bereiche der polykristallinen Siliziumschicht, die die ersten Seitenwände der Bitleitungen innerhalb der Isolationsgräben bedecken, undotiert verbleiben; und Selektives Entfernen der ersten Bereiche der polykristallinen Siliziumschicht zu den zweiten Bereichen.
- Verfahren nach Anspruch 11, wobei das Verfahren zusätzlich die Schritte aufweist: Ausführen einer Wannenimplantation vor dem Auffüllen der Aussparungen, so dass eine vergrabene Schicht vom zweiten Leitfähigkeitstyp im Halbleitersubstrat in einer zur Tiefe der Bitleitungen entsprechenden oder darunter liegenden Tiefe ausgebildet wird; Bereitstellen von hoch dotiertem polykristallinen Silizium als leitfähiges Material zum Auffüllen der Aussparungen; und Ausbilden erster dotierter Gebiete vom ersten Leitfähigkeitstyp in einem unteren Gebiet der Substratsäulen, benachbart zu dem jeweiligen einseitigen Bitleitungskontakt, durch Diffusion von Dotierstoffen aus dem hoch dotierten polykristallinen Silizium, wobei jedes erste dotierte Gebiet von der jeweils be nachbarten Bitleitung durch einen Restbereich der vergrabenen Schicht getrennt bleibt, der ein Bodykontaktgebiet ausbildet.
- Verfahren nach Anspruch 19, wobei das Verfahren zusätzlich den Schritt aufweist: Ausführen einer weiteren Wannenimplantation, so dass zweite dotierte Gebiete vom ersten Leitfähigkeitstyp in oberen Bereichen der Substratsäulen ausgebildet werden, wobei jedes zweite dotierte Gebiet von dem jeweiligen ersten dotierten Gebiet durch ein Kanalgebiet getrennt bleibt und das Kanalgebiet an den Volumenbereich des Halbleitersubstrats über das jeweilige Bodykontaktgebiet angeschlossen ist.
- Verfahren nach Anspruch 20, wobei die Wortleitungen entlang der Seitenwände der Isolationsgräben benachbart zu den Kanalgebieten ausgebildet werden.
- Verfahren nach Anspruch 11, zusätzlich aufweisend: Ersetzen des Opfermaterials durch ein dielektrisches Material, wobei das dielektrische Material die Isolationsstöpsel ausbildet.
- Verfahren nach Anspruch 11, zusätzlich aufweisend: Zurücknehmen des Opfermaterials bis zu einer Tiefe unterhalb der unteren Kante der Wortleitungen, wobei Vertiefungen zwischen den Substratsäulen innerhalb einer Zeile von Substratsäulen ausgebildet werden und Bereiche der oberen isolierenden Abdeckungsstruktur an Seitenwänden der Vertiefungen frei liegen. Reduzieren der Dicke der frei liegenden Bereiche der oberen isolierenden Abdeckungsstruktur, so dass die verbleibenden Bereiche der oberen isolierenden Abdeckungsstruktur als weitere Bereiche des Gatedielektrikums wirken; Auffüllen unterer Bereiche der Vertiefungen unterhalb der oberen Kante der Wortleitungen mit einem Gateleiterstöpsel, wobei der Gateleiterstöpsel an die Wortleitungen angeschlossen ist; und Auffüllen oberer Bereiche der Vertiefungen oberhalb der oberen Kante der Wortleitungen mit einem isolierenden Material.
- Verfahren nach Anspruch 23, wobei temporäre Bereiche des Gatedielektrikums auf Teilen des innerhalb der Isolationsgräben freiliegenden Opfermaterials beim Ausbilden des Gatedielektrikums auf den Seitenwänden der Substratsäulen ausgebildet werden und die temporären Bereiche der Gatedielektrikums vor dem Auffüllen der unteren Bereiche der Vertiefungen wieder entfernt werden.
- Verfahren nach Anspruch 24, wobei die Dicke der oberen isolierenden Abdeckungsstruktur während des Entfernens der temporären Bereiche des Gatedielektrikums reduziert wird.
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