DE10362018B4 - Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen - Google Patents

Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen Download PDF

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Abstract

Anordnung von vertikalen Transistorzellen (81) in einem Transistorzellenfeld, wobei die Transistorzellen (81)
– im in einem Substrat (1) ausgebildeten Transistorzellenfeld in einer Transistorebene in Zeilen, die sich jeweils in einer x-Richtung erstrecken und von Wortleitungsgräben (5) voneinander separiert sind, und in Spalten, die sich jeweils in einer zur x-Richtung senkrechten y-Richtung erstrecken und von Trenngräben (6) separiert sind, angeordnet sind und
– jeweils einen unteren Source/Drain-Anschlussbereich (2), einen oberen Source/Drain-Anschlussbereich (4) und ein zwischen dem unteren Source/Drain-Anschlussbereich (2) und dem oberen Source/Drain-Anschlussbereich (4) angeordnetes aktives Gebiet (3) zur Ausbildung eines leitfähigen, durch ein Potential einer durch ein Gatedielektrikum (51) vom aktiven Gebiet (3) isolierten Gateelektrade (52) steuerbaren Kanals zwischen den beiden Source/Drain-Anschlussbereichen (2, 4) aufweisen, wobei
– die Gateelektroden (52) in den Wortleitungsgräben (5) angeordnet sind und die Gateelektroden (52) von in der x-Richtung benachbarten Transistorzellen (81) miteinander verbunden sind und Abschnitte von Wortleitungen (521, 522) ausbilden,...

Description

  • Die Erfindung betrifft eine Anordnung von vertikalen Transistorzellen in einem Transistorzellenfeld. Die Erfindung betrifft ferner ein Verfahren zur Herstellung von vertikalen Transistorzellen.
  • Speicherzellen heute üblicher dynamischer Schreiblesespeicher (dynamic random access memories, DRAMs) werden üblicherweise als 1T1C-Speicherzellen mit jeweils einem Speicherkondensator zur Speicherung von Ladungsträgern und einem Auswahltransistor zur Adressierung des Speicherkondensators ausgebildet. Der Auswahltransistor sowie der Speicherkondensator sind dabei in bzw. auf einem Substrat ausgebildet. Bei Speicherzellen vom Typ "trench capacitor" werden die Speicherkondensatoren im Substrat im Wesentlichen unterhalb einer durch die Auswahltransistoren gebildeten Transistorebene und bei Spei cherzellen vom Typ "stacked capacitor" im Wesentlichen oberhalb der Transistorebene angeordnet.
  • Im Zuge einer weiteren Steigerung der Leistungsfähigkeit von DRAMs wird eine Verkleinerung der Strukturgrößen sowie ein möglichst geringer Platzbedarf einer Speicherzelle bezogen auf eine durch die Fertigungstechnologie vorgegebene minimale Strukturgröße F angestrebt. Die Reduzierung der minimalen Strukturgröße erfolgt dabei in lithographiebedingten Schritten. Gut skalierbare Speicherzellenkonzepte sind dabei ohne über eine rein maßstäbliche Verkleinerung der Speicherzellenstrukturen hinausgehende, zusätzliche Änderungen von einer größeren minimalen Strukturgröße auf eine kleinere minimale Strukturgröße übertragbar. Gut skalierbare Speicherzellenkonzepte sind vorteilhaft, da ein Mehraufwand für über rein maßstäbliche Anpassungen hinausgehende Änderungen eines Layouts der Speicherzellenstrukturen bei einem Übergang zu einer kleineren Strukturgröße begrenzt wird.
  • Zur Verringerung des Platzbedarfes einer Speicherzelle ist es bekannt, den Auswahltransistor in einer zur Transistorebene vertikalen Struktur vorzusehen. Dabei sind die Source/Drain-Anschlussbereiche (S/D junctions) bezogen auf die Transistorebene im Wesentlichen vertikal übereinander angeordnet. Ein durch eine Gateelektrode des Auswahltransistors gesteuerter Kanal wird dann hauptsächlich in einer zur Transistorebene senkrechten Richtung in einem aktiven Gebiet des Auswahltransistors ausgebildet, das zwischen den beiden Source/Drain-Anschlussbereichen des Auswahltransistors vorgesehen ist. Eine Anordnung mit vertikalen Transisrorzellen ist beispielsweise aus der US 6,352,894 B1 (Goebel et al.) bekannt und in der 1, die den Figuren der obigen Patenschrift nachempfunden ist, dargestellt.
  • Die 1 zeigt mehrere Transistorzellen 81, die auf einem Substrat 1 angeordnet sind. Jede Transistorzelle 81 weist dabei einen oberen Source/Drain-Anschlussbereich 4 und einen unteren Source/Drain-Anschlussbereich 2 auf. Zwischen dem oberen 4 und dem unteren 2 Source/Drain-Anschlussbereich ist jeweils ein aktives Gebiet (auch Bodygebiet) 3 ausgebildet. Die Transistorzellen 81 sind jeweils in rechtwinklig zueinander angeordneten Zeilen und Spalten angeordnet, wobei sich die Zeilen längs einer x-Richtung und die Spalten längs einer zur x-Richtung senkrechten y-Richtung erstrecken. Innerhalb einer eile werden jeweils benachbarte Transistorzellen 81 durch schmale Trenngräben 6 separiert. Benachbarte Zeilen werden durch weite, aktive Gräben 5 voneinander getrennt. In den schmalen Trenngräben 6 sind erste Abschnitte von Gateelektroden 52 ausbildet. Die weiten, aktiven Gräben 5 sind von jeweils zwei voneinander isolierten und jeweils einer der benachbarten Zeilen zugeordneten Wortleitungen 521, 522 durchzogen, die zweite Abschnitte der Gateelektroden 52 ausbilden. Über die Wortleitungen 521, 522 sind die jeweils in einer Zeile angeordnete Gateelektroden 52 miteinander leitend verbunden. Die Gateelektrode 52 jeder Transistorzelle 81 umschließt das aktive Gebiet 3 von vier Seiten. Die unteren Source/Drain-Anschlussbereiche 2 der Transistorzellen 81 sind als Abschnitte einer in einem oberen Bereich durch die aktiven Gräben 5 und die Trenngräben 6 strukturierten Anschlussplatte (buried plate) 21 ausgebildet und miteinander elektrisch leitend verbunden. Die Gateelektrode 52 einer Transistorzelle 81 ist durch ein Gatedielektrikum 51 vom aktiven Gebiet 3 der zugeordneten Transistorzelle 81 isoliert, Eine Isolatorschicht 50 isoliert die Source/Drain-Anschlussbereiche 2, 4 gegen angrenzende leitfähige Strukturen und wird zum Anschluss der oberen Source/Drain-Anschlussbereiche, etwa an eine Elektrode eines Speicherkondensators, im Verlauf einer weiteren Prozessierung abschnittsweise geöffnet.
  • Nachteilig an der dargestellten Anordnung von Transistorzellen 81 ist insbesondere, dass die aktiven Gebiete 3 der Transistorzellen 81 elektrisch ohne Anschluss sind.
  • Ein Transistorzellenfeld mit vertikal ausgebildeten Transistorzellen, die entsprechend einem Plate-Line-Sensing-Konzept angeordnet sind und über Gateelektroden angesteuert werden, die als Abschnitte vergrabener Wortleitungen ausgebildet sind, ist in der US 4,630,088 beschrieben. Dabei sind die Transistorzellen jeweils paarweise einander gegenüberliegend zu parallel zu den Wortleitungen verlaufenden Zellen-Doppelzeilen angeordnet. Die Transistorzellen jeder Doppelzeile werden durch p+-dotierte Abschnitte des Halbleiterstegs voneinander separiert.
  • Eine weitere Transistorzellenanordnung mit vertikalen Transistorzellen, die nach dem Plate-Line-Sensing-Konzept angeordnet sind und über als Abschnitte von vergrabenen Wortleitungen ausgebildete Gateelektroden angesteuert werden, ist in der US 4,663,644 beschrieben. Die Wortleitungsgräben reichen bis in die gemeinsame Anschlussplatte (cell plate).
  • Wird im Betriebszustand einer Transistorzelle im aktiven Gebiet der Transistorzelle ein durch ein Potential an den Gateelektroden gesteuerter Kanal ausgebildet, so erfolgt in Transistorzellen ohne elektrischen Anschluss des aktiven Gebietes kein Abfluss von Majoritätsträgern aus dem aktiven Gebiet. Eine Anreicherung von Majoritätsträgern im aktiven Gebiet verändert aber die elektrischen Eigenschaften der Transistorzelle nachteilig. Insbesondere kann durch eine angereicherte Ladung im aktiven Gebiet ein parasitärer Bipolartransistor aktiviert werden, der unter bestimmten Betriebsbedingungen einer Anordnung von Speicherzellen einen Leckstrom etwa zum bzw. vom zum Speicherkondensator orientierten Source/Drain-Anschlussbereich hervorruft (floating body effect).
  • Dadurch verändert sich eine auf dem Speicherkondensator gespeicherte Ladung und ein durch die Ladung repräsentiertes, in der Speicherzelle gespeichertes Datum wird verfälscht, wenn der Speicherkondensator nicht rechtzeitig nachgeladen wird. Jeder Nachladeprozess erhöht in nachteiliger Weise eine mittlere Zugriffszeit auf das in der Speicherzelle gespeicherte Datum und die Leistungsaufnahme der Speicherzelle.
  • Mit einer Anordnung von Transistorzellen, wie sie in der 1 dargestellt ist, lassen sich mit einer minimalen Strukturgröße F Speicherzellen mit einem planaren Flächenbedarf von 4F2, bzw. von 8F2 für Speicherkonzepte mit so genannter Folded-Bitline-Struktur realisieren. Ein zusätzlicher Anschluss für das aktive Gebiet jeder Transistorzelle nach herkömmlicher Art würde den Flächenbedarf der Transistorzelle erheblich vergrößern.
    •
  • Es ist daher Aufgabe der vorliegenden Erfindung, eine Anordnung für Transistorzellen und Speicherzellen zur Verfügung zu stellen, bei der eine Funktionsbeschränkung der Transistorzellen durch einen Floating-Body-Effekt reduziert ist und der Flächenbedarf gegenüber herkömmlichen Speicherzellenkonzepten für 4F2- bzw. 8F2-Transistor- bzw. 4F2- bzw. 8F2-Speicherzellen nicht oder nicht wesentlich erhöht ist. Es ist ferner Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer solchen Transistor- bzw. Speicherzelle anzugeben.
  • Eine die Aufgabe lösende Anordnung von vertikalen Transistorzellen der eingangs genannten Art weist die im Patentanspruch 1 genannten Merkmale auf. Eine die Aufgabe lösende Anordnung von Speicherzellen geht aus dem Patentanspruch 6 und ein die Aufgabe lösendes Verfahren aus dem Patentanspruch 8 hervor. Vorteilhafte Weiterbildungen ergeben sich jeweils aus den Unteransprüchen.
  • Vertikale Transistorzellen sind in zunächst bekannter Art in einem Transistorzellenfeld in einer Transistorebene angeordnet. Dabei sind die Transistorzellen in einer x-Richtung in von Wortleitungsgräben (aktiven Gräben) voneinander separierten Zeilen und in einer zur x-Richtung senkrechten y-Richtung in von genauso tiefen Trenngräben separierten Spalten angeordnet. Jede Transistorzelle weist einen unteren Source/Drain-Anschlussbereich, einen oberen Source/Drain-Anschlussbereich und ein zwischen dem unteren und dem oberen Source/Drain-Anschlussbereich ausgebildetes aktives Gebiet auf. Im aktiven Gebiet wird im Betriebszustand der Transistorzelle in Abhängigkeit eines Potentials an einer durch ein Gatedielektrikum vom aktiven Gebiet isolierten Gateelektrode eine Ausbildung eines leitfähigen Kanals zwischen den beiden Source/Drain-Anschlussbereichen gesteuert.
  • Die aktiven Gebiete mindestens von in der x-Richtung einander benachbarten Transistorzellen sind miteinander verbunden. Damit ist ein Ladungsträgertransport zwischen den aktiven Gebieten von mindestens jeweils in der x-Richtung benachbarten Transistorzellen möglich. Floating-Body-Effekte sind vermieden.
  • Die Gateelektroden sind in den Wortleitungsgräben angeordnet. Die Gateelektroden von jeweils in der x-Richtung benachbarten Transistorzellen sind miteinander verbunden und bilden Wortleitungen aus.
  • Die aktiven Gebiete sind Abschnitte eines oder mehrerer Schichtkörper. Der Schichtkörper ist dabei in einem oberen Bereich von den Wortleitungsgräben und den Trenngräben strukturiert. In einem unteren Bereich verbindet ein Schichtkörper die aktiven Gebiete von mindestens in der x-Richtung einander benachbarten Transistorzellen.
  • Sind mehrere Schichtkörper zeilenweise ausgebildet, so sind die Schichtkörper bevorzugt zeilenweise in ein an das Transistorzellenfeld anschließendes Anschlussfeld verlängert.
  • Im Bereich des Anschlussfeldes sind die Schichtkörper miteinander verbunden, so dass auch ein Ladungsträgertransport zwischen in y-Richtung benachbarter Transistorzellen möglich ist.
  • In besonders bevorzugter Weise sind die Schichtkörper einzeln oder gemeinsam mit einer Struktur verbunden, deren Potential im Betriebszustand der Transistorzelle so gesteuert wird, dass eine Anreicherung von Ladungsträgern in den aktiven Gebieten bzw. dem oder den Schichtkörpern vermieden wird. Das Potential ist im einfachsten Fall das Potential eines Trägersubstrats (bulk).
  • Die unteren Source/Drain-Anschlussbereiche der Transistorzellen sind jeweils mit einer zusammenhängenden Anschlussplatte verbunden bzw. jeweils Abschnitte einer mindestens in einem oberen Bereich strukturierten und in einem unteren Bereich zusammenhängenden Anschlussplatte.
  • In den Trenngräben können weitere Abschnitte der Gateelektroden angeordnet sein. Bevorzugt sind die Trenngräben aber mit einem Isolatormaterial gefüllt. Es ergibt sich dann ein wesentlich vereinfachter Prozessfluss für die Herstellung der Transistoranordnung.
  • Die Trenngräben und die Wortleitungsgräben weisen die gleiche Tiefe auf. Die Anschlussplatte weist in einem oberen Bereich sich längs der x-Achse erstreckende untere Source/Drain-Anschlussbereiche auf, wobei die Source/Drain-Anschlussbereiche unterhalb der Wortleitungsgräben angeordnet sind. Die Schichtkörper sind jeweils unterhalb der aktiven Gebiete zeilenweise zusammenhängend ausgebildet und werden durch die unteren Source/Drain-Anschlussbereiche bzw. die Wortleitungsgräben voneinander separiert. Der Vorteil dieser Anordnung liegt in einer vereinfachten Prozessierung, da die unteren Source/Drain-Anschlussbereiche etwa durch Implantation selbstjustiert zu den Wortleitungsgräben ausgebildet werden können.
  • Die erfindungsgemäße Anordnung ermöglicht den Anschluss der aktiven Gebiete im Rahmen der für einen minimalen Flächenbedarf der Transistorzelle notwendigen Randbedingungen. Bevorzugt weisen also die aktiven Gebiete der Transistorzellen bezogen auf eine fertigungsbedingte minimale Strukturgröße F parallel zur Transistorebene eine Querschnittsfläche von im Wesentlichen 1F2 auf. Der Flächenbedarf einer Transistorzelle beträgt dann im Wesentlichen 4F2.
  • Ein erfindungsgemäßes Transistorzellenfeld ist etwa zur Anordnung von Auswahltransistoren in einem Speicherzellenfeld geeignet, wobei jede Speicherzelle des Speicherzellenfeldes neben einem Auswahltransistor einen Speicherkondensator zur Speicherung elektrischer Ladung aufweist. Dabei ist der Speicherkondensator jeweils über einen der Source/Drain-Anschlussbereiche mit dem Auswahltransistor verbunden. Bevorzugt ist dabei der Speicherkondensator mit dem oberen Source/Drain-Anschlussbereich des Auswahltransistors verbunden. Es ergibt sich dann für die Speicherzelle eine "stacked capacitor" Ausformung, bei der der Speicherkondensator oberhalb einer von den Auswahltransistoren gebildeten Transistorebene ausgeführt ist. Für eine solche Anordnung ist es auch bekannt, die unteren Source/Drain-Anschlussbereiche als Abschnitte einer im Substrat ausgebildeten Anschlussplatte auszubilden.
  • Die erfindungsgemäße Anordnung ermöglicht insbesondere durch die besondere Struktur der Wortleitungen einen minimalen Pitch der Bitleitungen. Bei einem Pitch der Wort- und Bitleitungen von je 2 F entsprechend dem zugeordneten Ausführungsbeispiel wird somit der Flächenbedarf der Speicherzelle bei gleichzeitigem Anschluss des aktiven Gebietes auf 8 F2 eingeschränkt. Die erfindungsgemäße Anordnung ermöglicht in dieser Ausbildung auch eine Anordnung von Bit- und Wortleitungen, wie sie für die Folded-Bitline-Verschaltung erforderlich sind.
  • Bei der erfindungsgemäßen Anordnung weisen die aktiven Gebiete ferner eine Geometrie mit einem in den lateralen Abmessungen großen Aspektverhältnis auf. Sie ist gut skalierbar.
  • Für kleine Strukturgrößen F ist eine vollständige Verarmung der aktiven Gebiete möglich, wodurch die elektrischen Eigenschaften der Transistorzellen erheblich verbessert sind.
  • Gemäß dem erfindungsgemäßen Verfahren zur Herstellung von in einem Transistorzellenfeld längs einer x-Richtung in Zeilen und längs einer zur x-Richtung senkrechten y-Richtung in Spalten angeordneten vertikalen Transistorzellen in einem Substrat wird zunächst im Substrat eine leitfähige Anschlussplatte vorgesehen, auf der ein Vorläufer-Schichtkörper angeordnet wird.
  • In einen oberen Bereich des Vorläufer-Schichtkörpers werden längs der x-Richtung verlaufende, Wortleitungsgräben mit einer ersten Weite eingebracht. In unterhalb der Wortleitungsgräben angeordneten Abschnitten des Vorläufer-Schichtkörpers werden anschließend jeweils sich bis zur Anschlussplatte erstreckende untere Source/Drain-Anschlussbereiche ausgebildet. Dabei gehen aus dem Vorläufer-Schichtkörper durch die Wortleitungsgräben und die unteren Source/Drain-Anschlussbereiche voneinander separierte Schichtkörper hervor. Aus den oberen Bereichen der Schichtkörper werden zeilenweise über die unteren Bereiche der Schichtkörper miteinander verbundene aktive Gebiete der Transistorzellen ausgebildet. Die in der x-Richtung benachbarte Transistorzellen separierenden Trenngräben können dabei mit derselben Tiefe wie die Wortleitungsgräben vorgesehen werden. Werden dann im weiteren Verlauf der Prozessierung Gateelektrodenstrukturen sowohl in den Wortleitungsgräben als auch in den Trenngräben vorgesehen, so umfassen die Gateelektrodenstrukturen das aktive Gebiet zwischen den beiden Source/Drain-Anschlussbereichen in vorteilhafter Weise nahezu vollständig von vier Seiten.
  • Das Ausbilden der unteren Source/ Drain-Anschlussbereiche erfolgt selektiv in unterhalb der Wortleitungsgräben angeordneten Abschnitten des Vorläufer-Schichtkörpers. Dazu werden in den oberen Bereich der Schichtkörper jeweils die längs der y-Richtung verlaufenden Trenngräben mit einer gegenüber der ersten Weite der Wortleitungsgräben geringeren zweiten Weite eingebracht. In den oberen Bereichen der Schichtkörper werden dadurch jeweils von den Wortleitungsgräben und den Trenngräben begrenzte Transistorstege ausgebildet. In der Folge wird etwa mittels einer plasmagestützten Gasphasenabscheidung (plasma enhanced chemical vapour deposition, PECVD) mit hoher Abscheidungsrate eine nichtkonforme Arbeitsschicht abgeschieden, die auf den Transistorstegen schneller aufwächst als in den Wortleitungsgräben und den Trenngräben. Der Abscheidungsprozess wird abgebrochen, sobald durch die auf den Transistorstegen aufwachsende Arbeitsschicht jeweils zwischen in der x-Richtung benachbarten Transistorstegen liegende Abschnitte der Trenngräben abgedeckt sind. Auf diese Weise bildet die Arbeitsschicht eine Maske, mit der die unteren Source/Drain-Anschlussbereiche selektiv in den unterhalb der Wortleitungsgräben angeordneten Abschnitte des Vorläufer-Schichtkörpers ausgebildet werden können.
  • Dabei erfolgt die Ausbildung der unteren Source/Drain-Anschlussbereiche in den unterhalb der Wortleitungsgräben befindlichen Abschnitten des Vorläufer-Schichtkörpers bevorzugt mittels einer Ionenimplantation. Die unteren Source/Drain-Anschlussbereiche werden sich bis zur Anschlussplatte erstreckend vorgesehen. Die aktiven Gebiete von in der x-Richtung benachbarten Transistorzellen bleiben jeweils durch unterhalb der Transistorstege befindliche Abschnitte des jeweiligen Schichtkörpers miteinander zusammenhängend verbunden.
  • Nachstehend wird die Erfindung anhand von Figuren näher erläutert, wobei einander entsprechende Komponenten mit gleichen Bezugszeichen versehen sind. Es zeigen:
  • 1 Eine schematische perspektivische Darstellung einer bekannten Anordnung von Transistorzellen in einem Substrat,
  • 2 einen schematischen Schaltplan einer Speicherzelle,
  • 3 einen schematischen Querschnitt quer zur x-Richtung durch eine gemäß einem erfindungsgemäßen Verfahren prozessierte Transistorzellenanordnung in einer ersten Fertigungsphase, und
  • 4 einen schematischen Querschnitt quer zur x-Richtung durch eine gemäß dem erfindungsgemäßen Verfahren prozessierte Transistorzellenanordnung in einer zweiten Fertigungsphase.
  • Die 1 wurde bereits eingangs erläutert.
  • Ein der Speicherzelle der 1 zugrunde liegendes Schaltungskonzept (plate line sensing) ist in der 2 schematisch dargestellt. Dabei korrespondiert der Anschluss WL der 2 mit einer der Wortleitungen. Die Bitleitungen BL werden oberhalb der Speicherkondensatoren ausgeführt, Die Anschlussplatte 21 wird mit dem Potential Vdd/2 beaufschlagt.
    •
  • Anhand der 3 und der 4 wird ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens zur Herstellung einer erfindungsgemäßen Transistorzelle beschrieben. Die Formierung von Transistorzellen 81 geht dabei von einer n-dotierten Schicht eines Substrats 1 aus, die als gemeinsamer elektrischer Anschluss der zu einem Transistorzellenfeld angeordneten Transistorzellen vorgesehen ist (common plate line) und eine Anschlussplatte 21 ausbildet. Oberhalb der n-dotierten Anschlussplatte 21 wird eine zunächst nicht- oder nur schwach p-dotierte Schicht angeordnet, aus der im Zuge des erfindungsgemäßen Verfahrens aktive Gebiete 3 und untere Source/Drain-Anschlussbereiche 2 der Transistorzellen 81 hervorgehen. Die nicht- oder schwach p-dotierte Schicht bildet ei nen Vorläufer-Schichtkörper 3'' aus. Der Vorläufer-Schichtkörper 3'' wird entweder durch ein epitaktisches Verfahren erzeugt oder geht aus einem einkristallinen Halbleitermaterial des Substrats 1 hervor. Im Vorläufer-Schichtkörper 3'' werden zunächst längs einer x-Richtung aktive Gräben 5 und in einer zur x-Richtung senkrechten y-Richtung Trenngräben von im Wesentlichen gleicher Tiefe ausgebildet. Dabei enden die aktiven Gräben 5 und die Trenngräben innerhalb des Vorläufer-Schichtkörpers 3'' und erreichen die Anschlussplatte 21 nicht. Die sich längs der x-Richtung erstreckenden aktiven Gräben 5 werden mit einer größeren Weite vorgesehen als die sich längs der y-Richtung erstreckenden Trenngräben, beispielsweise mit mehr als der doppelten Weite. Der Vorläufer-Schichtkörper 3'' bleibt zunächst in einem unteren Bereich unterhalb der Gräben 5, 6 unstrukturiert. In einem oberen Bereich werden im Vorläufer-Schichtkörper 3'' durch die Gräben 5, 6 voneinander getrennte Halbleiterstege ausgebildet, die in der x-Richtung eine Längsausdehnung von beispielsweise zweimal der minimalen Strukturgröße F und in der y-Richtung eine Querausdehnung von etwa 0,8 F aufweisen. In diesem Ausführungsbeispiel beträgt die Weite der aktiven Gräben 2F und die Weite der Trenngräben 0,8F.
  • Auf den durch die Gräben 5, 6 strukturierten Vorläufer-Schichtkörper 3'' wird in der Folge etwa mittels plasmagestützter chemischer Gasphasenabscheidung (plasma enhanced chemical vapour deposition, PECVD) eine Prozessschicht 71 abgeschieden. Das Material der Prozessschicht 71 ist typischer weise Siliziumnitrid. Die Prozessschicht 71 wird auf den Halbleiterstegen in einer größeren Schichtdicke vorgesehen als am Boden der aktiven Gräben 5. Dabei werden die schmalen Trenngräben durch die auf den Halbleiterstegen aufwachsende Prozessschicht 71 im Wesentlichen abgedeckt, während die weiten aktiven Gräben 5 nicht vollständig abgedeckt werden. Für das Ausführungsbeispiel wird die Prozessschicht 71 so abgeschieden, dass sie von den Halbleiterstegen aus jeweils mindestens 0,4 F, bevorzugt aber 0,6 F weit über die benachbarten Tenngräben 6 und die aktiven Gräben 5 auskragt. Die 0,8 F weiten Trenngräben 6 werden dabei sicher überwachsen, während die 2 F weiten aktiven Gräben 5 geöffnet bleiben. Falls notwendig, werden durch einen anschließenden Ätzschritt Anteile der Prozessschicht 71 aus dem Bodenbereich der weiten, aktiven Gräben 5 entfernt, während der Bodenbereich der schmalen Trenngräben, durch die oberhalb der Halbleiterstege über den Trenngräben zusammengewachsene Prozessschicht 71 abgedeckt bleibt. Mit einem anschließenden Implantationsschritt, der senkrecht zur Transistorebene erfolgt, werden in unterhalb der aktiven Gräben 5 gelegenen Abschnitten des Vorläufer-Schichtkörpers 3'' untere Source/Drain-Anschlussbereiche 2 ausgebildet, die sich jeweils an die Anschlussplatte 21 anschließen. Gemäß dem obigen Beispiel wird dazu für Gatestrukturen von 70 nm Arsen mit einer Ionisierungsenergie von etwa 100 bis 200 keV implantiert.
  • In der 3 ist der Zustand zweier in der y-Richtung benachbarter Transistorzellen 81 nach der Implantation der unteren Source/Drain-Anschlussbereiche 2 in einem Querschnitt senkrecht zur y-Richtung dargestellt. Aus dem Vorläufer-Schichtkörper 3'' sind durch die unteren Source/Drain-Anschlussbereiche 2 voneinander getrennte Schichtkörper 3' hervorgegangen, die sich jeweils zeilenweise unterhalb der Halbleiterstege längs der x-Richtung erstrecken.
  • Nach Entfernen der Prozessschicht 71 wird in bekannter Weise ein Gatedielektrikum 51 mindestens abschnittsweise an den Wandungen der aktiven Gräben 5, optional auch an den Wandungen der Trenngräben 6, erzeugt. Es folgt eine konforme Abscheidung eines leitfähigen Materials, für das Ausführungsbeispiel bevorzugt in einer Dicke von beispielsweise 0,6 F, zur Ausbildung der Gateelektroden. Anschließend wird das leitfähige Material durch einen isotropen Ätzschritt soweit zurückgebildet, dass es entlang der vertikalen Seitenflächen der Halbleiterstege verbleibt (spacer etch). Die schmalen Trenngräben, die die Transistorzellen 81 in x-Richtung voneinander trennen, werden dabei durch das Gateelektrodenmaterial mindestens soweit ausgefüllt, dass die Gateelektroden 52 von in der x-Richtung benachbarten Transistorzellen 81 aneinander grenzen und sich längs der x-Richtung erstreckende Wortleitungen 521 ausbilden. Die Gateelektroden 52, bzw. die Wortleitungen 521 bedecken dabei die Seitenflächen der Halbleiterstege nicht vollständig, sondern erstrecken sich von einer durch den Abscheidungsprozess des Gateelektrodenmaterials und dem nachfolgenden Ätzschritt bestimmten Höhe des Halbleiterstegs bis zum Boden der Gräben 5, 6. Der obere, von den Gateelektroden 521 nicht eingeschlossene Bereich des Halbleitersteges kann dadurch in der Folge durch eine Schrägimplantation zu jeweils einen oberen Source/Drain-Anschlussbereich 4 der jeweiligen Transistorzelle 81 ausgebildet werden. Dabei erfolgt die Schrägimplantation selbstjustiert zu den Gateelektroden 52 bzw. zu den Wortleitungen 521. In den Schichtkörpern 3' wird dabei pro Transistorzelle 81 jeweils zwischen zwei in x-Richtung benachbarten Trenngräben 6 und zwischen dem unteren und dem oberen Source/Drain-Anschlussbereich 2, 4 ein aktives Gebiete 3 ausgebildet.
  • Der schematisch in der 4 dargestellte Zustand der Transistorzellenanordnung ergibt sich nach einem Auffüllen mindestens der aktiven Gräben 5 mit einem Wortleitungsisolator (inter wordline fill) und einem Abtrag von zuvor oberhalb einer Oberkante der oberen Source/Drain-Anschlussbereiche 4 abgeschiedenem Material.
  • Zur Ausbildung einer Speicherzelle wird in der Folge auf dem oberen Source/Drain-Anschlussbereich 4 nach bekannter Art ein Speicherkondensator angeordnet.

Claims (10)

  1. Anordnung von vertikalen Transistorzellen (81) in einem Transistorzellenfeld, wobei die Transistorzellen (81) – im in einem Substrat (1) ausgebildeten Transistorzellenfeld in einer Transistorebene in Zeilen, die sich jeweils in einer x-Richtung erstrecken und von Wortleitungsgräben (5) voneinander separiert sind, und in Spalten, die sich jeweils in einer zur x-Richtung senkrechten y-Richtung erstrecken und von Trenngräben (6) separiert sind, angeordnet sind und – jeweils einen unteren Source/Drain-Anschlussbereich (2), einen oberen Source/Drain-Anschlussbereich (4) und ein zwischen dem unteren Source/Drain-Anschlussbereich (2) und dem oberen Source/Drain-Anschlussbereich (4) angeordnetes aktives Gebiet (3) zur Ausbildung eines leitfähigen, durch ein Potential einer durch ein Gatedielektrikum (51) vom aktiven Gebiet (3) isolierten Gateelektrade (52) steuerbaren Kanals zwischen den beiden Source/Drain-Anschlussbereichen (2, 4) aufweisen, wobei – die Gateelektroden (52) in den Wortleitungsgräben (5) angeordnet sind und die Gateelektroden (52) von in der x-Richtung benachbarten Transistorzellen (81) miteinander verbunden sind und Abschnitte von Wortleitungen (521, 522) ausbilden, – die Trenngräben (6) und die Wortleitungsgräben (5) die gleiche Tiefe aufweisen, – die unteren Source/Drain-Anschlussbereiche (2) unterhalb der Wortleitungsgräben (5) und jeweils als Abschnitte in einem oberen Bereich einer im oberen Bereich strukturierten und in einem unteren Bereich zusammenhängenden, als n-dotierte Schicht im Substrat (1) ausgebildeten Anschlussplatte (21) ausgebildet sind, und – die aktiven Gebiete (3) jeweils Abschnitte eines in seinem oberen Bereich von den Trenngräben (6) strukturierten und in seinem unteren Bereich die aktiven Gebiete (5) von in der x-Richtung einander benachbarten Transistorzellen (81) verbindenden zusammenhängenden Schichtkörpers (3') sind, – so dass die aktiven Gebiete (3) mindestens von in der x-Richtung einander benachbarten Transistorzellen (81) miteinander verbunden sind und ein Ladungsträgertransport zwischen den aktiven Gebieten (3) von mindestens jeweils in der x-Richtung benachbarten Transistorzellen (81) ermöglicht ist.
  2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass im Transistorzellenfeld eine Mehrzahl von jeweils durch die Wortleitungsgräben (5) voneinander separierten Schichtkörpern (3') vorgesehen ist.
  3. Anordnung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass die Schichtkörper (3') jeweils zeilenweise in ein an das Transistorzellenfeld anschließendes Anschlussfeld verlängert sind.
  4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Schichtkörper (3') im Bereich des Anschlussfeldes miteinander verbunden sind.
  5. Anordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Schichtkörper (3') mit einer ein Substratpotential aufweisenden Struktur verbunden sind.
  6. Anordnung von jeweils einen Auswahltransistor (81) und einen mit einem Source/Drain-Anschlussbereich (2, 4) des Auswahltransistors elektrisch verbundenen Speicherkondensator (82) aufweisenden Speicherzellen in einem Speicherzellenfeld, gekennzeichnet durch eine Anordnung der Auswahltransistoren (81) nach einem der Ansprüche 1 bis 5.
  7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, dass die Auswahltransistoren (81) jeweils am oberen Source/Drain-Anschlussbereich (4) mit dem zugeordneten Speicherkondensator (82) verbunden sind.
  8. Verfahren zur Herstellung von in einem Transistorzellenfeld in sich längs einer x-Richtung erstreckenden Zeilen und in sich längs einer zur x-Richtung senkrechten y-Richtung erstreckenden Spalten angeordneten vertikalen Transistorzellen (81) in einem Substrat (1), bei dem – im Substrat (1) eine n-dotierte Schicht als leitfähige Anschlussplatte (21) vorgesehen wird, – auf der leitfähigen Anschlussplatte (21) ein Vorläufer-Schichtkörper (3'') angeordnet wird, – in einen oberen Bereich des Vorläufer-Schichtkörpers (3'') längs der x-Richtung verlaufende Wortleitungsgräben (5) mit einer ersten Weite eingebracht werden, – in unterhalb der Wortleitungsgräben (5) angeordneten Abschnitten des Vorläufer-Schichtkörpers (3'') jeweils sich bis zur Anschlussplatte (21) erstreckende untere Source/Drain-Anschlussbereiche (2) ausgebildet werden, wobei aus dem Vorläufer-Schichtkörper (3'') durch die Wortleitungsgräben (5) und die unteren Source/Drain-Anschlussbereiche (2) voneinander beabstandete Schichtkörper (3') hervorgehen und wobei aus den oberen Bereichen der Schichtkörper (3') zeilenweise über die unteren Bereiche der Schichtkörper (3') miteinander verbundene aktive Gebiete (3) der Transistorzellen (81) ausgebildet werden.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass das Ausbilden der unteren Source/Drain-Anschlussbereiche (2) selektiv in unterhalb der Wortleitungsgräben (5) angeord neten Abschnitten des Vorläufer-Schichtkörpers (3'') erfolgt und dazu – in den jeweils oberen Bereichen der Schichtkörper (3') längs der y-Richtung verlaufende Trenngräben (6) mit einer gegenüber der ersten Weite geringeren zweiten Weite eingebracht werden, wobei im oberen Bereich der Schichtkörper (3') jeweils von den Wortleitungsgräben (5) und den Trenngräben (6) begrenzte Transistorstege entstehen, – eine nichtkonforme, auf den Transistorstegen schneller als in den Wortleitungsgräben (5) und den Trenngräben (6) anwachsenden Arbeitsschicht (91) abgeschieden wird und – der Abscheidungsprozess abgebrochen wird, sobald durch die auf den Transistorstegen aufwachsende Arbeitsschicht (91) jeweils zwischen in der x-Richtung benachbarten Transistorstegen liegende Abschnitte der Trenngräben (6) abgedeckt sind.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die unteren Source/Drain-Anschlussbereiche (2) mittels einer Ionenimplantation des Schichtkörpers (3') ausgebildet werden, wobei in den unterhalb der Wortleitungsgräben (5) befindlichen Abschnitten der Schichtkörpers (3) sich bis zur Anschlussplatte (21) erstreckende untere Source/Drain-Anschlussbereiche (2) ausgebildet werden, wobei die aktiven Gebiete (3) von in der x-Richtung benachbarten Transistorzellen (81) durch unterhalb der Transistorstege befindliche Abschnitte des Schichtkörpers (3') verbunden bleiben. (inter wordline fill) und einem Abtrag von zuvor oberhalb einer Oberkante der oberen Source/Drain-Anschlussbereiche 4 abgeschiedenem Material. Zur Ausbildung einer Speicherzelle wird in der Folge auf dem oberen Source/Drain-Anschlussbereich 4 nach bekannter Art ein Speicherkondensator angeordnet.
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