KR101277402B1 - 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터 - Google Patents

게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터 Download PDF

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Abstract

반도체 디바이스와, 이를 포함하는 회로와, 이를 동작시키는 방법이 기재된다. 상기 디바이스는 전기적 플로팅 바디 영역(18)을 포함하고, 게이트(16)가 상기 바디 영역의 제 1 부분(18-1) 위에 배치된다. 상기 장치는 바디 영역의 제 2 부분(18-2)과 이웃하는 소스 영역(20)을 포함하며, 상기 제 2 부분은 제 1 부분과 이웃하며, 상기 제 1 부분으로부터 소스 영역을 격리한다. 상기 디바이스는 바디 영역의 제 3 부분(18-3)과 이웃하는 드레인 영역(22)을 포함하며, 상기 제 3 부분은 제 1 부분과 이웃하고, 드레인 영역을 제 1 부분으로부터 격리한다.

Description

게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ＤＲＡＭ 트랜지스터{FLOATING-BODY DRAM TRANSISTOR COMPRISING SOURCE/DRAIN REGIONS SEPARATED FROM THE GATED BODY REGION}
이 출원은 2007년 1월 26일자 US 특허 출원 제60/897,686호로부터 우선권을 주장한다.
이 출원은 2006년 8월 24일자 Okhonin의 US 특허 출원 제11/509,188호 “Memory Cell and Memory Cell Array Having an Electrically Floating Body Transistor, and Methods of Operating Same”(US 특허 출원 공개 번호 2007/0058427)에 관한 것이다.
본 발명은 반도체 디바이스, 구조, 메모리 셀 및 어레이와, 이러한 디바이스, 셀 및 어레이를 제어 및/또는 동작시키기 위한 기법에 관한 것이다. 더 구체적으로, 하나의 양태에서, 본 발명은 메모리 셀이 전기 전하를 저장하도록 구성, 또는 동작되는 전기적 플로팅 바디(electrically floating body)를 갖는 동적 랜덤 액세스 메모리(DRAM: dynamic random access memory) 셀, 어레이, 구조 및 디바이스에 관한 것이다.
성능을 개선하고, 누설 전류를 감소시키며, 전체 스케일링(scaling)을 보강 하는 기법, 물질 및 디바이스를 이용하여 고급 집적 회로(advanced integrated circuit)를 사용 및/또는 제조하는 지속적인 경향이 있다. SOI(Semiconductor-On-Insulator)가 사용되어 이러한 디바이스가 조립될 수 있거나, 상기 디바이스가 상기 SOI 상에, 또는 내부에(이하에서는 모두“상에”) 배치될 수 있다. 이러한 디바이스는 SOI 디바이스라고 알려지며, 예를 들어, 부분 공핍형(PD: partially depleted), 완전 공핍형(FD: fully depleted) 디바이스, 다중 게이트 디바이스(예를 들어, 더블 게이트, 또는 트리플 게이트) 및 Fin-FET를 포함한다.
동적 랜덤 액세스 메모리 셀의 하나의 타입은, SOI 트랜지스터의 전기적 플로팅 바디 효과를 기반으로 한다. 예를 들어, US 특허 제6,969,662호(이하, '662 특허)를 참조하라. 이와 관련하여, 동적 랜덤 액세스 메모리 셀은, 바디에 인접하게 배치되고, 게이트 유전체만큼 채널로부터 이격되어 있는 채널을 갖는 PD, 또는 FD SOI 트랜지스터(또는 벌크 물질/기판으로 형성되는 트랜지스터)로 구성될 수 있다. 트랜지스터의 바디 영역은 상기 바디 영역 아래에 배치되는 절연 층(또는 예를 들어, 벌크-타입 물질/기판 내 비-전도성 영역)의 관점에서 전기적으로 플로팅하다. 상기 메모리 셀의 상태는 SOI 트랜지스터의 바디 영역 내의 전하의 농도에 의해 판단된다.
도 1A, 1B 및 1C를 참조하여, 하나의 실시예에서, 반도체 DRAM 어레이(10)는 다수의 메모리 셀(12)을 포함하며, 상기 다수의 메모리 셀(12) 각각은, 게이트(16)와, 전기적으로 플로팅이도록 구성되는 바디 영역(18)과, 소스 영역(20)과, 드레인 영역(22)을 갖는 트랜지스터(14)를 포함한다. 상기 바디 영역(18)은 소스 영역(20) 과 드레인 영역(22) 사이에 배치된다. 덧붙이자면, 바디 영역(18)은, 절연 영역(예를 들어, SOI 물질/기판)이거나 비-전도성 영역(예를 들어, 벌크-타입 물질/기판)인 영역(24) 상에, 또는 그 위에 배치될 수 있다. 절연, 또는 비-전도성 영역(24)은 기판(26) 상에 배치될 수 있다.
선택된 워드 라인(28), 선택된 소스 라인(30) 및/또는 선택된 비트 라인(32)으로 적합한 제어 신호를 적용시킴으로써, 데이터가 메모리 셀로 기록되거나, 상기 메모리 셀로부터 판독된다. 이에 따라서, 전하 캐리어가 전기적 플로팅 바디 영역(18)에 축적되거나, 이로부터 방출 및/또는 배출되며, 이때, 전기적 플로팅 바디 영역(18) 내의 캐리어의 양에 의해, 데이터 상태가 정의된다. 예를 들어, 특징, 속성, 구조, 구성, 물질, 기법 및 이점을 포함하는 ‘662 특허의 전체 내용은 본원에서 참조로서 인용된다.
예를 들어, 도 2A와 2B의 N-채널 트랜지스터를 참조하면, 예를 들어, 소스 영역(20) 및/또는 드레인 영역(22) 부근의 임팩트 이온화에 의해, 다수 캐리어(전자, 또는 정공)(34)를 메모리 셀(12)의 바디 영역(18)에 축적시키거나, 또는 이로부터 방출/배출시킴으로써, DRAM 어레이(10)의 메모리 셀(12)이 동작한다(도 2A 참조). 예를 들어, 소스/바디 접합부 및/또는 드레인/바디 접합부에 순바이어스를 인가함으로써, 바디 영역(18)으로부터 다수 캐리어(34)가 방출되거나, 배출될 수 있다(도 2B 참조).
적어도 이러한 논의의 목적으로, 로직 하이(high), 또는 로직 “1”은, 예를 들어, 프로그램되지 않은 디바이스 및/또는 로직 로우(low)나 로직 “0”으로 프로 그램된 디바이스에 비해, 바디 영역 중 다수 캐리어의 증가된 농도에 대응한다. 반대로, 로직 로우, 또는 로직 “0”은, 예를 들어, 프로그램되지 않은 디바이스 및/또는 로직 하이, 또는 로직 “1”로 프로그램된 디바이스에 비해, 바디 영역 중 다수 캐리어의 감소된 농도에 대응한다.
한 가지 종래 기법에서, 트랜지스터의 문턱 전압 이상인 게이트 바이어스뿐 아니라, 트랜지스터의 드레인에 작은 바이어스를 인가함으로써, 메모리 셀이 판독된다. 이와 관련하여, N-형 트랜지스터를 이용하는 메모리 셀의 맥락에서, 하나 이상의 워드 라인(28)에 양전압이 인가되어, 이러한 워드 라인과 연계되는 메모리 셀의 판독이 가능해질 수 있다. 트랜지스터의 전기적 플로팅 바디 영역에 저장된 전하에 의해 드레인 전류의 크기가 판단되거나, 영향 받는다. 마찬가지로, 종래의 판독 기법은, 메모리 셀의 트랜지스터의 게이트로의 지정된 전압의 인가에 따라 제공/발생되는 채널 전류의 크기를 감지하여, 메모리 셀의 상태를 판단할 수 있다. 플로팅 바디 메모리 셀은 둘 이상의 서로 다른 로직 상태에 해당하는 둘 이상의 서로 다른 전류 상태를 가질 수 있다(예를 들어, 2개의 서로 다른 로직 상태 “1”과 “0”에 대응하는 2개의 서로 다른 전류 조건/상태).
요컨대, N-채널형 트랜지스터를 갖는 메모리 셀에 대한 종래의 기록 프로그래밍 기법(writing programming technique)은 종종, 채널 임팩트 이온화(도 3A 참조), 또는 밴드-투-밴드 터널링(band-to-band tunneling)(게이트에 의해 유도되는 드레인 누설(GIDL: Gate-Induced Drain Leakage))(도 3B)에 의해, 과량의 다수 캐리어를 제공한다. 드레인 측 정공 제거(도 4A), 또는 소스 측 정공 제거(도 4B), 또는 예를 들어 백 게이트 펄싱(back gate pulsing)을 이용하는 드레인 및 소스 측 정공 제거(도 4C)에 의해, 다수 캐리어가 제거될 수 있다.
종래의 프로그래밍/판독 기법은 종종, (예를 들어, 높은 “0” 기록 전류로 인한) 비교적 큰 전력 소모와, 비교적 작은 메모리 프로그래밍 윈도우를 초래한다. 본 발명은, 하나의 양태로, 비교적 더 낮은 전력의 메모리 프로그래밍을 가능하게 하고, 비교적 더 큰 메모리 프로그래밍 윈도우를 제공하는 프로그래밍/판독 법의 조합에 관한 것이다(예를 들어, 두 가지 모두, 적어도 종래의 프로그래밍 기법에 비해 그렇다). 또한 이러한 새로운 접근법은 더 바람직한 전력 소모를 제공하고, 개선된 보유 특성을 포함할 수 있는 플로팅 바디 메모리 셀을 제공할 수 있다.
반도체 디바이스와, 이를 포함하는 회로와, 이를 동작시키는 방법이 기재된다. 상기 디바이스는 전기적 플로팅 바디 영역(18)을 포함하고, 게이트(16)가 상기 바디 영역의 제 1 부분(18-1) 위에 배치된다. 상기 장치는 바디 영역의 제 2 부분(18-2)과 이웃하는 소스 영역(20)을 포함하며, 상기 제 2 부분은 제 1 부분과 이웃하며, 상기 제 1 부분으로부터 소스 영역을 격리한다. 상기 디바이스는 바디 영역의 제 3 부분(18-3)과 이웃하는 드레인 영역(22)을 포함하며, 상기 제 3 부분은 제 1 부분과 이웃하고, 드레인 영역을 제 1 부분으로부터 격리한다.
도 1A는 하나의 전기적 플로팅 바디 트랜지스터로 구성된 다수의 메모리 셀을 포함하는 종래 기술인 DRAM 어레이의 개략적 도시이다.
도 1B는 하나의 전기적 플로팅 바디 부분 공핍형 트랜지스터(PD-SOI NMOS)로 구성된 바람직한 종래 기술의 메모리 셀의 3차원 도시이다.
도 1C는 라인 C-C'에 따른 도 1B의 종래 기술의 메모리 셀의 단면도이다.
도 2A 및 2B는 하나의 전기적 플로팅 바디 트랜지스터(PD-SOI NMOS)로 구성된 종래 기술의 메모리 셀의 플로팅 바디, 소스 및 드레인 영역의 주어진 데이터 상태에 대한 전하 관계의 예시적 개략도이다.
도 3A 및 3B는 도 1B의 메모리 셀을 로직 상태 “1”로 프로그램하기 위한 종래의 방법(즉, 트랜지스터(N-형 채널 트랜지스터)의 전기적 플로팅 바디에 과량의 다수 캐리어를 발생, 또는 제공)을 도시하며, 이들 바람직한 실시예에서 채널 전자 임팩트 이온화(도 3A)에 의해, 그리고 GIDL, 또는 밴드 투 밴드 터널링(도 3B)에 의해, 다수 캐리어가 발생, 또는 제공된다.
도 4A, 4B 및 4C는 메모리 셀을 로직 상태 “0”으로 프로그램하기 위한 종래의 방법의 개략적이고 일반적인 도시이다. 즉, 도 1B의 메모리 셀의 트랜지스터의 전기적 플로팅 바디로부터 다수 캐리어를 이동시킴으로써, 비교적 더 적은 다수 캐리어를 제공하고; 다수 캐리어는 드레인 영역/트랜지스터의 단자를 통해(도 4A), 그리고 소스 영역/트랜지스터의 단자를 통해(도 4B), 그리고 메모리 셀의 트랜지스터의 기판/백사이드 단자에 인가되는 백 게이트 펄스를 이용하여 드레인 영역/트랜지스터의 단자와 소스 영역/트랜지스터의 단자 모두를 통해(도 4C) 이동될 수 있 다.
도 5는 종래의 판독 기법( 및 제어 신호)의 예시적이고 개략적인 도시로서, 트랜지스터의 게이트에 지정된 전압을 인가하는 것에 반응하여, 메모리 셀의 트랜지스터에 의해 제공/발생된 채널 전류의 크기를 감지함으로써, 메모리 셀의 상태가 판단될 수 있다.
도 6은 하나의 실시예 하에서, 전기적 플로팅 바디 트랜지스터를 도시한다.
도 7A은 하나의 실시예 하에서, MOS 커패시터 “성분”과 진성 바이폴라 트랜지스터 “성분”을 포함하는 전기적 플로팅 바디 트랜지스터를 도시한다.
도 7B는 하나의 실시예 하에서 전기적 플로팅 바디 트랜지스터의 예시적 특성 곡선이다.
도 8A 및 8B는 하나의 실시예 하에서 로직 “1”로 기록, 또는 프로그램할 때 트랜지스터의 동작의 다양한 스테이지를 도시한다.
도 9A 및 9B는 하나의 실시예 하에서 로직 “0”으로 기록, 또는 프로그램할 때 트랜지스터의 동작의 다양한 스테이지를 도시한다.
도 10은 프로그램할 때, 가령, 이웃하는 메모리 셀을 지정된 데이터 상태(예를 들어, 로직 상태 “1” 및/또는 로직 상태 “0”)로 메모리 셀의 데이터 상태를 홀딩(holding), 또는 유지하는 본 발명의 하나의 양태의 예시적 실시예의 바람직한 도시이다.
도 11은 하나의 실시예 하에서, 지정 전압을 갖는 제어 신호를, 트랜지스터의 게이트, 소스 영역 및 드레인 영역에 인가함으로써, 메모리 셀의 데이터 상태가 판독 및/또는 판단될 수 있는 동작의 예시이다.
도 12는 하나의 실시예 하에서, 예를 들어, 각각의 “0”기록, “1” 기록, 판독 동작에 대한 전압 레벨 대 시(time)의 도표이다.
도 13은 하나의 실시예 하에서, 트랜지스터를 형성하기 위한 흐름도이다.
도 14는 하나의 실시예 하에서, 바디 영역의 제 3 부분에 의해 바디 영역의 제 1 부분이 드레인하고만 불연속하도록 만들어지는 전기적 플로팅 바디 트랜지스터이다.
도 15는 하나의 실시예 하에서, 바디 영역의 제 3 부분에 의해 바디 영역의 제 1 부분이 드레인하고만 불연속하도록 만들어지는 전기적 플로팅 바디 트랜지스터를 도시하며, 상기 소스 영역은 강하게 도핑된(HD) 부분과 약하게 도핑된(LD) 부분을 포함한다.
도 16은 하나의 실시예 하에서 바디 영역의 제 2 부분에 의해 바디 영역의 제 1 부분이 소스하고만 불연속하도록 만들어진 전기적 플로팅 바디 트랜지스터를 도시한다.
도 17은 하나의 실시예 하에서, 바디 영역의 제 2 부분에 의해 바디 영역의 제 1 부분이 소스하고만 불연속하도록 만들어지는 전기적 플로팅 바디 트랜지스터를 도시하며, 이때, 드레인 영역은 강하게 도핑된 부분과 약하게 도핑된 부분을 포함한다.
도 18은 하나의 실시예 하에서, 바디 영역의 제 1 부분이 소스 영역과 드레인 영역 모두와 불연속하도록 만들어지며, 각각의 소스 영역과 드레인 영역은 LD 및/또는 HD 부분을 포함하는 전기적 플로팅 바디 트랜지스터를 도시하며,
도 19는 하나의 실시예 하에서, 바디 영역의 제 1 부분이 소스와 드레인 영역 모두와 불연속하도록 만들어지고, 각각의 소스와 드레인 영역은 LD인 전기적 플로팅 바디 트랜지스터를 도시한다.
도 20은 하나의 실시예 하에서, 바디 영역의 제 1 부분이 소스 영역과 드레인 영역 모두와 불연속하도록 만들어지고, 소스 영역은 LD이고, 드레인 영역은 HD인, 전기적 플로팅 바디 트랜지스터를 도시한다.
도 21은 하나의 실시예 하에서, 바디 영역의 제 1 부분이 소스 영역과 드레인 영역 모두와 불연속하도록 만들어지고, 소스 영역은 HD이고, 드레인 영역은 LD인 전기적 플로팅 바디 트랜지스터를 도시한다.
도 22는 바디 영역의 제 1 부분이 소스 영역과 드레인 영역 모두와 불연속하도록 만들어지고, 소스 영역과 드레인 영역이 HD인 전기적 플로팅 바디 트랜지스터를 도시한다.
도 23A 및 23B는 본 발명의 특정 양태에 따라, 메모리 셀 어레이와, 데이터 감지 및 기록 회로와, 메모리 셀 선택 및 제어 회로를 포함하는 집적 회로 디바이스의 실시예의 개략적 블록 다이어그램이다.
도 24, 25 및 26은 본 발명의 특정 양태에 따라, 다수의 메모리 셀을 갖고, 메모리 셀의 각각의 로우에 대해 개별적인 소스 라인을 사용하는 바람직한 메모리 어레이의 하나의 실시예를 도시한다.
본원에 기재된 다수의 발명뿐 아니라, 상기 발명들의 다수의 양태와 실시예가 존재할 수 있다. 하나의 양태에서, 본 발명은 전기적 플로팅 바디(electrically floating body)를 포함하는 반도체 디바이스에 관련되어 있다. 또 다른 양태에서, 본 발명은 전기적 플로팅 바디 트랜지스터의 바디 영역에 전기 전하가 저장되는 하나 이상의 플로팅 바디 트랜지스터를 갖는 반도체 메모리 셀(그리고 상기 메모리 셀을 다수 포함하는 메모리 셀 어레이뿐 아니라 메모리 셀 어레이를 포함하는 집적 회로 디바이스)을 제어 및/또는 동작시키기 위한 기법에 관한 것이다. 본 발명의 기법은, 이러한 메모리 셀에서 데이터 상태를 제어, 기록 및/또는 판독하기 위해, 진성 바이폴라 트랜지스터 전류(이하 “소스” 전류라고 일컬음)를 사용할 수 있다. 이와 관련하여, 본 발명은 메모리 셀의 전기적 플로팅 바디 트랜지스터의 데이터 상태를 제어, 기록 및/또는 판독하기 위해 진성 소스 전류를 사용할 수 있다.
또한 본 발명은 이러한 제어와 동작 기법을 구현하기 위한 반도체 메모리 셀, 어레이, 회로 및 디바이스에 관한 것이다. 특히, 메모리 셀 및/또는 메모리 셀 어레이는 집적 회로 디바이스의 일부분, 예를 들어, 로직 디바이스(가령, 마이크로제어기, 또는 마이크로프로세서), 또는 메모리 디바이스(가령, 개별 메모리)의 일부분을 포함할 수 있다.
도 6은 하나의 실시예의 전기적 플로팅 바디 트랜지스터(14)를 도시한다. 상기 트랜지스터(14)는 전기적으로 플로팅이도록 구성된 바디 영역(18)을 포함한다. 상기 바디 영역(18)은 다함께 전기적 플로팅 바디(18)를 형성하는 3개의 부분, 또는 영역(18-1/18-2/18-3)을 포함한다. 상기 3개의 부분(18-1/18-2/18-3)의 각각은 서로 동일한, 또는 유사한 물질(가령, 이 예시에서는 P-형)을 포함한다. 상기 트랜지스터(14)는 바디 영역(18)의 제 1 부분(18-1) 위에 배치되는 게이트(16)를 포함한다. 게이트 유전체(32)(예를 들어, 게이트 옥사이드)가 게이트(16)와 바디 영역(18) 사이에 배치되며, 스페이서(SP)가 상기 데이트 유전체(32)에 이웃하게 배치된다.
소스 영역(20)이 바디 영역(18)의 제 2 부분(18-2)에 이웃하며, 상기 바디 영역의 제 2 부분(18-2)은 제 1 부분(18-1)과 이웃하며, 제 1 부분(18-1)으로부터 소스 영역(20)을 분리한다. 드레인 영역(22)은 바디 영역(18)의 제 3 부분(18-3)에 이웃하고, 상기 바디 영역의 제 3 부분(18-3)은 제 1 부분(18-1)에 이웃하며, 상기 제 1 부분(18-1)으로부터 드레인 영역(22)을 분리한다. 소스 영역(20) 및/또는 드레인 영역(22)은, 종래의 도핑, 또는 임플랜팅 기법을 이용하여, 생성된다(그러나 이에 제한받지 않음). 추후 상세히 설명될 바와 같이, 바디 영역의 제 2 부분(18-2)과 제 3 부분(18-3)은 제 1 부분(18-1)에서 소스(20)와 드레인(22) 중 하나 이상으로부터 전기적으로 “단절(disconnect)”(가령, 축적될 수 있는 임의의 전하를 단절, 또는 형성될 수 있는 임의의 반전 채널을 단절) 되도록 기능한다.
MOFSET으로의 제어 신호의 인가에 따라, 종래의 MOSFET 디바이스의 바디 영역에서 반전 채널(inversion channel)이 생성된다. 반전 채널이 형성되면, 소스 영역에서부터 바디 영역까지 연속인 전기적 채널이 제공된다. 종래의 디바이스의 반전 채널은, 소스 및 드레인 영역이 게이트 아래에 놓이도록 구성됨으로써, 전체 바디 영역에 걸쳐 있다. 이러한 방식으로, 종래의 디바이스에 적정 게이트 전압을 인 가함으로써, 반전 채널이 소스에서 드레인 영역까지 연속인 전기 채널을 형성할 수 있다.
그러나 종래의 MOSFET 디바이스와 달리, 하나의 실시예의 소스(20) 및/또는 드레인(22) 영역이, 소스(20) 및/또는 드레인(22) 영역의 어떠한 부분도 게이트(16) 아래에 위치하지 않도록 구성된다. 하나의 실시예의 소스(20) 및/또는 드레인(22) 영역의 구성은, 트랜지스터의 도핑된 소스(20) 및/또는 도핑된 드레인(22) 영역의 형태 및/또는 크기의 제어를 통한 구성을 포함한다. 바디 영역의 제 1 부분(18-1)만 게이트(16) 아래에 위치하기 때문에, 적정한 제어 신호가 게이트(16)에 인가될 때, 축적될 수 있는 전하, 또는 형성될 수 있는 반전 채널이 상기 제 1 부분(18-1)에서만 발견될 수 있다. 제 2 부분(18-2) 및/또는 제 3 부분(18-3)에서 어떠한 전하도 축적되지 않고, 어떠한 반전 채널도 형성되지 않는데, 왜냐하면, 이들 부분은 게이트(16) 아래에 위치하지 않기 때문이다. 따라서 제 2 부분(18-2) 및/또는 제 3 부분(18-3)에 의해, (존재한다면) 축적된 전하, 또는 (형성된다면) 반전 채널이, 소스 영역(20) 및/또는 드레인 영역(22)과 불연속일 수 있다.
게이터 전압을 트랜지스터(14)에 인가한 결과로서, 바디 영역(18)의 제 1 부분(18-1)에서 전하가 구축되지만, 축적된 전하 및/또는 소스와 드레인 영역 간의 연속인 반전 채널의 부재로 인해, 상기 바디 영역(18)에서 전류는 흐르지 않는다. 따라서 소스 및 드레인 영역에 대한 바디 영역의 제 1 부분(18-1)의 불연속적인 구성은 소스 영역(20)과 드레인 영역(22) 간의 전류의 흐름에 대한 “개회로(open circuit)”역할을 수행한다. 따라서 바디 영역(18)에 존재하는 임의의 전하에 의 해, 트랜지스터(14)는 커패시터로서 동작할 수 있다. 바디(18-1)의 전하의 영역이 소스 영역(20) 및/또는 드레인 영역(22)으로부터 단절된다.
도 7A는 하나의 실시예 하에서, MOS 커패시터 “구성요소”와 진성 바이폴라 트랜지스터 “구성요소”를 포함하는 전기적 플로팅 바디 트랜지스터(14)를 도시한다. 하나의 양태에서, 본 발명은 진성 바이폴라 트랜지스터 “구성요소”를 이용하여, 메모리 셀(12)을 프로그램/기록할뿐 아니라 판독할 수 있다. 이와 관련하여, 진성 바이폴라 트랜지스터는, 메모리 셀(12)에 데이터 상태를 프로그램/기록하고, 메모리 셀(12)의 데이터 상태를 판독하도록 사용되는 소스, 또는 바이폴라 트랜지스터 전류를 발생 및/또는 생성한다. 특히, 이 예시적 실시예에서, 전기적 플로팅 바디 트랜지스터(14)는 N-채널 디바이스이다. 따라서 다수 캐리어(34)는 “정공”이다.
하나의 실시예의 바이폴라 트랜지스터(14)가 플로팅 바디를 갖는데, 이는 전위가 고정되어 있지 않고, “플로팅”상태라는 것을 의미한다. 예를 들어, 전위는 게이트에서의 전하에 따라 달라진다. 종래의 바이폴라 트랜지스터는 적정한 동작을 위해 각각의 베이스 전류(base current), 에미터 전류(emitter current) 및 콜렉터 전류(collector current)를 필요로 한다. 그러나 종래의 바이폴리 FET에서 발견되는 것과 같은 어떠한 베이스 접촉도 없기 때문에, 이 실시예의 트랜지스터(14)의 임의의 베이스는 플로팅하지, 고정되지 않고, 따라서 이 트랜지스터의 전류가, 바디 영역에서 임팩트 이온화에 의해 생성되는 “소스” 전류라고 일컬어진다.
도 7B는 하나의 실시예 하에서의 전기적 플로팅 바디 트랜지스터(14)의 예시 적 특징 곡선이다. 상기 특징 곡선은 인가된 소스 전압과 인가된 드레인 전압 간의 전위차(“소스-드레인 전위차”)의 특정 임계 값 이상에서 소스 전류의 상당한 증가를 보여준다. 이에 대한 이유는 특정 임계값 이상에서 전압차가 바디 영역에 고전계(high electric field)를 발생시키기 때문이다. 상기 고전계는 바디 영역(18)의 제 1 부분(18-1)에서, 전자, 또는 충분한 에너지를 갖는 입자가 다수 캐리어, 즉, 정공을 생성하는 과정인 임팩트 이온화를 야기한다. 상기 임팩트 이온화는 다수 캐리어를 바디 영역으로 몰고 가며, 이로 인해, 의의 다수 캐리어가 드레인(또는 소스) 영역으로 흐르는 동안 바디 전위가 증가된다. 증가된 바디 전위는 바디 영역에서 소스 전류의 증가를 야기한다. 따라서 바디 영역에 과량의 다수 캐리어가 하나의 실시예의 트랜지스터(14)의 소스 전류를 발생한다.
도 8A 및 8B는 로직 “1”을 기록, 또는 프로그램할 때의 트랜지스터(14)의 동작을 도시한다. 이 실시예의 트랜지스터(14)는 N-채널, 또는 nMOS FET이지만, 또 다른 실시예에서 트랜지스터(14)가 P-채널, 또는 pMOS FET일 수 있다. N-채널 디바이스는 N+형 물질을 포함하는 소스(20)와 드레인(22) 영역을 포함하며, 이때, 바디 영역(18)은 P-형 물질을 포함한다.
이 실시예의 로직 “1” 프로그래밍 동작은 2 스테이지 제어 신호 인가를 포함하며, 상기 2 스테이지 제어 신호 인가 동안, 게이트 전압은 제 1 전압 레벨에서 제 2 전압 레벨로 변화된다. 동작 중에, 로직“1”을 기록, 또는 프로그램할 때, 하나의 실시예에서, 스테이지1 동안 먼저 지정된 전압을 갖는 제어 신호(가령, Vg=0.5V, Vs=0V 및 Vd=2.5V)가 (각각)메모리 셀(12)의 트랜지스터(14)의 게이 트(16), 소스 영역(20) 및 드레인 영역(22)에 인가된다(도 8A). 상기 스테이지1 제어 신호는 전기적 플로팅 바디(18)에서 소수 캐리어(minority carrier)(도면 상 도시되지 않음)의 축적을 야기할 수 있다. 스테이지1 제어 신호를 이용하여 게이트에 인가되는 제어 신호의 극성(가령, 양(positive))의 결과로서, 바디 영역(18) 내에 존재할 임의의 소수 캐리어가 바디(18)의 제 1 부분(18-1)에 축적된다. 소수 캐리어가 게이트 아래의 제 1 부분(18-1) 영역에 축적할 수 있다(그러나 이에 제한받지 않음).
하나의 실시예의 스테이지1 제어 신호에 대한, 바디(18)의 제 1 부분(18-1)에서의 물리적 행태는, 반전 채널(또한 “N-채널”이라고도 일컬어짐)이 게이트 유전체(32)와 전기적 플로팅 바디(18)의 경계부에 가까운 영역에서 게이트 아래에서 형성되는 종래의 트랜지스터 디바이스와 반대된다. 반전 채널은 소스 및 드레인 영역과 같은 형(가령, nMOS FET에서의 N-형)을 가지며, 소스와 드레인 영역을 전기적으로 연결하도록 기능한다.
그러나 하나의 실시예의 트랜지스터(14)에서 반전 채널은 형성되지 않고, 추가로 바디의 제 1 부분(18-1)에의 소수 캐리어(존재하는 경우)의 축적이, 디바이스의 소스(20) 및/또는 드레인(22)과 불연속이다. 트랜지스터(14)에 어떠한 반전 채널도 형성되지 않는 이유는 바디(18)의 제 1 부분(18-1)이 소스(20)와 드레인(22) 영역으로부터 전기적으로 “단절”되어 있기 때문이며, 프로그래밍 동작 동안 반전 채널을 형성하기 위해 요구되는 시간은, 예를 들어 기록 시간(writing time)에 비해 꽤 길다. 따라서 하나의 실시예의 기록 시간이 대략 1 내지 10나노 초(nanosecond)임을 고려하고, 바디의 단절된 제 1 부분(18-1)에서 반전 채널을 생성하기 위해 요구되는 시간이 10나노초보다 훨씬 더 긴 것을 고려할 때, 통상의 프로그램 동작 동안 반전 채널은 트랜지스터(14)에서 생성되지 않는다. 마찬가지로, 바디 영역에 소수 캐리어가 거의 축적되지 않거나, 완전히 축적되지 않는다.
덧붙이자면, 게이트 전압의 결과로서 반전 채널이 바디 영역의 제 1 부분(18-1)에 형성된다 하더라도, 상기 반전 채널은 바디 영역의 제 2 부분(18-2)과 제 3 부분(18-3)에는 형성되지 않을 것이다. 왜냐하면 이들 영역(18-2/18-3)은 게이트 아래에 위치하지 않기 때문이다. 따라서 본원 발명의 실시예 하에서의 임의의 반전 채널은 소스(20)와 드레인(22) 영역으로부터 “단절”될 것이다, 즉, 소스(20)와 드레인(22) 영역과 불연속일 것이다.
하나의 실시예의 트랜지스터의 반전 채널의 결여, 또는 (형성된 경우) 불연속적인 반전 채널로의 존재는, 반전 채널이 형성되고, 소스에서부터 드레인까지 확산되어 있고, 트랜지스터의 전도성을 제공하는 종래의 트랜지스터와 대조적이다. 그러나 이러한 종래의 디바이스의 구성은, 게이트가 소스 영역과 드레인 영역 사이의 전체 바디 영역 위에 놓이며, 프로그래밍 시간이, 적정 전압이 인가될 때 반전 채널의 형성을 보장하는 길이이어서, 적정 극성 신호를 게이트에 인가한 후, 소스와 드레인 영역을 “연결”하는 연속하는 반전 채널을 형성하기 위함이다.
또한 스테이지1 제어 신호가 트랜지스터(14)의 전기적 플로팅 바디 영역(18)에 소스 전류를 발생, 또는 제공한다. 더 상세하게는, 소스 전압과 드레인 전압 간 전위차(가령, 2.5볼트)가 바이폴라 트랜지스터를 켜기 위해 필요한 임계값보다 더 크다. 따라서 트랜지스터의 소스 전류는, 전기적 플로팅 바디 영역(18) 내의 입자들 사이에서 임팩트 이온화 및/또는 전자사태 증식 현상(avalanche multiplication phenomenon)을 야기하거나 발생시킨다. 앞서 언급된 바와 같이, 상기 임팩트 이온화는, 메모리 셀(12)의 트랜지스터(14)의 전기적 플로팅 바디 영역(18)에서 과량의 다수 캐리어(806)를 생성하거나, 제공하거나, 발생시킨다.
특히, 전기적 플로팅 바디 영역(18)에서의 임팩트 이온화 및/또는 전자사태 증식을 담당하는 소스 전류가, 소스(20)와 드레인(22) 영역 간의 전위차와 함께, 트랜지스터(14)의 게이트(16)에 인가된 제어 신호에 의해 개시, 또는 유도되는 것이 바람직하다. 이러한 제어 신호는 바디 영역(18)의 전위를 상승, 또는 증가시켜서, 트랜지스터(14)의 소스 전류를 “켜거나”, 생성하거나, 야기하거나, 유도하는 채널 임팩트 이온화를 유도할 수 있다. 제안된 기록/프로그램 기법의 하나의 이점은 과량의 다수 캐리어(806)가 생성되고, 트랜지스터(14)의 전기적 플로팅 바디 영역(18)에 저장될 수 있다는 것이다.
앞서 언급된 바와 같이, 로직 “1”을 기록, 또는 프로그램할 때, 스테이지2 제어 신호가 트랜지스터로 인가된다. 상기 스테이지2 제어 신호는, 스테이지1에 뒤따라, 메모리 셀(12)의 트랜지스터(14)의 게이트(16), 소스 영역(20) 및 드레인 영역(22)에 인가되는 (각각의) 지정된 전압(가령, Vg=-1.0V, Vs=0V 및 Vd=2.5V)을 갖는 제어 신호이다. 스테이지2 제어 신호를 이용하여 게이트에 인가되는 제어 신호의 극성(가령, 음(negative))의 결과로서, 바디 영역(18)의 다수 캐리어(806)가 바디 영역의 제 1 부분(18-1)의 표면 근처에 축적된다(도 8B). 플로팅 바디와 조합되 는 게이트 신호의 극성(가령, 음)에 의해, 다수 캐리어(806)가 바디 영역의 제 1 부분(18-1)의 표면 근처에 가둬(trap)지거나, “저장”될 수 있다. 이러한 방식으로, 트랜지스터의 바디 영역(18)은 전하를 “저장”한다(가령, 커패시터와 똑같이 기능함). 따라서 이 실시예에서, 스테이지1 및 스테이지2 제어 신호의 지정된 전압이, 전기적 플로팅 바디 영역(18)에서의 임팩트 이온화 및/또는 전자사태 증식을 통해, 메모리 셀(12)에 로직 “1”을 프로그램, 또는 기록한다.
도 9A 및 9B는 하나의 실시예 하에서, 로직 “0”을 기록, 또는 프로그램할 때의 트랜지스터(14)의 동작을 도시한다. 하나의 실시예의 로직 “0” 프로그래밍 동작은 2 스테이지 제어 신호 인가를 포함하며, 상기 2 스테이지 제어 신호 인가 동안, 게이트 전압이 제 1 전압 레벨에서 제 2 전압 레벨로 변화된다. 하나의 실시예에서, 동작 중에, 로직“0”을 기록, 또는 프로그램할 때, 우선, 스테이지1 동안 지정된 전압(예를 들어, Vg=0.5V, Vs=0.5V 및 Vd=2.5V)을 갖는 제어 신호가 메모리 셀(12)의 트랜지스터(14)의 게이트(16), 소스 영역(20) 및 드레인 영역(22)에 (각각) 인가된다(도 9A). 스테이지1 제어 신호에 의해, 전기적 플로팅 바디(18)에 소수 캐리어가 축적될 수 있다. 더 상세히 말하자면, 스테이지1 제어 신호를 이용하여 게이트에 인가되는 제어 신호의 극성(가령, 양)의 결과로서, 앞서 언급된 바와 같이, 바디 영역의 제 1 부분(18-1)의 게이트(16) 아래에서, 게이트 유전체(32)와 전기적 플로팅 바디(18)의 경계부에 가까운 영역에서, 소수 캐리어의 축적이 발생한다. 축적되는 임의의 소수 캐리어 게이트 전압의 결과로서 바디 영역의 제 1 부분(18-1)에 존재하며, 따라서 바디 영역의 제 2 부분(18-2)과 제 3 부분(18-3)에서 는 축적되지 않는다. 따라서 바디 영역(18)의 축적된 전하는 소스 영역(20)과 드레인 영역(22)과 불연속이다.
그러나 스테이지1 제어 신호의 소스 전압과 드레인 전압 간의 전위차가 트랜지스터(14)를 켜기 위해 요구되는 임계값보다 작다. 결과적으로, 바디 영역(18) 내의 입자들 사이에서 어떠한 임팩트 이온화도 발생하지 않으며, 어떠한 바이폴라, 또는 소스 전류도 전기적 플로팅 바디 영역(18)에서 생성되지 않는다. 따라서 메모리 셀(12)의 트랜지스터(14)의 전기적 플로팅 바디 영역(18)에서 어떠한 과량의 다수 캐리어도 생성되지 않는다.
앞서 언급된 바와 같이, 로직 “0”을 기록, 또는 프로그램할 때, 상기 스테이지2 제어 신호가 트랜지스터(14)에 인가된다. 스테이지2 제어 신호는, 스테이지1에 뒤 이어, 메모리 셀(12)의 트랜지스터(14)의 게이트(16), 소스 영역(20) 및 드레인 영역(22)에 (각각) 인가되는 지정된 전압(예를 들어, Vg=-1.0v, Vs=0.5v 및 Vd=2.5v)을 갖는 제어 신호이다. 게이트 신호의 극성(가령, 음)에 의해, 축적되는 임의의 소수 캐리어가 소스 영역(20)과 드레인 영역(22) 중 하나 이상을 통해 트랜지스터(14)의 전기적 플로팅 바디로부터 이동된다. 덧붙이자면, 게이트 신호의 극성(가령, 음)에 의해, 바디 영역(18)에 남아 있는 임의의 소수 캐리어가 바디 영역(18)의 제 1 부분의 표면 근처에서 가둬지거나, “저장”될 수 있다. 이는 바디 영역(18)에서 과량의 다수 캐리어가 부재하기 때문이며, 이러한 방식으로, 스테이지1 및 스테이지2 제어 신호의 지정된 전압이 메모리 셀(12)에 로직 “0”을 프로그램, 또는 기록할 수 있다.
대안적 실시예의 로직 “0”을 프로그램하는 동작은 2 스테이지 제어 신호 인가를 포함하며, 상기 2 스테이지 제어 신호 인가 동안, 게이트 전압이 제 1 전압 레벨에서 제 2 전압 레벨로 변화된다. 이 대안적 실시예에서, 동작 중에, 로직“0”을 기록, 또는 프로그램할 때, 스테이지1 동안 지정된 전압(가령, Vg=0v, Vs=0v 및 Vd=0v)을 갖는 제어 신호가, 메모리 셀(12)의 트랜지스터의 게이트(16), 소스 영역(20) 및 드레인 영역(22)에 (각각) 인가된다.
본원에서 기록 동작을 구현하기 위한 제어 신호로서 기재되는 전압 레벨은 단지 예로서 제공되는 것이며, 본원에서 기재된 실시예는 이러한 전압 레벨에 제한받지 않는다. 제어 신호가 전기적 플로팅 바디 영역(18)의 전위를 증가시키며, 이는 메모리 셀의 트랜지스터에서 소스 전류를 “켜거나”, 생성하거나, 야기하거나, 유도한다. 기록 동작의 맥락에서, 소스 전류는 전기적 플로팅 바디 영역에 다수 캐리어를 생성하며, 상기 다수 캐리어가 저장된다. 판독 동작의 맥락에서, 판독 제어 신호에 반응하며, (바이폴라 성분에 비해 훨씬 덜 주목할 만하거나 무시할 만한) 경계부 채널 전류 성분만큼 작은 감지된 소스 전류를 이용하여, 또는 바탕으로 하여, 데이터 상태가 판단될 수 있다.
따라서 기로 동작을 구현하기 위한 전압 레벨은 제어 신호의 예에 불과하다. 실제로, 표시된 전압 레벨은 상대, 또는 절대적일 수 있다. 대안적으로, 예를 들어, 전압(예를 들어, 소스, 드레인, 게이트 전압) 중 하나 이상이 양이거나 음이거나에 관계 각각의 전압 레벨이 주어진 전압 크기만큼 증가, 또는 감소될 수 있다는 점(가령, 게이트, 소스 및 드레인 전압 각각은 0.5, 1.0 및 2.0볼트만큼 증가, 또 는 감소될 수 있다)에서, 표시된 전압은 상대적일 수 있다.
하나의 실시예에서, 메모리 셀(12)은 메모리 셀 어레이로 구현될 수 있다. 메모리 셀이 메모리 셀 어레이 구성으로 구현될 때, 특정 메모리 셀의 보유 특성을 개선, 또는 보강하기 위해, 어레이의 하나 이상의 나머지 메모리 셀을 프로그램할 때, 상기 특정 메모리 셀에 “홀딩(holding)”하는 동작, 또는 상태를 구현하는 것이 바람직할 수 있다. 이와 관련하여, 메모리 셀의 트랜지스터는, 기록, 또는 판독 동작에 관련되지 않는 메모리 셀의 트랜지스터의 게이트, 소스 및 드레인 영역에 (지정된 전압을 갖는) 제어 신호를 인가함으로써, “홀딩” 상태로 위치할 수 있다.
예를 들어, 도 10을 참조하여, 이러한 제어 신호가 게이트 유전체(32)와 전기적 플로팅 바디(18)의 경계부에 가까운 영역에 다수 캐리어 축적을 제공, 야기 및/또는 유도한다. 이러한 실시예에서, 음 전압을, 트랜지스터(14)가 N-채널형 트랜지스터(14)인 게이트에 인가하는 것이 바람직할 수 있다. 제안되는 홀딩 상태가 보강된 보유 특성을 제공할 수 있다.
도 11을 참조하여, 하나의 실시예에서, 지정된 전압(가령, Vg=-1.0v, Vs=0v 및 Vd=2.5v)을 갖는 제어 신호를 트랜지스터(14)의 게이트(16), 소스 영역(20) 및 드레인 영역(22)에 인가함으로써, 메모리 셀(12)의 데이터 성태가 판독 및/또는 판단될 수 있다. 이러한 제어 신호는 조합되어, 앞서 언급한 바와 같이, 로직 “1”로 프로그램되는 메모리 셀(12)에서 소스 전류를 유도 및/또는 야기한다. 따라서 메모리 셀(12)의 트랜지스터(14)(예를 들어 드레인 영역(22))로 연결되는 감지 회 로(예를 들어, 교차 결합된 감지 증폭기)가, 소스 전류를 일차적으로 이용하여, 또는 상기 소스 전류를 기초로 하여, 데이터 상태를 감지한다. 특히, 로직“0”으로 프로그램되는 이들 메모리 셀(12)에 있어서, 이러한 제어 신호는 소스 전류를 거의, 또는 전혀 야기 및/또는 생성하지 않는다(예를 들어, 상당한, 또는 실질적인, 또는 충분히 측정 가능한 소스 전류를 야기 및/또는 생성하지 않는다).
따라서 판독 제어 신호에 응답하여, 전기적 플로팅 바디 트랜지스터(14)가 메모리 셀(12)의 데이터 상태를 나타내는 소스 전류를 생성한다. 데이터 상태가 로직 하이, 즉 로직 “1”일 때, 전기적 플로팅 바디 트랜지스터(14)는 데이터 상태가 로직 로우, 즉 로직 “0”인 경우보다 충분히 더 큰 소스 전류를 제공한다. 데이터 상태가 로직 로우, 즉 로직 “0”일 때 전기적 플로팅 바디 트랜지스터(14)는 거의, 또는 전혀 소스 전류를 제공하지 않을 수 있다. 이하에서 더 상세히 설명될 바와 같이, 데이터 감지 회로는, 판독 제어 신호에 따라 유도, 야기 및/또는 생성된 소스 전류를 기초로 하여, 메모리 셀의 데이터 상태를 판단한다.
판독 동작을 구현하기 위해 본원에서 제어 신호로서 기재되는 전압 레벨은 단지 예로서 제공되는 것이며, 본원에서 기재된 실시예는 이들 전압 레벨에 제한받지 않는다. 표시된 전압 레벨은 상대적이거나 절대적일 수 있다. 대안적으로, 표시되는 전압은, 예를 들어, 전압 중 하나 이상(가령, 소스, 드레인, 게이트 전압)이 양이거나 음인 것에 관계없이, 각각의 전압 레벨이 주어진 전압 크기만큼 증가하거나 감소할 수 있다는 점(가령, 각각의 전압은 0.5, 1.0 및 2.0볼트만큼 증가하거나 감소할 수 있다)에서 상대적일 수 있다.
도 12는 하나의 실시예 하에서, 각각의 “0” 기록 동작, “1” 기록 동작 및 판독 동작에 대한 전압 레벨 대 시간의 그래프이다. 이들 예시는 위에서 상세히 기재되었다. 각각의 소스 및 드레인에 대한 전압 레벨은 MOSFET이 대칭 장치이기 때문에, 상호 교환될 수 있다. 따라서 본원에서 소스에 인가되는 것으로 나타나거나 기재되는 전압 레벨이 드레인에 인가될 수 있다. 본원에서 드레인에 인가되는 것으로 나타나거나 기재되는 전압 레벨이 소스에 인가될 수 있다.
앞서 도 6을 참조하여 기재된 바와 같이, 전기적 플로팅 바디 트랜지스터(14)는 전기적으로 플로팅 상태이도록 구성되는 바디 영역(18)을 포함한다. 상기 바디 영역(18)은 다함께 전기적 플로팅 바디(18)를 구성하는 3개의 부분, 또는 영역(18-1/18-2/18-3)을 포함한다. 상기 트랜지스터(14)는 바디 영역(18)의 제 1 부분(18-1) 위에 놓이는 게이트(16)를 포함한다. 소스 영역(20)은 바디 영역(18)의 제 2 부분(18-2)에 이웃하고, 드레인 영역(22)은 바디 영역(18)의 제 3 부분(18-3)에 이웃하며, 바디 영역(18)의 제 2 부분(18-2)과 제 3 부분(18-3)은 각각 제 1 부분(18-1)에 이웃한다. 결과적으로, 바디 영역의 제 2 부분(18-2)과 제 3 부분(18-3)은 축적될 수 있는 임의의 전하 및/또는 제 1 부분(18-1)에 형성될 수 있는 반전 채널을, 소스(20)와 드레인(20) 중 하나 이상으로부터 “단절”시키는 기능을 한다.
도 13은 하나의 실시예 하에서 트랜지스터(14)를 형성하기 위한 흐름도이다. 일반적으로, 반도체를 절연체 위에 형성함으로써(1302), 트랜지스터(14)가 형성된다. 반도체의 제 1 부분 위에 절연 층 및 게이트가 형성된다(1304). 스페이서가 반 도체의 제 2 부분 및 제 3 부분 위에 형성되고(1306), 상기 스페이서는 절연 층과 이웃한다. 반도체의 제 1 부분, 제 2 부분 및 제 3 부분은 다 함께 플로팅 바디 영역을 형성한다. 스페이서를 형성한 후, 불순물을 반도체의 제 4 부분으로 임플랜팅하여 소스 영역을 형성함으로써(1308), 트랜지스터(14)의 형성이 계속된다. 상기 반도체의 제 4 부분은 제 2 부분에 이웃한다. 스페이서를 형성한 후, 불순물을 반도체의 제 5 부분으로 임플랜팅함으로써, 드레인 영역이 또한 형성된다(1308). 상기 반도체의 제 5 부분은 제 3 부분에 이웃한다.
더 상세히는, 트랜지스터(14)를 조립할 때, 반도체의 임플랜팅 동안 상기 게이트가 형성되고 마스크로서 사용되어, 디바이스의 소스 및 드레인 영역을 형성할 수 있다. 그 후, 반도체의 모든 임플랜팅(가령, 소스와 드레인을 형성하기 위한 임플랜팅)이 스페이서의 형성 후에 수행될 수 있도록, 반도체의 임의의 임플랜팅, 또는 도핑 전에, 상기 스페이서가 형성된다. 이는 게이트가 형성되고, 그 후, (가령, 소스와 드레인 영역의 약하게 도핑된(lightly-doped) 부분을 형성하기 위한)제 1 임플랜팅 공정이 뒤 따르며, 그 후, 스페이서의 형성이 뒤 따르며, 그 후, (가령, 소스와 드레인 영역의 강하게 도핑된(highly-doped) 부분을 형성하기 위한) 제 2 임플랜팅 공정이 뒤 따르는 종래의 반도체 공정과는 대조된다.
상기 스페이서의 형성 후에야 임플랜팅이 이뤄짐으로써, 바디 영역이 제 2 부분(18-2) 및/또는 제 3 부분(18-3)을 포함하고, 이에 따라서, 게이트의 확장된 측면 경계부 너머까지 확장되도록, 소스 및/또는 드레인 영역이 생성되게 하는 도핑 프로파일이 구성된다. 바디 영역의 제 2 부분(18-2) 및/또는 제 3 부분(18-3)이 디바이스의 전체 바디 영역에 걸쳐 임의의 반전 채널이 형성되는 것을 방지하는 기능을 하는데, 왜냐하면, 앞서 언급된 바와 같이, 게이트 아래에서 채널이 형성되는 바디 영역의 구역은 소스 및 드레인 영역과 연속되지 않기 때문이다. 따라서 바디 영역의 물질에 대해 적정한 게이트 전압이 인가되면, 전하가 디바이스의 바디 영역에 축적되지만, 소스 및/또는 드레인 간에 어떠한 반전 채널도 형성되지 않고, 임의의 축적된 전하는 소스 및/또는 드레인으로부터 단절되기 때문에, 소스 영역과 드레인 영역 간에 전류는 흐르지 않는다.
다양한 대안적 실시예의 트랜지스터 디바이스가, 본원에서 기재된 바와 같이, 소스 영역에서, 또는 드레인 영역에서, 또는 둘 모두의 영역에서, 바디의 제 1 부분을 단절시킴으로써, 바디에서 축적된 임의의 전하의 불연속 영역을 제공할 수 있다. 덧붙이자면, 트랜지스터(14)의 소스, 바디 및 드레인 영역에서 다양한 도핑 밀도(가령, 매우 약하게, 또는 약하게, 또는 강하게, 또는 매우 강한 도핑) 및/또는 프로파일이 사용될 수 있다. 예를 들어, 다음의 다양한 대안적 실시예가 있다.
도 14는 하나의 실시예 하에서, 바디 영역의 제 3 부분(18-3)에 의해, 바디 영역의 제 1 부분(18-1)이 드레인과만 불연속하게 만들어진 전기적 플로팅 바디 트랜지스터(14)를 도시한다.
도 15는 하나의 실시예 하에서, 바디 영역의 제 3 부분(18-3)에 의해 바디 영역의 제 1 부분(18-1)이 드레인과만 불연속하도록 만들어진 전기적 플로팅 바디 트랜지스터(14)를 도시한다. 소스 영역은 강하게 도핑된(HD: highly doped) 부분과 약하게 도핑된(LD: lightly doped) 부분을 포함한다.
도 16은 하나의 실시예 하에서, 바디 영역의 제 2 부분(18-2)에 의해 바디 영역의 제 1 부분(18-1)이 소스와만 불연속하도록 만들어진 전기적 플로팅 바디 트랜지스터(14)를 도시한다.
도 17은 하나의 실시예 하에서, 바디 영역의 제 2 부분(18-2)에 의해, 바디 영역의 제 1 부분이 소스와만 불연속하도록 만들어진 전기적 플로팅 바디 트랜지스터(14)를 도시한다. 드레인 영역은 강하게 도핑된 부분과 약하게 도핑된 부분을 포함한다.
도 18은 하나의 실시예 하에서, 바디 영역의 제 1 부분(18-1)이 소스와 드레인 영역 모두와 불연속하도록 만들어지고, 각각의 소스와 드레인 영역은 LD 및/또는 HD 부분을 포함하는 전기적 플로팅 바디 트랜지스터(14)를 도시한다.
도 19는 하나의 실시예 하에서, 바디 영역의 제 1 부분(18-1)이 소스와 드레인 영역 모두와 불연속하도록 만들어지고, 각각의 소스와 드레인 영역은 LD인 전기적 플로팅 바디 트랜지스터(14)를 도시한다.
도 20은 하나의 실시예 하에서, 바디 영역의 제 1 부분(18-1)이 소스 영역과 드레인 영역 모두와 불연속하도록 만들어지고, 소스 영역은 LD이며, 드레인 영역은 HD인 전기적 플로팅 바디 트랜지스터(14)를 도시한다.
도 21은 하나의 실시예 하에서, 바디 영역의 제 1 부분(18-1)이 소스 영역과 드레인 영역과 불연속하도록 만들어지며, 각각의 소스 영역과 드레인 영역은 HD인 전기적 플로팅 바디 트랜지스터(14)를 도시한다.
앞서 기재된 프로그래밍 기법은 종래의 기법(가령, 도 4A 및 4B)에 비해 더 적은 파워를 소비할 수 있다. 감소된 파워 소비량은, 백 게이트 단자(back gate terminal)를 채용하지 않고 구현되어, 디바이스가 “오프(off)” 상태일 때 디바이스에서의 임의의 소스 전류의 흐름을 감소, 또는 제거시키는 본 발명의 프로그래밍 기법과 관련된다(도 4C와 비교). 덧붙이자면, 이러한 종래의 기법에 비교할 때, 로직“0”으로 기록, 또는 프로그래밍하기 위한 전류는 더 작을 수 있다.
종래 디바이스의 게이트 옥사이드의 두께는 고전계 전위에 의해 깨지지 않도록 충분히 클 필요가 있다. 상기 고전계 전위는 기록 동작 동안 소스 영역과 드레인 영역 간에서 요구되는 비교적 높은 전위차로부터 기인한다. 그러나 이와 달리, 본원에서 기재된 트랜지스터(14)의 실시예는 기록 동작 동안 소스 영역과 드레인 영역 간의 비교적 더 낮은 전위차를 생성한다. 더 낮은 전위차는, 게이트 영역에 대한 소스 영역과 드레인 영역의 구성(가령, 크기, 형태 등)으로 인해 소스 영역과 드레인 영역 간에 증가된 간격을 포함하는 앞서 기재된 디바이스 구성으로부터 기인한다. 전계 전위는 그 디자인에 따라 상당하게 감소되기 때문에, 게이트 옥사이드 영역은 더 얇아질 수 있다.
앞서 언급된 바와 같이, 본 발명은, 다수의 로우(row) 및 컬럼(column)으로 배열되는 다수의 메모리 셀을 가지며, 상기 각각의 메모리 셀이 전기적 플로팅 바디 트랜지스터를 포함하는 메모리 어레이를 포함하는 집적 회로 디바이스(가령, 이산 메모리 디바이스, 또는 내장된 메모리를 갖는 디바이스)로 구현될 수 있다. 메모리 어레이는 N-채널, 또는 P-채널, 또는 두 가지 형의 트랜지스터를 모두 포함할 수 있다. 실제로, 메모리 어레이의 주변 장치인 회로(예를 들어, 데이터 감지 회 로(예를 들어, 감지 증폭기, 또는 비교기), 메모리 셀 선택 및 제어 회로(예를 들어, 워드 라인 및/또는 소스 라인 드라이버)뿐 아니라, 로우 및 컬럼 어드레스 디코더)가 P-채널 및/또는 N-채널형 트랜지스터를 포함할 수 있다.
예를 들어, 도 23A 및 23B를 참조하여, 집적 회로 디바이스가 어레이(10)를 포함할 수 있으며, 상기 어레이(10)는 다수의 메모리 셀(12)과, 데이터 기록 및 감지 회로(36)와, 메모리 셀 선택 및 제어 회로(38)를 포함할 수 있다. 상기 데이터 기록 및 감지 회로(36)는 선택된 메모리 셀(12)로부터 데이터를 판독하거나, 상기 선택된 메모리 셀(12)로 데이터를 데이터를 기록한다. 하나의 실시예에서, 데이터 기록 및 감지 회로(36)는 다수의 데이터 감지 증폭기를 포함한다. 각각의 데이터 감지 증폭기가 하나 이상의 비트 라인(32)과, 기준 발생기 회로의 출력(예를 들어, 전류, 또는 전압 기준 신호)을 수신한다. 하나의 실시예에서, 상기 데이터 감지 증폭기는, 메모리 셀(12)에 저장된 데이터 상태를 감지 및/또는 메모리 셀(12)로 데이트를 라이트-백(write-back)하기 위해, Walker 및 Carman의 2005년 12월 12일자 US 특허 제7,301,838호 “Sense Amplifier Circuitry and Architecture to Write Data into and/or Read Data from Memory Cells”에서 기재되고 설명되어 있는 것과 같은 교차 결합된 종류의 감지 증폭기일 수 있으며, 상기 출원은 본원에서 참조로서 인용된다.
데이터 감지 증폭기는 전압 및/또는 전류 감지 회로 및/또는 기법을 사용할 수 있다. 전류 감지의 맥락에서, 전류 감지 증폭기는 선택된 메모리 셀로부터의 전류를 기준 전류(예를 들어, 하나 이상의 기준 셀의 전류)에 비교할 수 있다. 이러 한 비교로부터, 메모리 셀(12)이 로직 하이(바디 영역(18) 내에 비교적 더 많은 다수 캐리어(34)가 내포), 또는 로직 로우의 데이터 상태(바디 영역(18) 내에 비교적 더 적은 다수 캐리어(34)가 내포)를 갖고 있는가의 여부가 판단될 수 있다. 특히, 본 발명은 (전압, 또는 전류 감지 기법을 이용하여, 메모리 셀(12)에 저장된 데이터 상태를 감지하기 위한 하나 이상의 감지 증폭기를 포함하여) 임의의 종류의, 또는 타입의 데이터 기록 및 감지 회로(36)를 사용하여, 메모리 셀(12)에 저장된 데이터를 판독 및/또는 메모리 셀(12)에 데이터를 기록할 수 있다.
메모리 셀 선택 및 제어 회로(38)는 하나 이상의 워드 라인(28)에 제어 신호를 인가함으로써, 메모리 셀(12)의 데이터를 판독 및/또는 메모리 셀(12)로 데이터를 기록하는 것을 촉진시키기 위해, 하나 이상의 지정된 메모리 셀(12)을 선택 및/또는 활성화시킨다. 메모리 셀 및 제어 회로(38)가 어드레스 데이터, 예를 들어, 로우(row) 어드레스 데이터를 이용하여 이러한 제어 신호를 생성할 수 있다. 실제로, 메모리 셀 선택 및 제어 회로(38)는 종래의 워드 라인 디코더 및/또는 드라이버를 포함할 수 있다. 메모리 셀 선택 기법을 구현하기 위해 다수의 서로 다른 제어/선택 기법(및 회로)이 존재할 수 있다. 이러한 기법 및 회로는 해당업계 종사자에게 잘 알려져 있다. 모든 이러한 제어/선택 기법 및 회로는, 현재 알려진 것이든지, 미래에 개발될 것이든지, 본 발명의 범위 내에 존재하는 것으로 의도된다.
본 발명은 전기적 플로팅 바디 트랜지스터를 갖는 임의의 구조(architecture), 레이아웃 및/또는 구성으로 구현될 수 있다. 예를 들어, 하나의 실시예에서, 메모리 어레이(10)는 메모리 셀의 각각의 로우에 대하여 별도의 소스 라인을 갖는 다수의 메모리 셀(12)을 포함한다(메모리 셀의 하나의 로우는 상기 로우의 각각의 메모리 셀의 게이트로 연결되는 공통의 워드 라인을 포함한다). (예로서, 도 24, 25 및 26을 참조하라) 상기 메모리 어레이(10)는 앞서 기재된 예시적 프로그래밍, 판독 및/또는 홀딩 기법 중 하나 이상의 사용할 수 있다.
하나의 실시예에서, 본 발명은 2 단계 기록 동작과 연계되어 구현되며, 이로써, “클리어(clear)”동작을 먼저 실행하여, 주어진 로우의 모든 메모리 셀이 로직 “0”으로 기록, 또는 프로그램되며, 그 후, 상기 로우의 선택적 메모리 셀이 지정된 데이터 상태(여기서는 로직 “1”)로의 기록 동작을 선택적으로 수행함으로써, 주어진 로우의 모든 메모리 셀이 지정된 데이터 상태로 기록된다. 또한 본 발명은 1 단계 기록 동작과 연계되어 구현될 수도 있으며, 이로써, 선택된 로우의 선택적 메모리 셀은, 먼저 “클리어” 동작을 수행하는 것 없이, 로직 “1”이나 로직 “0”으로 선택적으로 기록, 또는 프로그램된다.
도 24 및 25를 참조하여, “클리어” 동작을 우선 실행함으로써, 메모리 셀의 주어진 로우가 제 1 지정된 데이터 상태로 기록되며(이 예시적 실시예에서는 주어진 로우의 모든 메모리 셀이 로직 “0”으로 기록, 또는 프로그램된다), 그 후, 선택된 메모리 셀이 제 2 지정된 데이터 상태로 기록되는(즉, 제 2 지정된 데이터 상태로의 선택적 기록 동작의 수행), 2 단계 동작을 이용하여 메모리 셀(12)이 프로그램될 수 있다. 앞서 기재된 본 발명의 기법을 이용하여, 주어진 로우의 각각의 메모리 셀을 제 1 지정된 데이터 상태로 기록, 또는 프로그램함으로써(이 예시적 실시예에서, 제 1 지정된 데이터 상태는 로질 “0”이다), “클리어” 동작은 수행 될 수 있다.
특히, 주어진 로우의 각각의 메모리 셀(12)의 트랜지스터(예를 들어, 메모리 셀(12a-12d))는 로직 “0”을 저장하도록 제어된다. 이와 관련하여, 클리어 동작을 구현하기 위해, 앞서 언급된 바와 같이 스테이지1 및 스테이지2 제어 신호가 메모리 셀(12a-12d)의 트랜지스터의 게이트, 소스 영역 및 드레인 영역에 인가된다. 이에 따라서, 동일한 로직 상태(가령, 로직 로우, 즉 로직 “0”)가 메모리 셀(12a-12d)에 저장되며, 메모리 셀(12a-12d)의 상태가 "클리어“된다.
그 후, 주어진 로우의 선택된 셀은 제 2 지정된 로직 상태로 프로그램될 수 있다. 이와 관련하여, 주어진 로우의 특정 메모리 셀의 트랜지스터가 제 2 지정된 로직 상태로 기록되어, 메모리 셀에 상기 제 2 지정된 로직 상태가 저장될 수 있다. 예를 들어, 도 25를 참조하여, (i) (워드 라인(28i)을 통해) 게이트에 0.5V를 인가하고, (ii) (소스 라인(30i)을 통해) 소스 영역에 0V를 인가하고, (iii) (비트 라인(32j+1 및 32j+2)을 통해) 드레인 영역에 2.5V를 인가하고, 뒤 이어, (워드 라인(28i)을 통해) 게이트에 -1.0V를 인가함으로써, 메모리 셀(12b 및 12c)이 로직 하이, 또는 로직 “1”로 프로그램된다. 특히, 이러한 제어 신호는 메모리 셀(12b 및 12c)의 트랜지스터의 전기적 플로팅 바디 영역에 과량의 다수 캐리어를 발생, 또는 제공하며, 이는 로직 하이, 즉 로직 “1”에 대응한다.
앞서 언급된 바와 같이, 플로팅 바디에서의 임팩트 이온화 및/또는 전자사태 증식에 책임이 있는 소스 전류가, 트랜지스터의 게이트에 인가되는 제어 신호(제어 펄스)에 의해, 개시, 또는 유도된다. 이러한 신호/펄스는 메모리 셀(12b 및 12c)의 전기적 플로팅 바디 영역의 전위를 상승, 또는 증가시키고, 트랜지스터(14)에서 소스 전류를 “켜거나(turn on)” 및/또는 발생시키는 채널 임팩트 이온화를 유도할 수 있다.
특히, 이 예시적 실시예에서, 억제 제어 신호(inhibit control signal)를 각각의 메모리 셀(12a 및 12d)의 드레인 영역에 인가함으로써, 메모리 셀(12a 및 12d)은 로직 로우(또는 로직 “0”)로 유지된다. 예를 들어, (비드 라인(32j 및 32j+4)을 통해) 메모리 셀(12a 및 12d)의 드레인 영역에 0v를 인가함으로써, 메모리 셀(12b 및 12c)에 대한 선택적 기록 동작 동안, 로직 하이, 또는 로직 “1”을 메모리 셀(12a 및 12d)에 기록하는 것이 억제된다.
메모리 셀 어레이(10)의 그 밖의 다른 메모리 셀에 대해 “홀딩” 동작, 또는 상태가 사용되어, 워드 라인(28i)으로 연결되는 메모리 셀(12a-12d)에 대한 기록 동작의 영향을 최소화 및/또는 감소시킬 수 있다. 도 24 및 25를 참조하여, 하나의 실시예에서, 메모리 셀 어레이(10)의 그 밖의 다른 메모리 셀의 트랜지스터의 게이트로 홀딩 전압이 인가된다(예를 들어, 각각의 메모리 셀은 워드 라인(28i+1, 28i+2, 28i+3 및 28i+4)으로 연결되어 있다). 하나의 바람직한 실시예에서, -1.2v의 홀딩 전압이, 워드 라인(28i+1, 28i+2, 28i+3 및 28i+4)으로 연결되는 메모리 셀의 각각의 트랜지스터의 게이트로 인가된다. 이러한 방식으로 메모리 셀 어레이(10)의 그 밖의 다 른 메모리 셀 상의 (워드 라인(28i)에 연결되는) 메모리 셀(12a-12d)의 기록 동작의 영향이 최소화 및/또는 감소된다.
연계된 워드 라인(28)과 연계된 소스 라인(30)에 판독 제어 신호를 인가하고, 연계된 비트 라인(32) 상에서 신호(전압 및/또는 전류)를 감지함으로써, 메모리 셀의 선택된 로우가 판독될 수 있다. 하나의 바람직한 실시예에서, 도 26을 참조하여, (i) (워드 라인(28i)을 통해) 드레인 영역에 -0.1v를 인가하고, (ii) (소스 라인(30i)을 통해) 소스 영역에 0v를 인가하며, (iii) (비트 라인(32j+1 및 32j+2)을 통해) 드레인 영역에 2.5v를 인가함으로써, 메모리 셀(12a-12d)이 판독된다. 데이터 기록 및 감지 회로(36)가 인가된 판독 제어 신호에 대한 반응을 감지함으로써, 메모리 셀(12a-12d)의 데이터 상태를 판독한다. 판독 제어 신호에 따라, 메모리 셀(12a-12d)이 메모리 셀(12a-12d)의 데이터 상태를 나타내는 소스 전류를 발생한다. 이 실시예에서, (이전에 로직 “1”로 프로그램된) 메모리 셀(12b 및 12c)이, 판독 제어 신호에 응답하여, 임의의 채널 전류보다 상당히 더 큰 소스 전류를 발생한다. 이와 달리, (이전에 로직 “0”으로 프로그램된) 메모리 셀(12a 및 12d)은, 판독 제어 신호에 응답하여, 임의의 채널 전류보다 상당히 더 큰 소스 전류를 발생한다. 이와 달리, (이전에 로직 “0”으로 프로그램된) 메모리 셀(12a 및 12d)에서, 이러한 제어 신호는 소스 전류를 거의, 또는 전혀 유도, 야기 및/또는 생성하지 않는다(예를 들어, 상당한, 또는 실질적인, 또는 충분히 측정 가능한 소스 전류를 야기 및/또는 생성하지 않는다). 감지 회로(36)는 소스 전류를 일차적으로 이용 하여 및/또는 상기 소스 전류를 기초로 하여, 데이터 상태를 감지한다.
따라서 판독 제어 신호에 반응하여, 각각의 메모리 셀(12a-12d)의 전기적 플로팅 바디 트랜지스터가, 저장된 데이터 상태를 나타내는 소스 전류를 발생한다. 데이터 기록 및 감지 회로(36) 내의 데이터 감지 회로는, 판독 제어 신호에 반응하여 유도, 야기 및/또는 생성된 소스 전류를 기초로 하여 메모리 셀(12a-12d)의 데이터 상태를 판단한다. 특히, 앞서 언급된 바와 같이, 그 밖의 다른 제어 시그널링 기법을 적용시킴으로써, 판독 동작이 수행될 수 있다.
다시 말하지만, 메모리 셀 어레이(10)의 그 밖의 다른 메모리 셀에 대해, 메모리 셀(12a-12d)의 판독 동작의 영향을 최소화 및/또는 감소시키기 위해, “홀딩(holding)” 동작, 또는 상태를 사용하는 것이 바람직할 수 있다. 도 26을 계속 참조하여, 하나의 실시예에서, 메모리 셀 어레이(10)의 그 밖의 다른 메모리 셀의 트랜지스터의 게이트에 홀딩 전압이 인가된다(예를 들어, 각각의 메모리 셀은 워드 라인(28i+1, 28i+2, 28i+3 및 28i+4)에 연결되어 있다). 하나의 예시적 실시예에서,-1.2v의 홀딩 전압이 상기 워드 라인(28i+1, 28i+2, 28i+3 및 28i+4)으로 연결되는 메모리 셀의 각각의 트랜지스터의 게이트에 인가된다. 이러한 방식으로, 메모리 셀 어레이(10)의 그 밖의 다른 메모리 셀 상의 (워드 라인(28i)으로 연결되는) 메모리 셀(12a-12d)의 판독 동작의 영향이 최소화 및/또는 감소된다.
본원에서 기재된 프로그램 및 판독 기법이 메모리 셀의 하나의 어레이로 배열된 다수의 메모리 셀과 연계되어 사용될 수 있다. 본 발명의 구조와 기법을 구현 하는 메모리 어레이가, 메모리 셀의 각각의 로우에 대한 개별적인 소스 라인을 갖는 다수의 메모리 셀을 포함하도록(메모리 셀의 하나의 로우는 공통의 워드 라인을 포함한다), 제어되고 구성될 수 있다. 상기 메모리 어레이는 본원에서 기재된 예시적 프로그램, 홀딩 및/또는 판독 기법 중 임의의 것을 이용할 수 있다. 메모리 어레이는 N-채널, 또는 P-채널, 또는 두 가지 형의 트랜지스터를 모두 포함할 수 있다. 실제로, 메모리 어레이의 주변 장치인 회로(예를 들어, 데이터 감지 회로(예를 들어, 감지 증폭기, 또는 비교기), 메모리 셀 선택 및 제어 회로(예를 들어, 워드 라인 및/또는 소스 라인 드라이버)뿐 아니라, 로우 및 컬럼 어드레스 디코더)가 P-채널 및/또는 N-채널형 트랜지스터를 포함할 수 있다. P-채널형 트랜지스터가 메모리 어레이 내 메모리 셀로서 사용되는 경우, 적합한 기록 및 판독 전압(예를 들어, 음 전압)이 해당업계 종사자에게 잘 알려져 있다.
본 발명은 임의의 전기적 플로팅 바디 메모리 셀 및 메모리 셀 어레이로 구현될 수 있다. 예를 들어, 특정 양태에서, 본 발명은 각각 전기적 플로팅 바디 트랜지스터를 포함하는 다수의 메모리 셀을 갖는 메모리 어레이 및/또는 이러한 메모리 셀 어레이의 하나 이상의 메모리 셀로 데이터를 프로그램하는 기법에 관련된다. 본 발명의 이러한 양태에서, 이웃하는 메모리 셀의 데이터 상태 및/또는 워드 라인을 공유하는 메모리 셀은 개별적으로 프로그램되거나, 개별적으로 프로그램되지 않을 수 있다.
도 23A 및 23B를 참조하여, 메모리 어레이(10)는 N-채널형, P-채널형 및/또는 두 가지 형 모두의 전기적 플로팅 바디 트랜지스터의 다수의 메모리 셀(12)을 포함할 수 있다. 상기 메모리 어레이(10)는 메모리 셀(12)의 다수의 로우 및 컬럼(예를 들어, 행렬의 형태로)을 포함한다.
메모리 어레이(10)의 주변 장치인 회로(예를 들어, 데이터 기록 감지 회로(36)(가령, 감지 증폭기, 또는 비교기), 메모리 셀 선택 및 제어 회로(38)(가령, 어드레스 디코더 및 워드 라인 드라이버))가 P-채널 및/또는 N-채널형 트랜지스터를 포함할 수 있다. N-채널형 트랜지스터, 또는 P-채널형 트랜지스터가 메모리 어레이(10) 내의 메모리 셀(12)로서 사용되는 경우, 적합한 기록 전압이 해당업계 종사자에게 잘 알려져 있다.
앞서 언급된 바와 같이, 본 발명의 (전기적 플로팅 바디 트랜지스터(14)를 갖는) 메모리 셀(12) 및 메모리 셀 어레이(10)가, 메모리 부분과 로직 부분을 갖는 집적 회로 디바이스(예컨대, 도 23A 참조), 또는 대체로 메모리 디바이스인 집적 회로 디바이스(예컨대, 도 23B 참조)로 구현될 수 있다. 실제로, 본 발명은 (전기적 플로팅 바디 트랜지스터를 갖는) 하나 이상의 메모리 셀(12) 및/또는 메모리 셀 어레이(10)를 갖는 임의의 디바이스로 구현될 수 있다. 예를 들어, 도 23A를 참조하여, 집적 회로 디바이스는 (전기적 플로팅 바디 트랜지스터를 갖는) 다수의 메모리 셀(12)을 갖는 어레이(10)와, 데이터 기록 및 감지 회로와, 메모리 셀 선택 및 제어 회로(도면 상 상세히 나타나지 않음)를 포함할 수 있다. 데이터 기록 및 감지 회로는 하나 이상의 메모리 셀로 데이터를 기록하고, 상기 하나 이상의 메모리 셀의 데이터 상태를 감지한다. 상기 메모리 셀 선택 및 제어 회로는, 판독 동작 동안 데이터 감지 회로에 의해 판독될 하나 이상의 지정된 메모리 셀(12)을 선택 및/또 는 활성화시킨다.
예를 들어, 본 발명의 기법을 이용하여 프로그램(기록), 제어 및/또는 판독되는 전기적 플로팅 바디 트랜지스터는 이러한 전기적 플로팅 바디 메모리 셀을 사용하는 임의의 전기적 플로팅 바디 메모리 셀, 메모리 셀 어레이 구조(architecture), 레이아웃, 구조(structure) 및/또는 구성으로 사용될 수 있다. 이와 관련하여, 본 발명의 기법을 이용하여 판독되는 상태를 갖는 전기적 플로팅 바디 트랜지스터는 다음의 US 특허 및 US 가특허 출원에서 기재되고 설명된 메모리 셀, 구조(architecture), 레이아웃, 구조(structure) 및/또는 구성으로 구현될 수 있다:
(1) Fazan 외 다수의 2003년 6월 10일자 US 특허 제6,969,662호 “Semiconductor Device"
(2) Fazan 외 다수의 2004년 2월 18일자 US 특허 제7,061,050호 “Semiconductor Device"
(3) Ferrant 외 다수의 2004년 4월 22일자 US 특허 제7,085,153호 “Semiconductor Memory Cell, Array, Architecture and Device, and Method of Operating Same"
(4) Ferrant 외 다수의 2005년 3월 14일자 US 특허 제7,187,581호 “Semiconductor Memory Device and Method of Operating Same" 및 상기 특허의 분할 출원 제10/840,009호(현재 포기 상태),
(5) Fazan 외 다수의 2004년 9월 15일자 US 특허 제7,184,298호 “Low Power Programming Technique for a One Transistor SOI Memory Device & Asymmetrical Electrically Floating Body Memory Device, and Method of Manufacturing Same"
(6) Carman의 2007년 3월 15일자 US 특허 출원 제11/724,552호 “Memory Array Having a Programmable Word Length, and Method of Operating Same" (US 특허 출원 공개번호 제2007/0285982호)
(7) Popoff의 2007년 4월 17일자 US 특허 출원 제11/787,718호“Semiconductor Memory Array Architecture, and Method of Controlling Same"(US 특허 출원 공개번호 제2007/0241405호)
(8) Fisch 외 다수의 2007년 6월 26일자 US 특허 출원 제11/821,848호 “Integrated Circuit Including Memory Array Having a Segmented Bit Line Architecture and Method of Controlling and/or Operating Same"(US 특허 출원 공개 번호 제2008/0013359호)
특히, 앞서 언급된 (8)번의 US 특허 및 특허 출원에서 기재되고 서명된 제어 회로 중 임의의 것을 이용하여, 메모리 셀이 제어(예를 들어, 프로그램, 또는 판독)될 수 있다. 간략함을 목적으로, 이러한 언급은 반복되지 않을 것이며, 이러한 제어 회로가 본원에서 참조로서 인용된다. 실제로, 현재 알려진 것이든지 미래에 개발될 것이든지 전기적 플로팅 바디 트랜지스터를 포함하는 메모리 셀을 프로그램, 판독, 제어 및/또는 동작하기 위한 모든 메모리 셀 선택 및 제어 회로는 본 발명의 범위 내에 있는 것으로 의도된다.
덧붙이자면, 데이터 기록 및 데이터 감지 회로가 메모리 셀(12)에 저장된 데 이터를 판독하기 위한 감지 증폭기(본원에서는 상세히 설명되지 않음)를 포함할 수 있다. 감지 증폭기는 전압, 또는 전류 감지 회로 및/또는 기법을 이용하여, 메모리 셀(12)에 저장된 데이터 상태를 감지할 수 있다. 전류 감지 증폭기의 맥락에서, 상기 전류 감지 증폭기는 셀 전류를 기준 전류, 예를 들어, 기준 셀의 전류에 비교할 수 있다. 이러한 비교로부터, 메모리 셀(12)이 로직 하이의 데이터 상태(바디 영역(18) 내에 비교적 더 많은 다수 캐리어(34)가 포함됨), 또는 로직 로우의 데이터 상태(바디 영역(18) 내에 비교적 더 적은 다수 캐리어(34)가 포함된)를 포함하는가를 판단할 수 있다. 이러한 회로 및 구성은 해당업계 종사자에게 잘 알려져 있다.
덧붙이자면, 본 발명은, Bauser의 2005년 9월 19일자 가 특허 출원 제60/718,417호 “Method and Circuitry to Generate a Reference Current for Reading a Memory Cell Having an Electrically Floating Body Transistor, and Device Implementing Same”로부터 우선권을 주장하는 Bauser의 2006년 9월 5일자로 출원된 US 특허 출원 제11/515,667호 “Method and Circuitry to Generate a Reference Current for Reading a Memory Cell, and Device Implementing Same”에 기재 및 설명되어 있는 기준 발생 기법(reference generation technique)을 사용할 수 있다. US 특허 출원 제11/515,667호의 전체 내용은 본원에서 참조로서 인용된다. 덧붙이자면, 또한 본 발명은 Portmann 외 다수에 의해 2004년 5월 7일자로 출원된 US 특허 제6,912,150호 “Reference Cuirent Generator, and Method of Pi ogramming. Adjusting and/or Operating Same”에서 기재 및 설명된 판독 회로 및 기법을 사용할 수 있다. 상기 US 특허 제6,912,150호의 내용은 본원에서 참조로서 인용된다.
(앞서 기재된) 예시적 실시예의 각각의 메모리 셀(12)이 하나의 트랜지스터(14)를 포함할지라도, Ferrant 외 다수에 의해 2004년 4월 22일자로 출원된 US 특허 제7,085,153호 “Semiconductor Memory Cell, Array, Architecture and Device, and Method of Operating Same”에서 기재 및 설명된 바와 같이, 메모리 셀(12)은 2개의 트랜지스터를 포함할 수 있음이 추가로 주지되어야 한다. 상기 US 특허 제7,085,153호의 내용은 본원에서 참조로서 인용된다.
덧붙이자면, 본 발명은, Okhonin에 의해 2007년 2월 7일자로 출원된 US 비가특허 출원 제11/703,429호 “Multi-Bit Memory Cell Having Electrically Floating Body Transistor, and Method of Programming and Reading Same”(US 특허 출원 공개 번호 제2007/0187775호)에서 기재된 바와 같은 멀티-비트 메모리 셀 애플리케이션의 구성요소이거나, 또는 멀티-비트 메모리 셀 애플리케이션과 일체 구성될 수 있다.
잘 알려진 기법 및/또는 물질을 이용하여, 전기적 플로팅 메모리 셀, 트랜지스터 및/또는 메모리 어레이가 조립될 수 있다. 실제로, 임의의 조립 기법 및/또는 물질이, 현재 알려진 것이든지 미래에 개발될 것이든지, 전기적 플로팅 메모리 셀, 트랜지스터 및/또는 메모리 어레이를 조립하기 위해 사용될 수 있다. 예를 들어, 본 발명은 실리콘, 게르마늄, 실리콘/게르마늄, 갈륨 아르세나이드, 또는 그 밖의 다른 임의의 반도체 물질을 (벌크 타입이든, SOI 타입이든) 사용하여, 트랜지스터를 형성할 수 있다. 마찬가지로, 전기적 플로팅 메모리 셀이 SOI-타입 기판, 또는 벌크-타입 기판 상에, 또는 내에(이하 총체적으로 “상에”로 일컬음) 배치될 수 있다.
실제로, 전기적 플로팅 트랜지스터, 메모리 셀 및/또는 메모리 어레이가, Fazan에 의해 2004년 6월 2일자로 출원된 비-가특허 출원 제 10.884,481호(US 특허 출원 공개 번호 제2005/0017240호) “Integrated Circuit Device and Method of Fabricating Same”과, Bassin에 의해 2006년 10월 12일자로 출원된 특허 출원 제11/580,169호(US 특허 출원 공개 번호 제2007/0085140호) “One Transistor Memory Cell having a Strained Electrically Floating Body Region, and Method of Operating Same”과, Okhonin 외 다수에 의해 2005년 10월 19일자로 출원된 제60/728,061호 “Memory Cell, Array and Device, and Method of Operating Same”의 우선권을 주장하는 Okhonin에 의해 출원된 제11/509,188호(US 특허 출원 공개 번호 제2007/0058427호) “Memory Cell and Memory Cell Array Having an Electrically Floating Body Transistor, and Methods of Operating Same”에서 기재 및 공개된 기법을 사용할 수 있다. 집적 회로 디바이스 특허 출원의 내용이 본원에서 참조로서 인용된다.
집적 회로 디바이스 특허 출원에서 기재 및 설명된 바와 같이, (SOI 메모리 트랜지스터를 포함하는) 메모리 어레이(10)에 SOI 로직 트랜지스터가 추가로 집적될 수 있다. 예를 들어, 하나의 실시예에서, 집적 회로 디바이스는 (예를 들어, 부분 공핍된(PD), 또는 완전 공핍된(FD) SOI 메모리 트랜지스터(14)를 갖는) 메모리 섹션과, (예를 들어, 고성능 트랜지스터, 다중 게이트 트랜지스터 및/또는 비-고성능 트랜지스터(가령, 고성능 트랜지스터의 성능 특성을 갖지 않는 단일 게이트 트랜지스터)를 갖는) 로직 섹션을 포함한다.
덧붙이자면, 메모리 어레이(10)는 N-채널, P-채널 및/또는 두 가지 형 트랜지스터 모두를 포함할 뿐 아니라, 부분 공핍형 및/또는 완전 공핍형 트랜지스터를 포함할 수 있다. 예를 들어, 메모리 어레이의 주변 장치인 회로(예를 들어, 감지 증폭기, 또는 비교기, 로우 및 컬럼 어드레스 디코더, 라인 드라이버(본원에서 설명되지 않음))가 (P-채널형이든지 N-채널형이든지 관계없이) FD-형 트랜지스터를 포함할 수 있다. 또는, 이러한 회로가 (P-채널형이든지 N-채널형이든지 관계없이) PD-형 트랜지스터를 포함할 수 있다. PD 및/또는 FD형 트랜지스터 모두를 하나의 기판 상에 집적시키기 위한 다수의 기법이 존재한다(가령, Fazan 외 다수의 2004년 2월 18일자 출원된 US 특허 제7,061,050호 “Semiconductor Device” 참조). 이러한 모든 기법은, 현재 알려져 있는 것이든지, 미래에 개발될 것이든지, 본 발명의 범위 내에 포함되는 것으로 의도된다. P-채널 형 트랜지스터가 메모리 어레이의 메모리 셀(12)로서 사용되는 경우, 적합한 기록 및 판독 전압(예를 들어, 음 전압)이 해당업계 종사자에게 잘 알려져 있다.
특히, 전기적 플로팅 바디 트랜지스터(14)는 대칭형 디바이스, 또는 비-대칭형 디바이스일 수 있다. 트랜지스터(14)가 대칭형인 경우, 소스 및 드레인 영역은 상호 교환될 수 있다. 그러나 트랜지스터(14)가 비-대칭형 디바이스인 경우, 상기 트랜지스터(14)의 소스 영역, 또는 드레인 영역은 서로 다른 전기적, 물리적, 도핑 농도 및/또는 도핑 프로파일 특성을 갖는다. 따라서, 비-대칭형 디바이스의 소스, 또는 드레인 영역은 상호 교환 가능하지 않는 것이 통상적이다. 이럼에도 불구하고, (소스 영역과 드레인 영역이 상호 교환 가능한가의 여부에 관계없이) 메모리 셀의 전기적 플로팅 N-채널 트랜지스터의 드레인 영역은, 비트 라인/감지 증폭기로 연결되는 트랜지스터의 영역이다.
본원에서 설명되는 본 발명의 양태 및/또는 그 실시예는 반도체 디바이스를 포함할 수 있으며, 상기 반도체 디바이스는, 전기적으로 플로팅(electrically floating)이도록 구성되는 바디 영역(body region)과, 상기 바디 영역의 제 1 부분 위에 놓이는 게이트(gate)와, 상기 바디 영역의 제 2 부분에 이웃하는 소스 영역(source region)(이때, 상기 제 2 부분은 상기 제 1 부분에 인접하며 상기 제 1 부분으로부터 소스 영역을 격리한다)과, 상기 바디 영역의 제 3 부분에 이웃하는 드레인 영역(drain region)(이때, 상기 제 3 부분은 상기 제 1 부분에 인접하며 상기 제 1 부분으로부터 드레인 영역을 격리한다) 중 하나 이상을 포함한다.
하나의 실시예의 디바이스는 게이트로 연결되는 제 1 전압을 포함한다. 상기 제 1 전압은 상기 바디 영역의 제 1 부분에 소수 캐리어(minority carrier)가 축적되게 한다.
하나의 실시예에서 축적될 수 있는 소수 캐리어는, 게이트 유전체와 나란히 위치하거나, 상기 게이트 유전체 근처에 위치하는 바디 영역의 제 1 부분의 표면 영역에 축적되며, 상기 게이트 유전체는 게이트와 바디 영역의 제 1 부분 사이에 배치된다.
하나의 실시예의 소수 캐리어를 포함하는 영역은, 바디 영역의 제 2 부분에 의해, 소스 영역으로부터 단절된다.
하나의 실시예의 소수 캐리어를 포함하는 영역은, 상기 바디 영역의 제 3 부분에 의해, 드레인 영역으로부터 단절된다.
하나의 실시예의 디바이스가 소스와 드레인 간의 제 1 전위차를 포함하며, 상기 전위차는 상기 소수 캐리어의 임팩트 이온화(impact ionization)의 결과로서, 소스 전류를 발생한다.
하나의 실시예의 디바이스는 제 1 전압 후에 상기 제 1 전압을 대신하여, 게이트로 연결되는 제 2 전압을 포함하며, 상기 제 2 전압은 상기 바디 영역의 제 1 부분에 다수 캐리어(majority carrier)의 축적을 야기하고, 이때, 상기 다수 캐리어는 상기 바디 영역 내 제 1 전하를 나타내는 제 1 데이터 상태를 야기한다.
하나의 실시예의 디바이스는 소스와 드레인 사이에 연결되는 제 2 전위차를 포함하며, 상기 제 2 전위차는 상기 바디 영역 내 제 2 전하를 나타내는 제 2 데이터 상태를 야기한다.
하나의 실시예의 디바이스는 게이트와 바디 영역 사이에 배치된 절연 층을 포함한다.
하나의 실시예의 디바이스의 바디 영역은 제 1 타입의 반도체 물질을 포함한다.
하나의 실시예의 디바이스의 소스 영역과 드레인 영역은 제 2 형(type)의 반도체 물질을 포함한다.
하나의 실시예의 디바이스의 소스 영역은 약하게 도핑된(lightly doped) 영 역을 포함한다.
하나의 실시예의 디바이스의 소스 영역은 강하게 도핑된(highly doped) 영역을 포함한다.
하나의 실시예의 디바이스의 소스 영역은 약하게 도핑된 영역과 강하게 도핑된 영역을 포함한다.
하나의 실시예의 디바이스의 드레인 영역은 약하게 도핑된 영역을 포함한다.
하나의 실시예의 디바이스의 드레인 영역은 강하게 도핑된 영역을 포함한다.
하나의 실시예의 디바이스의 드레인 영역은 약하게 도핑된 영역과 강하게 도핑된 영역을 포함한다.
본원에서 기재된 본 발명의 양태 및/또는 그 실시예는 반도체 디바이스를 포함하며, 상기 반도체 디바이스는, 게이트(gate)와, 부분적으로 게이트 아래에 배치되며, 전기적으로 플로팅(electrically floating) 상태인 바디 영역(body region)과, 상기 바디 영역에 이웃하는 소스 영역(source region) 및 드레인 영역(drain region)(이때, 상기 소스 영역과 드레인 영역 중 하나 이상은 도핑된 영역을 포함하며, 상기 도핑된 영역의 형태는 자신의 최외각 경계부가 게이트 아래에 놓인 바디 영역의 일부분으로부터 격리되도록 구성된다) 중 하나 이상을 포함한다.
본원에서 기재된 본 발명의 양태 및/또는 그 실시예는 반도체 디바이스를 포함하며, 상기 반도체 디바이스는, 게이트(gate)와, 전기적 플로팅 바디(electrically floating body)로서 구성되는 바디 영역(body region)(이때 상기 바디 영역을 형성하는 물질은 상기 게이트의 하나 이상의 측면 경계부 너머까지 뻗 어 있도록 구성된다)과, 상기 바디 영역에 이웃하는 소스 영역(source region) 및 드레인 영역(drain region) 중 하나 이상을 포함한다.
본원에서 기재된 본 발명의 양태 및/또는 그 실시예는 트랜지스터를 포함하며, 상기 트랜지스터는 절연 기판(insulating substrate) 상의 플로팅 바디 영역(floating body region)과, 상기 플로팅 바디 영역의 일부분 위에 배치되는 게이트(gate)와, 소스 영역(source region) 및 드레인 영역(drain region)(이때, 상기 소스 영역과 드레인 영역 중 하나 이상의 도핑 프로파일(doping profile)은, 소스 영역과 드레인 영역 사이에서 상기 플로팅 바디 영역을 통과하여 뻗어 있는 연속하는 전류 채널의 형성을 방지하도록 구성된다) 중 하나 이상을 포함한다.
본원에서 기재된 본 발명의 양태 및/또는 그 실시예는 트랜지스터를 형성하기 위한 방법을 포함하며, 상기 방법은, 절연체 상에 반도체를 형성하는 단계와, 상기 게이트의 제 1 부분 위에 절연 층(insulating gate)과 게이트(gate)를 형성하는 단계와, 상기 반도체의 제 2 부분과 제 3 부분 위에 스페이서(spacer)를 형성하는 단계(이때, 상기 스페이서는 상기 절연 층에 이웃하며, 상기 제 1 부분과, 제 2 부분과, 제 3 부분이 플로팅 바디 영역(floating body region)을 형성)와, 상기 스페이서를 형성한 후, 상기 반도체의 제 4 부분으로 불순물을 임플랜팅(implanting)함으로써, 소스 영역(source region)을 형성하는 단계(이때, 상기 제 4 부분은 상기 제 2 부분에 이웃)와, 상기 스페이서를 형성한 후, 상기 반도체의 제 5 부분으로 불순물을 임플랜팅함으로써, 드레인 영역(drain region)을 형성하는 단계(이때, 상기 제 5 부분은 제 3 부분에 이웃) 중 하나 이상을 포함한다.
하나의 실시예의 트랜지스터를 형성하기 위한 방법 하에서 형성된 바디 영역은 제 1 형(type)의 반도체 물질을 포함한다.
하나의 실시예의 트랜지스터를 형성하기 위한 방법 하에서 형성된 소스 영역과 드레인 영역 각각은 상기 제 1 형과는 상이한 제 2 형의 반도체 물질을 포함한다.
하나의 실시예의 트랜지스터를 형성하기 위한 방법 하에서 상기 제 4 부분으로 불순물을 임플랜팅하는 것은 약하게 도핑된(lightly doped) 소스 영역을 형성하도록 임플랜팅하는 것을 포함한다.
하나의 실시예의 트랜지스터를 형성하기 위한 방법 하에서, 상기 제 4 부분으로 불순물을 임플랜팅하는 것은 강하게 도핑된(highly doped) 소스 영역을 형성하도록 임플랜팅하는 것을 포함한다.
하나의 실시예의 트랜지스터를 형성하기 위한 방법 하에서 상기 제 4 부분으로 불순물을 임플랜팅하는 것은 약하게 도핑된(lightly doped) 소스 부분과 강하게 도핑된(highly doped) 소스 부분을 모두 포함하는 소스 영역을 형성하도록 임플랜팅하는 것을 포함한다.
하나의 실시예의 트랜지스터를 형성하기 위한 방법 하에서 상기 제 5 부분으로 불순물을 임플랜팅하는 것은 약하게 도핑된(lightly doped) 드레인 영역을 형성하도록 임플랜팅하는 것을 포함한다.
하나의 실시예의 트랜지스터를 형성하기 위한 방법 하에서 상기 제 5 부분으로 불순물을 임플랜팅하는 것은 강하게 도핑된(highly doped) 드레인 영역을 형성 하도록 임플랜팅하는 것을 포함한다.
하나의 실시예의 트랜지스터를 형성하기 위한 방법 하에서 상기 제 5 부분으로 불순물을 임플랜팅하는 것은 약하게 도핑된(lightly doped) 드레인 부분과 강하게 도핑된(highly doped) 드레인 부분을 모두 포함하는 드레인 영역을 형성하도록 임플랜팅하는 것을 포함한다.
본원에서 기재된 본 발명의 양태 및/또는 그 실시예가 집적 회로 디바이스를 형성하기 위한 방법을 포함할 수 있으며, 상기 방법은, 절연체 위에 반도체를 형성하는 단계와, 상기 반도체의 제 1 부분 위에 절연 층과 게이트를 형성하는 단계와, 상기 반도체의 제 2 부분과 제 3 부분 위에 스페이서를 형성하는 단계(이때, 상기 스페이서는 절연 층과 이웃하고, 제 1 부분, 제 2 부분 및 제 3 부분이 플로팅 바디 영역을 형성한다)와, 상기 스페이서를 형성한 후 반도체의 제 4 영역으로 불순물을 임플랜팅함으로써 소스 영역을 형성하는 단계(이때, 제 4 부분은 제 2 부분과 이웃한다)와, 상기 스페이서를 형성한 후 반도체의 제 5 부분으로 불순물을 임플랜팅함으로써, 드레인 영역을 형성하는 단계(이때, 제 5 부분은 제 3 부분과 이웃한다) 중 하나 이상을 포함한다.
본원에서 기재된 본 발명의 양태 및/또는 그 실시예가 반도체 디바이스를 형성하기 위한 방법을 포함할 수 있으며, 상기 방법에 의해 생성된 반도체 디바이스는, 전기적 플로팅(electrically floating) 상태이도록 구성되는 바디 영역(body region)과, 상기 바디 영역의 제 1 부분 위에 배치되는 게이트(gate)와, 상기 바디 영역의 제 2 부분과 이웃하는 소스 영역(source region)(이때, 상기 제 2 부분은 상기 제 1 부분과 이웃하며 상기 제 1 부분으로부터 소스 영역을 격리한다)과, 상기 바디 영역의 제 3 부분과 이웃하는 드레인 영역(drain region)(이때, 상기 제 3 부분은 상기 제 1 부분과 이웃하며 상기 제 1 부분으로부터 드레인 영역을 격리한다) 중 하나 이상을 포함한다.
본원에서 기재되는 본 발명의 양태 및/또는 그 실시예는 트랜지스터를 포함하는 메모리 셀을 포함하는 집적 회로 디바이스를 포함할 수 있으며, 상기 트랜지스터는 전기적 플로팅(electrically floating) 상태이도록 구성되는 바디 영역과, 상기 바디 영역의 제 1 부분 위에 배치되는 게이트(gate)와, 상기 바디 영역의 제 2 부분과 이웃하는 소스 영역(source region)(이때, 상기 제 2 부분은 상기 제 1 부분과 이웃하며 상기 제 1 부분으로부터 상기 소스 영역을 격리한다)과, 상기 바디 영역의 제 3 부분과 이웃하는 드레인 영역(drain region)(이때, 상기 제 3 부분은 제 1 부분과 이웃하며 상기 제 1 부분으로부터 상기 드레인 영역을 격리한다)을 포함하며, 상기 메모리 셀은 상기 바디 영역의 제 1 부분 내의 제 1 전하를 나타내는 제 1 데이터 상태를 포함하고, 상기 메모리 셀은 바디 영역의 제 1 부분 내 제 2 전하를 나타내는 제 2 데이터 상태를 포함하며, 상기 집적 회로 디바이스는 상기 메모리 셀로 연결되는 데이터 기록 회로를 포함하며, 상기 데이터 기록 회로는 제 1 데이터 상태를 기록하기 위해 제 1 기록 제어 신호를 메모리 셀에 인가하고, 제 2 데이터 상태를 기록하기 위해 제 2 기록 제어 신호를 메모리 셀에 인가하도록 구성되며, 상기 제 1 기록 제어 신호에 반응하여, 전기적 플로팅 바디 트랜지스터가, 상기 바디 영역의 제 1 부분에 제 1 전하를 제공하는 제 1 소스 전류를 발생한다.
하나의 실시예의 집적 회로 디바이스의 제 1 기록 제어 신호는 제 1 소스 전류를 야기, 제공, 생산, 및/또는 유도한다.
하나의 실시예의 집적 회로 디바이스의 제 1 기록 제어 신호는 게이트에 인가되는 신호와 소스 영역에 인가되는 신호를 포함하며, 이때, 상기 게이트에 인가되는 신호는 제 1 진폭을 갖는 제 1 전압 및 제 2 진폭을 갖는 제 2 전압을 포함한다.
하나의 실시예의 집적 회로 디바이스의 제 1 기록 제어 신호는 게이트에 인가되는 신호와 드레인 영역에 인가되는 신호를 포함하며, 이때, 상기 게이트에 인가되는 신호는 제 1 진폭을 갖는 제 1 전압 및 제 2 진폭을 갖는 제 2 전압을 포함한다.
하나의 실시예의 집적 회로 디바이스의 제 1 기록 제어 신호는 소스 영역과 드레인 영역 사이에 인가되는 전위차를 포함한다.
하나의 실시예의 집적 회로 디바이스의 제 1 기록 제어 신호는 상기 게이트에 인가되는 신호를 포함하고, 이때 상기 게이트에 인가되는 신호는 제 1 진폭을 갖는 제 1 전압 및 제 2 진폭을 갖는 제 2 전압을 포함한다.
제 1 소스 전류를 야기, 또는 제공, 또는 생성, 또는 유도하기 위해, 하나의 실시예의 집적 회로 디바이스의 제 1 기록 제어 신호는 게이트에 인가되는 신호와, 소스 영역에 인가되는 신호와, 드레인 영역에 인가되는 신호를 포함하며, 이때, 상기 소스 영역에 인가되는 신호는 제 1 진폭을 갖는 제 1 전압을 포함하고, 상기 드레인 영역에 인가되는 신호는 제 2 진폭을 갖는 제 2 전압을 포함하며, 상기 게이 트에 인가되는 신호는 제 3 진폭을 갖는 제 3 전압 및 제 4 진폭을 갖는 제 4 전압을 갖는다.
하나의 실시예의 집적 회로 디바이스의 제 1 기록 제어 신호는 소스 영역과 드레인 영역 사이에 인가되는 제 1 전위차와, 제 1 전압을 포함하는 게이트로 인가되는 신호를 포함하며, 이때, 상기 제 1 기록 제어 신호는 바디 영역의 제 1 부분에 소수 캐리어(minority carrier)의 축적을 야기, 또는 제공, 또는 생성, 또는 유도한다.
하나의 실시예의 집적 회로 디바이스의 소수 캐리어는, 게이트 유전체와 나란히 위치하거나, 상기 게이트 유전체 근처에 위치하는 바디 영역의 제 1 부분의 표면 영역에 축적되며, 상기 게이트 유전체는 게이트와 바디 영역의 제 1 부분 사이에 배치된다.
하나의 실시예의 집적 회로 디바이스의 소수 캐리어는 바디 영역의 제 1 부분의 표면 영역에 축적되며, 이때, 상기 표면 영역은, 상기 바디 영역의 제 2 부분에 의해 소스 영역으로부터 단절된다.
하나의 실시예의 집적 회로 디바이스의 소수 캐리어는 바디 영역의 제 1 부분의 표면 영역에 축적되며, 상기 표면 영역은, 상기 바디 영역의 제 3 부분에 의해, 드레인 영역으로부터 단절된다.
하나의 실시예의 집적 회로 디바이스의 소수 캐리어는 유도된 임팩트 이온화(impact ionization)의 결과로서, 상기 제 1 기록 제어 신호가 바디 영역에 소스 전류를 야기, 또는 제공, 또는 생성, 또는 유도한다.
하나의 실시예의 집적 회로 디바이스의 게이트에 인가되는 신호는 바디 영역의 제 1 부분에 다수 캐리어의 축적을 야기, 또는 제공, 또는 생성, 또는 유도하는 제 2 전압으로 일시적으로 변화되며, 이때, 상기 다수 캐리어가 제 1 데이터 상태를 야기한다.
하나의 실시예의 집적 회로 디바이스의 제 2 기록 제어 신호는 소스 영역과 드레인 영역 사이에 인가되는 제 2 전위차와, 제 1 전압을 포함하는 게이트에 인가되는 신호를 포함하며, 이때, 상기 제 2 기록 제어 신호는 제 1 데이터 상태가 바디 트랜지스터의 제 1 부분에 기록되는 것을 막는다.
하나의 실시예의 집적 회로 디바이스의 제 2 전위차는 제 1 전위차보다 작다.
하나의 실시예의 집적 회로 디바이스는, 상기 메모리 셀로 연결되며 상기 메모리 셀의 데이터 상태를 감지하도록 구성된 데이터 감지 회로를 포함하며, 이때 상기 메모리 셀에 인가되는 판독 제어 신호에 반응하여, 상기 트랜지스터가 상기 메모리 셀의 데이터 상태를 나타내는 제 2 소스 전류를 발생하며, 상기 데이터 감지 회로가 상기 제 2 소스 전류를 기초로 메모리 셀의 데이터 상태를 판단한다.
하나의 실시예의 집적 회로 디바이스의 판독 제어 신호는 메모리 셀의 데이터 상태를 나타내는 소스 전류를 야기, 또는 강제, 또는 유도하도록, 게이트, 소스 영역 및 드레인 영역에 인가되는 신호를 포함한다.
하나의 실시예의 집적 회로 디바이스의 판독 제어 신호는 상기 소스 영역과 드레인 영역 사이에 인가되는 제 1 전위차를 포함한다.
하나의 실시예의 집적 회로 디바이스의 게이트 영역에 인가되는 신호는 음의 전압 펄스(negative voltage pulse)를 포함한다.
본원에서 기재된 본 발명의 양태 및/또는 그 실시예가 메모리 셀 어레이를 포함하는 집적 회로 디바이스를 포함하며, 상기 메모리 셀 어레이는 다수의 워드 라인과, 다수의 소스 라인과, 다수의 비트 라인과, 다수의 메모리 셀을 포함하며, 이때, 상기 다수의 메모리 셀은 로우(row)와 컬럼(column)의 행렬로 배열되고, 각각의 메모리 셀은 트랜지스터를 포함하며, 상기 트랜지스터는 전기적으로 플로팅(electrically floating) 상태이도록 구성된 바디 영역(body region)과, 상기 바디 영역의 제 1 부분 위에 배치되는 게이트(gate)(이때 하나의 연계된 워드 라인으로 연결된다)와, 상기 바디 영역의 제 2 부분과 이웃하는 소스 영역(이때, 상기 제 2 부분은 제 1 부분과 이웃하며 상기 제 1 부분으로부터 소스 영역을 격리하며, 상기 소스 영역은 연계된 소스 라인으로 연결된다)과, 상기 바디 영역의 제 3 부분과 이웃하는 드레인 영역(이때, 상기 제 3 부분은 제 1 부분과 이웃하며 상기 제 1 부분으로부터 드레인 영역을 격리하고, 상기 드레인 영역은 연계된 비트 라인으로 연결된다)을 포함하며, 이때, 각각의 메모리 셀은 바디 영역의 제 1 부분 내의 제 1 전하를 나타내는 제 1 데이터 상태를 포함하고, 각각의 메모리 셀은 바디 영역의 제 1 부분 내의 제 2 전하를 나타내는 제 2 데이터 상태를 포함하며, 메모리 셀의 제 1 로우에 위치하는 각각의 메모리 셀의 소스 영역은 제 1 소스 라인으로 연결되며, 상기 집적 회로 디바이스는 메모리 셀의 제 1 로우의 메모리 셀로 연결되며, 제 1 데이터 상태를 기록하기 위해 상기 메모리 셀의 제 1 로우의 메모리 셀에, 제 1 기록 제어 신호를 인가하고, 제 2 데이터 상태를 기록하기 위해 상기 메모리 셀의 제 1 로우의 메모리 셀에 제 2 기록 제어 신호를 인가하도록 구성되는 데이터 기록 회로를 포함하며, 이때, 상기 메모리 셀의 제 1 로우에 위치하는 일부, 또는 모든 메모리 셀에 인가되는 제 1 기록 제어 신호에 반응하여, 상기 메모리 셀의 제 1 로우에 위치하는 일부 메모리 셀의 각각의 메모리 셀의 전기적 플로팅 바디 트랜지스터가 제 1 소스 전류를 발생하며, 상기 제 1 소스 전류는 상기 메모리 셀의 제 1 로우에 위치하는 일부 메모리 셀의 전기적 플로팅 바디 트랜지스터의 제 1 바디 영역에 제 1 전하를 제공한다.
하나의 실시예의 집적 회로 디바이스의 메모리 셀의 제 2 로우에 위치하는 각각의 메모리 셀의 소스 영역이 상기 제 1 소스 라인으로 연결된다.
하나의 실시예의 집적 회로 디바이스의 메모리 셀의 제 2 로우에 위치하는 각각의 메모리 셀의 소스 영역이 제 2 소스 라인으로 연결되며, 메모리 셀의 제 3 로우에 위치하는 각각의 메모리 셀의 소스 영역이 제 2 소스 라인으로 연결되고, 이때, 메모리 셀의 제 2 로우와 제 3 로우는 메모리 셀의 제 1 로우와 이웃한다.
하나의 실시예의 집적 회로 디바이스의 제 1 기록 제어 신호는 제 1 소스 전류를 야기, 또는 제공, 또는 생성, 또는 유도한다.
하나의 실시예의 집적 회로 디바이스의 제 1 기록 제어 신호는 게이트에 인가되는 신호와 소스 영역에 인가되는 신호를 포함하며, 이때, 상기 게이트에 인가되는 신호는 제 1 진폭을 갖는 제 1 전압 및 제 2 진폭을 갖는 제 2 전압을 포함한다.
하나의 실시예의 집적 회로 디바이스의 제 1 기록 제어 신호는 게이트에 인가되는 신호와 드레인 영역에 인가되는 신호를 포함하며, 상기 게이트에 인가되는 신호는 제 1 진폭을 갖는 제 1 전압과 제 2 진폭을 갖는 제 2 전압을 포함한다.
하나의 실시예의 집적 회로 디바이스의 제 1 기록 제어 신호는 소스 영역과 드레인 영역 사이에 인가되는 전위차를 포함한다.
하나의 실시예의 집적 회로 디바이스의 제 1 기록 제어 신호는 게이트에 인가되는 신호를 포함하며, 상기 게이트에 인가되는 신호는 제 1 진폭을 갖는 제 1 전압 및 제 2 진폭을 갖는 제 2 전압을 포함한다.
하나의 실시예의 집적 회로 디바이스의 데이터 기록 회로는 제 1 기록 제어 신호를 인가하기에 앞서서, 제 2 기록 제어 신호를, 메모리 셀의 제 1 로우에 위치하는 모든 메모리 셀에 인가하여, 그 곳에 제 2 데이터 상태를 기록한다.
하나의 실시예의 집적 회로 디바이스의 데이터 기록 회로는, 메모리 셀의 제 1 로우에 위치하는 일부 메모리 셀에 제 1 기록 제어 신호를 인가하여, 그 곳에 제 1 데이터 상태를 기록하고, 이와 동시에 메모리 셀의 제 1 로우에 위치하는 나머지 메모리 셀에 제 2 기록 제어 신호를 인가하여, 그 곳에 제 2 데이터 상태를 기록한다.
하나의 실시예의 집적 회로 디바이스의 제 1 기록 제어 신호는, 제 1 소스 전류를 야기, 또는 제공, 또는 생성, 또는 유도하기 위해 메모리 셀의 제 1 로우에 위치하는 하나 이상의 메모리 셀의 게이트에 인가되는 신호와, 소스 영역에 인가되는 신호와, 드레인 영역에 인가되는 신호를 포함하며, 이때 상기 소스 영역에 인가 되는 신호는 제 1 진폭을 갖는 제 1 전압을 포함하며, 상기 드레인 영역에 인가되는 신호는 제 2 진폭을 갖는 제 2 전압을 포함하고, 상기 게이트에 인가되는 신호는 제 3 진폭을 갖는 제 3 전압 및 제 4 진폭을 갖는 제 4 전압을 포함한다.
하나의 실시예의 집적 회로 디바이스의 제 1 기록 제어 신호는, 소스 영역과 드레인 영역 사이에 인가되는 제 1 전위차와, 메모리 셀의 제 1 로우에 위치하는 하나 이상의 메모리 셀의 게이트에 인가되며 제 1 전압을 포함하는 신호를 포함하며, 상기 제 1 기록 제어 신호는 바디 영역의 제 1 부분의 표면 영역에 소수 캐리어의 축적을 야기, 또는 제공, 또는 생성, 또는 유도한다.
하나의 실시예의 집적 회로 디바이스의 바디 영역의 제 1 부분의 표면 영역은 게이트 유전체와 나란히 위치하거나, 상기 게이트 유전체 근처에 위치하며, 상기 게이트 유전체는 게이트와 바디 영역의 제 1 부분 사이에 배치된다.
하나의 실시예의 집적 회로 디바이스의 바디 영역의 제 1 부분의 표면 영역은 바디 영역의 제 2 부분에 의해 소스 영역으로부터 단절된다.
하나의 실시예의 집적 회로 디바이스의 바디 영역의 제 1 부분의 표면 영역은 바디 영역의 제 3 부분에 의해 드레인 영역으로부터 단절된다.
소수 캐리어에 의해 유도되는 임팩트 이온화의 결과로서, 하나의 실시예의 집적 회로 디바이스의 제 1 기록 제어 신호가 바디 영역에 소스 전류를 야기, 또는 제공, 또는 생성, 또는 유도한다.
하나의 실시예의 집적 회로 디바이스의 게이트에 인가되는 신호는, 바디 영역에 다수 캐리어의 축적을 야기, 또는 제공, 또는 생성, 또는 유도하는 제 2 전압 으로 일시적으로 변화되며, 이때, 상기 다수 캐리어가 제 1 데이터 상태를 야기한다.
하나의 실시예의 집적 회로 디바이스는, 다수의 메모리 셀의 각각의 메모리 셀로 연결되며 상기 메모리 셀의 데이터 상태를 감지하도록 구성된 데이터 감지 회로를 포함하며, 이때, 메모리 셀에 인가되는 판독 제어 신호에 반응하여, 각각의 메모리 셀의 트랜지스터가 메모리 셀의 데이터 상태를 나타내는 제 2 소스 전류를 발생하며, 상기 데이터 감지 회로는 제 2 소스 전류를 기초로 상기 메모리 셀의 데이터 상태를 판단한다.
하나의 실시예의 집적 회로 디바이스의 판독 제어 신호는, 메모리 셀의 데이터 상태를 나타내는 소스 전류를 야기, 또는 강제, 또는 유도하기 위해 게이트, 소스 영역 및 드레인 영역에 인가되는 신호를 포함한다.
하나의 실시예의 집적 회로 디바이스의 판독 제어 신호는 소스 영역과 드레인 영역 사이에 인가되는 제 1 전위차를 포함한다.
하나의 실시예의 집적 회로 디바이스의 게이트 영역에 인가되는 신호는 음 전압 펄스(negative voltage pulse)를 포함한다.
본원에서 다수의 발명들이 기재되고, 설명된다. 본 발명의 특정 실시예, 특징부, 속성 및 이점이 기재 및 설명되었을지라도, 본 발명의 그 밖의 다른 다수의 실시예, 특징부, 속성 및 이점이 자명할 것이다. 따라서 본원에서 기재 및 설명된 본 발명의 실시예, 특징부, 속성 및 이점은 배타적이지 않으며, 유사한(뿐 아니라 다른) 실시예, 특징부, 속성 및 이점이 본 발명의 범위 내에 있은 것으로 이해되어 야 한다.
앞서 언급된 바와 같이, 판독 및 기록 동작을 수행하기 위한, 설명적/예시적 전압 레벨은 단지 예에 불과하다. 표시된 전압 레벨은 상대적, 또는 절대적일 수 있다. 표시된 전압 레벨은 상대적이거나 절대적일 수 있다. 대안적으로, 표시되는 전압은, 예를 들어, 전압 중 하나 이상(가령, 소스, 드레인, 게이트 전압)이 양이거나 음인 것에 관계없이, 각각의 전압 레벨이 주어진 전압 크기만큼 증가하거나 감소할 수 있다는 점(가령, 각각의 전압은 0.1, 0.15, 0.25, 0.5, 1볼트만큼 증가하거나 감소할 수 있다)에서 상대적일 수 있다.
기록 및 판독 동작을 구현하기 위한 설명적/예시적 전압 레벨 및 타이밍은 예에 불과하다. 이와 관련하여, 특정 실시예에서, 제어 신호는 메모리 셀의 트랜지스터의 전기적 플로팅 바디 영역의 전위를 증가시키고, 이는 트랜지스터를 켠다(turn on), 즉, 트랜지스터에 소스 전류를 생성한다. 판독 동작의 맥락에서, 판독 제어 신호에 반응하며, (바이폴라 성분에 비해 훨씬 덜 주목할 만하거나 무시할 만한) 경계부 채널 전류 성분만큼 작은 감지된 소스 전류를 이용하여, 또는 바탕으로 하여, 데이터 상태가 판단될 수 있다.
앞서 언급된 바와 같이, 본 발명의 양태 및/또는 그 실시예 각각은 홀로, 또는 이러한 양태 및/또는 실시예 중 하나 이상과 조합되어 구현될 수 있다. 간략함을 위해, 순열과 조합이 본원에서 따로 논의되지 않을 것이다. 따라서 본 발명은 임의의 단일 양태(또는 그 실시예)로 국한되거나, 이러한 양태 및/또는 실시예의 임의의 조합 및/또는 순열에 국한되지 않는다.

Claims (71)

  1. 전기적으로 플로팅(electrically floating)이도록 구성되는 바디 영역(body region)과,
    상기 바디 영역의 제 1 부분 위에 놓이는 게이트(gate)와,
    상기 바디 영역의 제 2 부분에 이웃하는 소스 영역(source region)으로서, 상기 제 2 부분은 상기 제 1 부분에 인접하며 상기 제 1 부분으로부터 소스 영역을 격리하는, 상기 소스 영역(source region)과,
    상기 바디 영역의 제 3 부분에 이웃하는 드레인 영역(drain region)으로서, 상기 제 3 부분은 상기 제 1 부분에 인접하며 상기 제 1 부분으로부터 드레인 영역을 격리하는, 상기 드레인 영역(drain region)
    을 포함하며,
    상기 바디 영역은 상기 게이트에 가장 가까운(closest) 근접부(proximity)에서 상기 게이트의 하나 이상의 측면 경계부 너머까지 연장되어 이에 따라 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나의 어떠한 부분도 상기 게이트 바로 아래에 위치하지 않는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 게이트로 연결되는 제 1 전압으로서, 상기 바디 영역의 제 1 부분에 소수 캐리어(minority carrier)가 축적되게 하는 상기 제 1 전압
    을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제 2 항에 있어서, 상기 소수 캐리어는, 게이트 유전체와 나란히 위치하거나, 상기 게이트 유전체 근처에 위치하는 바디 영역의 제 1 부분의 표면 영역에 축 적되며, 상기 게이트 유전체는 게이트와 바디 영역의 제 1 부분 사이에 배치되는 것을 특징으로 하는 반도체 디바이스.
  4. 제 2 항에 있어서, 소수 캐리어를 포함하는 영역은, 바디 영역의 제 2 부분에 의해, 소스 영역으로부터 단절되는 것을 특징으로 하는 반도체 디바이스.
  5. 제 2 항에 있어서, 소수 캐리어를 포함하는 영역은, 상기 바디 영역의 제 3 부분에 의해, 드레인 영역으로부터 단절되는 것을 특징으로 하는 반도체 디바이스.
  6. 제 2 항에 있어서,
    소스와 드레인 간의 제 1 전위차로서, 상기 소수 캐리어의 임팩트 이온화(impact ionization)의 결과로서, 소스 전류를 발생하는 상기 제 1 전위차
    를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 제 1 전압 후에 상기 제 1 전압을 대신하여, 상기 게이트로 연결되는 제 2 전압으로서, 상기 바디 영역의 제 1 부분에 다수 캐리어(majority carrier)의 축적을 야기하는 상기 제 2 전압
    을 더 포함하며, 이때, 상기 다수 캐리어는 상기 바디 영역 내 제 1 전하를 나타내는 제 1 데이터 상태를 야기하는 것을 특징으로 하는 반도체 디바이스.
  8. 제 2 항에 있어서,
    소스와 드레인 사이에 연결되는 제 2 전위차로서, 상기 바디 영역 내 제 2 전하를 나타내는 제 2 데이터 상태를 야기하는 상기 제 2 전위차
    를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 게이트 영역과 바디 영역 사이에 배치되는 절연 층
    을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  10. 제 1 항에 있어서, 상기 바디 영역은 제 1 타입의 반도체 물질을 포함하는 것을 특징으로 하는 반도체 디바이스.
  11. 제 10 항에 있어서, 상기 소스 영역과 드레인 영역은 제 2 형(type)의 반도체 물질을 포함하는 것을 특징으로 하는 반도체 디바이스.
  12. 제 11 항에 있어서, 상기 소스 영역은 약하게 도핑된(lightly doped) 영역을 포함하는 것을 특징으로 하는 반도체 디바이스.
  13. 제 11 항에 있어서, 상기 소스 영역은 강하게 도핑된(highly doped) 영역을 포함하는 것을 특징으로 하는 반도체 디바이스.
  14. 제 11 항에 있어서, 상기 소스 영역은 약하게 도핑된 영역과 강하게 도핑된 영역을 포함하는 것을 특징으로 하는 반도체 디바이스.
  15. 제 11 항에 있어서, 상기 드레인 영역은 약하게 도핑된 영역을 포함하는 것을 특징으로 하는 반도체 디바이스.
  16. 제 11 항에 있어서, 상기 드레인 영역은 강하게 도핑된 영역을 포함하는 것을 특징으로 하는 반도체 디바이스.
  17. 제 11 항에 있어서, 상기 드레인 영역은 약하게 도핑된 영역과 강하게 도핑된 영역을 포함하는 것을 특징으로 하는 반도체 디바이스.
  18. 게이트(gate)와,
    부분적으로 게이트 아래에 배치되며, 전기적으로 플로팅(electrically floating) 상태인 바디 영역(body region)과,
    상기 바디 영역에 이웃하는 소스 영역(source region) 및 드레인 영역(drain region)으로서, 상기 소스 영역과 드레인 영역 중 하나 이상은 도핑된 영역을 포함하며, 상기 도핑된 영역의 형태는 자신의 경계부가 게이트 아래에 놓인 바디 영역의 일부분으로부터 격리되도록 구성되는, 소스 영역(source region) 및 드레인 영역(drain region)
    을 포함하며,
    상기 바디 영역은 상기 게이트에 가장 가까운(closest) 근접부(proximity)에서 상기 게이트의 하나 이상의 측면 경계부 너머까지 연장되어 이에 따라 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나의 어떠한 부분도 상기 게이트 바로 아래에 위치하지 않는 것을 특징으로 하는 반도체 디바이스.
  19. 게이트(gate)와,
    전기적 플로팅 바디(electrically floating body)로서 구성되는 바디 영역(body region)으로서, 상기 바디 영역을 형성하는 물질은 상기 게이트의 하나 이상의 측면 경계부 너머까지 연장되도록 구성되는 상기 바디 영역(body region)과,
    상기 바디 영역에 이웃하는 소스 영역(source region) 및 드레인 영역(drain region)
    을 포함하며,
    상기 바디 영역은 상기 게이트에 가장 가까운(closest) 근접부(proximity)에서 상기 게이트의 하나 이상의 측면 경계부 너머까지 연장되어 이에 따라 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나의 어떠한 부분도 상기 게이트 바로 아래에 위치하지 않는 것을 특징으로 하는 반도체 디바이스.
  20. 절연 기판(insulating substrate) 상의 플로팅 바디 영역(floating body region)과,
    상기 플로팅 바디 영역의 일부분 위에 배치되는 게이트(gate)와,
    소스 영역(source region) 및 드레인 영역(drain region)으로서, 상기 소스 영역과 드레인 영역 중 하나 이상의 도핑 프로파일(doping profile)은, 소스 영역과 드레인 영역 사이에서 상기 플로팅 바디 영역을 통과하여 연장되는 연속하는 전류 채널의 형성을 방지하도록 구성되는, 상기 소스 영역(source region) 및 드레인 영역(drain region)
    을 포함하며,
    상기 플로팅 바디 영역은 상기 게이트에 가장 가까운(closest) 근접부(proximity)에서 상기 게이트의 하나 이상의 측면 경계부 너머까지 연장되어 이에 따라 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나의 어떠한 부분도 상기 게이트 바로 아래에 위치하지 않는 것을 특징으로 하는 트랜지스터.
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