JP3962729B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関する。
近年、半導体装置の微細化および複雑化に伴い多層配線構造が採用されている。多層配線構造を形成するためには、プラズマＣＶＤ（Chemical Vapor Deposition）やＲＩＥ(Reactive Ion Etching)等をＭＯＳトランジスタ上で繰り返し実行する必要がある。これらの処理は電気的な極性を利用して堆積やエッチングを行うので、ゲート電極や基板が帯電する。それにより、ゲート絶縁膜に過大な電界が掛かり、ゲート絶縁膜を破壊してしまうおそれがある。また、半導体装置の完成後に、例えば、人的な静電気（ＥＳＤ（electrostatic discharge）によってゲート絶縁膜がブレークダウンするおそれもある。
このようなプラズマダメージや静電ダメージからＭＯＳトランジスタを保護するために保護ダイオードが形成される。保護ダイオードは、ゲート電圧が印加されたときに逆バイアスされるように、ゲート電極と基板との間に接続される。これにより、保護ダイオードは、その逆方向耐圧以上の電圧がゲート電極に印加されることを防止する。
ところで、近年、ＳＯＩ（Silicon On Insulator）にＭＯＳトランジスタやメモリ素子を形成する技術が開発されている。ＳＯＩ基板の埋め込み酸化膜（ＢＯＸ（Buried Oxide）層ともいう）は、非常に薄く(例えば、１０ｎｍ〜３００ｎｍ)なってきているので、ゲート酸化膜の保護だけでなく、ＢＯＸ層もプラズマダメージや静電ダメージによってブレークダウンするおそれがある。
特開２００２−５３８５９８号公報 国際公開第Ｗ００／４４０４９号パンフレット
そこで、ＳＯＩ基板にＭＯＳトランジスタやメモリ素子を形成した場合に、プラズマダメージや静電ダメージからゲート絶縁膜だけでなく、ＢＯＸ層をも保護することができる半導体装置が望まれている。
本発明に係る実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に設けられた埋込み絶縁層と、前記埋込み絶縁層上に設けられた半導体層と、前記半導体層内に形成された第１導電型のソース層、前記半導体層に形成された第１導電型のドレイン層、および、前記ソース層と前記ドレイン層との間のチャネル形成領域を含むトランジスタと、前記チャネル形成領域の下の前記半導体基板の表面領域に形成された第１導電型のウェルと、前記ウェルと同電位であり、かつ前記ウェルと分離された第２導電型の第１の拡散層、並びに、前記第１の拡散層に隣接して設けられ、前記ソース層、前記ドレイン層および前記チャネル形成領域のうち少なくとも１つに電気的に接続された第１導電型の第２の拡散層からなる埋込み絶縁層保護ダイオードとを備えている。
本発明に係る他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に設けられた埋込み絶縁層と、前記埋込み絶縁層上に設けられた半導体層と、前記半導体層内に形成された第１導電型のソース層、前記半導体層に形成された第１導電型のドレイン層、および、前記ソース層と前記ドレイン層との間のチャネル形成領域を含むトランジスタであって、前記チャネル領域上に設けられたゲート絶縁膜、および、前記ゲート絶縁膜上に設けられたゲート電極を備えたトランジスタと、前記チャネル形成領域の下の前記半導体基板の表面領域に形成された第１導電型のウェルと、前記ウェルと同電位であり、かつ前記ウェルと分離された第２導電型の第１の拡散層、並びに、前記第１の拡散層に隣接して設けられ、前記トランジスタのゲートに電気的に接続された第１導電型の第２の拡散層からなるゲート絶縁膜保護ダイオードとを備えている。
本発明による半導体装置は、ＳＯＩ基板にＭＯＳトランジスタやメモリ素子を形成した場合に、プラズマダメージや静電ダメージからゲート絶縁膜だけでなく、ＢＯＸ層をも保護することができる。
以下、図面を参照して本発明に係る実施形態を説明する。これらの実施形態は本発明を限定するものではない。これらの実施形態において、便宜的に、ＭＯＳトランジスタは１つだけ示したが、ＮＯＳトランジスタは２つ以上形成されてもよい。また、Ｐ型半導体の構成要素に代えてＮ型半導体の構成要素を採用し、かつ、Ｎ型半導体の構成要素に代えてＰ型半導体の構成要素を採用しても、これらの実施形態の効果は失われない。
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体装置１００の断面図である。半導体装置１００は、シリコンからなるＰ−型の半導体基板１０と、半導体基板１０の上に設けられた埋込み絶縁層（以下、ＢＯＸ層という）２０と、ＢＯＸ層２０上に設けられた半導体層（以下、ＳＯＩ層という）３０とを有するＳＯＩ基板上に形成されている。
半導体装置１００は、ＳＯＩ基板上に形成されたＮ型チャネルＭＯＳトランジスタ１５を備えている。ＭＯＳトランジスタ１５は、ＳＯＩ層３０内にＮ＋型のソース層３１およびＮ＋型のドレイン層３３を有する。ソース層３１とドレイン層３３との間にはチャネル形成領域３５が設けられている。チャネル形成領域３５上には、ゲート絶縁膜４０を介してゲート電極５０が設けられている。
ソース層３１は、半導体基板１０に形成された埋め込み絶縁層保護ダイオード７０（以下、単に、保護ダイオード７０という）に電気的に接続されている。保護ダイオード７０は、Ｐ型の第１の拡散層１１０とＮ＋型の第２の拡散層１２０とから構成されている。第１の拡散層１１０は半導体基板１０の表面領域に形成され、第２の拡散層１２０は第１の拡散層１１０に隣接するように第１の拡散層１１０内に形成されている。第１の拡散層１１０は、チャネル形成領域３５直下の半導体基板１０と同電位であり、第２の拡散層１２０はソース層３１と同電位である。
ソース層３１、ドレイン層３３、第２の拡散層１２０および第４の拡散層９０上には、シリサイド層９０１が設けられている。シリサイド層９０１上には、コンタクトプラグ９０３が設けられている。互いに隣接するコンタクトプラグ９０３は、分離絶縁膜９１３、ストッパＳｉＮ膜９１１および層間絶縁膜９１０によって絶縁されている。層間絶縁膜９１０上には第１の導電層９０５が設けられている。ソース層３１および第２の拡散層１２０は、シリサイド層９０１およびコンタクトプラグ９０３を介して第1の導電層９０５によって電気的に接続されている。ゲート電極５０および第４の拡散層９０は、シリサイド層９０１およびコンタクトプラグ９０３を介して第1の導電層９０５および配線Ｗによって電気的に接続される。配線Ｗは、第1の導電層９０５と同じレイヤでよい。さらに、ゲート電極５０は、絶縁膜９１５、ゲート側壁膜９１７によって被覆されている。尚、第1の導電層の上には、さらに必要に応じて、配線層が形成される。
保護ダイオード７０は、ＢＯＸ層２０の耐圧よりも低い逆方向耐圧を有する。ＢＯＸ層２０は、近年、次第に薄くなっており、１０ｎｍ〜２０ｎｍというゲート絶縁膜４０と同程度の厚みにまで薄膜化されると予想される。例えば、ＢＯＸ層２０の膜厚が約１０ｎｍ〜２０ｎｍである場合には、ＢＯＸ層２０の耐圧は、１０数ボルトほどである。よって、この場合、保護ダイオード７０の逆方向耐圧は、１０数ボルトよりも低くなくてはならず、さらに好ましくは、数ボルト程度である。
半導体装置１００の製造中や製造後に、プラズマや静電気等によってＳＯＩ層３０に過大な正電圧が印加されたときには、保護ダイオード７０がＢＯＸ層２０よりも先にブレークダウンする。それによって、保護ダイオード７０が電荷を半導体基板１０へ排出するので、ＢＯＸ層２０はブレークダウンしない。このように、保護ダイオード７０は、ソース層３１、ドレイン層３３およびチャネル形成領域３５の直下にあるＢＯＸ層２０を保護することができる。尚、ＳＯＩ層３０に負電圧が印加された場合、保護ダイオード７０は順バイアスされるので、ＢＯＸ層２０は当然にブレークダウンしない。
一方、ゲート電極５０は、半導体基板１０に形成されたゲート絶縁膜保護ダイオード６０（以下、単に、保護ダイオード６０という）に電気的に接続されている。保護ダイオード６０は、半導体基板１０の表面領域に形成されたＰ型の第３の拡散層８０と、第３の拡散層８０に隣接するように第３の拡散層８０内に形成されたＮ＋型の第４の拡散層９０とから構成されている。第３の拡散層８０は、チャネル形成領域３５直下の半導体基板１０と同電位であり、第４の拡散層９０は、ゲート電極５０と同電位である。尚、ＳＯＩ層３０は、保護ダイオード７０によって半導体基板１０の電位と概略同電位であるので、第３の拡散層８０は半導体基板１０と同電位であっても、ゲート絶縁膜４０は保護され得る。
保護ダイオード６０は、ゲート絶縁膜４０の耐圧よりも低い逆方向耐圧を有する。例えば、ゲート絶縁膜４０の膜厚が約１０ｎｍ〜２０ｎｍである場合、ゲート絶縁膜４０の耐圧は、１０数ボルトほどである。よって、この場合、保護ダイオード６０の逆方向耐圧は、１０数ボルトよりも低くなくてはならず、さらに好ましくは、数ボルト程度である。
ＭＯＳトランジスタ１５は、Ｎチャネル型のＦＥＴであるので、ゲート電極５０に正電圧を印加することによってスイッチングする。このとき、保護ダイオード６０には逆バイアスが印加される。ＭＯＳトランジスタ１５の動作中に、ゲート電極５０に過大な電圧が印加されたときには、保護ダイオード６０がゲート絶縁膜４０よりも先にブレークダウンする。これにより、保護ダイオード６０が電荷を半導体基板１０へ排出するので、ゲート絶縁膜４０はブレークダウンせずに済む。このように、保護ダイオード６０は、ゲート絶縁膜４０を保護することができる。
半導体装置１００の製造中や製造後に、プラズマや静電気等によってゲート電極５０に過大な電圧が印加されたときも、保護ダイオード６０はゲート絶縁膜４０を保護することができる。尚、ゲート電極５０に負電圧が印加された場合、保護ダイオード６０は順バイアスされるので、ゲート絶縁膜４０は当然にブレークダウンしない。
以上のように第１の実施形態は、ゲート絶縁膜４０だけでなく、ＢＯＸ層２０もプラズマダメージや静電ダメージから保護することができる。また、第１の実施形態では、保護ダイオード６０および７０は、半導体基板１０に形成されているので、比較的大きな電流を流すことができる。よって、本実施形態は、ゲート絶縁膜４０およびＢＯＸ層２０を確実に保護することができる。
（第２の実施形態）
図２は、本発明に係る第２の実施形態に従った半導体装置２００の断面図である。第２の実施形態は、ゲート絶縁膜保護ダイオード６１がＳＯＩ層３０に形成されている点で第１の実施形態と異なる。
保護ダイオード６１は、Ｐ型の第３の拡散層８１と、Ｎ＋型の第４の拡散層９１とを有する。第３の拡散層８１はＳＯＩ層３０内に形成され、第４の拡散層９１はＳＯＩ層３０内において第３の拡散層８１に隣接して設けられている。さらに、保護ダイオード６１は、第３の拡散層８１とドレイン層３３とを電気的に接続するためにＰ＋型のコンタクト層１３０を有する。
コンタクト層１３０上には、シリサイド層９０１が設けられている。このシリサイド層９０１上には、コンタクトプラグ９０３が設けられている。コンタクト層１３０およびドレイン層３３は、シリサイド層９０１およびコンタクトプラグ９０３を介して第1の導電層９０５によって電気的に接続されている。さらに、第３の拡散層８１はドレイン層３３と電気的に接続されているのでドレイン層３３と同電位になる。第４の拡散層９１はゲート電極５０と電気的に接続されているので、第４の拡散層９１はゲート電極５０と同電位である。
保護ダイオード６１は、ゲート絶縁膜４０の耐圧よりも低い逆方向耐圧を有する。例えば、ゲート絶縁膜４０の膜厚が約１０ｎｍ〜２０ｎｍである場合、保護ダイオード６１の逆方向耐圧は、１０数ボルトよりも低くなくてはならず、さらに好ましくは、数ボルト程度である。
ゲート電極５０に正電圧が印加されたとき、保護ダイオード６１には逆バイアスが印加される。半導体装置２００の動作中に、ゲート電極５０に過大な電圧が印加されたときには、保護ダイオード６１がゲート絶縁膜４０よりも先にブレークダウンする。これにより、保護ダイオード６０が電荷をドレイン層３３へ排出するので、ゲート絶縁膜４０はブレークダウンせずに済む。このように、保護ダイオード６０は、ゲート絶縁膜４０を保護することができる。
半導体装置２００の製造中や製造後に、プラズマや静電気等によってゲート電極５０に過大な電圧が印加されたときも、保護ダイオード６１はゲート絶縁膜４０を保護することができる。これにより、第２の実施形態は、第１の実施形態と同様の効果を有する。
（第３の実施形態）
図３は、本発明に係る第３の実施形態に従った半導体装置３００の断面図である。第３の実施形態は、埋め込み絶縁層保護ダイオード７１がＳＯＩ層３０に形成されている点で第１の実施形態と異なる。
保護ダイオード７１は、ＳＯＩ層３０内に形成されたＰ型の第１の拡散層１１１と、ＳＯＩ層３０内において第１の拡散層１１１に隣接して設けられたＮ＋型の第２の拡散層１２１とを有する。さらに、保護ダイオード７１は、第１の拡散層１１１と半導体基板１０とを電気的に接続するためにＳＯＩ層３０内にＰ＋型のコンタクト層１４０を有し、半導体基板１０にＰ＋型のコンタクト層１５０を有する。
第２の拡散層１２１、コンタクト層１４０およびコンタクト層１５０の上には、シリサイド層９０１が設けられている。このシリサイド層９０１上には、コンタクトプラグ９０３が設けられている。第２の拡散層１２１およびソース層３１は、シリサイド層９０１およびコンタクトプラグ９０３を介して第1の導電層９０５によって電気的に接続されている。コンタクト層１４０およびコンタクト層１５０も、シリサイド層９０１およびコンタクトプラグ９０３を介して第1の導電層９０５によって電気的に接続されている。
これにより第１の拡散層１１１は半導体基板１０と電気的に接続されるので、第１の拡散層１１１はチャネル形成領域３５直下の半導体基板１０の領域と同電位である。また、第２の拡散層１２１はソース層３１と電気的に接続されているので、第２の拡散層１２１はソース層３１と同電位である。
保護ダイオード７１は、ＢＯＸ層２０の耐圧よりも低い逆方向耐圧を有する。ＢＯＸ層２０の膜厚が約１０ｎｍ〜２０ｎｍである場合には、保護ダイオード７１の逆方向耐圧は、保護ダイオード６１と同様に、１０数ボルトよりも低くなくてはならず、さらに好ましくは、数ボルト程度である。
半導体装置３００の製造中や製造後に、プラズマや静電気等によってＳＯＩ層３０に過大な正電圧が印加されたときには、保護ダイオード７１がＢＯＸ層２０よりも先にブレークダウンする。それによって、保護ダイオード７１が電荷を半導体基板１０へ排出するので、ＢＯＸ層２０はブレークダウンしない。このように、保護ダイオード７１は、ＢＯＸ層２０を保護することができる。即ち、第３の実施形態は、第１の実施形態と同様の効果を有する。
（第４の実施形態）
図４は、本発明に係る第４の実施形態に従った半導体装置４００の断面図である。第４の実施形態は、ゲート絶縁膜保護ダイオードとして保護ダイオード６１を採用し、埋め込み絶縁層保護ダイオードとして保護ダイオード７１を採用した実施形態である。
第４の実施形態においても、保護ダイオード６１はゲート絶縁膜４０を保護し、保護ダイオード７１はＢＯＸ層２０を保護することができる。
（第５の実施形態）
図５は、本発明に係る第５の実施形態に従った半導体装置５００の断面図である。第５の実施形態は、チャネル形成領域３５の直下の半導体基板１０の領域にＮ型ウェルが形成されている点で第１から第４の実施形態と異なる。例えば、ＦＢＣ（Floating Body Cell）等のメモリ素子では、データ保持能力を向上させるために、Ｐ型チャネル形成領域３５の直下の半導体基板領域には、Ｎ型ウェル１６０が形成される。
このような場合、ウェル１６０内に保護ダイオード６０を形成しようとすると、Ｎ型ウェル１６０内にＰ＋型高濃度層を形成する必要がある。このような保護ダイオード６０では、ゲート電極５０に正電圧を印加すると、保護ダイオード６０の順方向に電圧が印加される。よって、半導体装置５００が正常に動作しない。また、通常の使用時おいて、ウェル１６０にはソース層３１よりも低い電位が与えられる。よって、ウェル１６０内に保護ダイオード７０を形成した場合、通常の使用時において、保護ダイオード７０の順方向に電圧が印加されるので好ましくない。そこで、保護ダイオード６０、７０は、図５に示すようにＮ型ウェル１６０と分離したＰ型ウェル（即ち、第１の拡散層１１０、第３の拡散層８０）に配置する必要がある。
保護ダイオード７０において、第１の拡散層１１０は、ウェル１６０と分離して形成されている。第１の拡散層１１０内には、第２の拡散層１２０のほか、Ｐ＋型のコンタクト層１９５が設けられている。Ｎ＋型のコンタクト層１９０がウェル１６０内に形成されている。
コンタクト層１９０、１９５上には、シリサイド層９０１が設けられている。これらのシリサイド層９０１上には、コンタクトプラグ９０３が設けられている。コンタクト層１９０および１９５は、シリサイド層９０１およびコンタクトプラグ９０３によって電気的に短絡されている。これにより、第１の拡散層１１０は、ウェル１６０と分離してはいるものの、ウェル１６０と同電位になる。
第２の拡散層１２０およびソース層３１は、シリサイド層９０１およびコンタクトプラグ９０３を介して第１の導電層９０５および配線Ｗによって電気的に接続される。配線Ｗは、第1の導電層９０５と同じレイヤでよい。
保護ダイオード７０は、第１の実施形態と同様にＢＯＸ層２０の耐圧よりも低い逆方向耐圧を有する。よって、半導体装置５００の製造中や製造後に、プラズマや静電気等によってＳＯＩ層３０に過大な正電圧が印加されたときには、保護ダイオード７０がＢＯＸ層２０よりも先にブレークダウンする。それによって、保護ダイオード７０は、ＢＯＸ層２０を保護することができる。
一方、保護ダイオード６０において、第３の拡散層８０は、ウェル１６０と分離して形成されている。第３の拡散層８０内には、第４の拡散層９０のほか、Ｐ＋型のコンタクト層１７０が設けられている。Ｎ＋型のコンタクト層１８０がウェル１６０内に形成されている。
コンタクト層１７０、１８０上には、シリサイド層９０１が設けられている。これらのシリサイド層９０１上には、コンタクトプラグ９０３が設けられている。コンタクト層１７０および１８０は、シリサイド層９０１およびコンタクトプラグ９０３によって電気的に短絡されている。これにより、第３の拡散層８０は、ウェル１６０と分離してはいるものの、ウェル１６０と同電位になる。
第４の拡散層９０およびゲート電極５０は、シリサイド層９０１およびコンタクトプラグ９０３を介して第１の導電層９０５および配線Ｗによって電気的に接続される。配線Ｗは、第1の導電層９０５と同じレイヤでよい。
保護ダイオード６０は、第１の実施形態と同様にゲート絶縁膜４０の耐圧よりも低い逆方向耐圧を有する。よって、半導体装置５００の動作中に、ゲート電極５０に過大な電圧が印加されたときには、保護ダイオード６０がゲート絶縁膜４０よりも先にブレークダウンする。それによって、保護ダイオード６０は、ゲート絶縁膜４０を保護することができる。
半導体装置５００の製造中や製造後に、プラズマや静電気等によってゲート電極５０に過大な電圧が印加されたときも、保護ダイオード６０はゲート絶縁膜４０を保護することができる。
（第６の実施形態）
図６は、本発明に係る第６の実施形態に従った半導体装置６００の断面図である。第６の実施形態は、ゲート絶縁膜保護ダイオードとして、ＳＯＩ層３０に形成された保護ダイオード６１を採用している点で第５の実施形態と異なる。
保護ダイオード６１では、第３の拡散層８１はドレイン層３３と同電位になるので、ウェル１６０との接続は不要となる。第６の実施形態は、第５の実施形態と同様の効果をさらに有する。
（第７の実施形態）
図７は、本発明に係る第７の実施形態に従った半導体装置７００の断面図である。第７の実施形態は、埋込み絶縁層保護ダイオードとして、ＳＯＩ層３０に形成された保護ダイオード７１を採用している点で第５の実施形態と異なる。
保護ダイオード７１では、第１の拡散層１１１をウェル１６０と同電位にするために、第１の拡散層１１１と隣接して設けられたコンタクト層１９６がコンタクト層１９０と接続されている。これにより、第７の実施形態は、第５の実施形態と同様の効果を有する。
（第８の実施形態）
図８は、本発明に係る第８の実施形態に従った半導体装置８００の断面図である。第８の実施形態は、ゲート絶縁膜保護ダイオードとして保護ダイオード６１を採用し、埋め込み絶縁層保護ダイオードとして保護ダイオード７１を採用した点で第５の実施形態と異なる。
第８の実施形態においても、保護ダイオード６１はゲート絶縁膜４０を保護し、保護ダイオード７１はＢＯＸ層２０を保護することができる。
第１から第８の実施形態において、第２の拡散層１２０、１２１はソース層３１に電気的に接続されていた。しかし、第２の拡散層１２０、１２１はドレイン層３３またはチャネル形成領域３５に電気的に接続されていてもよい。このような場合であっても、保護ダイオード７０、７１は、ＢＯＸ層２０を保護することができる。
第２、第４、第６、第８の実施形態において、第３の拡散層８１は、コンタクト層１３０を介してドレイン層３３に接続されていた。しかし、第３の拡散層８１は、ソース層３１またはボディ層３５に電気的に接続されていてもよい。このような場合であっても保護ダイオード６１は、ゲート絶縁膜４０を保護することができる。また、第３の拡散層８１および第２の拡散層１２０または１２１は、ソース層３１、ドレイン層３３およびボディ層３５のいずれかに共通に接続されていてもよい。
第５から第８の実施形態において、ＭＯＳトランジスタ１５は、ＦＢＣ等のメモリセルに適用することができ、あるいは、メモリ領域の周辺に形成された周辺回路またはロジック回路のＭＯＳＦＥＴに適用することもできる。また、第５から第８の実施形態において、半導体基板１０はＰ型の半導体基板であった。しかし、半導体基板１０はＮ型の半導体基板でもよい。この場合、半導体基板１０の不純物の濃度により、Ｎ型ウェル１６０は不要となる。
上記実施形態において多層配線構造を有する場合、ソース層３１、ドレイン層３３またはチャネル形成領域３５と第２の拡散層１２０、１２１との相互接続配線は、第１層目に形成された相互接続配線であることが好ましい。同様に、コンタクト層１４０と１５０との相互接続配線、ゲート電極５０と第４の拡散層９０、９１との相互接続配線、ソース層３１、ドレイン層３３またはチャネル形成領域３５とコンタクト層１３０との相互接続配線は、いずれも第１層目に形成された相互接続配線であることが好ましい。それによって、保護ダイオード６０、６１、７０および７１は、第２層目以降の相互接続配線を形成するときに蓄積する電荷を排除し、ゲート絶縁膜４０およびＢＯＸ層２０を保護することができる。
図９は、第１の実施形態に従った半導体装置１００の平面図である。領域Ｒ１がトランジスタ１５を形成する領域であり、領域Ｒ２が保護ダイオード６０、７０を形成する領域である。第１の実施形態では、トランジスタ形成領域Ｒ１がＰ−型であり、保護ダイオード形成領域Ｒ２がＰ型である。
保護ダイオード形成領域Ｒ２は、トランジスタ形成領域Ｒ１を取り囲むようにリング状に形成されている。さらに、Ｎ＋型の第２および第４の拡散層９０、１２０は保護ダイオード形成領域Ｒ２内に設けられている。
図１０は、第１の実施形態に従った半導体装置１００の他の平面図である。図１０に示すように、保護ダイオード形成領域Ｒ２は、トランジスタ形成領域Ｒ１の両側に分離して形成されてもよい。
図１１は、第２の実施形態に従った半導体装置２００の平面図である。図２はＸ−Ｘ線に沿った断面である。保護ダイオード６１は、トランジスタ形成領域Ｒ１内に設けられている。Ｐ型の第１の拡散層１１０がトランジスタ形成領域Ｒ１および保護ダイオード６１を取り囲むようにリング状に設けられている。
図１２は、第２の実施形態に従った半導体装置２００の他の平面図である。トランジスタ形成領域Ｒ１の両側に保護ダイオード６１および第１の拡散層１１０が設けられている。第１の拡散層１１０は、このようにアイランド状に設けられてもよい。
第３および第４の実施形態は、図９から図１２に示す保護ダイオード形成領域Ｒ２のいずれかを設け、あるいは、この領域Ｒ２にＰ＋型のコンタクト層１５０を設ければよい。
図１３は、第５の実施形態に従った半導体装置５００の平面図である。保護ダイオード形成領域Ｒ２は、トランジスタ形成領域Ｒ１を取り囲むように形成されている。Ｎ＋型のコンタクト層１８０、１９０は、トランジスタ形成領域Ｒ１内に設けられている。Ｐ＋型のコンタクト層１７０、１９６およびＮ＋型の第２、第４の拡散層９０、１２０は、保護ダイオード形成領域Ｒ２内に設けられている。
図１４は、第５の実施形態に従った半導体装置５００の他の平面図である。図１４に示すように、保護ダイオード形成領域Ｒ２は、トランジスタ形成領域Ｒ１の両側に分離して形成されてもよい。
第６から第８の実施形態は、図１３または図１４に示す保護ダイオード形成領域Ｒ２を図１１または図１２にと同様に設ければよい。
本発明に係る第１の実施形態に従った半導体装置１００の断面図。 本発明に係る第２の実施形態に従った半導体装置２００の断面図。 本発明に係る第３の実施形態に従った半導体装置３００の断面図。 本発明に係る第４の実施形態に従った半導体装置４００の断面図。 本発明に係る第５の実施形態に従った半導体装置５００の断面図。 本発明に係る第６の実施形態に従った半導体装置６００の断面図。 本発明に係る第７の実施形態に従った半導体装置７００の断面図。 本発明に係る第８の実施形態に従った半導体装置８００の断面図。 第１の実施形態に従った半導体装置１００の平面図。 第１の実施形態に従った半導体装置１００の他の平面図。 第２の実施形態に従った半導体装置２００の平面図。 第２の実施形態に従った半導体装置２００の他の平面図。 第５の実施形態に従った半導体装置５００の平面図。 第５の実施形態に従った半導体装置５００の他の平面図。
符号の説明
１００ 半導体装置
１０ 半導体基板
１５ ＭＯＳトランジスタ
２０ ＢＯＸ層
３０ ＳＯＩ層
３１ ソース層
３３ ドレイン層
３５ チャネル形成領域
６０ ゲート絶縁膜保護ダイオード
７０ 埋込み絶縁層保護ダイオード
１１０ 第１の拡散層
１２０ 第２の拡散層
８０ 第３の拡散層
９０ 第４の拡散層

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に設けられた埋込み絶縁層と、
    前記埋込み絶縁層上に設けられた半導体層と、
    前記半導体層内に形成された第１導電型のソース層、前記半導体層に形成された第１導電型のドレイン層、および、前記ソース層と前記ドレイン層との間のチャネル形成領域を含むトランジスタと、
    前記チャネル形成領域の下の前記半導体基板の表面領域に形成された第１導電型のウェルと、
    前記ウェルと同電位であり、かつ前記ウェルと分離された第２導電型の第１の拡散層、並びに、前記第１の拡散層に隣接して設けられ、前記ソース層、前記ドレイン層および前記チャネル形成領域のうち少なくとも１つに電気的に接続された第１導電型の第２の拡散層からなる埋込み絶縁層保護ダイオードとを備えた半導体装置。
  2. 半導体基板と、
    前記半導体基板上に設けられた埋込み絶縁層と、
    前記埋込み絶縁層上に設けられた半導体層と、
    前記半導体層内に形成された第１導電型のソース層、前記半導体層に形成された第１導電型のドレイン層、および、前記ソース層と前記ドレイン層との間のチャネル形成領域を含むトランジスタであって、前記チャネル領域上に設けられたゲート絶縁膜、および、前記ゲート絶縁膜上に設けられたゲート電極を備えたトランジスタと、
    前記チャネル形成領域の下の前記半導体基板の表面領域に形成された第１導電型のウェルと、
    前記ウェルと同電位であり、かつ前記ウェルと分離された第２導電型の第１の拡散層、並びに、前記第１の拡散層に隣接して設けられ、前記トランジスタのゲートに電気的に接続された第１導電型の第２の拡散層からなるゲート絶縁膜保護ダイオードとを備えた半導体装置。
  3. 前記第１の拡散層は前記半導体基板に設けられ、
    前記第２の拡散層は第１の拡散層内に設けられていることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記第１の拡散層は前記半導体層内に設けられ、
    前記第２の拡散層は前記半導体層内に前記第１の拡散層に隣接して設けられていることを特徴とする請求項１に記載の半導体装置。
  5. 前記トランジスタは、前記チャネル領域上に設けられたゲート絶縁膜、および、前記ゲート絶縁膜上に設けられたゲート電極をさらに含み、
    前記ウェルと同電位であり、かつ前記ウェルと分離された第２導電型の第３の拡散層、並びに、前記第３の拡散層に隣接して設けられ、前記トランジスタのゲートに電気的に接続された第１導電型の第４の拡散層からなるゲート絶縁膜保護ダイオードをさらに備えたことを特徴とする請求項１に記載の半導体装置。
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