DE102007004859A1 - SOI-Bauelement mit einer Substratdiode mit Prozess toleranter Konfiguration und Verfahren zur Herstellung des SOI-Bauelements - Google Patents

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Abstract

Eine Substratdiode für ein SOI-Bauelement wird gemäß einem geeignet gestalteten Fertigungsablauf gebildet, wobei das Transistorverhalten verbessernde Mechanismen integriert werden können, ohne dass im Wesentlichen die Diodeneigenschaften beeinflusst werden. In einem Aspekt werden entsprechende Öffnungen für die Substratdiode nach dem Herstellen einer entsprechenden Seitenwandabstandshalterstruktur gebildet, die zur Definierung der Drain- und Source-Gebiete verwendet wird, wodurch eine deutliche laterale Verteilung der Dotiermittel in den Diodenbereichen erreicht wird, was somit zu einem größeren Prozessfenster während eines nachfolgenden Silizidierungsprozesses führt, der auf der Grundlage des Entfernens der Abstandshalter in den Transistorbauelementen ausgeführt wird. In einem weiteren Aspekt wird zusätzlich oder alternativ ein Abstandshalter gebildet, der im Wesentlichen die Konfiguration der entsprechenden Transistorbauelemente nicht beeinflusst.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Offenbarung die Herstellung integrierter Schaltungen und betrifft insbesondere Substratdioden für komplexe SOI-Schaltungen, die für thermische Sensoranwendungen und dergleichen verwendet werden können.
  • Beschreibung des Stands der Technik
  • Die Herstellung integrierter Schaltungen erfordert, dass eine große Anzahl an Schaltungselementen, etwa Transistoren und dergleichen auf einer gegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung hergestellt werden. Im Allgemeinen werden mehrere Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen, etwas Mikroprozessoren, Speicherchips, ASICs (anwendungsspezifische ICs) und dergleichen, die CMOS-Technologie gegenwärtig eine der vielversprechendsten Lösungen aufgrund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder die Leistungsaufnahme und/oder die Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS Transistor umfasst, unabhängig davon, ob ein n-Kanaltransistor oder p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Source-Gebiete mit einem Invers über schwach dotierten Kanalgebiet gebildet werden, das zwischen dem Drain-Gebiet und dem Source-Gebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals aufgrund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Source-Gebiet und dem Drain-Gebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Kombination mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anliegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Aufgrund dieses zuletzt genannten Aspekts wird die Reduzierung der Kanallänge und damit verknüpft die Verringerung des Kanalwiderstands ein wichtiges Entwurfskriterium, um eine Steigerung der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Im Hinblick auf den zuerst genannten Aspekt hat, zusätzlich zu anderen Vorteilen, die SOI (Halbleiter- oder Silizium-auf-Isolator) Architektur ständig an Bedeutung für die Herstellung von MOS-Transistoren aufgrund der Eigenschaften einer reduzierten parasitären Kapazität der pn-Übergänge zugenommen, wodurch höhere Schaltgeschwindigkeiten im Vergleich zu Vollsubstrattransistoren möglich sind. In SOI-Transistoren ist das Halbleitergebiet, in welchem die Drain- und Source-Gebiete sowie das Kanalgebiet angeordnet sind, und das auch als Körper bezeichnet wird, dielektrisch eingekapselt. Diese Konfiguration bietet merkliche Vorteile, führt jedoch auch zu einer Vielzahl von Problemen. Anders als bei dem Körper von Vollsubstratbauelementen, der elektrisch mit dem Substrat verbunden ist, wodurch durch das Anlegen eines spezifizierten Potentials eines Substrats die Körper der Vollsubstrattransistoren bei diesem spezifizierten Potential bleiben, ist der Körper der SOI-Transistoren nicht mit einem speziellen Referenzpotential verbunden, und somit kann der Potentialkörper sich aufgrund der Ansammlung von Minoritätsladungsträgern frei einstellen, sofern nicht entsprechende Gegenmaßnahmen getroffen werden.
  • Ein weiteres Problem in Bauelementen mit hoher Leistungsfähigkeit, etwa Mikroprozessoren, und dergleichen ist eine effiziente interne Handhabung der Temperatur aufgrund der deutlichen Wärmeerzeugung. Aufgrund der geringeren Wärmeabfuhrfähigkeit von SOI-Bauelementen, die durch die vergrabene Isolierung der Schicht hervorgerufen wird, ist die entsprechende Erfassung der aktuellen Temperatur in SOI-Bauelementen von besonderer Wichtigkeit.
  • Typischerweise wird für Anwendungen zur Temperaturerfassung eine geeignete Diodenstruktur eingesetzt, wobei die entsprechende Charakteristik der Diode Informationen über die thermischen Bedingungen in der Nähe der Diodenstruktur ermöglicht. Die Empfindlichkeit und die Genauigkeit der entsprechenden Messdaten, die auf der Grundlage der Diodenstruktur erhalten werden, hängen deutlich von der Diodencharakteristik ab, d. h. von der Strom/Spannungscharakteristik der Diode, die von der Temperatur und anderen Parameter abhängen kann. Für Anwendungen zur Temperaturerfassung ist es daher typischerweise wünschenswert, dass eine im Wesentlichen „ideale" Diodencharakteristik bereitgestellt wird, um damit die Möglichkeit zu schaffen, die Temperaturbedingungen innerhalb des Halbleiterbauelements präzise abzuschätzen. In SOI-Bauelementen wird eine entsprechende Diodenstruktur, d. h. ein entsprechender pn-Übergang, typischerweise in dem Substratmaterial hergestellt, das unter der vergrabenen isolierenden Schicht angeordnet ist, über der die „aktive" Halbleiterschicht ausgebildet ist, die zur Herstellung der Transistorelemente darin verwendet wird. Somit sind zumindest einige zusätzliche Prozessschritte erforderlich, beispielsweise für das Ätzen durch die Halbleiterschicht oder durch ein entsprechendes vergrabenes Isolationsgebiet und durch die vergrabene isolierende Schicht, um das kristalline Substratmaterial freizulegen. Andererseits ist der Prozessablauf zur Herstellung der Substratdiode typischerweise so gestaltet, dass ein hohes Maß an Kompatibilität mit der Prozesssequenz zur Herstellung der eigentlichen Schaltungselemente, etwa der Transistorstrukturen, besteht, ohne dass unerwünschte negative Auswirkungen auf die eigentlichen Schaltungselemente hervorgerufen werden.
  • In modernen Halbleiterbauelementen besteht ein ständiges Bestreben, um die Strukturgrößen der Schaltungselemente zu verringern, um damit das Transistorleistungsvermögen und die Integrationsdichte des Bauelements zu erhöhen. Daher müssen entsprechende Prozesssequenzen einschließlich moderner Lithographietechniken, Ätzprozessen, Abscheideprozessen, Implantationsverfahren, Ausheizverfahren und anderer Prozesstechniken häufig angepasst oder neu entwickelt werden, um den gewünschten Zugewinn an Transistorleistungsvermögen zu erreichen. Beispielsweise kann in anspruchsvollen Anwendungen die Durchlassstromfähigkeit von MOS-Transistoren nicht nur durch das ständige Verringern der Gatelänge der entsprechenden Transistorbauelemente gesteigert werden, sondern kann auch durch das Erhöhung der Ladungsträgerbeweglichkeit in den entsprechenden Kanalgebieten der Transistoren verbessert werden. Dies kann erreicht werden, in dem lokal eine entsprechende Verformung in dem Kanalgebiet erzeugt wird, was, bei geeigneter Anpassung an die Kristallbedingungen in dem Kanalgebiet, zu einem Ansteigen der Elektronenbeweglichkeit bzw. der Löcherbeweglichkeit führen kann, wodurch die Möglichkeit geschaffen wird, das Leistungsvermögen von p-Kanaltransistoren und n-Kanaltransistoren deutlich zu verbessern. Daher wurden eine Vielzahl entsprechender Mechanismen entwickelt, um die gewünschte Art an Verformung in entsprechenden Transistorelementen zu erzeugen. Zum Beispiel werden Halbleitermaterialien in den Drain- und Source-Gebieten und/oder innerhalb des Kanalgebiets vorgesehen, um eine spezielle geringfügige Gitterfehlanpassung zu erzeugen, die zu einer geeigneten Verformung in dem Kanalgebiet führt. In anderen Lösungen werden zusätzlich oder alternativ zu den zuvor beschriebenen Mechanismen stark verspannte Materialien in der Nähe des Kanalgebiets angeordnet, um damit eine entsprechende Verformung darin zu erzeugen. Zu diesem Zweck wird häufig die Kontaktätzstoppschicht, die über den Transistorelement nach dem Fertigstellen der grundlegenden Transistorstruktur gebildet wird, in effizienter Weise eingesetzt, da diese Schicht nahe an dem Kanalgebiet angeordnet ist und in Form eines dielektrischen Materials vorgesehen werden kann, etwa in Form von Siliziumnitrid, das effizient mit hoher innerer Verspannung abgeschieden werden kann. Ferner wurden entsprechende Abscheide- und Strukturierungsschemata entwickelt, durch die Lokal unterschiedliche Arten an Verformung in unterschiedlichen Transistorelementen hervorgerufen werden können.
  • Zusätzlich oder alternativ zu verformungsinduzierenden Mechanismen ermöglichen viele andere Prozessanpassungen, beispielsweise in Bezug auf die Strukturierungsstrategien, Implantationsprozesse, Ausheizsequenzen, und dergleichen, eine merkliche Verbesserung des Transistorverhaltens, können jedoch einen nachteiligen Effekt auf die Substratdiode ausüben, wodurch entsprechende Verbesserungen im Hinblick auf das Transistorleistungsverhalten nicht in den gesamten Prozessablauf aufgrund der deutlichen Abweichungen der Diodencharakteristik eingebunden werden können, die dann deutlich die Fühlereigenschaften der Diodenstruktur beeinflussen würden.
  • Mit Bezug zu den 1a–1c wird nunmehr ein typischer Prozessablauf beschrieben, in welchem eine Prozesssequenz, die zur Verbesserung des Transistorverhaltens in der aktiven Schicht eines SOI-Bauelements gestaltet ist, einen deutlichen nachteiligen Einfluss auf die Diodenstruktur ausüben kann, die in dem Substratmaterial ausbildet ist, wodurch sich die Produktionsausbeute und damit die Rentabilität verringert. In dem dargestellten Beispiel wird das Transistorleistungsvermögen verbessert, in dem der Reihenwiderstand innerhalb des Transistors reduziert und der Verspannungstransfermechanismus, der durch eine verspannte dielektrische Schicht über dem Transistor geschaffen wird, verbessert wird.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100, das ein SOI-Bauelement repräsentiert. Das Bauelement 100 umfasst ein Substrat 101, das zumindest in einem oberen Bereich davon ein im Wesentlichen kristallines Substratmaterial 102 aufweist, das gemäß den Bauteilerfordernissen vordotiert sein kann. Beispielsweise kann das Substratmaterial 102 darin eingebaut eine moderat geringe Konzentration eines p-Dotiermittels aufweisen. Ferner sind in einem Bereich des Substratmaterials 102, das einem ersten Bauteilgebiet 110 entspricht, ein entsprechend gegendotierter Potentialtopf bzw. ein Wannengebiet 103 vorgesehen, in welchem eine entsprechende Substratdiode herzustellen ist. Des Weiteren weist das Halbleiterbauelement 100 eine vergrabenen isolierende Schicht 104 auf, die beispielsweise aus Siliziumdioxid und dergleichen aufgebaut ist, die eine Halbleiterschicht 121 von dem Substratmaterial 102 trennt. Die Halbleiterschicht 121 repräsentiert ein im Wesentlichen kristallines Halbleitermaterial, beispielsweise Silizium, Silizium/Germanium oder ein anderes geeignetes Silizium-basiertes Material zur Herstellung von einer Vielzahl von Schaltungselementen darin und darauf, etwa von Transistoren 130, die in einer frühen Fertigungsphase dargestellt sind. Wie gezeigt, enthalten die Transistoren 130 entsprechende Gateelektroden 131 mit einem Abstandshalter 122, der in dieser Fertigungsphase an Seitenwänden ausgebildet ist, wobei dieser so gestaltet ist, um einen gewünschten Abstand während eines Implantationsprozesses zur Herstellung von Erweiterungsgebieten 134 zu schaffen. Des Weiteren umfassen die Transistoren 130 eine Gateisolationsschicht 133, die die Gateelektrode 131 von einem Kanalgebiet 135 trennt, das in der Halbleiterschicht 121 ausgebildet ist. Ferner ist in dieser Fertigungsphase eine erhöhte Dotierstoffkonzentration einer Dotierstoffsorte in dem Kanalgebiet 135 in der Nähe der Weiterungsgebiete 134 angeordnet, wobei eine derartige erhöhte Dotierstoffkonzentration auch als Halo-Gebiete 136 bezeichnet werden, die vorgesehen sind, um einen gewünschten abrupten pn-Übergang nach der Fertigstellung der Transistorelemente 130 zu bilden. Des Weiteren sind entsprechende Isolationsstrukturen 105 in Form von Grabenisolationen vorgesehen, um spezielle Bereiche in dem ersten und dem zweiten Bauteilgebiet 110, 120 zu definieren, wobei der Einfachheit halber entsprechende Isolationsstrukturen 105, die lateral entsprechende Transistoren 130 begrenzen, in dem zweiten Bauteilgebiet 120 nicht gezeigt sind. In dem ersten Bauteilgebiet 110 definieren die Isolationsstrukturen 105 in Verbindung mit einem entsprechenden Bereich der vergrabenen isolierenden Schicht 104 entsprechen die Öffnungen 111a, 111b, die sich zu dem Substratmaterial 102 erstrecken, d. h. einen freilegenden Bereich des Wannengebiets 103.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100, wie es in 1a gezeigt ist, umfasst die folgenden Prozesse. Nach dem Bereitstellen des Substrats 101 und dem Bilden entsprechender dotierter Bereiche in dem Substratmaterial 102, etwa dem n-Wannengebiet 103, was auf der Grundlage geeignete Implantationssequenzen erreicht werden kann, werden die Isolationsstrukturen 105 hergestellt, wobei gut etablierte Fotolithographie-, anisotrope Ätz-, Abscheide- und Einebnungstechniken eingesetzt werden. Es sollte beachtet werden, dass abhängig von der Prozessstrategie die Isolationsstrukturen 105 in dem ersten Bauteilgebiet 110 als ein im Wesentlichen zusammenhängender isolierender Bereich gebildet werden kann, oder entsprechend die Halbleiterbereiche der anfänglichen Halbleiterschicht 121 freilegen kann. Als nächstes werden die Gateisolationsschichten 133 und die Gateelektroden 131 auf der Grundlage moderner Oxidations- und/oder Abscheideverfahren gebildet, woran sich das Abscheiden eines Gateelektrodematerials anschließt, das dann auf der Grundlage moderner Lithographieschritte und entsprechender Ätzprozesse strukturiert wird. Es sollte beachtet werden, dass entsprechende Gateelektrodenmaterialien in dem ersten Bauteilgebiet 110 ebenso vorgesehen werden können, und entsprechend den Bauteilerfordernissen strukturiert werden. Der Einfachheit halber sind derartige strukturierte Gateelektrodenmaterialien, die zur Bildung von schichtinternen Verbindungen verwendet werden können, in 1a nicht gezeigt. Anschließend wird der Abstandshalter 132 auf der Grundlage von Oxidation und/oder Abscheideverfahren gebildet und nachfolgend werden entsprechend Implantationsprozesse, etwa Voramorphisierungsimplantationen, eine Halo-Implantation und dergleichen ausgeführt, die durch die Halo-Gebiete 136 gebildet werden. Zu beachten ist, dass entsprechende Implantationsprozesse für Transistoren mit unterschiedlicher Leitfähigkeit in unterschiedlicher Weise durchgeführt werden. D. h., es werden entsprechende Lackmasken vor einem speziellen Ionenimplantationsprozess vorgesehen, um damit ein Einführen unerwünschter Dotierstoffsorten in spezielle Transistorelemente zu verhindern. Beispielsweise kann während der Halo-Implantation ein p-Dotiermittel in das aktive Gebiet eines n-Kanaltransistors eingeführt werden, während entsprechende p-Kanaltransistoren durch eine Lackmaske bedeckt sind. Anschließend wird eine weitere Implantationssequenz ausgeführt, um damit die Erweiterungsgebiete 134 bereitzustellen, wobei die Abstandshalter 132 einen gewünschten Abstand zu dem Kanalgebiet 135 herstellen. Danach werden die Öffnungen 111a, 111b, auf der Grundlage geeigneter anisotrope Ätzverfahren unter Verwendung einer Lackmaske zum Ätzen durch das Material der Halbleiterschicht 121 oder des Materials der Isolationsstruktur 105, wenn diese als ein im Wesentlichen zusammenhängender Bereich innerhalb des ersten Bauteilgebiets 110 vorgesehen sind, gebildet. Des Weiteren ist der entsprechende Ätzprozess so gestaltet, dass er durch die vergrabene isolierende Schicht 104 ätzt und das Material des n-Wannengebiets 103 freilegt.
  • 1b zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 100 in einem weiter fortgeschrittenen Herstellungsstadium. Die Transistoren 130 besitzen eine Seitenwandabstandshalterstruktur 136 und entsprechende tiefe Drain- und Source-Gebiete 137. In ähnlicher Weise ist eine entsprechende Seitenwandstruktur 116 in den Öffnungen 111a, 111b, und entsprechende stark dotierter Gebiete 117a, 117b, sind in dem n-Wannengebiet 103 ausgebildet.
  • Um ein hohes Maß an Kompatibilität mit dem Prozess zur Herstellung der Substratdiodenstruktur in dem ersten Bauteilgebiet 110 in Bezug auf die weitere Bearbeitung der Transistoren 136 zu schaffen, werden die entsprechenden Fertigungsprozesse in dem ersten und dem zweiten Bauteilgebiet 110, 120 in einer gemeinsamen Prozesssequenz ausgeführt. Somit wird die Seitenwandabstandshalterstruktur 136 auf der Grundlage gut etablierter Abstandshalterherstellungsverfahren gebildet, d. h. durch Abscheidung einer geeigneten Materialschicht oder eines Schichtstapels und strukturierenden entsprechenden Schicht durch anisotrope Ätzverfahren. Somit wird die Schicht auch in den Öffnungen 111a, 111b, abgeschieden, woraus sich die Seitenwandabstandshalterstruktur 116 nach dem anisotropen Ätzprozess ergibt. Anschließend werden die tiefen Drain- und Source-Gebiete 137 durch eine entsprechende Ionenimplantationssequenz gebildet, in dem beispielsweise zunächst die p-Transistoren in dem zweiten Bauteilgebiet 120 und auch die Öffnung 111b abgedeckt werden und ein n-Dotiermittel eingeführt wird, wodurch die tiefen Drain- und Source-Gebiete 137 der n-Kanaltransistoren erhalten werden und auch das stark dotierte Gebiet 117a erzeugt wird. Danach wird ein entsprechender Implantationsprozess auf der Grundlage eines p-Dotiermittels ausgeführt. Als nächstes werden entsprechende Ausheizsequenzen ausgeführt, um die Dotiermittel zu aktivieren und um auch durch die Implantation hervorgerufene Schäden in den Drain- und Source-Gebieten 137 und in den stark dotierten Gebieten 117a, 117b, zu rekristallisieren.
  • Wie zuvor erläutert ist, werden zahlreiche Mechanismen eingesetzt, um das Transistorverhalten in dem zweiten Bauteilgebiet 120 zu verbessern. Beispielsweise kann der Reihenwiderstand in den entsprechenden Transistoren 130 reduziert werden, in dem ein entsprechendes Metallsilizid in den Drain- und Source-Gebieten 137 näher an dem Kanalgebiet ausgebildet wird. Somit kann die Abstandshalterstruktur 136 vor dem entsprechenden Silizidierungsprozess entfernt werden, wobei zusätzlich auch ein verspanntes dielektrisches Material näher an dem Kanalgebiet nach dem Silizidierungsprozess vorgesehen werden kann.
  • 1c zeigt schematisch das Halbleiterbauelement 100 mit entsprechenden Metallsilizidgebieten 138, die auf den entsprechenden Transistoren 130 mit einem geringeren lateralen Abstand in Bezug auf die Kanalgebiete 135 ausgebildet sind. In ähnlicher Weise sind entsprechende Metallsilizidgebiete 118 auch in den dotierten Gebieten 117a, 117b, gebildet. Vor dem entsprechenden Silizidierungsprozess wird die Abstandshalterstruktur 136 auf der Grundlage gut etablierter Ätzverfahren entfernt, wobei auch die Abstandshalterstrukturen 116 entfernt werden. Nach dem Entfernen der Abstandshalterstrukturen 116 ist jedoch die Herstellung der entsprechenden Metallsilizide 118 äußerst kritisch, da die Eigenschaften einer Substratdiode 140, die durch den pn-Übergang des Gebiets 117b und des n-Wannengebiets 103 definiert ist, im Wesentlichen durch die Dotierstoffkonzentration in der Nähe des pn-Übergangs bestimmt sind. Während der vorhergehenden Fertigungssequenz wurde eine gewisse Überlappung der Gebiete 117a, 117b, mit dem entsprechenden Material der vergrabenen isolierenden Schicht 104 erzeugt, insbesondere in dem p-dotierten Gebiet 117b aufgrund der Dotierstoffdiffusion während der entsprechenden Ausheizprozesse. Da jedoch die Metallsilizidgebiete 118 ohne die Abstandshalterstruktur 116 (siehe 1b) gebildet werden, bietet die verbleibende Überlappung 119 des p-Dotiermittels des Bereichs 117b mit der vergrabenen isolierenden Schicht 104 nur noch eine geringe Prozesstoleranz für einen Silizidierungsprozess, was dann zu einem Kurzschluss des entsprechenden pn-Übergangs aufgrund der Wanderung von Metallsilizid in das leicht n-dotierte Wannengebiet 103 führen kann. Selbst, wenn ein entsprechender Kurzschluss nicht auftritt, wenden die sich einstellenden Eigenschaften des pn-Übergangs dennoch stark von den Prozessbegebenheiten des Silizidierungsprozesses ab, da der Abstand des entsprechenden Metallsilizidgebiets 118 in Bezug auf den pn-Übergang in den Bereichen 119 variieren kann und damit die entsprechenden Diodeneigenschaften beeinflussen kann. Ferner wird während des Silizidierungsprozesses, der das Abscheiden es hochschmelzenden Metalles erfordern kann, Reinigungsprozesse typischerweise ausgeführt, die die entsprechenden Seitenwände der Öffnungen 111a, 111b schädigen können, wodurch möglicherweise ein Überlapp zwischen dem p-dotierten Gebiet 117b und dem entsprechenden isolierenden Material der Schicht 104 in dem Bereich 119 weiter verringert werden kann. Somit muss die Substratdiode 140 unter Umständen auf der Grundlage deutlich geringerer Prozessgrenzen hergestellt werden, wenn eine entsprechende Prozesssequenz zur Verbesserung des Leistungsverhaltens der Transistoren 130 ausgeführt wird. Es sollte beachtet werden, dass ein entsprechender „Kurzschluss" in dem Gebiet 117a weniger kritisch ist, da das Verhalten der Substratdiode 140 im Wesentlichen durch den pn-Übergang festgelegt ist, der durch das n-Wannengebiet 103 und das Gebiet 117b gebildet ist.
  • Somit wird der Leistungszuwachs, der durch den geringeren Strahlenwiderstand in den Transistoren 130 und durch den geringeren Abstand eines verspannten dielektrischen Materials 139, das beispielsweise in Form einer Siliziumnitridschicht vorgesehen ist, gewonnen wird, auf Kosten einer geringeren Zuverlässigkeit der Substratdiode 140 erhalten. Somit kann die konventionelle Prozesstechnik zur Herstellung der Substratdiode 140 eine geringere Prozesstoleranz im Hinblick auf Prozessvariationen bei der Herstellung von Transistorelementen mit hoher Leistungsfähigkeit aufweisen.
  • Die vorliegende Erfindung richtet sich an diverse Verfahren und Systeme, die einige oder alle der zuvor genannten Probleme lösen oder zumindest verringern können.
  • Überblick über die Erfindung
  • Im Allgemeinen betrifft die vorliegende Offenbarung Techniken zur Herstellung von Substratdioden in SOI-Bauelementen, wobei ein hohes Maß an Kompatibilität mit Prozessstrategien zur Herstellung entsprechender Transistorelemente beibehalten wird, wobei dennoch höhere Prozesstoleranzen bereitgestellt werden, wenn Mechanismen eingeführt werden, die das Transistorleistungsvermögen verbessern. In einigen Aspekten wird eine erhöhte Prozessstabilität und damit Stabilität der Diodeneigenschaften erreicht, indem die Prozesse zur Herstellung entsprechender Öffnungen für die Substratdiode und die Fertigungssequenz für entsprechende Transistorelemente in geeigneter Weise koordiniert werden, um damit die Abhängigkeit der Diodeneigenschaften von entsprechenden leistungssteigernden Maßnahmen zu verringern. Durch geeignetes Definieren des Zeitpunktes während des gesamten Prozessablaufs, an dem der Fertigungsprozess für die Substratdiode begonnen wird und parallel zur Fertigungssequenz für die Transistoren verläuft, können zusätzliche Prozessschritte in Bezug auf konventionelle Strategie, wie sie zuvor beschrieben sind, im Wesentlichen vermieden werden. Somit kann eine Verringerung des Durchsatzes verhindert werden, wobei dennoch die Produktionsausbeute aufgrund der größeren Prozesstoleranzen während der Herstellung der Substratdiode verbessert wird. In anderen Aspekten wird ein zusätzlicher Abstand in den entsprechenden Diodenöffnungen vorgesehen, ohne dass die verbleibenden Bauteilbereiche betroffen werden, wobei gut etablierte Prozessverfahren eingesetzt werden können. Folglich kann auch in diesem Falle eine deutliche Verbesserung im Hinblick auf die Prozessrobustheit und das Transistorleistungsverhalten erreicht werden, ohne dass zur Prozesskomplexität beigetragen wird.
  • Eine anschauliche Technik, die hierin offenbar ist, umfasst das Bilden einer ersten Öffnung und einer zweiten Öffnung in einem ersten Bauteilgebiet eines SOI-Bauelements, während ein zweites Bauteilgebiet abgedeckt ist, wobei die erste und die zweite Öffnung sich durch eine vergrabene isolierende Schicht bis zu einem kristallinen Substratmaterial erstrecken, während das zweite Bauteilgebiet darin ausgebildet den ersten Transistor und einen zweiten Transistor mit jeweils einem Erweiterungsgebiet aufweisen. Des Weiteren umfasst das Verfahren das Bilden von Drain- und Source-Gebieten in dem ersten Transistor und einem ersten dotierten Gebiet in dem kristallinen Substratmaterial, das durch die erste Öffnung freigelegt ist, wobei die Drain- und Source-Gebiete und das erste dotierte Gebiet in einem gemeinsamen ersten Drain/Source-Implantationsprozess hergestellt werden. Es werden Drain- und Source-Gebiete in dem zweiten Transistor und ein zweites dotiertes Gebiet in dem kristallinen Substratmaterial, das durch die zweite Öffnung freigelegt ist, in einem gemeinsamen zweiten Drain/Source-Implantationsprozess gebildet. Schließlich wird ein Metallsilizid in dem ersten und dem zweiten Transistor und dem ersten und dem zweiten dotierten Gebiet gebildet.
  • Ein weiteres anschauliches Verfahren, wie es hierin beschrieben ist, umfasst das Bilden einer Abstandsschicht in einer ersten Öffnung, die in dem ersten Bauteilgebiet eines SOI-Bauelements angeordnet ist, und umfasst das Bilden der Abstandsschicht über einem ersten Transistor, der in einem zweiten Bauteilgebiet ausgebildet ist, wobei die erste Öffnung sich durch eine vergrabene isolierende Schicht bis zu einem kristallinen Substratmaterial erstreckt. Danach wird ein Abstandshalter auf einem Teil von Seitenwänden der ersten Öffnung gebildet, während die Abstandsschicht von dem ersten Transistor entfernt wird. Schließlich wird ein Metallsilizid in dem ersten Transistor und in dem kristallinen Substratmaterial gebildet, dass durch die erste Öffnung freigelegt ist, die darin ausgebildet den Abstandshalter aufweist.
  • Ein noch weiteres anschauliches Verfahren, dass hierin beschrieben ist, umfasst das Bilden einer ersten Öffnung und einer zweiten Öffnung für eine Substratdiode, wobei die erste und die zweite Öffnung sich durch eine vergrabene isolierende Schicht erstrecken, die ein kristallines Substratmaterial von einer kristallinen Halbleiterschicht trennt. Es werden Ionensorten durch die erste und die zweite Öffnung in das kristalline Substratmaterial während mindestens einer Implantationsprozesssequenz eingeführt, die ausgeführt wird, um Drain- und Source-Gebiete von Transistoren zu bilden, die in der Halbleiterschicht gebildet sind. Ferner wird ein Abstandshalter lokal in der ersten und der zweiten Öffnung gebildet und es wird ein Metallsilizid in dem dotierten kristallinen Substratmaterial an der ersten und der zweiten Öffnung auf der Grundlage des Abstandshalters gebildet.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Vorteile und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlich aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a–1c schematisch Querschnittsansichten eines SOI-Bauelements während diverser Fertigungsphasen zeigen, wobei eine Substratdiode gemäß Fertigungsverfahren zum Verbessern des Transistorverhaltens entsprechend Feldeffekttransistoren gebildet wird;
  • 2a–2e schematisch Querschnittsansichten eines SOI-Bauelements während diverser Fertigungsphasen bei der Herstellung einer Substratdiode entsprechend einer Fertigungstechnik zur Verbesserung des Transistorverhaltens zeigen, wobei zusätzlich größere Prozesstoleranzen für die Substratdiode gemäß anschaulicher Ausführungsformen erreicht werden; und
  • 3a–3f schematische Querschnittsansichten eines SOI-Bauelements während diverser Fertigungsphasen zeigen, wobei eine Substratdiode auf der Grundlage von Opferabstandselementen gemäß weiteren anschaulichen Ausführungsformen gebildet wird.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Erfindung mit Bezug zu Ausführungsformen beschrieben wird, die in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung für die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen offenbarten anschaulichen Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Im Allgemeinen betrifft der Gegenstand der vorliegenden Offenbarung eine Technik zur Herstellung einer Substratdiode in modernen SOI-Bauelementen, wobei eine erhöhte Prozessrobustheit erreicht wird, indem die Fertigungssequenz für die Substratdiode innerhalb des Prozessablaufs zur Herstellung für Transistorelemente in geeigneter Weise gestartet wird, und/oder indem zusätzliche Gestaltungsmaßnahmen, etwa Abstandshalter, bereitgestellt werden, wobei die Fertigungssequenz in Bauteilbereichen für das Ausbilden von Transistorstrukturen nicht unerwünscht beeinflusst wird. Folglich werden die entsprechenden Diodeneigenschaften wesentlicher durch Variationen und Anpassungen beeinflusst, die in der Fertigungssequenz zur Verbesserung des Transistorverhaltens modernster SOI-Bauelemente erforderlich sind. Somit können entsprechende Verbesserungen im Prozessablauf eingerichtet werden, ohne dass im Wesentlichen ein Einfluss auf das Fühlerverhalten der entsprechenden Substratdioden ausgeübt wird, wodurch eine erhöhte Flexibilität bei der Gestaltung und bei der Herstellung moderner integrierter Schaltungen geschaffen wird. Folglich wird in einigen Aspekten der vorliegenden Erfindung der Silizidierungsprozess in der Substratdiode und den entsprechenden Transistorelementen – obwohl als ein gemeinsamer Fertigungsprozess ausgeführt – in effizienter Weise in Bezug auf den entsprechenden Silizidabstand von kritischen Bauteilbereichen entkoppelt, wodurch die Möglichkeit geschaffen wird, in effizienter Weise den Reihenwiderstand in den Transistorbauelementen zu reduzieren und auch einen verbesserten Verspannungstransfermechanismus bereit zu stellen, wobei gleichzeitig die Gefahr des Kurzschlusses des pn-Übergangs in der Substratdiode reduziert wird. In einigen anschaulichen Ausführungsformen wird die entsprechende Robustheit bei der Herstellung entsprechender Metallsilizidgebiete auf der Grundlage eines effizienten Prozessablaufs erreicht, ohne dass im Wesentlichen zusätzliche Prozessschritte im Vergleich zu konventionellen Strategien erforderlich sind, wodurch im Wesentlichen keine zusätzliche Prozesskomplexität geschaffen wird. In noch anderen anschaulichen Ausführungsformen werden entsprechende Versatzabstandshalter in der Substratdiode während einer geeigneten Fertigungsphase bereitgestellt, wobei die Transistorstrukturen im Wesentlichen nicht beeinflusst werden. Die entsprechenden Versatzabstandshalter können auf der Grundlage gut etablierter Verfahren hergestellt werden, wodurch die Möglichkeit geschaffen wird, andere und typischerweise komplexere Prozessstrategien zur Verbesserung der Prozessrobustheit bei der Herstellung von Substratdioden in SOI-Bauelmenten zu vermeiden. Somit können auch in diesem Falle die Produktionskosten gesenkt werden.
  • Mit Bezug zu den 2a–4c werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200, das zumindest teilweise eine SOI-(Silizium-auf-Isolator)Konfiguration aufweist. D. h., das Halbleiterbauelement 200 umfasst zumindest in einem größeren Bereich davon ein Substrat 201 mit einem darauf ausgebildeten im Wesentlichen kristallinen Substratmaterial 202, das ein Silizium-basiertes Material repräsentiert, d. h. ein Material, das einen wesentlichen Anteil an Silizium aufweist, um damit das Herstellen eines Metallsilizids zu ermöglichen. Ferner kann eine vergrabene isolierende Schicht 204, etwa eine Siliziumdioxidschicht oder ein anderes geeignetes Material über dem Substratmaterial 202 gebildet sein, um damit eine Silizium-basierte Halbleiterschicht 221 von dem Substratmaterial 202 zu trennen. Somit repräsentiert die Halbleiterschicht 221 in Verbindung mit der vergrabenen-isolierenden Schicht 204 und dem Substratmaterial 202 in einer Anfangsfertigungsphase eine SOI-Konfiguration, wobei zu beachten ist, dass in anderen Bauteilbereichen des Bauelements 200 eine im Wesentlichen vollsubstrat-artige Konfiguration vorgesehen sein kann, abhängig von den Bauteilerfordernissen. Das Halbleiterbauelement 200 umfasst ferner ein erstes Bauteilgebiet 210, in und über welchem eine entsprechende Substratdiode herzustellen ist, und umfasst ein zweites Bauteilgebiet 220 mit mehreren Schaltungselementen, etwa Feldeffekttransistoren, wobei der Einfachheit halber ein einzelner Transistor 230 in 2a gezeigt ist. Der Transistor 230 umfasst eine Gateelektrode 231, die auf einer entsprechenden Gateisolationsschicht 233 ausgebildet ist, die die Gateelektrode 231 von einem Kanalgebiet 235 trennt, das in der Halbleiterschicht 221 angeordnet ist. Ferner sind entsprechende Erweiterungsgebiete 234 in der Schicht 221 ausgebildet und eine Seitenwandabstandshalterstruktur 236 ist an Seitenwänden der Gateelektrode 231 gebildet. Die Abstandshalterstruktur 236 ist so gestaltet, dass ein gewünschter lateraler Abstand für einen weiteren Ionenimplantationsprozess geschaffen wird, der in einer späteren Phase auszuführen ist, um damit entsprechende tiefe Drain- und Source-Gebiete in der Halbleiterschicht 221 zu schaffen. Es sollte beachtet werden, dass die Abstandshalterstruktur 236 mehrere einzelne Abstandshalter aufweisen kann, die zwischenzeitlich in entsprechenden Implantationsprozessen hergestellt werden, wenn sehr anspruchsvolle laterale Dotierstoffprofile erforderlich sind. In einer anschaulichen Ausführungsform repräsentiert die Abstandshalterstruktur 236 eine Struktur, wie sie für die abschließende Implantationssequenz erforderlich ist, um damit das schließlich gewünschte Dotierstoffprofil zu schaffen, mit Ausnahme nachfolgender Ausheizprozesse und der entsprechenden Dotierstoffdiffusion, die damit verknüpft sein kann. In dem zweiten Bauteilgebiet 220 sind Isolationsstrukturen 205 vorgesehen, um damit entsprechende aktive Gebiete für Transistorelemente unterschiedlicher Leitfähigkeitsart und entsprechend den Bauteilerfordernissen abzugrenzen. Der Einfachheit halber ist eine einzelne Isolationsstruktur 205 gezeigt, die als eine vertikale Grenze dienen kann, um das erste und das zweite Bauteilegebiet 210, 220 zu trennen. Ferner ist in der gezeigten Fertigungsphase eine Ätzmaske 206 vorgesehen, die das zweite Bauteilgebiet 220 abdeckt, während entsprechende Bereiche des ersten Bauteilegebiets 210 frei liegen, in denen Öffnungen zum freilegen des Substratmaterials 202 zur Herstellung einer Substratdiode darin auszubilden sind. In der gezeigten Ausführungsform ist ein entsprechender n-Potentialtopf bzw. ein n-Wannengebiet in dem Substratmaterial 202 entsprechend dem ersten Bauteilgebiet 210 angeordnet. Somit ist in der in 2a gezeigten Ausführungsform der Transistor 230 in einer Fertigungsphase, in der die Abstandshalterstruktur 236 zum Definieren der Drain- und Source-Gebiete bereits vorhanden ist, während das entsprechende Substratmaterial 202 in dem ersten Bauteilgebiet 210 noch durch die vergrabene isolierende Schicht 204 und die Halbleiterschicht 221 oder die Isolationsstruktur 205, wenn diese als ein im Wesentlichen zusammenhängender Bereich in dem ersten Bauteilgebiet 210 vorgesehen ist, geschützt ist.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 200, wie es in 2a gezeigt ist, kann die folgenden Prozesse umfassen. Das n-Wannengebiet 203 wird gemäß gut etablierter Verfahren hergestellt. Danach werden die Schaltungselemente in dem zweiten Bauteilgebiet 220, etwa der Transistor 230, auf der Grundlage geeigneter Prozessverfahren hergestellt, wie sie beispielsweise auch in Bezug zu dem Bauelement 100 und 1a beschrieben sind, oder auf der Grundlage anderer geeigneter Prozessstrategien. D. h., geeignete Dotierstoffprofile können in der Halbleiterschicht 220 beispielsweise nach dem Bilden der Isolationsstrukturen 205 geschaffen werden, um damit gewisse Transistoreigenschaften, etwa die Schwellwertspannung und dergleichen einzustellen. Anschließend werden die Gateelektrode 231, die Gateisolationsschicht 233 und entsprechende Versatzabstandshalterstrukturen gemäß entsprechender bekannter Prozessstrategien gebildet, woran sich Implantationssequenzen anschließen, die z. B. Voramorphisierungsimplantationen, Halo-Implantationen enthalten, wie dies zuvor mit Bezug zu 1a beschrieben ist, und schließlich werden entsprechende Implantationsprozesse zur Herstellung der Erweiterungsgebiete 234 ausgeführt. Wie zuvor erläutert ist, können die Halo-Implantation und die Erweiterungsimplantation gemäß einem speziellen Maskierungsschema ausgeführt werden, um damit die gewünschten Dotierstoffsorten in den diversen Transistorarten vorzusehen, die in dem zweiten Bauteilgebiet 220 gebildet sind. Danach wird die Abstandshalterstruktur 236 beispielsweise durch Abscheiden einer geeigneten Ätzstoppschicht gebildet, woran sich eine Abstandsschicht anschließt, die dann anisotrop geätzt wird, um damit entsprechende Seitenwandabstandshalter zu schaffen. Es sollte beachten werden, dass zwei oder mehrere einzelne Abstandshalterelemente in der Struktur 236 gebildet werden können, wobei entsprechende Implantationsprozesse zwischenzeitlich ausgeführt werden können, um damit ein komplexes Dotierstoffprofil bei Bedarf zu schaffen. Anschließend wird die Maske 306 auf der Grundlage von Lithographie gebildet, wodurch ein Teil der Schicht 221 freigelegt wird, in welchem entsprechende Öffnungen, die sich in das Substratmaterial 202 in dem ersten Bauteilgebiet 210 erstrecken, zu bilden sind. Das Bauelement 200 wird dann einem Ätzprozess 207 unterzogen, der auf der Grundlage einer geeigneten Ätzchemie ausgeführt wird, um durch die Schicht 221 oder durch die Isolationsstrukturen 205 zu ätzen, wenn die Schicht 221 durch isolierendes Material während einer entsprechenden Prozesssequenz zur Herstellung der Isolationsstrukturen 205 ersetzt würde. Ferner ist der Ätzprozess 207 so gestaltet, um durch die vergrabene isolierende Schicht 204 (siehe 2b) zu ätzen, um schließlich entsprechende Bereiche des n-Wannengebiets 203 freizulegen, wodurch die Prozesssequenz zur Herstellung einer Substratdiode in dem Substratmaterial 202, d. h. in dem n-Wannengebiet 203, vorbereitet oder begonnen wird.
  • 2b zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium. Entsprechende Öffnungen 211a, 211b sind in dem ersten Bauteilgebiet 210 ausgebildet, so dass das Substratmaterial 202 zur Bildung einer entsprechenden Substratdiode darin freigelegt ist. Ferner ist in dieser Fertigungsphase eine entsprechende Implantationsmaske 208p vorgesehen, die Bereiche des zweiten Bauteilgebiets 220, d. h. den Transistor 230 für einen Ionenimplantationsprozeß 209p freilegt, um damit eine Dotierstoffsorte einzuführen, die zur Herstellung entsprechender Drain- und Source-Gebiete 237 erforderlich ist. In der gezeigten anschaulichen Ausführungsform wird in der Implantation 209p ein p-Dotiermittel eingeführt, etwa Bor und dergleichen, wobei der Transistor 230 einen p-Kanaltransistor repräsentiert. Während des Implantationsprozesses 209p wird auch eine entsprechende Dotierstoffsorte in das freiliegende Substratmaterial 202 eingeführt, wodurch ein entsprechendes stark dotiertes Gebiet 217b erzeugt wird. Typischerweise ist der Implantationsprozess 209p so gestaltet, um ein gewünschtes Dotierstoffprofil für die Drain- und Source-Gebiete 237 zu erhalten, wobei aufgrund vorhergehender Implantationsprozesse, etwa einem Voramorphisierungsprozess, ein moderat scharfes Profil auf der Grundlage der Seiten- und Abstandshalterstruktur 236 erhalten wird, was im Hinblick auf ein verbessertes Transistorverhalten wünschenswert sein kann, da hier moderat abrupte pn-Übergänge die Steuerbarkeit und das Durchlassstromverhalten des Bauelements 230 verbessern können. Andererseits kann die hohe kristalline Qualität des freiliegenden Substratmaterials 202 in der Öffnung 211b zu einer deutlich lateralen Ablenkung der eintreffenden Ionen führen, insbesondere wenn Bor betrachtet wird, wodurch sich eine deutliche laterale Weitung der Dotierstoffverteilung ergibt, wobei aufgrund der fehlenden Seitenwandabstandshalter, wie sie typischerweise in dem mit Bezug zu den 1a–1c beschriebenen konventionellen Vorgehen vorhanden sind, die entsprechende Dotierstoffsorte auch lateral unter den entsprechenden Seitenwandbereichen der Öffnung 211b positioniert wird, wie dies durch die Pfeile 209 angegeben ist.
  • 2c zeigt schematisch das Halbleiterbauelement 200 während eines nachfolgenden Implantationsprozesses 209n, der auf der Grundlage einer weiteren Lackmaske 208n ausgeführt wird, die p-Transistoren abdeckt, etwa den Transistor 230, und die n-Transistoren (nicht gezeigt) freilässt und auch die Öffnung 211a freilässt. Deutlich wird ein entsprechend stark dotiertes Gebiet 217a in dem n-Wannengebiet 203 gebildet.
  • 2d zeigt schematisch das Halbleiterbauelement 200 während eines Ausheizprozesses 250, der zum Aktivieren der Dotierstoffsorte und zum Rekristallisieren von durch die Implantation hervorgerufener Schäden ausgeführt wird. Beispielsweise führt der Ausheizprozess 250 zu einer weiteren Diffusion der Dotiermitteln, insbesondere der p-Dotiermitteln in dem Gebiet 217b, da typischerweise Bor eine höhere Diffusionsaktivität im Vergleich zu n-Dotiersorten aufweist. Während des Ausheizprozesses 250 kann eine entsprechende Dotierstoffdiffusion in den Drain- und Source-Gebieten 237 deutlich im Vergleich zu dem Gebiet 217b aufgrund des stärker geschädigten oder sogar im Wesentlichen amorphisierten Zustands des kristallinen Materials in den Gebieten 237 verringert werden. Auf der anderen Seite ergibt die gewünschte erhöhte Diffusionsaktivität in dem deutlich weniger geschädigten kristallinen Material des Gebiets 217b einem größeren Überlapp mit dem isolierenden Material der vergrabenen isolierenden Schicht 204, wie dies durch die Pfeile 251 angezeigt ist. Folglich werden moderat scharfe pn-Übergänge in dem Transistor 230 beibehalten, während der entsprechende Dotierstoffgradient zwischen dem n-Wannengebiet 203 und dem Gebiet 217b reduziert werden kann, wodurch bessere Diodeneigenschaften bereitgestellt werden und wodurch auch eine höhere Robustheit in Bezug auf Prozessschwankungen während der nachfolgenden Prozesse geschaffen wird. Es sollte beachtet werden, dass der Ausheizprozess 250 moderne Verfahren auf der Grundlage von Strahlungsimpulsen umfassen kann, die durch Laser-basierte oder Blitztlichtbasierte Systeme erzeugt werden. Folglich kann in derartigen Vorgehensweisen die Dotierstoffdiffusion deutlich verringert werden oder kann im Wesentlichen vollständig vermieden werden, wodurch auch verbesserte Transistoreigenschaften in dem Bauelement 230 geschaffen werden. In diesem Falle kann die entsprechende Diffusionsaktivität in dem Gebiet 217b ebenso deutlich reduziert sein oder vermieden werden, wobei jedoch die entsprechende laterale Verteilung der Dotierstoffsorte während des vorhergehenden Implantationsprozesses 209p dennoch für eine deutliche Verbesserung in Bezug auf die Prozessrobustheit sorgt. In anderen anschaulichen Ausführungsformen kann einem entsprechenden modernen Ausheizprozess ein Ausheizprozess vorausgehen, der auf der Grundlage moderat geringer Temperaturen ausgeführt wird, die ein effizientes Diffundieren der Dotiermitteln in dem Gebiet 217b ermöglichen, jedoch im Wesentlichen eine deutliche Diffusion in den im Wesentlichen amorphisierten Drain- und Source-Gebieten 237 unterdrücken.
  • 2e zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium. In der in 2 je dargestellten Ausführungsform ist eine Substratdiode 240 durch den pn-Übergang definiert, der durch das Gebiet 217b und das n-Wannengebiet 203 gebildet ist, während das Gebiet 217a im Wesentlichen als ein Kontaktbereich für die Diode 240 dient. Ferner sind entsprechende Metallsilizidgebiete 218 in der Diode 240 vorgesehen und entsprechende Metallsilizidgebiete 238 sind auch in dem Transistorbauelement 230 ausgebildet. In der dargestellten Ausführungsform sind die Metallsilizidgebiete 238 und die Drain- und Source-Gebiete 237 mit einem geringeren Abstand in Bezug auf das Kanalgebiet 235 ausgebildet, was erreicht werden kann, in dem die entsprechende Abstandshalterstruktur 238 entfernt wird, wie dies auch zuvor mit Bezug zu dem Bauelement 100 beschrieben ist. D. h., die Abstandshalterstruktur 236, die als Siliziumnitrid aufgebaut ist, kann selektiv zu einer entsprechenden Beschichtung (nicht gezeigt) abgetragen werden, die beispielsweise als Siliziumdioxid aufgebaut ist und die zumindest teilweise die Seitenwandbereiche der Gateelektrode 231 bedeckt. Während des entsprechenden äußerst selektiven Ätzprozesses können die entsprechenden Seitenwände der Öffnungen 217a, 211b die hohe Ätzselektivität aufweisen, wenn diese aus Siliziumdioxid hergestellt sind. Somit kann die entsprechende Überlappung 219 des Gebiets 217b im Wesentlichen beibehalten werden. Den nachfolgenden Reinigungsprozessen, die vor dem Abscheiden eines hochschmelzenden Metalls ausgeführt werden, sorgt der größere Überlapp 219 auch für ausreichende Prozesstoleranzen in Bezug auf eine Erosion der Seitenwände der Öffnung 211b. Folglich kann das Metallsilizidgebiet 218 mit einer deutlich geringeren Wahrscheinlichkeit zur negativen Beeinflussung der Dotierstoffkonzentration in dem Bereich 219 ausgebildet werden, wodurch eine bessere Stabilität der Diodencharakteristik erreicht wird, ohne dass ein entsprechender Kurzschluss des pn-Übergangs in dem Gebiet 217 hervorgerufen wird. Somit bleiben die Eigenschaften der Substratdiode 240 relativ stabil, unabhängig von Prozessvariationen während des Silizidierungsprozesses.
  • Danach wird die weitere Bearbeitung fortgesetzt, in dem beispielsweise ein stark verspanntes dielektrisches Material abgeschieden wird, etwa eine verspannte Ätzstoppschicht und dergleichen, um das Leistungsvermögen des Transistors 230 zu verbessern. Beispielsweise kann eine dielektrische Schicht mit einer hohen inneren Druckverspannung über dem Transistor 230 gebildet werden, wie dies beispielsweise mit Bezug zu 1c geschrieben ist, wobei ein entsprechendes dielektrisches Material mit hoher Zugverspannung über entsprechenden n-Kanaltransistoren gebildet werden kann (nicht gezeigt). Zu diesem Zweck können Siliziumnitridschichten auf der Grundlage geeigneter ausgewählter Prozessparameter abgeschieden werden, die für die gewünschte Art und Größe der inneren Verspannung sorgen, wobei geeignete Strukturierungsschemata eingesetzt werden, um selektiv die diversen dielektrischen Materialen über unterschiedliche Arten von Transistoren anzuordnen. Somit kann der zuvor beschriebene Prozessablauf ein hohes Maß an Kompatibilität mit konventionellen Strategien aufweisen und kann daher ohne zusätzliche Prozessschritte ausführen, wobei dennoch für ein hohes Maß an Entkopplung der Diodeneigenschaften von entsprechenden Silizidierungsabläufen geschaffen wird.
  • Mit Bezug zu den 3a–4c werden weitere anschauliche Ausführungsformen nunmehr beschrieben, in denen ein größerer Abstand von Metallsilizidgebieten zu einem pn-Übergang einer Substratdiode auf der Grundlage zusätzlicher Abstandshalterelemente vorgesehen wird, ohne dass im Wesentlichen die Fertigungssequenz für die Transistorbauelemente beeinflusst wird.
  • 3a zeigt schematisch ein Halbleiterbauelement 300 mit mindestens einem Bereich, der eine SOI-Konfiguration repräsentiert. Das Bauelement 300 umfasst ein Substrat 301, ein Substratmaterial 302, eine vergrabene isolierende Schicht 304 und eine Halbleiterschicht 321, d. h. zumindest in einem zweiten Bauteilgebiet 320, während das erste Bauteilgebiet 310 entsprechend der Öffnungen 311a, 311b aufweist. Das zweite Bauteilgebiet 320 enthält mehrere Schaltungselemente, etwa einen ersten Transistor 330a und einen zweiten Transistor 330b, die Transistoren unterschiedlicher Leitfähigkeitsart und dergleichen repräsentieren. Beispielsweise können die Transistoren 330a, 330b in der lateralen Richtung durch entsprechenden Isolationsstrukturen 305 getrennt sein, die auch in dem ersten Bauteilgebiet 310 vorgesehen sein können. Ferner können in dieser Fertigungsweise entsprechende Drain- und Source-Gebiete 337, den Transistoren 330a, 330b ausgebildet sein, und in ähnlicher Weise können stark dotierte Gebiete 317a, 317b mit dem Substratmaterial 302 ausgebildet sein, das auch ein entsprechendes Potentialtopfgebiet bzw. Wannengebiet 303 enthält. Es sollte beachtet werden, dass für die bislang beschriebenen Komponenten die gleichen Kriterien gelten, wie sie zuvor mit Bezug zu dem Bauelement 200 erläutert sind. Das Bauelement 300 umfasst ferner in dieser Fertigungsphase eine Abstandsschicht 360, die konform in den Öffnungen 311a, 311b und über dem zweiten Bauteilgebiet 320, d. h. den Transistoren 330a, 330b ausgebildet ist. Ferner ist eine Ätzstoppschicht konform unter der Abstandschicht 360 ausgebildet. Die Schichten 360 und 361 können durch beliebige geeignete Materialien hergestellt werden, etwa mit Siliziumnitrid, Siliziumdioxid und dergleichen, solange eine ausreichend hohe Ätzselektivität zwischen diesen beiden Schichten besteht.
  • Das Halbleiterbauelement 300 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Die Transistoren 330a, 330b und die Öffnungen 311a, 311b können auf der Grundlage einer Fertigungssequenz hergestellt werden, wie dies beispielsweise mit Bezug zu dem Bauelement 200 beschrieben ist. D. h., die Öffnungen 311a, 311b können nach dem Ausbilden entsprechender Seitenwandabstandshalterstrukturen 336 gebildet werden, die zum Definieren der Drain- und Source-Gebiete 337 eingesetzt werden, wobei die Herstellung von Abstandshaltern an Seitenwänden der Öffnungen 311a, 311b vermieden wird. Wie nachfolgend mit Bezug zu den 3b–3f beschrieben ist, können in anderen Ausführungsformen entsprechende Seitenwandabstandshalter in den Öffnungen 311a, 311b vorgesehen werden, bevor der Schichtstapel 360, 361 aufgebracht wird. Im Hinblick auf Fertigungsverfahren sei auf das Bauelement 200 verwiesen. Somit können die entsprechenden dotierten Gebiete 317a, 317b während entsprechender Implantationssequenzen gebildet werden, um damit die Drain- und Source-Gebiete 337 der Transistoren 330a, 330b zu bilden. Die Ätzstoppschicht 361 kann beispielsweise auf der Grundlage einer Plasma unterstützten CVD (klinische Dampfabscheidung) oder einer anderen geeigneten Abscheidetechnik gebildet werden. Anschließend wird die Abstandsschicht 360 beispielsweise durch Plasma unterstütze CVD aufgebracht, wobei ähnliche Prozessrezepte angewendet werden, wie sie auch eingesetzt werden, wenn die Abstandshalterstruktur 336 hergestellt wird. Danach wird das Bauelement 300 einem anisotropen Ätzprozess 362 auf der Grundlage einer Ätzchemie unterzogen, die eine hohe Ätzselektivität im Bezug auf die Ätzstoppschicht 361 aufweist. Zum Beispiel sind gut etablierte Ätzrezepte für Siliziumnitrid und Siliziumdioxid verfügbar. Der anisotrope Ätzprozess 362 führt zunächst zu einem Materialabtrag der Schicht 360 an horizontalen Oberflächenbereichen, ähnlich wie in entsprechenden Abstandshalterätzprozessen, wobei der Prozess 362 fortgesetzt wird, um auch vertikale Materialreste in dem zweiten Bauteilgebiet 320 zu entfernen. Da eine deutliche Höhendifferenz zwischen der Höhenabmessung der Öffnungen 311a, 311b und den entsprechenden Gateelektroden 331 besteht, bleibt ein merklicher Anteil des Materials der Schicht 360 an Seitenwandbereichen innerhalb der Öffnungen 311a, 311b bestehen, selbst nachdem die Schicht 360 im Wesentlichen vollständig auf dem zweiten Bauteilgebiet 320 abgetragen ist. Danach können geringe Reste der Schicht 360 auf der Grundlage nass- chemischer Ätzrezepte entfernt werden, die nicht wesentlich die verbleibenden Bereiche innerhalb der Öffnungen 311a, 311b beeinflussen.
  • 3b zeigt schematisch das Halbleiterbauelement 300 nach dem oben beschriebenen Ätzprozess 362. Somit sind Ersatz- oder Opferabstandselemente 360s in den Öffnungen 311a, 311b geschaffen, wodurch eine reduzierte Breite an der Unterseite der entsprechenden Öffnungen entsteht. Anschließend wird die Ätzstoppschicht 361 beispielsweise auf der Grundlage geeigneter nass-chemischer Prozesse oder Trockenätzprozesse entfernt, abhängig von der Bauteilkonfiguration.
  • 3c zeigt schematisch das Halbleiterbauelement 300 in einem weiter fortgeschrittenen Herstellungsstadium. Hier sind entsprechende Metallsilizidgebiete 318 in den Öffnungen 311a, 311b gebildet, während entsprechende Metallsilizidgebiete 338 in den Transistoren 330a, 330b gebildet sind. Aufgrund der zusätzlichen Versatzabstandshalter 360s werden entsprechende Abstände 318b, 318a erreicht, die deutlich die Stabilität der Diodeneigenschaften im Hinblick auf Prozessanpassungen und Variationen verbessern.
  • 3d zeigt schematisch das Halbleiterbauelement 300 gemäß weiterer anschaulicher Ausführungsformen. In diesen Ausführungsformen ist eine Seitenwandabstandshalterstruktur 316 an Seitenwänden der entsprechenden Öffnungen 311a, 311b gebildet, wobei die Seitenwandabstandshalterstruktur 316 gemäß der Abstandshalterstruktur 336 in dem ersten Bauteilgebiet 320 gebildet sein kann. D. h., die Öffnungen 311a, 311b können während eines beliebigen Fertigungsstadiums gebildet worden sein, beispielsweise nach dem Herstellen entsprechender Erweiterungsgebiete für die Transistoren 330a, 330b, wie dies z. B. mit Bezug zu dem Bauelement 100 beschrieben ist, wenn der konventionelle Prozessablauf besprochen wird. In anderen anschaulichen Ausführungsformen können die Öffnungen 311a, 311b vor der entsprechenden Erweiterungsimplantation ausgebildet worden sein, wenn ein ausgeprägterer Gradient in der Dotierstoffkonzentration in den dotierten Gebieten 317a, 317b erwünscht ist. Beispielsweise kann nach dem Herstellen der Öffnungen 311a, 311b eine entsprechende Erweiterungsimplantation ausgeführt werden, wodurch eine entsprechende Dotierstoffkonzentration in der Nähe der Seitenwände der Öffnungen 311a, 311b abgeschieden wird. Danach können die Abstandshalterstrukturen 316 und 336 in einer gemeinsamen Fertigungssequenz hergestellt werden, wobei auch dazwischen liegende Dotierstoffimplantationen vorgesehen sein können, wenn anspruchsvolle Dotierstoffprofile in den Drain- und Source-Gebieten 337 erforderlich sind. Auf diese Weise kann ein lateral anwachsender Dotierstoffgradient von den Seitenwänden in Richtung der Mitte der Gebiete 317a, 317b erreicht werden. Danach werden die Abstandsschicht 360 und die Ätzstoppschicht 361 abgeschieden, wie dies zuvor beschrieben ist, und werden auf der Grundlage des Ätzprozesses 362 entfernt, wie zuvor angegeben ist.
  • 3e zeigt schematisch das Halbleiterbauelement 300 nach dem Ätzprozess 362, wobei die Schicht 360 im Wesentlichen vollständig von dem zweiten Bauteilgebiet 320 entfernt ist, wodurch die Ersatzabstandshalter 360s gebildet werden. Somit können während eines nachfolgenden Silizidierungsprozesses die Abstandshalter 360s für zusätzliche Prozesssicherheit in Bezug auf Prozessschwankungen sorgen, während gleichzeitig der laterale Dotierstoffgradient für bessere Diodeneigenschaft der Substratdiode 340 sorgen kann. Es sollte beachten werden, dass in Bezug auf jegliche Ausheizprozesse die gleichen Kriterien gelten, wie sie zuvor mit Bezug zu dem Bauelement 200 erläutert sind. D. h., es können anspruchsvolle Ausheizverfahren eingesetzt werden, wobei eine signifikante Dotierstoffdiffusion unterdrückt ist. Hier können auch in diesem Falle die zusätzlichen Abstandshalter 360s für eine gewünschte Profilierung des Dotierstoffgradienten in den Gebieten 317a, 317b sorgen, das ausgeprägter sein kann im Vergleich zu den Drain- und Source-Gebieten 336, da die entsprechende Implantationssorte in ein im Wesentlichen kristallines Material im Vergleich zu einem im Wesentlichen amorphen Material in dem zweiten Bauteilgebiet 320 eingebracht, wie dies zuvor erläutert ist.
  • Nach dem Entfernen der Ätzstoppschicht 361 kann die weitere Bearbeitung fortgesetzt werden, in dem entsprechende Metallsilizidgebiete gebildet werden, wie dies zuvor beschrieben ist. In anderen anschaulichen Ausführungsformen ist die Abstandshalterstruktur 336 in dem zweiten Bauteilgebiet 320 vor dem Ausführen der Silizidierungssequenz entfernt, wobei auch die Abstandshalter 360s entfernt werden, wobei dennoch zumindest teilweise die zuvor ausgebildeten Abstandshalter 316 beibehalten werden. Auch in diesem Falle ist ein ausreichender Abstand der entsprechenden Metallsilizidgebiete gewahrt, wobei dennoch für einen geringeren Reihenwiderstand in den Transistoren 330a, 330b aufgrund des geringeren Abstandes der entsprechenden Metallsilizidgebiete gesorgt ist, wie dies auch mit Bezug zu dem Bauelement 200 beschrieben ist.
  • 3f zeigt das Halbleiterbauelement 300 gemäß einer noch weiteren anschaulichen Ausführungsform, in der der Ersatzabstandshalter 360s auf der Grundlage einer geeigneten Materialzusammensetzung vorgesehen wird, um damit eine moderate Ätzselektivität in Bezug auf die Seitenwandabstandshalterstruktur 336 zu erhalten. Beispielsweise kann der Abstandshalter 360s aus Siliziumdioxid aufgebaut sein und die Ätzstoppschicht, d. h. deren Reste 361, können in Form eines Siliziumnitridmaterials vorgesehen werden. Folglich kann während der Herstellung des Abstandshalters 360s das Siliziumdioxidmaterial selektiv in Bezug auf die Schicht 361 entfernt werden, ohne dass im Wesentlichen die Seitenwandabstandshalterstruktur 336 in dem zweiten Bauteilgebiet 320 beeinflusst werden. Danach können die Abstandshalterstrukturen 336 entfernt werden, um damit das Transistorverhalten und den Silizidierungsprozeß zu verbessern, wobei die Abstandshalter 360s im Wesentlichen aufgrund der entsprechenden Ätzselektivität während des Abtragens der Abstandshalter 336 bewahrt werden. Während des nachfolgenden Silizidierungsprozesses wird daher ein gewünschter großer Abstand in den Gebieten 317a, 317b verwirklicht, während die entsprechende Metallsilizidgebiete nahe an dem Kanalgebiet in den Transistoren 330a, 330b angeordnet werden. Danach kann die weitere Bearbeitung fortgesetzt werden, beispielsweise durch Hinzufügen verspannter Deckschichten über den Transistorelemente 330a, 330b, wobei das Gesamttransistorverhalten weiter verbessert wird.
  • Es gilt also: Die vorliegende Erfindung stellt eine Technik bereit, um die Prozessrobustheit und die Stabilität von Charakteristiken einer Substratdiode zu verbessern, die in einem SOI-Bereich eines Halbleiterbauelements vorgesehen ist, in dem die Fertigungsstrategien zur Verbesserung des Transistorverhaltens im Wesentlichen nicht negativ die Diodeneigenschaften beeinflussen. In einigen Aspekten wird die Ausbildung der entsprechenden Öffnungen für die Substratdiode unmittelbar vor der letzten Implantation zur Herstellung der Drain- und Source-Gebiete durchgeführt, wodurch eine größere laterale Verteilung der Dotiermittel in der Substratdiode und somit eine erhöhte Prozessrobustheit geschaffen wird, während in anderen Aspekten zusätzlich oder alternativ Ersatzabstandshalter vorgesehen werden, die im Wesentlichen die Transistorstrukturen nicht beeinflussen. Folglich können Prozessanpassungen, die auf eine Verbesserung des Transistorverhaltens ausgerichtet sind, effizient eingerichtet werden, ohne dass zusätzliche Prozesskomplexität und damit ein möglicher Durchsatz- und Ausbeuteverlust erforderlich ist.
  • Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung lediglich anschaulicher Natur und für die Zwecke gedacht, den Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung zu vermitteln. Selbstverständlich sind die hierin beschriebenen und gezeigten Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (20)

  1. Verfahren mit: Bilden einer ersten Öffnung und einer zweiten Öffnung in einem ersten Bauteilgebiet des SOI-Substrats, während ein zweites Bauteilgebiet abgedeckt ist, wobei die erste und die zweite Öffnung sich durch eine vergrabene isolierende Schicht bis zu einem kristallinen Substratmaterial erstrecken, wobei das zweite Bauteilgebiet darin ausgebildet einen ersten Transistor und einen zweiten Transistor mit jeweils einem Erweiterungsgebiet aufweisen; Bilden von Drain- und Source-Gebieten in dem ersten Transistor und eines ersten dotierten Gebiets in dem kristallinen Substratmaterial, das durch die erste Öffnung freigelegt ist, in einem ersten gemeinsamen Drain/Source-Implantationsprozess; Bilden von Drain- und Soure-Gebieten in dem zweiten Transistor und Bilden eines zweitern dotierten Gebiets in dem kristallinen Substratmaterial, das durch die zweite Öffnung freigelegt ist, in einem zweiten gemeinsamen Drain/Source-Implantationsprozess; und Bilden eines Metallsilizids in dem ersten und dem zweiten Transistor und in dem ersten und zweiten dotierten Gebiet.
  2. Verfahren nach Anspruch 1, das ferner umfasst: Ausheizen der Drain- und Source-Gebiete und des ersten und des zweiten dotierten Gebiets vor dem Bilden des Metallsilizids.
  3. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines Seitenwandabstandhalters an den Seitenwänden einer Gateelektrode des ersten und des zweiten Transistors vor dem Bilden der ersten und der zweiten Öffnung.
  4. Verfahren nach Anspruch 3, das ferner umfasst: Entfernen des Seitenwandabstandshalters vor dem Bilden des Metallsilizids.
  5. Verfahren nach Anspruch 1, wobei der erste und der zweite gemeinsame Drain/Source-Impiantationsprozess jeweils die letzten Implantationsprozesse zur Herstellung der Drain- und Source-Gebiete des ersten und des zweiten Transistors sind.
  6. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines Abstandhalterelements an Seitenwänden der ersten und der zweiten Öffnung nach den gemeinsamen ersten und zweiten Drain/Source-Implantationsprozessen und Ausführen eines weiteren gemeinsamen Drain/Source-Implantationsprozesses für die erste Öffnung und den ersten Transistor und eines weiteren gemeinsamen Drain/Source-Implantationsprozesses für die zweite Öffnung und den zweiten Transistor.
  7. Verfahren nach Anspruch 6, wobei das Abstandhalterelement in der ersten und zweiten Öffnung und die Abstandshalter von Gateelektroden des ersten und des zweiten Transistors in einer gemeinsamen Prozesssequenz hergestellt werden.
  8. Verfahren nach Anspruch 5, das ferner umfasst: Bilden eines Abstandhalterelements an Seitenwänden der ersten und der zweiten Öffnung vor dem Bilden des Metallsilizids.
  9. Verfahren mit: Bilden einer Abstandsschicht in einer ersten Öffnung, die in einem ersten Bauteilgebiet eines SOI-Substrats angeordnet ist, und über einem ersten Transistor, der in einem zweiten Bauteilgebiet angeordnet ist, wobei die erste Öffnung sich durch eine vergrabene isolierende Schicht bis zu einem kristallinen Substratmaterial erstreckt; Bilden eines Abstandselements an einem Bereich von Seitenwänden der ersten Öffnung, während die Abstandsschicht vom ersten Transistor entfernt wird; und Bilden eines Metallsilizids in dem ersten Transistor und dem kristallinen Substratmaterial, das durch die erste Öffnung, die das Abstandshalterelement aufweist, freigelegt ist.
  10. Verfahren nach Anspruch 9, das ferner umfasst: Bilden eines ersten dotierten Gebiets in dem kristallinen Substratmaterial, das durch die erste Öffnung freigelegt ist, vor dem Bilden des Abstandhalterelements.
  11. Verfahren nach Anspruch 10, wobei das erste dotierte Gebiet und das Drain-Gebiet und das Source-Gebiet des ersten Transistors in einem gemeinsamen Implantationsprozess hergestellt werden.
  12. Verfahren nach Anspruch 11, das ferner umfasst: Bilden einer Seitenwandabstandshalterstruktur an Seitenwänden einer Gateelektrode des ersten Transistors vor dem Bilden der ersten Öffnung.
  13. Verfahren nach Anspruch 9, das ferner umfasst: Entfernen eines Seitenwandabstandhalters, der an Seitenwänden einer Gateelektrode des ersten Transistors ausgebildet ist, vor dem Bilden des Metallsilizids.
  14. Verfahren nach Anspruch 9, wobei der Seitenwandabstandshalter der Gateelektrode vor dem Bilden der Abstandsschicht entfernt wird.
  15. Verfahren nach Anspruch 9, das ferner umfasst: Bilden einer zweiten Öffnung in dem ersten Bauteilgebiet und eines zweiten Transistors in dem zweiten Bauteilgebiet vor dem Bilden der Abstandsschicht, wobei der zweite Transistor einen Transistor mit einer Leitfähigkeitsart repräsentiert, die sich von jener des ersten Transistors unterscheidet, wobei das Verfahren ferner umfasst: Bilden eines zweiten dotierten Gebiets in dem kristallinen Substratmaterial das von der zweiten Öffnung freigelegt wird und von Drain- und Source-Gebieten des zweiten Transistors in einem gemeinsamen Implantationsprozess.
  16. Verfahren nach Anspruch 9, das ferner umfasst: Bilden einer ersten verspannungsinduzierenden Schicht über dem ersten Transistor und einer zweiten verspannungsinduzierenden Schicht über dem zweiten Transistor nach dem Bilden des Metallsilizids, wobei die erste und die zweite verspannungsinduzierende Schicht eine unterschiedliche Art innerer Verspannung aufweisen.
  17. Verfahren mit: Bilden einer ersten Öffnung und einer zweiten Öffnung für eine Substratdiode, wobei die erste und die zweite Öffnung sich durch eine vergrabene isolierende Schicht erstrecken, die ein kristallines Substratmaterial von einer kristallinen Halbleiterschicht trennt; Implantieren einer Ionensorte durch die erste und die zweite Öffnung in das kristalline Substratmaterial während mindestens einer Implantationsprozesssequenz, die zum Herstellen von Drain- und Source-Gebieten von Transistoren ausgeführt wird, die in der Halbleiterschicht ausgebildet sind; Bilden eines Abstandshalters lokal in der ersten und der zweiten Öffnung; und Bilden eines Metallsilizids in dem kristallinen Substratmaterial an der ersten und der zweiten Öffnung auf der Grundlage des Abstandhalters.
  18. Verfahren nach Anspruch 17, wobei Bilden des Abstandshalters umfasst: Abscheiden einer Abstandschicht in der ersten und der zweiten Öffnung und über dem Transistor und Entfernen der Abstandsschicht von dem Transistor durch einen anisotropen Ätzprozess.
  19. Verfahren nach Anspruch 17, wobei die erste und die zweite Öffnung nach dem Bilden einer Abstandhalterstruktur an Seitenwänden einer Gateelektrode des Transistors gebildet werden.
  20. Verfahren nach Anspruch 19, das ferner umfasst: Entfernen zumindest eines Bereichs der Seitenwandabstandshalterstruktur vor dem Bilden des Metellsilizids.
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