DE102006019935B4 - SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung - Google Patents

SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung Download PDF

Info

Publication number
DE102006019935B4
DE102006019935B4 DE102006019935A DE102006019935A DE102006019935B4 DE 102006019935 B4 DE102006019935 B4 DE 102006019935B4 DE 102006019935 A DE102006019935 A DE 102006019935A DE 102006019935 A DE102006019935 A DE 102006019935A DE 102006019935 B4 DE102006019935 B4 DE 102006019935B4
Authority
DE
Germany
Prior art keywords
drain
transistor
source regions
soi
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102006019935A
Other languages
English (en)
Other versions
DE102006019935A1 (de
Inventor
Jan Höntschel
Andy Wei
Joe Bloomquist
Manfred Horstmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Priority to DE102006019935A priority Critical patent/DE102006019935B4/de
Priority to US11/609,995 priority patent/US7863171B2/en
Priority to JP2009507688A priority patent/JP5204762B2/ja
Priority to KR1020087029316A priority patent/KR101438724B1/ko
Priority to GB0819258A priority patent/GB2451368B/en
Priority to PCT/US2007/007559 priority patent/WO2007126807A1/en
Priority to CN2007800149476A priority patent/CN101432886B/zh
Priority to TW096114198A priority patent/TWI436430B/zh
Publication of DE102006019935A1 publication Critical patent/DE102006019935A1/de
Application granted granted Critical
Publication of DE102006019935B4 publication Critical patent/DE102006019935B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile

Abstract

Verfahren mit:
Bereitstellen einer atomaren Gattung, die Kohlenstoff und/oder Fluor umfasst, in Drain- und Sourcebereichen und zumindest teilweise in einem Körperbereich eines ersten SOI-Transistors, der über einem Substrat gebildet ist;
Bilden von Drain- und Sourcegebieten in den Drain- und Sourcebereichen durch Implantieren einer oder mehrerer Dotierstoffgattungen, wobei ein Voramorphisierungsimplantationsprozesses zum im Wesentlichen Amorphisieren zumindest der Drain- und Sourcebereiche ausgeführt wird, wobei in dem Voramorphisierungsimplantationsprozess schwere Ionen implantiert werden, die schwerer als Ionen der nicht dotierenden Gattung sind; und
Ausheizen der Drain- und Sourcegebiete, um durch Implantation hervorgerufene Kristallschäden in den Drain- und Sourcegebieten im Wesentlichen zu rekristallisieren, wobei die nicht dotierende atomare Gattung vergrößerte Leckstromwege von dem Körperbereich in die Drain- und Sourcegebiete bereitstellt.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere Feldeffekttransistoren in komplexen Schaltungen, die eine Hochgeschwindigkeitslogikschaltung und funktionale Blöcke mit weniger geschwindigkeitskritischem Verhalten, etwa einem Speicherbereich, enthalten, die gemäß einer SOI-Architektur hergestellt sind.
  • Beschreibung des Stands der Technik
  • Die Herstellung integrierter Schaltungen erfordert das Ausbilden einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien gegenwärtig eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, ASIC's (anwendungsspezifische IC's), und dergleichen, die CMOS-Technologie gegenwärtig eine der vielversprechendsten Lösungsansätze auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, die eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor umfasst, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotiertem Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets bei der Ausbildung eines leitenden Kanals auf Grund des Anliegens einer geeigneten Steuerspannung an der Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Kombination mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an die Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Somit macht der zuletzt genannte Aspekt die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – zu einem wesentlichen Entwurfskriterium, um einen Zuwachs in der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Im Hinblick auf den zuerst genannten Aspekt hat zusätzlich zu weiteren Vorteilen die SOI-(Halbleiter- oder Silizium-auf-Isolator)Architektur zunehmend an Bedeutung bei der Herstellung von MOS-Transistoren auf Grund der Eigenschaften einer geringen parasitären Kapazität der PN-Übergänge gewonnen, wodurch höhere Schaltgeschwindigkeiten im Vergleich zu Vollsubstrattransistoren möglich sind. In SOI-Transistoren ist das Halbleitergebiet, in welchem die Drain- und Sourcegebiete sowie das Kanalgebiet angeordnet sind und das auch als Körper bezeichnet wird, elektrisch allseitig isoliert. Diese Konfiguration bietet deutliche Vorteile, gibt jedoch auch Anlass für eine Reihe von Problemen. Im Gegensatz zu dem Körper von Vollsubstratbauelementen, der elektrisch mit dem Substrat verbunden ist, das ein definiertes Potential besitzt, so dass damit auch der Körper der Vollsubstrattransistoren auf diesem spezifizierten Potential gehalten wird, ist der Körper der SOI-Transistoren nicht mit einem spezifizierten Bezugspotential verbunden und somit kann das Körperpotential schweben bzw. potentialfrei sein bzw. sich frei einstellen auf Grund der Ansammlung von Minoritätsladungsträgern, wodurch eine Fluktuation der Schwellwertspannung (Vt) der Transistoren in Abhängigkeit von der „Schaltgeschichte” des Transistors, die auch als Hysterese bezeichnet wird, hervorgerufen wird. Insbesondere für statische Speicherzellen kann die betriebsabhängige Schwellwertfluktuation zu deutlichen Instabilitäten der Zelle führen, die im Hinblick auf die Datenunversehrtheit der Speicherzelle nicht akzeptabel sind. Folglich werden in konventionellen SOI-Bauelementen mit Speicherblöcken die Stromschwankungen, die mit den Schwellwertspannungsvariationen einhergehen, durch geeignete Entwurfsmaßnahmen berücksichtigt, um einen ausreichend hohen Durchlassstrombereich der SOI-Transistoren in dem Speicherblock bereitzustellen. Somit werden die entsprechenden SOI-Transistoren in dem Speicherblock typischerweise mit einer ausreichend großen Transistorbreite hergestellt, so dass die erforderlichen Durchlassstrombereiche ermöglicht werden, wodurch ein relativ großer Anteil an Chipfläche erforderlich ist. In ähnlicher Weise sind andere Entwurfsmaßnahmen zum Verhindern der Schwellwertfluktuationen, die durch das schwebende Körperpotential hervorgerufen werden, sogenannte Körperkontakte, sehr platzraubende Lösungen und sind daher für äußerst größenreduzierte und komplexe Halbleiterbauelemente mit ausgedehnten RAM-Bereichen nicht wünschenswert.
  • Daher wird in anderen SOI-Fertigungsprozessen die Ladungsansammlung reduziert, indem der Leckstrom der Drain- und Source-Übergänge erhöht wird, wodurch eine Abfuhr der angesammelten Ladungsträger zumindest zu einem gewissen Maße möglich ist. Der erhöhte Leckstrom der PN-Übergänge kann erreicht werden, indem die Übergänge speziell so gebildet werden, dass diese erhöhte Diodenströme für die Drain-Source-Körper-Dioden aufweisen, um ausreichend viele Ladungsträger abzuführen, um damit das Körperpotential und somit auch die Schwellwertspannungsvariationen innerhalb vordefinierter Toleranzen zu halten. Zu diesem Zweck wird häufig eine sogenannte Voramorphisierungsimplantation angewendet, um die Drain- und Sourcegebiete im Wesentlichen zu amorphisieren und die Drain- und Sourcegebiete zu rekristallisieren, was dann zu Dislokationsdefekten in dem Körpergebiet und in den Drain- und Sourcegebieten führt, wodurch Leckstromwege für Ladungsträger geschaffen werden. Obwohl diese Art der Herstellung von PN-Übergängen SOI-Transistoren mit geringeren Körperpotentialfluktuationen ergibt, ohne dass auf andere Verfahren zurückgegriffen werden muss, etwa Körperkontakte, und dergleichen, kann eine gewisse Beeinträchtigung des Leistungsverhaltens für Hochgeschwindigkeitstransistoren auf Grund eines gewissen Einflusses auf das laterale und vertikale Dotierstoffprofil beobachtet werden. Ferner kann für SOI-Transistoren in Speicherzellen eine merkliche Fluktuation der Schwellwertspannung weiterhin beobachtet werden, die zu einer reduzierten Schreibstabilität und damit zu einer geringeren Zuverlässigkeit und Ausbeute führen kann.
  • Die US 2002/0058361 A1 offenbart ein Verfahren, das das Bilden von Feldeffekttransistoren, die durch LOCOS-Isolationsstrukturen begrenzt sind, und die einen reduzierten Leckstrom aufweisen, umfasst. Die Reduktion des Leckstromes wird durch Einbringen von Gitterfehlergebieten und/oder durch hoch dotierte Kanalgebiete erreicht und verhindert die Akkumulation von Löchern, die bipolare Betriebsbedingungen und das Absenken der Schwellwertspannung von parasitären Randtransistoren hervorrufen kann.
  • Die US 2003/0027381 A1 offenbart ein Verfahren zum Herstellen eines SOI-Transistors, wobei vor dem Implantieren von Source/Drain-Gebieten ein Xenon-Voramorphisierungsimplantationsprozess ausgeführt wird.
  • Die US 6 713 819 B1 offenbart benachbarte Feldeffekttransistoren, die nicht durch Isolationsgebiete getrennt sind. Nach dem Ausbilden von Source/Drain-Erweiterungsgebieten und vor dem Implantieren von tiefen Source/Drain-Gebieten wird ein Xenon-Amorphisierungsschritt ausgeführt.
  • Die US 2003/0162336 A1 offenbart einen SOI-MOSFET, der mehrere Dislokationsgebiete aufweist, die die Source/Drain-Übergänge kreuzen. Die mehreren Dislokationsgebiete werden durch Ausbilden mehrerer separater amorpher Gebiete, die durch kristalline Gebiete getrennt sind, und anschließendes Rekristallisieren der amorphen Gebiete gebildet, wobei die kristallinen Gebiete die Rekristallisation iniziieren. Die getrennten amorphen Gebiete können durch Implantation von Substanzen, wie z. B. Xenon, Silizium, Germanium oder Argon, gebildet werden.
  • Angesichts der zuvor beschriebenen Situation ist es die Aufgabe der vorliegenden Erfindung eine alternative Technik bereitzustellen, die die Herstellung moderner SOI-Bauelemente ermöglicht, wobei eines oder mehrere der oben erkannten Probleme vermieden oder deren Auswirkungen zumindest reduziert werden.
  • Die Aufgabe der vorliegenden Erfindung wird durch die Verfahren der Ansprüche 1 und 8 und die Vorrichtung des Anspruches 15 gelöst.
  • Überblick über die Erfindung
  • Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik zum Reduzieren von Hysterese-Effekten in modernen SOI-Transistoren, wobei ein hohes Maß an Kompatibilität mit bestehenden Technologien beibehalten wird, während ein effektiver Mechanismus zum Abführen unerwünschter Ladungsträger aus dem Körpergebiet der SOI-Transistoren bereitgestellt wird. Zu diesem Zweck wird eine atomare Gattung in das Drain- und Sourcegebiet und teilweise in das Körpergebiet eingeführt, um für erhöhte Leckströme der entsprechenden PN-Übergänge zu sorgen, während ein Einfluss auf das gesamte vertikale und laterale Dotierstoffprofil gering gehalten wird. Ohne die vorliegende Erfindung auf die folgende Erläuterung einschränken zu wollen, so wird dennoch angenommen, dass durch den Einbau einer geeigneten nicht dotierenden Atomgattung effektiv Ladungsträgereinfangzentren in der Bandlücke des entsprechenden Halbleitermaterials eingerichtet werden können und/oder das Diffusionsverhalten standardmäßiger Dotierstoffe in den Drain- und Sourcegebieten beeinflusst werden kann, was zu einem deutlich erhöhten Übergangsleckstrom führt, der wiederum einen effektiven Mechanismus zum Abführen unerwünschter Ladungsträger führt. Folglich können Fluktuationen des Körperpotentials deutlich reduziert werden, wodurch die Leistungseigenschaften von SOI-Transistoren im Hinblick auf Spannungs- und Temperaturabhängigkeiten erweitert werden. Ferner kann in anderen anschaulichen Ausführungsformen der erhöhte Leckstrom der entsprechenden Übergänge vorteilhaft in Speicherzellenanwendungen ausgenutzt werden, in denen die Hysterese und damit die Verschiebung des Körperpotentials zu einer entsprechenden betriebsabhängigen Variation der Schwellwertspannung führen kann, wodurch unter Umständen deutliche Instabilitäten beim Programmieren der entsprechenden Speicherzelle auftreten können. Auf Grund des deutlichen Anstiegs des Übergangsleckstroms können Schwellwertspannungsfluktuationen deutlich reduziert werden, wodurch die Schreibfähigkeit der entsprechenden Speicherzelle verbessert und stabilisiert wird. Folglich kann die SOI-Architektur in effizienter Weise für statische RAM-Bereiche eingesetzt werden, wobei eine Verringerung der Größe des entsprechenden Transistorbereichs erreicht werden kann, da entsprechende Prozessgrenzen für die Transistorbreiten deutlich reduziert werden können, wie dies zuvor erläutert ist.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den Zeichnungen studiert wird, in denen:
  • 1a bis 1e schematisch Querschnittsansichten eines Halbleiterbauelements mit einem SOI-Tranistor zeigen, der zusätzlich eine leichte atomare Gattung zum Modifizieren der Bandlücke und/oder des Diffusionsverhaltens gemäß einiger anschaulicher Ausführungsformen der vorliegenden Erfindung aufweist; und
  • 2a bis 2d schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wobei SOI-Transistoren mit unterschiedlichem Leckstromverhalten in unterschiedlichen Bauteilgebieten hergestellt werden, beispielsweise in einem Logikgebiet und einem statischen RAM-Bereich gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Die vorliegende Erfindung betrifft eine Technik zur Herstellung von SOI-Transistoren mit einem verbesserten Mechanismus zum Abführen unerwünschter Ladungsträger aus dem Körpergebiet, um die Wirkung des schwebenden Körpers und die damit verknüpften negativen Wirkungen, etwa eine Schwellwertfluktuation, die die minimalen Transistorabmessungen in RAM-Bereichen moderner Halbleiterbauelemente deutlich beschränken können, zu verringern, da eine merkliche Fehlanpassung der Schwellwertspannung zu entsprechenden Instabilitäten beim Schreiben eines Bits in die entsprechende Speicherzelle führen kann. Wie zuvor erläutert ist, ist in modernen SOI-Transistoren das Körpergebiet, d. h. der zwischen dem Drain- und Sourcegebiet ausgebildete Bereich, elektrisch in vertikaler Richtung durch die vergrabene isolierende Schicht isoliert, so dass entsprechende Minoritätsladungsträger, die durch Stoßionisation und dergleichen erzeugt werden, sich in dem Körpergebiet ansammeln können, wodurch deutlich die entsprechende Schwellwertspannung geändert wird, d. h. die Spannung, ab der sich ein leitender Kanal in dem Körpergebiet aufbaut. Sofern nicht zusätzliche sogenannte Körperkontakte vorgesehen sind, können somit die angesammelten Ladungsträger nur über die entsprechenden Drain- und Sourcegebiete abgeführt werden, und somit werden konventioneller Weise entsprechende Dislokationsdefekte in der Nähe der PN-Übergänge erzeugt, um die Leckströme zu erhöhen, d. h. die Diodensperrströme, die es dann ermöglichen, zumindest in einem gewissen Maße die angesammelten Minoritätsladungsträger abzuführen. Obwohl dieser Mechanismus äußerst effizient ist, insbesondere in Logikblöcken von integrierten Schaltungen, ist ein verbesserter Mechanismus zum Abführen von Ladungsträgern aus dem Körpergebiet wünschenswert, um in noch effizienterer Weise Hystereseeffekte zu verringern. Beispielsweise ist in statischen RAM-Bereichen von Mikroprozessoren oder anderen integrierten Schaltungen mit ausgedehnten Speicherbereichen eine moderat stabile Schwellwertspannung (Vt) ein wichtiger Faktor für einen stabilen Betrieb der entsprechenden RAM-Bit-Zellen. Folglich wird in einigen konventionellen Lösungsvorschlägen der merklichen Variation der Schwellwertspannung dadurch Rechnung getragen, dass die Transistorbreite entsprechend dimensioniert wird, so dass ausreichende Bereichsgrenzen für das Durchlassstromvermögen zur Kompensierung der Schwellwertspannungsvariationen gegeben sind. Gemäß der vorliegenden Erfindung wird der Effekt des schwebenden bzw. potentialfreien Körpers und damit die Schwellwertspannungsvariation deutlich reduziert, ohne dass im Wesentlichen andere Leistungseigenschaften der SOI-Transistoren negativ beeinflusst werden, indem in geeigneter Weise eine leichte atomare Gattung, etwa Kohlenstoff oder Fluor vorgesehen werden, die nicht in wesentlicher Weise die Dotiereigenschaften ändern und die auch als nicht dotierende Gattung bezeichnet werden, um in effizienter Weise den Übergangsleckstrom zu modifizieren, d. h. den Leckstrom am Übergang deutlich zu erhöhen, was sich direkt in eine entsprechende erhöhte Stabilisierung der Schwellwertspannung auswirkt. Folglich kann für ansonsten identische Transistorparameter eine deutliche Verbesserung im Hinblick auf die Spannungs- und Temperaturabhängigkeit erreicht werden, da viele moderne SOI-Bauelemente speziell für spezifizierte Betriebsbedingungen auf Grund der Spannungs- und Temperaturabhängigkeit des Effekts des schwebenden Körpers entworfen sind. In anderen Fällen können spezielle Bauteilbereiche, etwa SRAM-Bereiche, SOI-Transistoren mit einem verbesserten Leckstromverhalten erhalten, um die Schwellwertspannungsstabilität zu verbessern, wodurch die Möglichkeit geschaffen wird, die Gesamttransistorabmessungen deutlich zu verringern, während andere Bauteilbereiche, etwa Logikblöcke, auf der Grundlage konventioneller Techniken hergestellt werden können, wodurch die statischen Leckströme in diesen Bereichen nicht unnötig erhöht werden.
  • Mit Bezug zu den 1a bis 1e und 2a bis 2d werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem SOI-Transistor 110 in einem frühen Fertigungsstadium. In dieser Fertigungsphase kann der SOI-Transistor 110 eine Gateelektrode 104 aufweisen, die auf einer Gateisolationsschicht 105 gebildet ist, die wiederum auf einer Halbleiterschicht 103 vorgesehen ist. Die Halbleiterschicht 103 kann ein beliebiges geeignetes Halbleitermaterial aufweisen. In anschaulichen Ausführungsformen ist die Schicht 103 im Wesentlichen aus Silizium aufgebaut, da die große Mehrheit der komplexen integrierten Schaltungen gegenwärtig und in der näheren Zukunft auf der Grundlage von Silizium hergestellt wird. Es sollte beachtet werden, dass die Halbleiterschicht 103 nach Bedarf eine gewisse Menge an Dotierstoffen gemäß einem spezifizierten Konzentrationsprofil aufweisen kann. Des weiteren ist eine Dicke der Halbleiterschicht 103 geeignet gewählt, um die erforderlichen Bauteileigenschaften zu gewährleisten. Beispielsweise kann der SOI-Transistor 110 als ein teilweise verarmter Transistor gestaltet sein, wobei eine Dicke der Halbleiterschicht 103 im Bereich von 10 bis einigen 10 nm liegt. Des weiteren kann die Halbleiterschicht 103 bauteilspezifische Eigenschaften im Hinblick auf die Kristallorientierung, die Verformung, und dergleichen aufweisen. Wenn beispielsweise der Transistor 110 einen Transistor auf Siliziumbasis repräsentiert, kann die Schicht 103 als eine verformte Siliziumschicht vorgesehen werden, um damit die Ladungsträgerbeweglichkeit zu erhöhen. Die Schicht 103 kann gemäß einer typischen SOI-(Silizium-auf-Isolator)Konfiguration auf einer entsprechenden vergrabenen isolierenden Schicht 102 hergestellt sein, die aus einem beliebigen geeigneten Material, etwa Siliziumdioxid, Siliziumnitrid, und dergleichen aufgebaut ist. Des weiteren kann ein Substrat 101, etwa ein Siliziumsubstrat, oder ein anderes geeignetes Trägermaterial vorgesehen sein, um die Schichten 102 und 103 aufzunehmen.
  • In dieser Fertigungsphase können benachbart zu der Gateelektrode 104 entsprechende Drain- und Sourcebereiche 106 durch entsprechende Isolationsstrukturen (nicht gezeigt) und durch die Gateelektrode 104 definiert sein, wobei entsprechende Drain- und Sourcegebiete in den zugehörigen Bereichen 106 herzustellen sind. Ferner ist ein Körpergebiet 107, das im Wesentlichen unter der Gateelektrode 104 angeordnet ist, in der Schicht 103 gebildet, wobei beachtet werden sollte, dass die Abmessungen der Drain- und Sourcebereiche 106 sowie des Körpergebiets 107 durch spätere Fertigungsprozesse definiert werden, wenn die eigentlichen Drain- und Sourcegebiete auf der Grundlage entsprechender Implantationsprozesse und Ausheizsequenzen hergestellt werden, wie dies nachfolgend beschrieben ist. Das Körpergebiet 107 kann daher das Halbleitergebiet in der Schicht 103 repräsentieren, das zwischen dem Drain- und Sourcegebieten angeordnet ist, die noch herzustellen sind und die entsprechende PN-Übergänge mit dem Körpergebiet definieren. Daher ist das Körpergebiet invers in Bezug auf die Drain- und Sourcegebiete dotiert, während ein leitender Kanal sich in dem Körpergebiet beim Anlegen einer geeigneten Steuerspannung an die Gateelektrode 104 während des Betriebs des Transistors 100 aufbaut. Ferner kann in einer anschaulichen Ausführungsform die Gateelektrode 104 daran ausgebildete Offset- bzw. Versatzabstandselemente 108 aufweisen, die beispielsweise aus Siliziumdioxid aufgebaut sind, um damit einen erforderlichen Abstand für einen Ionenimplantationsprozess 109 zu schaffen, der so gestaltet ist, dass die Drain- und Sourcebereiche 106 im Wesentlichen amorphisiert werden, um in einem späteren Rekristallisierungsvorgang entsprechende kristalline Defekte in dem Körpergebiet 107 und in den Drain- und Sourcegebieten, die noch zu bilden sind, zu erzeugen, um damit effektive Leckstromwege der entsprechenden PN-Übergänge zu erzeugen, wie dies zuvor erläutert ist. Typischerweise wird der Implantationsprozess 109 als ein Voramorphisierungsimplantationsprozess bezeichnet, wobei typischerweise eine schwere Ionensorte verwendet wird, um einen deutlichen Kristallschaden bei moderater Implantationsdosis zu schaffen. Beispielsweise werden Xenon, Germanium, und dergleichen auf der Grundlage gut etablierter Implantationsrezepte verwendet, um die Drain- und Sourcebereiche 106 im Wesentlichen zu amorphisieren. Es sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen die Voramorphisierungsimplantation 109 in einer späteren Phase ausgeführt werden kann, wie dies mit Bezug zu den 2a bis 2d beschrieben ist.
  • Das Halbleiterbauelement 100, wie es in 1a gezeigt ist, kann gemäß den folgenden Prozessen hergestellt werden. Nach dem Bereitstellen des Substrats 101 mit der darauf ausgebildeten vergrabenen isolierenden Schicht 102 und der Halbleiterschicht 103 werden geeignete Isolationsstrukturen, etwa flache Grabenisolationen, auf der Grundlage gut etablierter Verfahren hergestellt, um damit mehrere elektrisch isolierte SOI-Gebiete zu schaffen. Nach oder vor der Herstellung der Isolationsgräben können Implantationsprozesse ausgeführt werden, um ein entsprechendes vertikales Dotierstoffprofil innerhalb der Halbleiterschicht 103 zu erzeugen. Anschließend wird isolierendes Material für die Gateisolationsschicht 105 gebildet, beispielsweise durch Oxidation und/oder Abscheidung, woran sich das Abscheiden eines geeigneten Gateelektrodenmaterials, etwa Polysilizium, dotiert oder undotiert, anschließt, was auf der Grundlage gut etablierter CVD-(chemische Dampfabscheide-)Prozesse bei geringem Druck bewerkstelligt werden kann. Danach werden die Materialschichten auf der Grundlage von Photolithographie und modernen Ätzverfahren strukturiert, um die Gateelektrode 104 und die Gateisolationsschicht 105 zu erhalten. Danach werden die Versatzabstandshalter 108 durch konformes Abscheiden eines geeigneten Materials, etwa Siliziumdioxid, Siliziumnitrid, und dergleichen gebildet. Bei Bedarf können horizontale Bereiche des Materials durch anisotrope Ätzverfahren entfernt werden, um die Abstandshalter 108 in der gezeigten Form zu bilden. In einigen anschaulichen Ausführungsformen wird eine Breite der Versatzabstandshalter 108 gemäß den Erfordernissen eingestellt, wie sie durch einen Implantationsprozess zur Herstellung von Drain- und Sourceerweiterungsgebieten vorgegeben sind, wobei ein entsprechender Implantationsprozess vor oder nach dem Voramorphisierungsprozess 109 stattfinden kann. Es sollte beachtet werden, dass der Voramorphisierungsimplantationsprozess 109 in einer späteren Phase auf der Grundlage von anderen Seitenwandabstandshaltern durchgeführt werden kann, die zum lateralen Profilieren der Drain- und Sourcegebiete, die noch herzustellen sind, verwendet werden können, wenn ein größerer Abstand zu der Gateelektrode 104 erforderlich ist. In der gezeigten Ausführungsform kann der Voramorphisierungsimplantationsprozess 109 auf der Grundlage der Abstandshalter 108 ausgeführt werden, um damit im Wesentlichen die Drain- und Sourcebereiche 106 bis zu einer Tiefe zu amorphisieren, die sogar bis zu der vergrabenen isolierenden Schicht 102 erstrecken kann. In diesem Falle kann ein nachfolgender Aufwachsprozess der amorphisierten Bereiche 106 auf der Grundlage der kristallinen Schablone stattfinden, die von dem Körpergebiet 107 bereitgestellt wird.
  • 1b zeigt schematisch das Halbleiterelement 100 während eines weiteren Implantationsprozesses 111, während welchem eine leichte atomare Gattung 111b, etwa Kohlenstoff, Fluor, und dergleichen, in die Schicht 103 mit einer geeigneten Konzentration und bis zu einer spezifizierten Tiefe 111a eingeführt wird, um das Vorhandensein der leichten atomaren Gattung in den Drain- und Sourcegebieten zu gewährleisten, die in einem Teil des Körpergebiets 107 herzustellen sind. Beispielsweise kann Kohlenstoff auf der Grundlage spezifizierter Prozessparameter implantiert werden, wobei entsprechende Implantationsdosiswerte und Energiewerte effizient auf der Grundlage von Simulationsberechnungen ermittelt werden können, um damit eine gewünschte Konzentration an der spezifizierten Tiefe 111a zu erhalten. Beispielsweise kann eine Konzentration von Kohlenstoffatomen, die um die Tiefe 111a herum angeordnet sind, im Bereich von ungefähr 1 × 1019 bis 1 × 1020 Atome pro cm3 liegen. Ähnliche Werte gelten auch für Fluor. In anderen anschaulichen Ausführungsformen wird, wenn eine moderat geringe Konzentration von 1 bis 5 × 1019 Atome pro cm3 als geeignet erachtet wird, der Implantationsprozess 111 in einer früheren Fertigungsphase durchgeführt, beispielsweise vor dem Herstellen der Gateelektrode 104, wodurch die leichte atomare Gattung, etwa Kohlenstoff und Fluor, durchgängig im Körpergebiet 107 angeordnet werden. Wenn beispielsweise ein erforderliches vertikales Dotierstoffprofil in der Halbleiterschicht 103 gebildet wird, kann der Implantationsprozess 111 in den entsprechenden Implantationszyklus eingebunden werden, um die gewünschte Kohlenstoff- oder Fluorkonzentration vorzusehen. In anderen anschaulichen Ausführungsformen wird die entsprechende leichte atomare Gattung während eines epitaktischen Wachstumsprozesses eingebaut, wenn die Schicht 103 oder ein Teil davon auf der Grundlage epitaktischer Wachstumsverfahren gebildet wird, in welchem eine entsprechende Menge an Kohlenstoff, Fluor, und dergleichen während einer speziellen Phase des epitaktischen Wachstumsprozesses eingebaut wird.
  • 1c zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Hier umfasst das Bauelement 100 Drain- und Sourceerweiterungsgebiete 112, die durch eine geeignet hohe Dotierstoffkonzentration gebildet sind, wobei ein n-Dotiermittel oder ein p-Dotiermittel, abhängig von der Art des durch den Transistor 110 repräsentierten Transistortyps, zu einer spezifizierten Tiefe gemäß den Bauteilerfordernissen eingeführt wird. Wie zuvor erläutert ist, können die Drain- und Sourceerweiterungsgebiete 112 in anderen anschaulichen Ausführungsformen vor der Voramorphisierungsimplantation 109 und in einigen Ausführungsformen vor dem Implantationsprozess 111 zum Einführen der leichten atomaren Gattung 111b gebildet werden. Ein entsprechender Prozessablauf kann vorteilhaft sein, wenn ein größerer Abstand der im Wesentlichen amorphisierten Bereiche 106 in Bezug auf die Gateelektrode 104, d. h. in Bezug auf ein Kanalgebiet, das unmittelbar unter der Gateisolationsschicht 105 angeordnet ist, erforderlich ist. Andererseits kann die Herstellung der Erweiterungsgebiete 112 auf der Grundlage der voramorphisierten Bereiche 106 Kanalwirkungen während eines entsprechenden Implantationsprozesses zur Bildung der Gebiete 112 reduzieren, wodurch die Positioniergenauigkeit für die Gebiete 112 verbessert wird.
  • Ferner werden in einigen anschaulichen Ausführungsformen sogenannte Halo-Gebiete 113 auf der Grundlage eines entsprechenden Implantationsprozesses hergestellt. Das Halo-Gebiet 113 enthält eine erhöhte Dotierstoffkonzentration der gleichen Leitfähigkeitsart wie das verbleibende Körpergebiet 117, um damit einen effizienter abgestuften Dotierstoffgradienten der PN-Übergänge zu erhalten, die zwischen den Erweiterungsgebieten 112, die invers in Bezug auf das Körpergebiet 107 und das Halo-Gebiet 113 dotiert sind, und den tiefen Drain- und Sourcegebieten, die noch zu bilden sind. Die Halo-Gebiete 113 können auf der Grundlage gut etablierter Implantationsrezepte hergestellt werden, die auch eine geneigte Implantation enthalten können, um die erhöhte Dotierstoffkonzentration auch bis unter die Gateelektrode 104 zu erzeigen. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen der Implantationsprozess 111 zum Einführen der leichten atomaren Gattung 111b nach dem entsprechenden Implantationsprozessen zum Definieren der Halo-Gebiete 113 und der Erweiterungsgebiete 112 ausgeführt werden kann. Beispielsweise kann der Implantationsprozess 111 nach der Halo-Implantation auf der Grundlage eines anderen Seitenwandabstandshalterelements ausgeführt werden, wodurch eine erhöhte Flexibilität bei der Gestaltung des lateralen Profils der Konzentration der leichten atomaren Gattung 111b erreicht wird. Wenn beispielsweise ein geringerer Überlapp mit dem Körpergebiet 107 erwünscht ist, kann ein entsprechendes Abstandshalterelement mit höherer Dicke vor der Implantation 111 vorgesehen werden, wodurch ein erhöhter Abstand in Bezug auf die Gateelektrode 104 erreicht wird. Die leichte atomare Gattung 111b kann auch als eine nichtdotierende Gattung bezeichnet werden, da die entsprechenden Atome als Ladungsträgereinfangzentren und/oder Diffusionsmodifizierungselemente anstatt als Akzeptoren oder Donatoren wirken, wie dies der Fall ist für standardmäßige Dotierstoffgattungen, die die entsprechenden Fermi-Niveaus in der entsprechenden Bandlücke verschieben.
  • 1d zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Der Transistor 110 kann in dieser Phase eine Seitenwandabstandshalterstruktur 114 aufweisen, die an Seitenwänden der Gateelektrode 104 ausgebildet ist, wobei die Abstandshalterstruktur 114 einen oder mehrere individuelle Abstandshalter, etwa die Abstandshalter 114a, 114b möglicherweise mit zusätzlichen Ätzstoppbeschichtungen aufweisen kann, wobei eine Breite der Abstandshalterstruktur 114 auf der Grundlage von Entwurfskriterien im Hinblick auf die laterale Profilierung von tiefen Drain- und Sourcegebieten 115 definiert ist, die auf der Grundlage eines Implantationsprozesses 116 hergestellt werden können. Es sollte beachtet werden, dass der Prozess 116 mehrere Implantationsschritte enthalten kann, wobei das erste Abstandselement 114a gebildet wird und nachfolgend ein erster Implantationsschritt ausgeführt wird, und nachfolgend das zweite Abstandselement 114b hergestellt wird, woran sich ein zweiter Implantationsschritt anschließt. In anderen anschaulichen Ausführungsformen können mehr Abstandselemente oder ein einzelnes Abstandselement geeignet sein, um die entsprechende laterale und vertikale Dotierstoffkonzentration für die tiefen Drain- und Sourcegebiete 115 zu erzeugen.
  • Die Abstandshalterstruktur 114 kann auf der Grundlage gut etablierter Rezepte hergestellt werden, die das Abscheiden eines geeigneten Abstandsmaterials, etwa Siliziumnitrid, Siliziumdioxid, und dergleichen beinhalten, wobei bei Bedarf vor dem Abstandsmaterial das entsprechende Beschichtungsmaterial hergestellt werden kann, und nachfolgend wird ein anisotroper Ätzprozess ausgeführt, um die einzelnen Abstandshalterelemente der Struktur 114 zu erhalten. Während der entsprechenden Prozesssequenz können die Abscheide- und Ätzparameter in geeigneter Weise eingestellt werden, um die erforderliche Abstandshalterbreite und damit die maskierende Wirkung während des einen oder der mehreren der Implantationsschritte des Prozesses 116 zu erreichen. Nach dem Ende des Implantationsprozesses 116 wird ein geeigneter Ausheizprozess ausgeführt, um die Dotierstoffgattung, die die Erweiterungsgebiete 112 und die tiefen Drain- und Sourcegebiete 115 bildet, sowie die Halo-Gebiete 113 und die leichte atomare Gattung 111b zu aktivieren. Ferner können während des entsprechenden Ausheizprozesses die im Wesentlichen amorphisierten Bereiche 106 im Wesentlichen rekristallisiert werden, wobei während des Rekristallisierungsprozesses entsprechende Dislokationseffekte in der Nähe der Grenze zwischen dem kristallinen und dem im Wesentlichen amorphisierten Gebiet hervorgerufen werden. Abhängig von den Eigenschaften der Ausheizprozedur kann ferner ein gewisses Maß an Diffusion der Dotiermittel und der nicht dotierenden atomaren Gattung 111b auftreten, wobei das Vorhandensein der Gattung 111b zu einem gewissen Grade das Diffusionsverhalten der Dotiermittel modifizieren kann, was zu einem reduzierten Ausdiffundieren von Dotiermitteln führen kann, wodurch ein ausgeprägterer Dotierstoffgradient an den PN-Übergängen erreicht wird. In einigen anschaulichen Ausführungsformen werden äußerst moderne Ausheizverfahren etwa blitzlichtgestützte oder lasergestützte Ausheizverfahren angewendet, in denen Pulse energetischer Strahlung mit kurzer Dauer auf freiliegende Oberflächenbereiche gerichtet werden, um die entsprechenden Oberflächen in äußerst lokaler Weise aufzuheizen, wodurch eine effiziente Aktivierung von Dotiermitteln in Gang gesetzt wird, wobei das Maß an Diffusion deutlich reduziert ist auf Grund der kurzen Dauer der entsprechenden Strahlungsimpulse. Andererseits kann eine effiziente Rekristallisierung auf der Grundlage einer Wärmebehandlung bei Temperaturen im Bereich von ungefähr 600 bis 800 Grad C ausgeführt werden, bei der eine Dotiermitteldiffusion deutlich reduziert ist, während die Kristallstruktur im Wesentlichen wieder hergestellt wird.
  • 1e zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. Nach dem Ende des zuvor beschriebenen Ausheizprozesses weist das Bauelement 100 entsprechende Bereiche 119 mit verstärkten Dislokationsdefekten auf, die sich von dem Körpergebiet 107 in die Erweiterungsgebiete 112 und/oder die tiefen Drain- und Sourcegebiete 115, abhängig von deren lateraler Profilierung, erstrecken, wodurch vergrößerte Leckstromwege für Ladungsträger geschaffen werden, die sich in dem Körpergebiet 107 ansammeln, wie dies zuvor erläutert ist. Zumindest ein Teil der Gebiete 119 weist die nicht dotierende leichte atomare Gattung 111b auf, wodurch der Leckstrom der Übergänge noch weiter erhöht wird, wie dies zuvor erläutert ist. Wie ferner zuvor mit Bezug zu 1d beschrieben ist, besitzen die entsprechenden PN-Übergänge 115p ein ausgeprägteres, d. h. abruptes Konzentrationsprofil, wenn konventionelle Ausheizverfahren eingesetzt wurden, auf Grund des modifizierten Diffusionsverhaltens, das durch das Vorhandensein der nicht dotierenden leichten atomaren Gattung 111b hervorgerufen wird. Als Folge davon kann während des Betriebs des Transistors 110 der Anteil an Minoritätsladungsträgern, d. h. der Löcher für einen n-Kanaltransistor und der Elektronen für einen p-Kanaltransistor, die sich in dem Körpergebiet 107 ansammeln, deutlich auf Grund der erhöhten Leckstromrate reduziert werden, die durch die Gebiete 119 mit der nicht-dotierenden leichten atomaren Gattung 111b geschaffen wird.
  • Des weiteren kann das Bauelement 100 entsprechende Metallsilizidgebiete 117 aufweisen, die in den Drain- und Sourcegebieten 115 und in der Gateelektrode 104 ausgebildet sind, um den Kontakt- und Schichtwiderstand dieser Bereiche zu verringern. Beispielsweise können die Gebiete 117 Nickel, Platin, Kobalt, oder Kombinationen davon in Form entsprechender Metallsilizide aufweisen. Des weiteren kann das Halbleiterbauelement 100 darauf ausgebildet eine entsprechende verspannte dielektrische Schicht 118 aufweisen, die aus einem geeigneten Material aufgebaut ist, etwa Siliziumnitrid, das mit einer hohen intrinsischen Verspannung im Bereich von ungefähr 2,0 GPa (Giga Pascal) mit Druckverspannung oder Zugverspannung vorgesehen werden kann, wodurch ebenso ein hoher Betrag an Verformung in dem Körpergebiet 107 erzeugt wird, wodurch die Ladungsträgerbeweglichkeit von Löchern und Elektronen erhöht wird, wenn entsprechend eine Druckverspannung oder Zugverspannung vorgesehen wird. Es sollte beachtet werden, dass die verspannte dielektrische Schicht 118 mit unterschiedlicher intrinsischer Verspannung für unterschiedliche Arten an Transistoren 110 vorgesehen werden kann, die auf dem Halbleiterbauelement 100 gebildet sind. Wenn beispielsweise der Transistor einen p-Kanaltransistor repräsentiert kann die Schicht 118 mit einer hohen kompressiven Verspannung vorgesehen werden, während eine hohe Zugverspannung bereitgestellt wird, wenn der Transistor 110 einen n-Kanaltransistor darstellt. Unabhängig von der Art des Transistors wird die nicht dotierende leichte atomare Gattung 111b vorgesehen, wie dies zuvor erläutert ist, um eine Erhöhung der Leckströme am Übergang zu erreichen, wodurch die Wirkung des schwebenden Körpers für beide Transistorarten deutlich reduziert wird.
  • Mit Bezug zu den 2a bis 2d werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben, in denen SOI-Transistoren mit einem erhöhten Übergangsleckstrom durch das Vorsehen einer nicht dotierenden leichten atomaren Gattung in einer lokal selektiven Weise bereitgestellt werden, um damit deutlich das Leistungsverhalten eines Halbleiterbauelements als Ganzes zu verbessern.
  • 2a zeigt schematisch ein Halbleiterbauelement 200 mit einem ersten Bauteilgebiet 250l und einem zweiten Bauteilgebiet 250m, wobei beide Gebiete 250l, 250m Gebiete repräsentieren, die eine SOI-Architektur aufweisen. D. h., das Halbleiterbauelement 200 weist ein Substrat 201 auf, etwa ein Siliziumsubstrat oder ein anderes geeignetes Trägermaterial, auf welchem eine vergrabene isolierende Schicht 202 ausgebildet ist, etwa eine Siliziumdioxidschicht, und dergleichen, auf der eine Halbleiterschicht 203 angeordnet ist. In beiden Bauteilgebieten 250l, 250n sind mehrere SOI-Gebiete auf der Grundlage entsprechender Isolationsstrukturen 230 gebildet. Die jeweiligen SOI-Gebiete entsprechen Transistorelementen 210l und 220l in dem ersten Bauteilgebiet 250l, während erste Transistoren 210n und zweite Transistoren 220m in dem zweiten Bauteilgebiet 250n vorgesehen sind. Beispielsweise können die Transistoren 210l, 210m n-Kanaltransistoren repräsentieren, während die Transistoren 220l, 220n p-Kanaltransistoren darstellen können. Es sollte jedoch beachtet werden, dass die Transistoren 210l, 220l in dem ersten Bauteilgebiet 250l beliebige Transistorarten repräsentieren können, die eine unterschiedliche Art an Behandlung im Hinblick auf die Herstellung der PN-Übergänge oder im Hinblick auf andere transistorspezifische Eigenschaften erhalten sollen. Das gleiche gilt für die Transistoren 210m, 220m in dem zweiten Bauteilgebiet 250m. Im Folgenden wird angenommen, dass das zweite Bauteilgebiet 250m, das einen Speicherbereich, etwa einen statischen RAM-Bereich eines Mikroprozessors, und dergleichen, repräsentieren kann, PN-Übergänge mit einem erhöhten Leckstrom erhalten soll, um deutlich reduzierte Potentialschwankungen des schwebenden Körpers zu erhalten und damit die Schwellwertspannungsfluktuation zu verringern. Andererseits kann das Bauteilgebiet 250l einen Bauteilbereich repräsentieren, der ein logischer Funktionsblock ist, in welchem die Erfordernisse für die Schwellwertspannungsstabilität wenig ausgeprägt sind, wohingegen eine reduzierte Leckstromrate der Übergänge vorgesehen wird, um eine insgesamt erhöhte Leistungsfähigkeit des Bauelements 200 zu erreichen, da die statische Leistungsaufnahme auf einem moderat geringen Niveau in dem ersten Bauelementgebiet 250l gehalten werden kann.
  • Die Transistoren 210l, 220l, 210m, 220m in dem ersten und dem zweiten Bauteilgebiet 250l, 250m können im Wesentlichen die gleiche Konfiguration wie der Transistor 110 aufweisen, wie er zuvor mit Bezug zu den 1a bis 1e beschrieben ist. In anschaulichen Ausführungsformen können die Transistoren 210, 220 in dieser Fertigungsphase eine Gateelektrode 204 und eine Seitenwandabstandshalterstruktur 210, die daran ausgebildet ist, aufweisen. In entsprechenden Drain- und Sourcebereichen 206 können bereits entsprechende Erweiterungsgebiete (nicht gezeigt) auf der Grundlage einer geeigneten Versatzabstandshalterstruktur (nicht gezeigt) ausgebildet sein, wie dies auch zuvor mit Bezug zu den 1a bis 1c beschrieben ist. Des weiteren kann ein Körpergebiet 207 zwischen den entsprechenden Drain- und Sourcebereichen 206 angeordnet sein. Das Bauelement 200 wird einem Voramorphisierungsimplantationsprozess 209 unterzogen, wobei in den anschaulichen Ausführungsformen, die in den 2a bis 2c gezeigt sind, der entsprechende Implantationsprozess 209 selektiv an speziellen Transistorarten, etwa den Transistoren 210l und 210m, ausgeführt wird, während andere Transistoren, etwa die Transistoren 220l und 220m durch eine entsprechende Lackmaske 231 abgedeckt sind. Eine entsprechende Prozessstrategie kann vorteilhaft sein, wenn die Profilierung der entsprechenden Drain- und Sourcegebiete in den Bereichen 209 unterschiedlich für die unterschiedlichen Transistorarten auszuführen ist, beispielsweise auf Grund der unterschiedliche Art an Dotiermittel, die zur verwenden ist, und dergleichen. Z. B. wird Bor häufig als ein p-Dotiermittel für p-Kanaltransistoren verwendet, das ein deutlich anderes Diffusionsverhalten im Vergleich zu n-Dotiermitteln, etwa Arsen, zeigt, wodurch möglicherweise eine andere Implantations- und Amorphisierungsstrategie erforderlich ist. In anderen anschaulichen Ausführungsformen kann die Voramorphisierungsimplantation 209 gemeinsam für alle Transistoren innerhalb des ersten Bauteilgebiets 250l ausgeführt werden, oder kann gemeinsam für alle Transistorelemente in dem zweiten Bauteilgebiet 250m ausgeführt werden, oder kann gemeinsam für alle Transistorelemente des Bauelements 200 ausgeführt werden. Wie zuvor erläutert ist, kann die Voramorphisierungsimplantation 209 vor der Herstellung der Abstandshalterstruktur 214 ausgeführt werden, wie dies beispielsweise mit Bezug zu den 1a bis 1e erläutert ist, während in dieser Ausführungsform ein größerer Abstand des amorphen Gebiets zu den entsprechenden Gateelektroden 204 erreicht wird. Folglich können entsprechende Dislokationsdefekte des Transistors mit Abstand zu den entsprechenden Kanalgebieten angeordnet werden. Beispielsweise wird die Implantation 209 auf der Grundlage von Xenon, Germanium oder anderen schweren Ionen ausgeführt, wobei entsprechende Implantationsparameter zum Erreichen der erforderlichen Amorphisierungswirkung bis hinab zu einer gewünschten Tiefe auf der Grundlage von Simulationsberechnungen und/oder entsprechenden Experimenten ermittelt werden können. Folglich wird ein gewünschtes Maß an Amorphisierung in den Drain- und Sourcebereichen 206 in den Transistoren 210l, 210m erreicht.
  • 2b zeigt schematisch das Halbleiterbauelement 200 mit einer weiteren Implantationsmaske 232 in dem ersten Gebiet 250l, während zumindest ein Teil des zweiten Gebiets 250m, d. h., der Transistor 210m freigelegt ist. Ferner unterliegt das Bauelement 200 einem Implantationsprozess 211 zum Einführen einer leichten atomaren Gattung, wobei in einer anschaulichen Ausführungsform Kohlenstoff als die leichte atomare Gattung verwendet wird, um entsprechend das Leckstromverhalten des Übergangs bei der Herstellung entsprechender PN-Übergänge zu modifizieren. Hinsichtlich der Gegebenheiten des Implantationsprozesses 211 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Prozess 111 erläutert sind. D. h., geeignete Implantationsparameter, etwa Dosis und Energie, können auf der Grundlage der bauteilspezifischen Erfordernisse mittels Simulation und/oder Experiment ermittelt werden. Folglich kann die entsprechende leichte atomare Gattung, etwa Kohlenstoff, mit einer erforderlichen Konzentration bis hinab zu einer spezifizierten Tiefe eingeführt werden, um damit die gewünschte Erhöhung von Leckströmen für entsprechende PN-Übergänge zu erhalten, wie dies zuvor erläutert ist. Beispielsweise kann der Prozess 211 so gestaltet sein, dass die entsprechende atomare Gattung innerhalb der gesamten Tiefe der Halbleiterschicht 203 positioniert ist oder die maximale Konzentration kann an einer erforderlichen Tiefe angeordnet werden, wie dies beispielsweise mit Bezug zu 1b gezeigt und erläutert ist.
  • 2c zeigt schematisch das Bauelement 200 während eines weiteren Implantationsprozesses 216 auf der Grundlage einer geeigneten Lackmaske 233, die die Transistoren 210l, 210m freigibt, während die Transistoren 220l, 220m abgedeckt sind. Während der Implantation 216 können die entsprechenden Dotierstoffgattungen für die tiefen Drain- und Sourcegebiete in die Bereiche 206 auf der Grundlage gut etablierter Implantationsrezepte eingebracht werden. Es sollte beachtet werden, dass eine entsprechende Prozesssequenz, wie sie in den 2a bis 2c gezeigt ist, bereits für die Transistoren 220l, 220m ausgeführt worden sein kann, wenn die entsprechenden Prozesse individuell an die entsprechende Transistorarten anzupassen sind. In noch anderen Ausführungsformen werden, wie zuvor erläutert ist, die entsprechenden in den 2a und 2b gezeigten Prozesse gleichzeitig für jede Transistorart in den entsprechenden Gebieten 250l, 250n ausgeführt, d. h. die Transistoren 210l, 220l in dem Gebiet 250l werden von der Lackmaske 232 abgedeckt, während alle Transistoren 210m, 220m während des Implantationsprozesses 211 freiliegen, um gemeinsam darin die entsprechende leichte atomare Gattung vorzusehen, wenn die entsprechenden Implantationsparameter für beide Transistorarten geeignet sind. Ähnliches gilt für die Amorphisierungsimplantation 209. Dadurch kann die Drain-Source-Implantation 216 auf der Grundlage der Maske 233 ausgeführt werden, so dass die geeignete Dotierstoffgattung für die entsprechenden Transistorarten bereitgestellt wird.
  • In anderen anschaulichen Ausführungsformen kann die zuvor beschriebene Sequenz für die Transistoren 220l, 220n nach dem Ende des Prozesses 216 wiederholt werden, wobei die entsprechenden Transistoren 210l, 210m durch entsprechende Implantationsmasken abgedeckt werden können. Unabhängig von der angewendeten Prozessstrategie wird nach dem Herstellen entsprechender Drain- und Sourcegebiete in allen Transistoren 210l, 220l, 210m, 220m ein geeigneter Ausheizprozess ausgeführt, um amorphisierte Bereiche zu rekristallisieren und um entsprechende Dotiermittel in den Transistoren zu aktivieren.
  • 2d zeigt schematisch das Bauelement 200 nach dem Ende des entsprechenden Ausheizprozesses, wobei der Einfachheit halber entsprechende Dislokationsdefektgebiete 219, die von der Voramorphisierungsimplantation 209 stammen, nur in den Transistoren 210l, 210m gezeigt sind. Auf Grund der zusätzlichen Einbindung der leichten atomaren Gattung, etwa Kohlenstoff, sorgen die entsprechenden Defektgebiete 219a in den Transistoren 210m, die zumindest teilweise die zusätzliche atomare Gattung aufweisen, für deutlich erhöhte Leckströme bei den Übergängen im Vergleich zu den entsprechenden Defektgebieten 219 in dem Transistor 210l. Folglich können die entsprechenden Transistoren 210m eine deutlich geringere Schwellwertfluktuation aufweisen, wodurch diese Transistoren geeignet sind für statische RAM-Bereiche, in denen ein hohes Maß an Schwellwertspannungsanpassung erforderlich ist. Somit kann ein hohes Maß an Kompatibilität mit konventionellen SOI-Strategien für moderne Halbleiterbauelement beibehalten werden, während dennoch eine deutliche Verbesserung der Produktionsausbeute erreicht werden kann auf Grund der geringeren Wirkungen der schwebenden Körper in sensitiven Bauteilbereichen, etwa dem Gebiet 250m. Ferner können die Transistorabmessungen in dem Gebiet 250m, d. h. die Abmessungen in der entsprechenden Transistorbereitenrichtung, verringert werden im Vergleich zu konventionellen Bauelementen, wobei im Wesentlichen das gleiche Leistungsverhalten erreicht wird, da die Durchlassstrombetriebsbereiche auf Grund der reduzierten Hystereseeffekte der Transistoren 210m in dem Bauteilgebiete 250m kleiner gewählt werden können. Es sollte ferner beachtet werden, dass die entsprechende Technik zum Erhöhen der Leckströme auch auf die Transistoren 220m angewendet werden kann, obwohl dies in 2d nicht gezeigt ist. Die selektive Steigerung der Leckströme durch Einbau einer leichten atomaren Gattung kann auf der Grundlage der gleichen Prozessstrategien ausgeführt werden, wie dies zuvor mit Bezug zu den 1a bis 1e beschrieben ist. D. h., der Einbau der leichten atomaren Gattung kann an unterschiedlichen Phasen im Vergleich dazu ausgeführt werden, was in den 2a bis 2d gezeigt ist. Z. B. kann die leichte atomare Gattung in die Halbleiterschicht 203 während einer frühen Fertigungsphase eingeführt werden, möglicherweise vor der Herstellung der Gateelektrode 204. Dazu können Implantationsverfahren, epitaktische Wachstumsverfahren, und dergleichen eingesetzt werden. In anderen Fällen wird die leichte atomare Gattung durch den Prozess 211 vor der Herstellung der Seitenwandabstandshalterstruktur 214 eingebaut, wie dies auch mit Bezug zu den 1a bis 1e beschrieben ist.
  • Es gilt also: Die vorliegende Erfindung stellt ein verbessertes Verfahren zum Reduzieren der Wirkung des schwebenden Körpers in modernen SOI-Transistoren bereit, indem eine zusätzliche atomare Gattung in einen Teil der Drain- und Sourcegebiete und in das Körpergebiet eingebaut wird, um den entsprechenden Leckstrom der Übergänge zu erhöhen. Die leichte atomare Gattung, die in anschaulichen Ausführungsformen Kohlenstoff oder Fluor umfasst, kann zu einem beliebigen geeigneten Zeitpunkt der Fertigungsphase durch einen entsprechenden Implantationsprozess oder durch andere Techniken, etwa epitaktisches Aufwachsen, und dergleichen, eingebracht werden, wobei die entsprechenden Prozessparameter so gesteuert werden, dass die erforderliche Erhöhung des Übergangsleckstroms erreicht wird. In einigen anschaulichen Ausführungsformen wird die entsprechende Steigerung des Übergangsleckstroms in einem Halbleiterbauelement in selektiver Weise erreicht, wobei beispielsweise in Bauteilbereichen, die sehr sensibel auf Schwellspannungsfluktuationen reagieren, eine deutliche Verringerung der Potentialschwankungen des Körpers erreicht werden kann, während in weniger sensiblen Bauteilbereichen ein moderat geringer statischer Leckstrom beibehalten werden kann. Auf diese Weise kann eine deutliche Verbesserung des Gesamtverhaltens sowie der Produktionsausbeute erreicht werden, während ein hohes Maß an Kompatibilität mit konventionellen Verfahren beibehalten wird. Ferner wird für gegenwärtig bestehende Bauteilentwurfsformen für moderne SOI-Bauelemente ein besseres Leistungsverhalten im Hinblick auf ihre Anwendbarkeit bei unterschiedlichen Spannungs- und/oder Temperaturbedingungen auf Grund einer deutlichen Reduzierung des Effekts des schwebenden Körpers erreicht.

Claims (19)

  1. Verfahren mit: Bereitstellen einer atomaren Gattung, die Kohlenstoff und/oder Fluor umfasst, in Drain- und Sourcebereichen und zumindest teilweise in einem Körperbereich eines ersten SOI-Transistors, der über einem Substrat gebildet ist; Bilden von Drain- und Sourcegebieten in den Drain- und Sourcebereichen durch Implantieren einer oder mehrerer Dotierstoffgattungen, wobei ein Voramorphisierungsimplantationsprozesses zum im Wesentlichen Amorphisieren zumindest der Drain- und Sourcebereiche ausgeführt wird, wobei in dem Voramorphisierungsimplantationsprozess schwere Ionen implantiert werden, die schwerer als Ionen der nicht dotierenden Gattung sind; und Ausheizen der Drain- und Sourcegebiete, um durch Implantation hervorgerufene Kristallschäden in den Drain- und Sourcegebieten im Wesentlichen zu rekristallisieren, wobei die nicht dotierende atomare Gattung vergrößerte Leckstromwege von dem Körperbereich in die Drain- und Sourcegebiete bereitstellt.
  2. Verfahren nach Anspruch 1, wobei die atomare Gattung durch Implantieren der nicht dotierenden atomaren Gattung bereitgestellt wird.
  3. Verfahren nach Anspruch 1, wobei der Voramorphisierungsimplantationsprozesses vor dem Implantieren der einen oder der mehreren Dotierstoffgattungen ausgeführt wird.
  4. Verfahren nach Anspruch 3, wobei die nicht dotierende atomare Gattung nach dem Voramorphisierungsprozess bereitgestellt wird.
  5. Verfahren nach Anspruch 4, wobei Bilden der Drain- und Sourcegebiete ferner umfasst: Ausführen eines Halo-Implantationsprozesses nach dem Ausführen des Voramorphisierungsimplantationsprozesses, und wobei die nicht dotierende atomare Gattung vor dem Halo-Implantationsprozess bereitgestellt wird.
  6. Verfahren nach Anspruch 1, das ferner umfasst: Maskieren eines zweiten SOI-Transistors, der über dem Substrat gebildet ist, vor dem Bereitstellen der nicht dotierenden leichten atomaren Gattung in dem ersten SOI-Transistor, um im Wesentlichen ein Einführen der nicht dotierenden leichten atomaren Gattung in den zweiten SOI-Transistor zu verhindern.
  7. Verfahren nach Anspruch 6, wobei der erste SOI-Transistor ein Teil einer Speicherzelle ist.
  8. Verfahren mit: Implantieren von Kohlenstoff und/oder Fluor in einen Teil eines Körpergebiets und in Drain- und Sourcegebiete eines ersten SOI-Transistors, der in einem SOI-Gebiet, das durch eine flache Grabenisolation begrenzt ist, gebildet ist; und Ausführen eines Ausheizprozesses, um Dotiermittel in den Drain- und Sourcegebieten zu aktivieren.
  9. Verfahren nach Anspruch 8, das ferner umfasst: Ausführen einer Voramorphisierungsimplantation vor dem Implantieren von Kohlenstoff und/oder Fluor.
  10. Verfahren nach Anspruch 8, das ferner umfasst: Maskieren eines zweiten SOI-Transistors, während der Kohlenstoff und/oder das Fluor implantiert wird.
  11. Verfahren nach Anspruch 10, wobei der zweite SOI-Transistor ein Teil einer Logikschaltung und der erste SOI-Transistor ein Teil einer Speicherschaltung ist.
  12. Verfahren nach Anspruch 8, das ferner umfasst: Ausführen eines Halo-Implantationsprozesses, wobei Implantieren des Kohlenstoffs und/oder des Fluors vor dem Halo-Implantationsprozess ausgeführt wird.
  13. Verfahren nach Anspruch 9 und 12, wobei der Voramorphisierungsprozess vor dem Halo-Implantationsprozess ausgeführt wird.
  14. Verfahren nach Anspruch 8, wobei die Implantationstiefe des Kohlenstoffs oder des Fluors kleiner ist als die Implantationstiefe der Drain- und Sourcegebiete.
  15. Halbleiterbauelement mit: einem Substrat mit einem ersten SOI-Gebiet, das durch eine flache Grabenisolation begrenzt ist; einem ersten Transistor, der in dem ersten SOI-Gebiet gebildet ist, wobei der erste Transistor ein Draingebiet, ein Sourcegebiet, ein Körpergebiet und Leckstromgebiete aufweist, wobei jedes Leckstromgebiet Kohlenstoff und/oder Fluor aufweist und sich von dem Draingebiet oder dem Sourcegebiet in das Körpergebiet erstreckt.
  16. Halbleiterbauelement nach Anspruch 15, wobei die Tiefe der Drain- und Sourcegebiete größer ist als die Tiefe der Leckstromgebiete.
  17. Halbleiterbauelement nach Anspruch 15, wobei der erste Transistor ein Teil einer statischen Speicherzelle ist.
  18. Halbleiterbauelement nach Anspruch 15, das ferner ein zweites SOI-Gebiet mit einem zweiten Transistor umfasst, wobei der zweite Transistor ein Leckstromgebiet aufweist, das im Wesentlichen den Kohlenstoff oder das Fluor nicht enthält.
  19. Halbleiterbauelement nach Anspruch 18, wobei der zweite Transistor ein Teil eines geschwindigkeitskritischen funktionalen Schaltungsblocks ist.
DE102006019935A 2006-04-28 2006-04-28 SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung Active DE102006019935B4 (de)

Priority Applications (8)

Application Number Priority Date Filing Date Title
DE102006019935A DE102006019935B4 (de) 2006-04-28 2006-04-28 SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung
US11/609,995 US7863171B2 (en) 2006-04-28 2006-12-13 SOI transistor having a reduced body potential and a method of forming the same
KR1020087029316A KR101438724B1 (ko) 2006-04-28 2007-03-29 감소된 바디 전위를 갖는 ｓｏｉ 트랜지스터 및 그 제작 방법
GB0819258A GB2451368B (en) 2006-04-28 2007-03-29 An SOI transistor having a reduced body potential and a method of forming the same
JP2009507688A JP5204762B2 (ja) 2006-04-28 2007-03-29 ボディポテンシャルが低減したｓｏｉトランジスタの製造方法
PCT/US2007/007559 WO2007126807A1 (en) 2006-04-28 2007-03-29 An soi transistor having a reduced body potential and a method of forming the same
CN2007800149476A CN101432886B (zh) 2006-04-28 2007-03-29 具有降低的本体电位的soi晶体管及其形成方法
TW096114198A TWI436430B (zh) 2006-04-28 2007-04-23 具有降低之本體電位之ｓｏｉ電晶體以及形成該ｓｏｉ電晶體之方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102006019935A DE102006019935B4 (de) 2006-04-28 2006-04-28 SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung

Publications (2)

Publication Number Publication Date
DE102006019935A1 DE102006019935A1 (de) 2007-10-31
DE102006019935B4 true DE102006019935B4 (de) 2011-01-13

Family

ID=38542364

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006019935A Active DE102006019935B4 (de) 2006-04-28 2006-04-28 SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung

Country Status (7)

Country Link
US (1) US7863171B2 (de)
JP (1) JP5204762B2 (de)
KR (1) KR101438724B1 (de)
CN (1) CN101432886B (de)
DE (1) DE102006019935B4 (de)
GB (1) GB2451368B (de)
TW (1) TWI436430B (de)

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7393752B2 (en) 2005-07-25 2008-07-01 Freescale Semiconductor, Inc. Semiconductor devices and method of fabrication
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
DE102006019935B4 (de) * 2006-04-28 2011-01-13 Advanced Micro Devices, Inc., Sunnyvale SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US20080160683A1 (en) * 2006-12-29 2008-07-03 Vanderpool Aaron O Source/drain extensions in nmos devices
KR101277402B1 (ko) * 2007-01-26 2013-06-20 마이크론 테크놀로지, 인코포레이티드 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터
WO2009031052A2 (en) 2007-03-29 2009-03-12 Innovative Silicon S.A. Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor
US7410876B1 (en) * 2007-04-05 2008-08-12 Freescale Semiconductor, Inc. Methodology to reduce SOI floating-body effect
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) * 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
DE102007030056B3 (de) * 2007-06-29 2009-01-22 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Blockieren einer Voramorphisierung einer Gateelektrode eines Transistors
US8194487B2 (en) 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US20090250754A1 (en) * 2008-04-02 2009-10-08 United Microelectronics Corp. Partially depleted silicon-on-insulator metal oxide semiconductor device
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7936017B2 (en) * 2008-05-15 2011-05-03 International Business Machines Corporation Reduced floating body effect without impact on performance-enhancing stress
US8471307B2 (en) * 2008-06-13 2013-06-25 Texas Instruments Incorporated In-situ carbon doped e-SiGeCB stack for MOS transistor
DE102008035816B4 (de) 2008-07-31 2011-08-25 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
CN102365628B (zh) 2009-03-31 2015-05-20 美光科技公司 用于提供半导体存储器装置的技术
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
JP5668277B2 (ja) 2009-06-12 2015-02-12 ソニー株式会社 半導体装置
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8211784B2 (en) * 2009-10-26 2012-07-03 Advanced Ion Beam Technology, Inc. Method for manufacturing a semiconductor device with less leakage current induced by carbon implant
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
US8547738B2 (en) 2010-03-15 2013-10-01 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
JP2012114157A (ja) * 2010-11-22 2012-06-14 Toshiba Corp ドロップレシピ作成方法およびデータベース作成方法
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US10068802B2 (en) * 2011-10-17 2018-09-04 Texas Instruments Incorporated Threshold mismatch and IDDQ reduction using split carbon co-implantation
US8916428B2 (en) * 2012-01-05 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor device
US8866235B2 (en) * 2012-11-09 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain dislocation fabrication in FinFETs
FR3014244B1 (fr) * 2013-11-29 2018-05-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede ameliore de realisation d'un substrat semi-conducteur contraint sur isolant
US9401365B2 (en) * 2013-12-19 2016-07-26 Texas Instruments Incorporated Epitaxial source/drain differential spacers
US9406797B2 (en) * 2014-03-07 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor integrated circuit with dislocations
CN106158639B (zh) * 2015-04-01 2019-01-29 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
FR3048816B1 (fr) * 2016-03-09 2018-04-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un dispositif avec transistor nmos contraint en tension et transistor pmos contraint en compression uni-axiale
TWI694580B (zh) * 2016-11-18 2020-05-21 聯華電子股份有限公司 電晶體堆疊結構
CN108470686B (zh) 2017-06-30 2019-10-18 长鑫存储技术有限公司 一种半导体器件结构及其制备方法
US10469065B2 (en) * 2018-03-01 2019-11-05 Dialog Semiconductor (Uk) Limited Multi-level gate control for transistor devices
US11476279B2 (en) 2020-08-06 2022-10-18 Globalfoundries U.S. Inc. Devices with staggered body contacts

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020058361A1 (en) * 1997-06-19 2002-05-16 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US20030027381A1 (en) * 2001-08-01 2003-02-06 Advanced Micro Devices, Inc. XE preamorphizing implantation
US20030162336A1 (en) * 2002-02-28 2003-08-28 Advanced Micro Devices, Inc. SOI mosfet junction degradation using multiple buried amorphous layers
US6713819B1 (en) * 2002-04-08 2004-03-30 Advanced Micro Devices, Inc. SOI MOSFET having amorphized source drain and method of fabrication

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4391651A (en) * 1981-10-15 1983-07-05 The United States Of America As Represented By The Secretary Of The Navy Method of forming a hyperabrupt interface in a GaAs substrate
US5134447A (en) 1989-09-22 1992-07-28 At&T Bell Laboratories Neutral impurities to increase lifetime of operation of semiconductor devices
JP2901475B2 (ja) * 1993-12-27 1999-06-07 日本電気株式会社 電界効果型トランジスタ及び製造方法
US5986311A (en) * 1997-05-19 1999-11-16 Citizen Watch Company, Ltd. Semiconductor device having recrystallized source/drain regions
JP3447958B2 (ja) * 1997-06-19 2003-09-16 松下電器産業株式会社 半導体装置及びその製造方法
US6225176B1 (en) * 1999-02-22 2001-05-01 Advanced Micro Devices, Inc. Step drain and source junction formation
JP2001036092A (ja) * 1999-07-23 2001-02-09 Mitsubishi Electric Corp 半導体装置
AUPQ293099A0 (en) 1999-09-17 1999-10-14 Pacific Solar Pty Limited Recrystallization of semiconductor material
US6395587B1 (en) 2000-02-11 2002-05-28 International Business Machines Corporation Fully amorphized source/drain for leaky junctions
US7064399B2 (en) * 2000-09-15 2006-06-20 Texas Instruments Incorporated Advanced CMOS using super steep retrograde wells
US6635542B2 (en) * 2001-06-12 2003-10-21 International Business Machines Corporation Compact body for silicon-on-insulator transistors requiring no additional layout area
JP4134545B2 (ja) * 2001-10-02 2008-08-20 日本電気株式会社 半導体装置
US20030096490A1 (en) * 2001-11-16 2003-05-22 John Borland Method of forming ultra shallow junctions
US6682980B2 (en) * 2002-05-06 2004-01-27 Texas Instruments Incorporated Fabrication of abrupt ultra-shallow junctions using angled PAI and fluorine implant
US6548361B1 (en) * 2002-05-15 2003-04-15 Advanced Micro Devices, Inc. SOI MOSFET and method of fabrication
DE10229003B4 (de) * 2002-06-28 2014-02-13 Advanced Micro Devices, Inc. Ein Verfahren zur Herstellung eines SOI-Feldeffekttransistorelements mit einem Rekombinationsgebiet
EP1577932A3 (de) 2004-03-16 2006-05-10 Interuniversitair Microelektronica Centrum Verfahren zur Herstellung eines Halbleiters auf einem SOI-Substrat durch Rekristallisation mittels Festphasenepitaxie (SPER) und damit hergestelltes Halbleiterbauelement
US7157355B2 (en) * 2004-06-30 2007-01-02 Freescale Smeiconductor, Inc. Method of making a semiconductor device having a strained semiconductor layer
US7169675B2 (en) * 2004-07-07 2007-01-30 Chartered Semiconductor Manufacturing, Ltd Material architecture for the fabrication of low temperature transistor
US8138104B2 (en) * 2005-05-26 2012-03-20 Applied Materials, Inc. Method to increase silicon nitride tensile stress using nitrogen plasma in-situ treatment and ex-situ UV cure
KR101455404B1 (ko) * 2005-12-09 2014-10-27 세미이큅, 인코포레이티드 탄소 클러스터의 주입에 의한 반도체 디바이스의 제조를위한 시스템 및 방법
DE102006019935B4 (de) * 2006-04-28 2011-01-13 Advanced Micro Devices, Inc., Sunnyvale SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung
US7279758B1 (en) * 2006-05-24 2007-10-09 International Business Machines Corporation N-channel MOSFETs comprising dual stressors, and methods for forming the same
US7582547B2 (en) * 2006-08-04 2009-09-01 Interuniversitair Microelektronica Centrum Vzw (Imec) Method for junction formation in a semiconductor device and the semiconductor device made thereof
US7642150B2 (en) * 2006-11-08 2010-01-05 Varian Semiconductor Equipment Associates, Inc. Techniques for forming shallow junctions
US7416605B2 (en) * 2007-01-08 2008-08-26 Freescale Semiconductor, Inc. Anneal of epitaxial layer in a semiconductor device
US7714358B2 (en) * 2007-02-08 2010-05-11 International Business Machines Corporation Semiconductor structure and method of forming the structure
US7737009B2 (en) * 2007-08-08 2010-06-15 Infineon Technologies Ag Method of implanting a non-dopant atom into a semiconductor device
US7737036B2 (en) * 2007-08-09 2010-06-15 Applied Materials, Inc. Integrated circuit fabrication process with minimal post-laser annealing dopant deactivation
US20090042353A1 (en) * 2007-08-09 2009-02-12 Yi Ma Integrated circuit fabrication process for a high melting temperature silicide with minimal post-laser annealing dopant deactivation
US7863193B2 (en) * 2007-08-09 2011-01-04 Applied Materials, Inc. Integrated circuit fabrication process using a compression cap layer in forming a silicide with minimal post-laser annealing dopant deactivation
US20090057678A1 (en) * 2007-08-31 2009-03-05 Matthias Goldbach Method of Forming an Integrated Circuit and Integrated Circuit
US7736983B2 (en) * 2008-01-10 2010-06-15 Texas Instruments Incorporated High threshold NMOS source-drain formation with As, P and C to reduce damage

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020058361A1 (en) * 1997-06-19 2002-05-16 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US20030027381A1 (en) * 2001-08-01 2003-02-06 Advanced Micro Devices, Inc. XE preamorphizing implantation
US20030162336A1 (en) * 2002-02-28 2003-08-28 Advanced Micro Devices, Inc. SOI mosfet junction degradation using multiple buried amorphous layers
US6713819B1 (en) * 2002-04-08 2004-03-30 Advanced Micro Devices, Inc. SOI MOSFET having amorphized source drain and method of fabrication

Also Published As

Publication number Publication date
US7863171B2 (en) 2011-01-04
GB0819258D0 (en) 2008-11-26
US20070252205A1 (en) 2007-11-01
DE102006019935A1 (de) 2007-10-31
GB2451368B (en) 2011-06-08
JP2009535807A (ja) 2009-10-01
CN101432886A (zh) 2009-05-13
KR20090013214A (ko) 2009-02-04
CN101432886B (zh) 2012-10-31
TW200807569A (en) 2008-02-01
JP5204762B2 (ja) 2013-06-05
GB2451368A (en) 2009-01-28
KR101438724B1 (ko) 2014-09-05
TWI436430B (zh) 2014-05-01

Similar Documents

Publication Publication Date Title
DE102006019935B4 (de) SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung
DE102008026213B3 (de) Verfahren zur Durchlassstromerhöhung in Transistoren durch asymmetrische Amorphisierungsimplantation
DE102007030053B4 (de) Reduzieren der pn-Übergangskapazität in einem Transistor durch Absenken von Drain- und Source-Gebieten
DE102008035816B4 (de) Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials
DE102008011931B4 (de) Verringerung der Speicherinstabilität durch lokale Anpassung der Rekristallisierungsbedingungen in einem Cache-Bereich eines Halbleiterbauelements
DE102006019835B4 (de) Transistor mit einem Kanal mit Zugverformung, der entlang einer kristallographischen Orientierung mit erhöhter Ladungsträgerbeweglichkeit orientiert ist
DE102006019937B4 (de) Verfahren zur Herstellung eines SOI-Transistors mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers
DE102006019921B4 (de) Verfahren zur Herstellung des Transistors mit eingebetteter Schicht mit Zugverformung mit geringem Abstand zu der Gateelektrode
DE102006009272B4 (de) Verfahren zur Herstellung eines verspannten Transistors durch eine späte Amorphisierung und durch zu entfernende Abstandshalter
DE102005051994B4 (de) Verformungsverfahrenstechnik in Transistoren auf Siliziumbasis unter Anwendung eingebetteter Halbleiterschichten mit Atomen mit einem großen kovalenten Radius
DE102008059501B4 (de) Technik zur Verbesserung des Dotierstoffprofils und der Kanalleitfähigkeit durch Millisekunden-Ausheizprozesse
DE102006046363B4 (de) Verfahren zum Verringern von Kristalldefekten in Transistoren mit wieder aufgewachsenen flachen Übergängen durch geeignetes Auswählen von Kristallorientierungen
DE102009047304B4 (de) Leistungssteigerung in PFET-Transistoren mit einem Metallgatestapel mit großem ε durch Verbessern des Dotierstoffeinschlusses
DE102008054075B4 (de) Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren
DE102006019936B4 (de) Halbleiterbauelement mit unterschiedlich verspannten Ätzstoppschichten in Verbindung mit PN-Übergängen unterschiedlicher Gestaltung in unterschiedlichen Bauteilgebieten und Verfahren zur Herstellung des Halbleiterbauelements
DE102006035669B4 (de) Transistor mit einem verformten Kanalgebiet, das eine leistungssteigernde Materialzusammensetzung aufweist und Verfahren zur Herstellung
DE102008006961A1 (de) Verfahren zum Erzeugen eines verformten Kanalgebiets in einem Transistor durch eine tiefe Implantation einer verformungsinduzierenden Sorte unter das Kanalgebiet
DE102008049719A1 (de) Asymmetrische Transistorbauelemente, die durch asymmetrische Abstandshalter und eine geeignete Implantation hergestellt sind
DE102008063427A1 (de) Transistor mit einem eingebetteten verformungsinduzierenden Material mit einer graduell geformten Gestaltung
DE102007052053B4 (de) Eine Zugverformungsquelle unter Anwendung von Silizium/Germanium-Material in global verformtem Silizium
DE102011003439B4 (de) Verfahren zur Durchlassstromerhöhung in Feldeffekttransistoren durch asymmetrische Konzentrationsprofile von Legierungssubstanzen einer Kanalhalbleiterlegierung und Halbleiterbauelement
DE102007025336B4 (de) Halbleiterbauelement und Verfahren für die Verformungserzeugung in siliziumbasierten Transistoren durch Anwendung von Implantationstechniken zur Herstellung einer verformungs-induzierenden Schicht unter dem Kanalgebiet
DE102008007003B4 (de) Verfahren zum selektiven Erzeugen von Verformung in einem Transistor durch eine Verspannungsgedächtnistechnik ohne Hinzufügung weiterer Lithographieschritte
DE102008016426B4 (de) Verfahren zum Erzeugen einer Zugverformung durch Anwenden von Verspannungsgedächtnistechniken in unmittelbarer Nähe zu der Gateelektrode
DE102008045034B4 (de) Durchlassstromeinstellung für Transistoren, die im gleichen aktiven Gebiet hergestellt sind, durch lokales Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R020 Patent grant now final

Effective date: 20110413