DE102008059501B4 - Technik zur Verbesserung des Dotierstoffprofils und der Kanalleitfähigkeit durch Millisekunden-Ausheizprozesse - Google Patents

Technik zur Verbesserung des Dotierstoffprofils und der Kanalleitfähigkeit durch Millisekunden-Ausheizprozesse Download PDF

Info

Publication number
DE102008059501B4
DE102008059501B4 DE102008059501A DE102008059501A DE102008059501B4 DE 102008059501 B4 DE102008059501 B4 DE 102008059501B4 DE 102008059501 A DE102008059501 A DE 102008059501A DE 102008059501 A DE102008059501 A DE 102008059501A DE 102008059501 B4 DE102008059501 B4 DE 102008059501B4
Authority
DE
Germany
Prior art keywords
transistor
drain
transistors
strain
dopant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102008059501A
Other languages
English (en)
Other versions
DE102008059501A1 (de
Inventor
Jan Hoentschel
Thomas Feudel
Ralf Illgen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
AMD Fab 36 LLC and Co KG
Advanced Micro Devices Inc
AMD Fab 36 LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AMD Fab 36 LLC and Co KG, Advanced Micro Devices Inc, AMD Fab 36 LLC filed Critical AMD Fab 36 LLC and Co KG
Priority to DE102008059501A priority Critical patent/DE102008059501B4/de
Priority to US12/623,683 priority patent/US8143133B2/en
Publication of DE102008059501A1 publication Critical patent/DE102008059501A1/de
Priority to US13/401,896 priority patent/US8338885B2/en
Application granted granted Critical
Publication of DE102008059501B4 publication Critical patent/DE102008059501B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer

Abstract

Verfahren zur Herstellung eines Halbleiterbauelements (200) mit einem ersten und einem zweiten Transistor mit den Schritten: Ausführen einer Prozesssequenz zur Herstellung eines Dotierstoffprofils von Drain- und Sourcegebieten (204A) des ersten und zweiten Transistors (200A, 200B), die in einer Bauteilebene des Halbleiterbauelements gebildet sind, wobei die Einwirkung einer Prozesstemperatur von mehr als 800 Grad Celsius (°C) auf die Transistoren vermieden wird; Bilden eines dielektrischen Materials über zumindest einem Teil der Drain- und Sourcegebiete des ersten und zweiten Transistors durch Bilden eines Beschichtungsmaterials und Abscheiden eines Abstandshaltermaterials (207) auf dem Beschichtungsmaterial; Bilden von Abstandshalterstrukturen jeweils an den Seitenwänden der Gateelektroden des ersten und zweiten Transistors durch Strukturieren des dielektrischen Materials; Reduzieren einer Breite der Abstandshalterstruktur, die an den Seitenwänden der Gateelektrode des zweiten Transistors gebildet ist, während der erste Transistor maskiert ist; danach Ausheizen des ersten Transistors (200A) in Anwesenheit der Abstandshalterstruktur durch Ausführen eines Millisekunden-Ausheizprozesses; und...

Description

  • Gebiet der vorliegenden Erfindung
  • Die vorliegende Erfindung betrifft im Allgemeinen die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung modernster Feldeffekttransistoren, etwa MOS-Transistorstrukturen, die aufwendige Dotierstoffprofile in Verbindung mit einem geringen Reihenwiderstand erfordern.
  • Beschreibung des Stands der Technik
  • Der Fertigungsprozess für integrierte Schaltungen wird in diversen Richtungen verbessert, wobei dies durch bestehenden Anstrengungen gefördert wird, die Strukturgrößen der einzelnen Schaltungselemente ständig zu verringern. Gegenwärtig und in der absehbaren Zukunft wird die Mehrzahl der integrierten Schaltungen auf der Grundlage von Siliziumbauelementen hergestellt auf Grund der guten Verfügbarkeit von Siliziumsubstraten und auf Grund der gut etablierten Prozesstechnologie, die über die vergangenen Jahrzehnte entwickelt wurde. Ein wichtiges Problem bei der Entwicklung integrierter Schaltungen mit erhöhter Packungsdichte und verbessertem Leistungsverhalten ist die Größenreduzierung der Transistorelemente, etwa von MOS-Transistoren, um eine größere Anzahl an Transistorelementen vorzusehen, die für das Herstellen moderner CPU's und Speicherbauelemente erforderlich ist. Ein wichtiger Aspekt bei der Herstellung von Feldeffekttransistoren mit geringeren Abmessungen ist die Reduzierung der Länge der Gateelektrode, die den Aufbau eines leitenden Kanals steuert, der das Sourcegebiet und das Draingebiet des Transistors trennt. Das Sourcegebiet und das Draingebiet des Transistors sind leitende Halbleitergebiete mit Dotierstoffen mit inverser Leitfähigkeitsart im Vergleich zu den Dotierstoffen in dem umgebenden kristallinen aktiven Gebiet, d. h. beispielsweise ein Substratgebiet oder ein Wannen- bzw. Potentialtopfgebiet.
  • Obwohl die Verringerung der Gatelänge notwendig ist, um kleinere und schnellere Transistorelemente zu erhalten, zeigt es sich, dass eine Reihe von Problemen zusätzlich beteiligt sind, um eine korrekte Transistorleistung für eine geringere Gatelänge beizubehalten. Eine herausfordernde Aufgabe in dieser Hinsicht ist das Vorsehen flacher Übergangsgebiete zumindest in dem Bereich um das Kanalgebiet herum, d. h. für die Source- und Drainerweiterungsgebiete, die dennoch eine hohe Leitfähigkeit aufweisen sollen, um damit den Widerstand beim Leiten von Ladungsträgern von dem Kanal zu einem entsprechenden Kontaktbereich der Drain- und Sourcegebiete zu minimieren. Das Erfordernis für flache Übergänge mit einer hohen Leitfähigkeit wird üblicherweise erfüllt, indem eine Ionenimplantationssequenz so ausgeführt wird, dass eine hohe Dotierstoffkonzentration mit einem Profil erhalten wird, das lateral und in der tiefe variiert. Das Einführen einer hohen Dosis an Dotiermitteln in einem kristallinen Substratbereich erzeugt jedoch schwere Schäden in der Kristallstruktur, und daher sind ein oder mehrere Ausheizzyklen typischerweise erforderlich ist, um die Dotiermittel zu aktivieren, d. h. um die Dotiermittel an Kristallplätzen anzuordnen, und um die schweren Kristallschäden auszuheilen. Jedoch ist die elektrisch wirksame Dotierstoffkonzentration durch die Fähigkeit der Ausheizzyklen begrenzt, die Dotiermittel elektrisch zu aktivieren. Dies wiederum ist durch die Festkörperlöslichkeit der Dotiermittel in dem Siliziumkristall und die Temperatur und die Dauer des Ausheizprozesses, wie sie mit den Prozesserfordernissen kompatibel sind, beschränkt. Ferner kann zusätzlich zur Dotierstoffaktivierung und dem Ausheilen der Kristallschäden eine Dotierstoffdiffusion während des Ausheizens auftreten, die zu einem Verlust von Dotieratomen in den Erweiterungsgebieten führen kann, wodurch das Dotierstoffprofil „verschmiert” wird. Somit ist einerseits eine hohe Ausheiztemperatur wünschenswert im Hinblick auf einen hohen Grad an Dotierstoffaktivierung und auf die Rekristallisierung durch Implantation hervorgerufener Gitterschäden, während andererseits die Dauer des Ausheizprozesses kurz sein soll, um den Grad an Dotierstoffdiffusion zu verringern, der den Dotierstoffgradienten an den jeweiligen pn-Übergängen reduzieren kann und somit auch die Gesamtleitfähigkeit auf Grund der geringeren mittleren Dotierstoffkonzentration verschlechtern kann. Des weiteren können sehr hohe Temperaturen während des Ausheizprozesses die Gateisolationsschicht negativ beeinflussen, wodurch deren Zuverlässigkeit beeinträchtigt wird. D. h., hohe Ausheiztemperaturen können eine Beeinträchtigung der Gateisolationsschicht hervorrufen und können somit deren Eigenschaften beeinflussen, was zu größeren Leckströmen, einer geringeren Spannungsfestigkeit und dergleichen führen kann. Daher sind für modernste Transistoren die Positionierung, die Formgebung und das Beibehalten eines gewünschten Dotierstoffprofils wichtige Eigenschaften zum Festlegen des endgültigen Leistungsverhaltens des Bauelements, da der gesamte Reihenwiderstand des leitenden Pfads zwischen den Drain- und Sourcekontakten einen wichtigen Bestandteil zum Festlegen des Transistorleistungsverhaltens repräsentiert.
  • In der jüngeren Vergangenheit wurden moderne Ausheiztechniken entwickelt, in denen äußert hohe Temperaturen an einem Oberflächenbereich des Substrats erreicht werden, wodurch ausreichend Energie den Atomen zugeführt wird, um die Dotiermittel zu aktivieren und die Kristallschäden zu rekrisallisieren, wobei jedoch die Dauer der Behandlung ausreichend kurz ist, so dass eine ausgeprägte Diffusion der Dotierstoffsorten und anderer in dem Trägermaterial enthaltener Verunreinigungen im Wesentlichen verhindert wird. Entsprechende moderne Ausheiztechniken werden typischerweise auf der Grundlage von Strahlungsquellen ausgeführt, die so aufgebaut sind, dass Licht mit geeignete Wellenlänge bereitgestellt wird, das in oberen Bereichen des Substrats und auf ausgebildeten Komponenten effizient absorbiert wird, wobei die effektive Dauer der Bestrahlung auf ein gewünscht kleines Zeitintervall begrenzt wird, etwa einige Millisekunden und deutlich weniger. Beispielsweise sind entsprechende Blitzlichtbelichtungsquellen verfügbar, die Licht eines definierten Wellenlängenbereichs bereitstellen, das zu einer oberflächennahen Erwärmung des Materials führt, wodurch die Bedingungen für kurzreichweitige Bewegungen der jeweiligen Atome in den Materialien, die in der Nähe der Oberfläche des Trägermaterials vorgesehen sind, schaffen. In anderen Fällen wird Laserstrahlung eingesetzt, beispielsweise in Form kurzer Laserpulse oder in Form eines kontinuierlichen Strahles, der über die Substratoberfläche auf der Grundlage eines geeignetes Abtastschemas hinweggeführt wird, um damit die gewünschte kurzzeitige Erwärmung jedes Punktes auf dem Substrat zu erreichen. Somit erzeugen im Gegensatz zu herkömmlichen RTA(schnellen thermischen Ausheiz-)Prozessen, in denen häufig das gesamte Trägermaterial auf eine gewünschte Temperatur aufgeheizt wird, die strahlungsbasierten modernen Ausheiztechniken nicht Gleichgewichtsbedingungen, wobei ein hohes Maß an Leistung innerhalb kurzer Zeitintervalle zugeführt wird, wodurch die erforderlichen hohen Temperaturen in einer sehr dünnen Oberflächenschicht erzeugt werden, während der Rest des Materials des Substrats im Wesentlichen von dem Energieeintrag während des Ausheizhprozesses unbeeinflusst bleibt. Somit werden in modernen Fertigungsstrategien übliche RTA-Prozesse häufig durch moderne strahlungsbasierte Ausheizprozesse ergänzt, um damit ein hohes Maß an Dotierstoffaktivierung und Rekristallisierung in den Drain- und Sourcegebieten zu erreichen, ohne in unerwünschter Weise zu Dotierstoffdiffusion beizutragen, was vorteilhaft sein kann im Hinblick auf einen steilen Dotierstoffgradienten an den jeweiligen pn-Überängen.
  • Die kontinuierliche Verringerung der Transistorabmessungen zieht jedoch eine Reihe weiterer Probleme nach sich, beispielsweise im Hinblick auf die Steuerbarkeit des Kanalgebiets, da eine kleiner Kanallänge für gewöhnlich eine größere kapazitive Ankopplung der Gateelektrode an das Kanalgebiet erfordert. Dieses Erfordernis wird typischerweise erfüllt, indem die Dicke des Gatedielektrikumsmaterials verringert wird, was nunmehr zu Gatedielektrika auf Siliziumdioxidbasis in einer Dicke von 1,5 nm oder weniger führte. Diese Dicke des Gatedielektrikums ist jedoch sehr kritisch im Hinblick auf Leckströme, da diese Ströme bei Verringerung der Dicke des Gatediektrikums exponentiell zunehmen. Somit werden andere Gegenmaßnahmen eingesetzt, aufwendige Dotierstoffprofile in Form von gegendotierten Bereichen und dergleichen, die ebenfalls gut steuerbare Ausheizprozesse erfordern. Jedoch sind einige dieser Maßnahmen mit einer Verringerung der Kanalleitfähigkeit verknüpft. Ferner kann auch die Verwendung dielektrischen Materialien mit großem ε für die Gateisolationsschichten mit einer Beeinträchtigung der Kanalleitfähigkeit verknüpft sein. Es wurde daher vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet bei einer vorgegebenen Kanallänge erhöht wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Voranschreiten zu einem Technologiestandard, wobei viele der Probleme der Prozessanpassungen, die mit der Größenreduzierung der Bauelemente verknüpft sind, vermieden oder zeitlich hinausgeschoben werden können.
  • Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine kompressive Verspannung in der Nähe des Kanalgebiets hervorgerufen wird, um eine entsprechende Verformung in dem Kanalgebiet hervorzurufen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer uniaxialen Zugverformung in dem Kanalgebiet entlang der Kanallängsrichtung bei einer vorgegebenen Kristallorientierung die Beweglichkeit von Elektronen, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit ausdrückt. Andererseits erhöht eine uniaxiale kompressive Verformung in dem Kanalgebiet für die gleiche Gitterkonfiguration die Beweglichkeit von Löchern, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Das Einführen einer Verspannungs- oder Verformungstechnologie in den Ablauf der Herstellung integrierter Schaltungen ist ein sehr vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue” Art an Halbleitermaterial betrachtet werden kann, die die Herstellung schneller und leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, wobei viele der gut etablierten Fertigungstechniken weiterhin eingesetzt werden können.
  • In einigen Lösungen wird eine externe Verspannung, die beispielsweise durch permanent vorgesehene Deckschichten und dergleichen erzeugt wird, eingesetzt, um eine gewünschte Verformung des Kanalgebiets hervorzurufen. Obwohl dies ein vielversprechender Ansatz ist, hängt der Vorgang des Erzeugens der Verformung in dem Kanalgebiet durch Ausüben einer spezifizierten externen Verspannung von der Wirksamkeit der Verspannungsübertragung für die externe Verspannung in das Kanalgebiet zur Erzeugung der gewünschten Verformung darin ab, die beispielsweise durch die Kontaktätzstoppschichten und dergleichen vorgesehen wird. Daher müssen für unterschiedliche Transistorarten unterschiedlich verspannte Deckschichten vorgesehen werden, was zu einer Vielzahl zusätzlicher Prozessschritte führt, wobei insbesondere zusätzliche Lithographieschritte deutlich zu den gesamten Fertigungskosten beitragen. Ferner kann die Menge des verspannungsinduzierenden Materials und insbesondere dessen inneren Verspannung beliebiger Weise erhöht werden, ohne dass wesentliche Entwurfsänderungen erforderlich sind.
  • In einem noch weiteren Ansatz wird ein im Wesentlichen amorphisiertes Gebiet benachbart zu der Gateelektrode in einer Zwischenfertigungsphase gebildet, was dann in Anwesenheit einer steifen Schicht, die über dem Transistorbereich ausgebildet ist, rekristallisiert wird. Während des Ausheizprozesses zum Rekristallisieren des Gitters findet das Aufwachsen des Kristalls unter verspannten Bedingungen, die von Deckschicht erzeugt werden, statt und dies führt zu einem verformten Kristall. Nach dem Rekristallisieren kann die verspannungsinduzierende Schicht teilweise wieder vollständig entfernt werden, wobei dennoch ein gewisser Betrag an Verformung in dem wieder aufgewachsenen Gitterbereich „konserviert” wird. Dieser Effekt ist im Allgemeinen als Verspannungsgedächtnis bekannt. Obwohl der exakte Mechanismus noch nicht vollständig verstanden ist, wird angenommen, dass beim Rekristallisieren des im Wesentlichen amorphisierten Materials das größere Volumen des amorphen Materials im Vergleich zum kristallinen Material im Wesentlichen beibehalten wird auf Grund der Anwesenheit der steifen Oberflächenschicht, die die natürliche Volumenverringerung reduziert oder verhindert, die ansonsten während des Rekristallisierens auftreten würde. Somit erzeugt das verformte wieder aufgewachsene kristalline Material eine entsprechende Zugverformung in dem Gebiet benachbart zu dem rekristalliserten Bereich mit größerem Volumen. Die Zugverformung kann somit nach dem Entfernen eines Teils der steifen Oberflächenschicht oder der gesamten Schicht beibehalten werden.
  • Folglich kann das schließlich erreichte Transistorleistungsverhalten deutlich durch die Verformungsbedingungen in dem Kanalgebiet und das resultierende Dotierstoffprofil bestimmt werden, die beide durch die Prozessgeschichte im Hinblick auf das Ausheizen des Halbleiterbauelements festgelegt sind. Beispielsweise führt die Anwendung eines oder mehrerer Verspannungsgedächtnisschritte während des gesamten Fertigungsablaufs zu einer erhöhten Dotierstoffdiffusion, wodurch das gesamte Dotierstoffprofil beeinflusst wird. Der höhere Grad an Dotierstoffdiffusion fordert jedoch größere Transistorabmessungen, um damit die thermische Diffusion der Dotierstoffatome zu berücksichtigen, was wiederum einen ausgeprägten Dotierstoffgradienten an den jeweiligen pn-Übergängen führt und im Allgemeinen das gesamte Transistorleistungsverhalten verringert und auch schließlich erreichte Packungsdichten negativ beeinflusst.
  • Die US 6 380 044 B1 offenbart ein Verfahren zur Herstellung eines Hochgeschwindigkeitstransistors, in dem Seitenwandabstandshalter ausgebildet werden und eine konforme Schicht über einer Gatestruktur mit den Seitenwandabstandshaltern und über Source-/Draingebiete abgeschieden wird und durch Laserannealing die dotierten Source-/Draingebiete aktiviert werden.
  • Die US 2007/0281472 A1 offenbart ein Verfahren zur Transistorherstellung mit einer Dotierstoffaktivierung nach einer Silizidierung, in dem eine Gatestruktur mit Deckschicht und Seitenwandabstandshaltern einem Laserannealing unterzogen wird.
  • Die US 2007/0202653 A1 offenbart Verfahren zur Herstellung eines Transistors, wobei eine verspannungsinduzierende Schicht über einer Gatestruktur mit Deckschicht und Seitenwandabstandshaltern gebildet wird und Dotierstoffe in Source-/Draingebieten durch Laserannealing aktiviert werden.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Techniken und Halbleiterbauelemente, in denen moderne Ausheizstrategien effizient mit verformungsinduzierenden Mechanismen kombiniert werden, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest verringert wird.
  • Die Aufgabe wird durch eine Verfahren nach Anspruch 1 gelöst.
  • Überblick über die Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung Fertigungstechniken für Halbleiterbauelemente mit aufwendigen Transistorelementen, in denen bessere Verformungsbedingungen innerhalb des Kanalgebiets zumindest in einer Art an Transistor eingerichtet werden, während gleichzeitig insgesamt kleinere Transistorabmessungen und ein besseres Leistungsverhalten auf der Grundlage verbesserter Dotierstoffprofile erreicht werden. Zu diesem Zweck werden moderne Ausheiztechniken, die im Weiteren auch als Millisekunden-Ausheiztechniken bezeichnet werden, ausgeübt, nachdem die erforderlichen Dotierstoffsorten ohne dazwischenliegende Hochtemperaturprozesse eingebaut sind, so dass eine thermisch hervorgerufene Diffusion der Dotiermittel während der gesamten Fertigungssequenz zur Herstellung der Drain- und Sourcegebiete effizient unterdrückt werden kann. Bei einem abschließenden Millisekunden-Ausheizprozess werden dennoch bessere Verformungsbedingungen erzeugt, zumindest für eine Art an Transistor, indem eine entsprechende Verformungskomponente mittels entsprechender Abstandshalterelemente hervorgerufen wird, die zu einer deutlichen Modifizierung einer Struktur eines Beschichtungsmaterials führt, das zwischen den Abstandshalterelementen und dem Halbleitermaterial der Drain- und Sourcegebiete angeordnet ist. Es wurde erkannt, dass beispielsweise im Falle von n-Kanaltransistoren eine ausgeprägte Zugverformungskomponente erzeugt werden kann, indem ein entsprechender verformungsinduzierender Bereich unter einem entsprechenden Abstandselement gebildet wird, das somit eine effiziente Zugverformungskomponente in dem benachbarten Kanalgebiet hervorruft. Folglich kann zusätzlich zum Erzeugen besserer Dotierstoffprofile, die die Verringerung der Transistorabmessungen ermöglichen, die Effizienz anderer verformungsinduzierender Mechanismen, etwa eingebauter verformter Halbleiterlegierungen und dergleichen, ebenfalls höhere Effizienz bewahrt werden, indem Hochtemperaturprozesse vermieden werden, während gleichzeitig ein zusätzlicher verformungsinduzierender Mechanismus erzeugt wird, indem der Millisekunden-Ausheizprozess als ein abschließender Hochtemperaturprozess in Anwesenheit einer entsprechenden Abstandshalterstruktur angewendet wird. In diesem Zusammenhang ist ein Millisekunden-Ausheizprozess als ein Ausheizprozess zu verstehen, in welchem eine Oberflächentemperatur von mindestens 1000 Grad Celsius auf eine beliebige Position der Oberfläche für eine Zeitdauer von ungefähr 10 Millisekunden oder weniger ausgeübt wird.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1c schematisch Querschnittsansichten eines Transistorelements während diverser Fertigungsphasen bei der Herstellung von Drain- und Sourcedotierstoffprofilen ohne dazwischenliegende Hochtemperaturprozesse zur Erläuterung von Teilaspekten der Erfindung zeigen;
  • 1d schematisch eine Querschnittsansicht des Transistors während eines Ausheizprozesses bei erhöhten Temperaturen für die Dotierstoffaktivierung und für das Erzeugen eines verformungsinduzierenden Bereichs unter einer Abstandshalterstruktur zur Erläuterung von Teilaspekten der Erfindung zeigt;
  • 1e schematisch eine Querschnittsansicht des Transistors ein einer weiter fortgeschrittenen Fertigungsphase zur Erläuterung von Teilaspekten der Erfindung zeigt; und
  • 2a bis 2d schematisch Querschnittsansichten der Fertigung eines Halbleiterbauelements mit Transistoren unterschiedlicher Leitfähigkeitsart zeigen, wobei zumindest einer ein verformungsinduzierendes Gebiet erhält, das unter einer Abstandshalterstruktur gemäß anschaulicher Ausführungsformen der Erfindung angeordnet wird.
  • Detaillierte Beschreibung
  • Im Allgemeinen betrifft die vorliegende Erfindung moderne Halbleiterbauelemente, in denen das Dotierstoffprofil von Transistoren auf der Grundlage von Hochtemperatur-Ausheizprozessen gebildet wird, in denen eine ausgeprägte Dotierstoffdiffusion unterdrückt wird, um die gesamten Transistorabmessungen zu verringern und um höhere Dotierstoffgradienten an den jeweiligen pn-Übergängen vorzusehen. Gleichzeitig wird ein effizienter verformungsinduzierender Mechanismus bereitgestellt, indem ein Millisekunden-Ausheizprozess in den gesamten Fertigungsablauf geeignet eingebaut wird, wobei erkannt wurde, dass obwohl lediglich ein kurzer Ausheizprozess angewendet wird, dennoch eine effiziente Rekonfigurierung des Materials in der Nähe des Kanalgebiets erreicht wird, was zu einer entsprechenden Verformungskomponente in dem benachbarten Kanalgebiet führt. Beispielsweise führt ein abschließender Millisekunden-Ausheizprozess nach dem Einbau erforderlicher Dotierstoffsorten und das Vermeiden von zwischenliegenden Hochtemperaturprozessen zu einer effizienten Modifizierung des inneren Verspannungszustands von Seitenwandabstandshaltern, wobei dieser Zustand somit in das Kanalgebiet übertragen werden kann, wodurch ein „verformungsinduzierender” Bereich in einem dielektrischen Material erzeugt wird, das zwischen dem Abstandshalterelement und dem Drain- und Sourcegebiet angeordnet ist. In einigen anschaulichen Ausführungsformen enthält der „verformungsinduzierende” Bereich einen Hohlraum, der in dem dielektrischen Beschichtungsmaterial einer Seitenwandabstandshalterstruktur gebildet ist, wobei der Hohlraum durch die hohe Zugverspannungskomponente in dem darüber liegenden Abstandshalterelement hervorgerufen wird, so dass auf Grund der unmittelbaren Nähe des „verformungsinduzierenden” Bereichs eine moderat hohe Verformungskomponente in dem Kanalgebiet erzeugt wird. Da ferner Hochtemperaturprozesse während der vorhergehenden Fertigungssequenz im Wesentlichen vermieden werden, können andere verformungsinduzierende Mechanismen, etwa der Einbau einer verformungsinduzierenden Halbleiterlegierung in die Drain- und Sourcegebiete und/oder das Kanalgebiet der Transistoren mit ausgeprägter Effizienz beibehalten werden, da eine entsprechende Diffusion von speziellen Komponenten der Halbleiterlegierung, etwa von Germaniumatomen, Kohlenstoffatomen, und dergleichen, deutlich verringert ist, wodurch die entsprechende Komponente in den gewünschten Bereich eingeschlossen bleibt. Beim Rekristallisieren von durch Implantation hervorgerufenen Schäden während des Millisekunden-Ausheizprozesses wird somit ein lokal genauer begrenzter verformter Zustand wieder hergestellt, der schließlich zu einer größeren gesamten Verformungskomponente in dem benachbarten Kanalgebiet führt.
  • Erfindungsgemäß werden die oben genannten offenbarten Prinzipien, die auch als eine neue Art an Verspannungsgedächtnistechnik bezeichnet werden, nur auf spezielle Transistorelemente angewendet, wenn die entsprechende verformungsinduzierende Wirkung für andere Transistoren als ungeeignet erachtet wird. Zu diesem Zweck wird die Abstandshalterstruktur in ihrer Breite verringert und/oder es werden ein oder mehrere Abstandshalterelemente im Wesentlichen vollständig vor dem Millisekunden-Ausheizprozess entfernt, wodurch eine verformungsinduzierende Wirkung in dem entsprechenden Transistorelement deutlich verringert wird. Gleichzeitig kann die Abstandshalterstruktur mit der geringeren Breite zu einem besseren Transistorleistungsverhalten beitragen, wenn ein verspannungsinduzierendes Material nach der Fertigstellung der grundlegenden Transistorstruktur aufgebracht wird. In diesem Falle wird ein verspannungsinduzierendes dielektrisches Material, etwa eine Kontaktätzstoppschicht, näher an dem Kanalgebiet auf Grund der geringeren Abstandshalterbreite oder auf Grund eines fehlenden Abstandshalterelements angeordnet.
  • Folglich können die besseren Transistoreigenschaften, die durch das Vermeiden einer Diffusion von Dotierstoffatomen erreicht werden, mit einer neuen Art an Verspannungsgedächtnistechniken kombiniert werden, wodurch zu einer höheren Packungsdichte und einem insgesamt besseren Leistungsverhalten komplexer Halbleiterbauelemente, die entsprechende Transistorelemente enthalten, beigetragen wird.
  • Mit Bezug zu den begleitenden Zeichnungen werden nunmehr ein erläuterndes Beispiel und anschauliche Ausführungsformen detaillierter beschrieben.
  • 1b zeigt schematisch eine Querschnittsansicht eines Transistorbauelements 100 in einer frühen Fertigungsphase. Der Transistor 100 repräsentiert in einer anschaulichen Ausführungsform einen n-Kanaltransistor, dessen Leistungsverhalten verbessert werden soll, indem eine Zugverformungskomponente hervorgerufen wird, wie dies auch zuvor erläutert ist. Der Transistor 100 umfasst ein Substrat 101, das ein beliebiges geeignetes Trägermaterial repräsentiert, um darauf oder darüber eine geeignete Halbleiterschicht 102 herzustellen, in und über welcher Schaltungskomponenten, etwa der Transistor 100, gebildet sind. Das Substrat 101 repräsentiert etwa ein Halbleitervollsubstrat, etwa ein Siliziumsubstrat, eine Silizium/Germaniumsubstrat, oder ein anderes geeignetes Halbleitermaterial. In anderen Fällen repräsentiert das Substrat 101 ein isolierendes Material oder weist darauf ausgebildet eine dielektrische Schicht auf, die eine Barriere zwischen dem Substrat 101 und der Halbleiterschicht 102 bildet. Zum Beispiel repräsentiert das Substrat 101 in Verbindung mit der Halbleiterschicht 102 eine SOI-(Silizium-auf-Isolator-)Konfiguration, wenn eine vergrabene isolierende Schicht (nicht gezeigt) oder ein vollständig isolierendes Material unter der Halbleiterschicht 102 vorgesehen ist. In anschaulichen Ausführungsformen repräsentiert die Halbleiterschicht 102 ein siliziumbasiertes Material, dessen elektronisches Verhalten in geeigneter Weise auf der Grundlage einer geeigneten Verformungskomponente angepasst wird, wie dies zuvor erläutert ist. Der Transistor 100 umfasst ferner eine Gateelektrode 105, die aus Polysilizium oder einem anderen geeigneten Elektrodenmaterial nach Bedarf aufgebaut sein kann. Die Gateelektrode 105 ist über der Halbleiterschicht 102 gebildet und definiert im Wesentlichen ein Kanalgebiet 103, das unter der Gateelektrode 105 angeordnet und davon durch eine Gateisolationsschicht 106 getrennt ist. Die Gateelektrode 105 umfasst Seitenwände 105s, an denen eine Abstandshalterstruktur 107 ausgebildet ist, die in der gezeigten Fertigungsphase ein Versatzabstandshaltermaterial, etwa Siliziumdioxidmaterial, aufweist, wobei dies von der gesamten Prozessstrategie abhängt. Es sollte beachtet werden, dass eine Materialzusammensetzung und eine Dicke de Abstandshalterstruktur 107 in der in 1a gezeigten Fertigungsphase den Erfordernissen für die weitere Bearbeitung angepasst ist, d. h. für den Einbau einer geeigneten Dotierstoffsorte, um damit die gewünschte Dotierstoffkonzentration und Profil in Drain- und Sourcebereichen 104 der Halbleiterschicht 102 zu erzeugen. In der gezeigten Fertigungsphase ist eine Dotierstoffsorte in die Drain- und Sourcebereiche 104 eingebaut, um damit entsprechende Erweiterungsgebiete 104e zu bilden, die als dotierte Bereiche zu verstehen sind, in denen die Dotierstoffkonzentration sich bis hinab zu einer spezifizierten Tiefe erstreckt, die im Bereich von einigen Nanometer bis mehrere 10 Nanometer liegen kann, wobei dies von der gesamten Struktur des Transistors 100 abhängt. Z. B. enthält das Erweiterungsgebiet 104e eine moderat hohe Konzentration einer n-Dotierstoffsorte, wenn der Transistor 100 einen n-Kanaltransistor repräsentiert.
  • Der in 1a gezeigte Transistor 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach dem Vorsehen des Substrats 101, über welchem die Halbleiterschicht 102 gebildet ist, werden Isolationsstrukturen (nicht gezeigt), etwa flache Grabenisolationen und dergleichen, hergestellt, um geeignet dimensionierte aktive Bereiche zu definieren, in denen eine oder mehrere Schaltungskomponenten, etwa der Transistor 100, zu bilden sind. Zu diesem Zweck werden aufwendige Lithographie-, Ätz-, Abscheide- und Einebnungstechniken angewendet. Als nächstes wird das grundlegende Dotierstoffprofil in den aktiven Gebieten auf Grundlage gut etablierter Ionenimplantationsprozesse erzeugt, wobei entsprechende Lackmasken eingesetzt werden, um den Einbau unerwünschter Dotierstoffsorten in gewisse Bauteilbereiche zu verhindern. Daraufhin werden geeignete Materialien für die Gateelektrode 105 und die Gateisolationsschicht 106 etwa durch Oxidation und/oder Abscheidung für die Gateisolationsschicht 106 und durch Abscheidung des Materials der Gateelektrode 105 hergestellt, woran sich moderne Lithographie- und Ätztechniken anschließen, um die lateralen Abmessungen der Gateelektrode 105 in geeigneter Weise festzulegen. Für anspruchsvolle Anwendungen liegt eine Gatelänge, d. h. in 1a die horizontale Erstreckung der Gateelektrode 105, bei 50 nm und weniger. Danach werden in einigen anschaulichen Ausführungsformen verformungsinduzierende Halbleitermaterialien in die Drain- und Sourcebereiche 104 eingebaut, wie dies nachfolgend detaillierter unter Bezugnahme auf die 2a bis 2d erläutert ist. Als nächstes wird die Abstandshalterstruktur 107 bereitgestellt, beispielsweise durch Abscheiden und dergleichen, wobei eine Dicke der Abstandshalterstruktur 107 in der gezeigten Fertigungsphase an eine Implantationssequenz 108 angepasst ist, die ausgeführt wird, um das Dotierstoffprofil und die Konzentration in der Nähe des Kanalgebiets 103 zu definieren. Beispielsweise wird eine geeignete Dotierstoffsorte für die Erweiterungsgebiete 104e mittels geeignet ausgewählter Ionenimplantationsparameter eingebaut, wobei auch gegendotierte Bereiche 102 gebildet werden können, um insgesamt die Transistoreigenschaften einzustellen. Wie zuvor erläutert ist, wird eine bessere Kanalsteuerbarkeit erreicht, indem die Dotierstoffkonzentration in einem Bereich in der Nähe des Kanalgebiets 103 in geeigneter Weise angepasst wird. Zu diesem Zweck kann eine geeignete Implantationstiefe verwendet werden, beispielsweise durch Anwenden eines oder mehrerer geeigneter Neigungswinkel, um damit die gewünschte Dotierstoffsorte unter der Gateelektrode 105 zu positionieren. Es sollte beachtet werden, dass ein Neigungswinkel als der Winkel zu verstehen ist, der durch die Einfallsrichtung eines entsprechenden Ionenstrahls und die Oberflächennormale der Schicht 102 gebildet ist. D. h., eine nicht-geneigte Implantation ist als ein Prozess zu verstehen, in welchem der einfallende Ionenstrahl im Wesentlichen senkrecht auf die Halbleiterschicht 102 auftrifft. Es sollte auch beachtet werden, dass asymmetrische Dotierstoffprofile bei Bedarf erzeugt werden können, wie dies etwa in 1a gezeigt ist. Beispielsweise ist die Überlappung des Erweiterungsgebiets 104e an einer Seite, beispielsweise einer Sourceseite, größer als eine entsprechende Überlappung auf der Drainseite des Transistors 100. In anderen Fällen werden die Erweiterungsgebiete 104e im Wesentlichen als symmetrisch eingestellt, während die Position und/oder die Größe der gegendotierten Bereiche 102a in Bezug auf die Drain- und Sourcegebiete des Transistors 100 asymmetrisch eingestellt sind. Es sollte ferner beachtet werden, dass die Implantationssequenz 108 auch andere Implantationsprozesse beinhalten kann, beispielsweise das Erzeugen von Kristallschäden zur Verbesserung der Gleichmäßigkeit weiterer Implantationsschritte, was typischerweise als Voramorphisierungsimplantation bezeichnet wird. Zu diesem Zweck wird eine geeignete Implantationssorte, etwa Xenon und dergleichen, eingeführt, um die gewünschten Kristallschäden zu erzeugen. Daraufhin wird die weitere Bearbeitung fortgesetzt, jedoch ohne Hochtemperaturbehandlungen auszuführen, die als Behandlungen zu verstehen sind, in denen zumindest die Halbleiterschicht 102 einer Temperatur von ungefähr 800 Grad Celsius und höher ausgesetzt wird. In einigen anschaulichen Ausführungsformen wird der Transistor 100 bearbeitet, ohne dass eine Temperatur von ungefähr 600 Grad Celsius oder höher einwirkt.
  • 1b zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, enthält die Abstandshalterstruktur 107 nunmehr ein oder mehrere zusätzliche Abstandshalterelemente 107b in Kombination mit einer entsprechenden Ätzstoppbeschichtung 107a. Beispielsweise ist die Ätzstoppbeschichtung 107a aus Siliziumdioxid aufgebaut, während das Abstandshalterelement 107b aus einem Siliziumnitridmaterial aufgebaut ist. Die Abstandshalterstruktur 107 ist mit einer Breite ausgebildet, die so gewählt ist, dass ein gewünschtes laterales und vertikales Dotierstoffprofil in den Drain- und Sourcebereichen 104 erreicht wird. Wie zuvor erläutert ist, bestimmt die Breite der Abstandshalterstruktur 107 die Gesamtgröße des Transistors 100, da typischerweise das Dotierstoffprofil in den Drain- und Sourcebereichen 104 einzustellen ist, indem die thermisch hervorgerufene Diffusion der Dotierstoffsorten während der entsprechenden Ausheizprozesse berücksichtigt wird. In der gezeigten Ausführungsform werden Hochtemperaturprozesse im Wesentlichen vermieden, wodurch eine im Wesentlichen „diffusionsfreie” Konfiguration der Dotierstoffkonzentration in den Drain- und Sourcebereichen 104 bereitgestellt wird. Folglich wird eine entsprechende Abstandshalterbreite so gewählt, dass diese mit den geringeren Entwurfsabmessungen des Transistors 100 kompatibel ist, da eine ausgeprägte thermisch hervorgerufene Diffusion und somit eine Beeinträchtigung des entsprechenden Dotierstoffprofils unterdrückt wird.
  • Die in 1b gezeigte Abstandshalterstruktur 107, d. h. das Abstandshalterelement 107b und die Ätzstoppbeschichtung 107a, können auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, die das Abscheiden des Beschichtungsmaterials mit anschließendem Abscheiden des Abstandshaltermaterials beinhalten, wobei dieses nachfolgend durch gut etablierte anisotrope Ätztechniken strukturiert wird, wobei die Beschichtung 107a als ein effizientes Ätzstoppmaterial verwendet wird.
  • 1c zeigt schematisch den Transistor 100 in einer weiter fortgeschrittenen Fertigungsphase, in der ein weiterer Implantationsprozess 109 ausgeführt wird, um die Dotierstoffsorte mit einer gewünschten Konzentration und Energie zum Einstellen des lateralen und auch vertikalen Profils der Drain- und Sourcebereiche 104 einzuführen. Z. B. werden in der gezeigten Ausführungsform tiefe Drain- und Sourcegebiete 104d während des Implantationsprozesses 109 so gebildet, dass dieses sich bis zu einer spezifizierten Tiefe erstrecken. In anderen Fällen wird der Implantationsprozess 109 so ausgeführt, dass eine „Zwischendotierstoffkonzentration” erzeugt wird, wobei ein weiterer Implantationsprozess in einer späteren Fertigungsphase auf der Grundlage eines weiteren Abstandshalterelements (nicht gezeigt) ausgeführt werden kann, wenn aufwendigere laterale und vertikale Dotierstoffprofile erforderlich sind. In dem in 1c gezeigten Falle sei angenommen, dass der Implantationsprozess 109 der letzte Implantationsprozess zur Fertigstellung der Drain- und Sourcebereiche 104d des Bauelements 100 ist. Es sollte jedoch beachtet werden, dass andere Transistorarten weiterhin ein oder mehrere weitere Implantationsprozesse benötigen können, um damit die erforderliche Dotierstoffsorte einzubauen.
  • 1d zeigt schematisch das Transistorbauelement 100, wenn es einen Ausheizprozess 110 unterzogen wird, der so gestaltet ist, dass eine ausgeprägte thermisch aktivierte Diffusion von Dotierstoffen in den Drain- und Sourcebereichen 104 im Wesentlichen unterdrückt wird. Ein entsprechender Ausheizprozess wird als ein Millisekunden-Ausheizprozess bezeichnet, in welchem eine Belichtungszeit, d. h. eine aktive Erwärmung eines spezifischen Bereichs der Halbleiterschicht 102 auf ungefähr 10 Millisekunden und weniger eingeschränkt ist. Es sollte beachtet werden, dass die aktive Erwärmung der Halbleiterschicht 102 erreicht werden kann, indem das Zeitintervall eines entsprechenden Energieeintrags beschränkt wird, beispielsweise durch Erzeugen kurzer Belichtungspulse einer geeigneten Strahlungsquelle, etwa einer Blitzlichtquelle, einer Laserquelle und dergleichen, wobei im beschränkten Zeitintervall ein ausgeprägter Bereich der Halbleiterschicht 102 gleichzeitig belichtet werden kann, während in anderen Fällen ein geeignetes Abtastschema eingesetzt wird, um einen Strahlfleck beschränkter Größe über die Halbleiterschicht 102 hinwegzubewegen, so dass die aktive Belichtung jeder Position in der Schicht 102 auf oben spezifizierte Zeitintervalle beschränkt ist. Somit kann der Millisekunden-Ausheizprozess 110 auf der Grundlage diverser lasergestützter oder blitzlichtgestützter Ausheizsysteme ausgeführt werden. Beispielsweise wird in einem lasergestützten Ausheizsystem eine geeignete Laserquelle verwendet und liefert einen kontinuierlichen oder gepulsten Laserstrahl, der auf einen speziellen Bauteilbereich gerichtet wird mittels eines geeigneten Strahlsformungssystem. D. h., abhängig von der Ausgangsleistung der Laserquelle liefert das entsprechende Strahlformungssystem eine gewünschte spezielle Strahlform und damit Größe eines entsprechenden Bauteilbereichs und der Energiedichte, die darin erzeugt wird. Typischerweise wird ein geeignetes Abtastsystem vorgesehen, um eine Relativbewegung zwischen dem entsprechenden Strahl und Substrat 101 zu erzeugen, wobei die Abtastgeschwindigkeit so gewählt ist, dass eine gewünschte Gesamtbelichtungszeit in dem zuvor spezifizierten Bereich während des Prozesses 110 erreicht wird. Wie zuvor erläutert ist, wird die Dotierstoffdiffusion effizient unterdrückt oder auf einem geringen Niveau gehalten während des Ausheizprozesses 110, während gleichzeitig die lokale Temperatur in der Nähe der Oberfläche des Substrats 101 von der Energiedichte abhängt, die so gewählt ist, dass eine Temperatur im Bereich von 1200 Grad Celsius bis 1350 Grad Celsius gemäß einiger anschaulicher Ausführungsformen erreicht wird. In anderen Fällen wird ein anderer Temperaturbereich eingesetzt, wenn dies zum Erreichen des gewünschten Grades an Dotierstoffaktivierung geeignet ist. Während des Ausheizprozesses 110 wird Strahlung zumindest teilweise absorbiert und führt daher zu einer entsprechenden Energie, d. h. kinetischer Energie für die Atome in den Drain- und Sourcegebieten 104 und dem Erweiterungsgebiet 104e und auch in anderen Bereichen, die während der vorhergehenden Bearbeitung beschädigt wurden. Die atomübertragene kinetische Energie verursacht eine kurzreichweitige Bewegung zur Rekonfigurierung des Kristallgitters, wodurch ebenfalls entsprechende Dotierstoffatome in entsprechende Gitterplätze eingebaut werden, wodurch sich ein hohes Maß an Dotierstoffaktivierung in den Drain- und Sourcegebieten 104 ergibt. Gleichzeitige langreichweitige Atombewegungen sind auf Grund der kurzen Zeitdauer, mit der die höheren Temperaturen in der Halbleiterschicht 102 erzeugt werden, im Wesentlichen unterdrückt. Es wurde erkannt, dass während des Millisekunden-Ausheizprozesses 110 auch eine signifikante Modifizierung des Materials in der Abstandshalterstruktur 107 auftritt. D. h., das Abstandshalterelement 107b erzeugt einen zugverspannten Zustand, der somit die umgebenden Materialien, etwa die Beschichtung 107a, beeinflusst. Folglich wird während der Dotierstoffaktivierung und der entsprechenden Rekristallisierung ein verformter Zustand in der Halbleiterschicht 102 und der Abstandshalterstruktur 107 hervorgerufen, wobei auch die zusätzliche Zugverspannungskomponente, die während des Prozesses 110 darin erzeugt wird, zur effizienten Erzeugung einer Verformungskomponente in dem Kanalgebiet 103 beiträgt.
  • 1e zeigt schematisch das Transistorbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, führt der zuvor ausgeführte Millisekunden-Ausheizprozess zum Erzeugen eines „verformungsinduzierenden” Bereichs 107s, der im Wesentlichen unter dem Abstandshalterelement 107b angeordnet ist. Beispielsweise enthält, wie in 1e gezeigt ist, der „verformungsinduzierende” Bereich 107s einen Hohlraum, der in einem Teil der Beschichtung 107a zwischen dem Draingebiet und dem Sourcegebiet 104 und dem Abstandshalterelement 107b ausgebildet ist. Typischerweise steht die Beschichtung 107a anfänglich unter kompressiver Verspannung, was in Verbindung mit der Zugverspannungskomponente, die während des zuvor ausgeführten Millisekunden-Ausheizprozesses hervorgerufen wird, zu der Erzeugung des Bereichs 107s führt, wodurch eine gewünschte Zugverformungskomponente in dem Kanalgebiet 103 erreicht wird. Folglich wird die Gitterstruktur in den Drain- und Sourcebereichen 104 und in Gebieten benachbart zu dem Kanalgebiet 103 jedoch im Wesentlichen einen moderat stark verspannten Zustand wieder hergestellt, der durch den verformungsinduzierenden Mechanismus hervorgerufen wird, der durch den Abstandshalter 107b über dem Bereich 107s bereitgestellt wird, der als ein Bereich betrachtet werden kann, um eine gewisse Art an Verformung zu bewahren. Somit kann eine entsprechende Technik zur Bildung des „verformungsinduzierenden” Bereichs 107s auch als eine Verspannungsgedächtnistechnik bezeichnet werden. Da Hochtemperaturprozesse vor dem Ausführen des Millisekunden-Ausheizprozesses (siehe 1b) vermieden wurden, kann andererseits das Dotierstoffprofil der Drain- und Sourcegebiete 104, der gegendotierte Bereich und dergleichen beinhalten können, im Wesentlichen beibehalten werden, wodurch ebenfalls ein besseres gesamtes Transistorleistungsverhalten erreich wird.
  • Wie ferner in 1e gezeigt ist, umfasst der Transistor 100 eine Kontaktstruktur 120, d. h. ein dielektrisches Material, in welchem Kontakte 123 in einer späteren Fertigungsphase herzustellen sind. Die Kontaktstruktur 120 enthält ein erstes dielektrisches Material 121, das auch als Ätzstoppmaterial bezeichnet werden kann, in Verbindung mit einem dielektrischen Zwischenschichtmaterial 122, etwa Siliziumdioxid und dergleichen. In einigen anschaulichen Ausführungsformen wird das erste dielektrische Material 121 oder das Ätzstoppmaterial, das in Form von Siliziumnitrid, stickstoffenthaltendem Siliziumkarbid, diamantartigem Kohlenstoffmaterial und dergleichen, bereitgestellt werden kann, so vorgesehen, dass es eine hohe innere Verspannungskomponente besitzt, die auch auf das Kanalgebiet 103 einwirkt, um damit das Gesamtverhalten weiter zu verbessern. Die Kontaktstruktur 120 kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, beispielsweise das Abscheiden der Schicht 121 durch plasamunterstützte Techniken beinhalten, wobei Prozessparameter so ausgewählt sind, dass ein gewünschter innerer Verspannungspegel erzeugt wird. Daraufhin wird das Material 122 abgeschieden und eingeebnet, woran sich aufwendige Lithographietechniken anschließen, um entsprechende Kontaktöffnungen zu bilden, die schließlich mit einem geeigneten metallenthaltendem Material, etwa Wolfram und dergleichen, gefüllt werden.
  • Mit Bezug zu den 2a bis 2d werden nunmehr Ausführungsformen beschrieben, in denen weitere verformungsinduzierende Mechanismen eingerichtet werden, wobei auch eine selektive Anwendung der Verspannungstechnik eingesetzt wird, wie sie zuvor beschrieben ist.
  • 2a zeigt schematisch ein Halbleiterbauelement 200 mit einem ersten Transistor 200a und einem zweiten Transistor 200b in einer frühen Fertigungsphase. Das Halbleiterbauelement 200 umfasst ein Substrat 201 und eine Halbleiterschicht 202, die darauf ausgebildet ist, und die einen ähnlichen Aufbau aufweisen kann, wie dies zuvor mit Bezug zu den Bauelement 100 beschrieben ist. In der gezeigten Fertigungsphase enthalten die Transistoren 200a, 200b eine Gateelektrode 205 in Verbindung mit einer Gateisolationsschicht 206, wobei auch eine Abstandshalterstruktur 207 in einer anfänglichen Phase an Seitenwänden der Gateelektroden 205 vorgesehen ist. Zumindest einer der Transistoren 200a, 200b enthält ein verformungsinduzierendes Halbleitermaterial in Drain- und Sourcebereichen. Beispielsweise enthält in der gezeigten Ausführungsform der Transistor 200b eine Halbleiterlegierung 211, die in den Drain- und Sourcegebieten 204b ausgebildet ist. Zum Beispiel repräsentiert die Halbleiterlegierung 211 eine Silizium/Germaniumlegierung, eine Silizium/Germanium/Zinn-Legierung, eine Silizium/Zinn-Legierung und dergleichen, wenn das Basismaterial 202 als ein siliziumbasiertes Material vorgesehen ist, so dass eine entsprechende Fehlanpassung zwischen den natürlichen Gitterkonstanten des Basismaterials 202 und der Halbleiterlegierung 211 zu einem entsprechenden verformten Zustand führt. Zum Beispiel ergibt sich für die oben spezifizierten Materialien eine moderat hohe kompressive Verformungskomponente durch die Halbleiterlegierung 211. Alternativ oder zusätzlich zu der Halbleiterlegierung 211 kann der Transistor 200a darin eingebaut in die entsprechenden Drain- und Sourcebereiche 204a eine gewünschte Halbleiterlegierung aufweisen, etwa ein Silizium/Kohlenstoffmaterial und dergleichen. Zum Beispiel repräsentiert der Transistor 200a einen n-Kanaltransistor, so dass eine entsprechende Gitterfehlanpassung eines Silizium/Kohlenstoffmaterials zu einer Zugverformungskomponente führt.
  • Das Halbleiterbauelement 200 kann auf der Grundlage gut etablierter Prozesstechniken zur Herstellung der Gateelektroden 205 und der Gateisolationsschichten 206 hergestellt werden. Danach erhält abhängig von der Prozessstrategie zumindest der Transistor 200b entsprechende Aussparungen benachbart zu der Gateelektrode 205, die nachfolgend mit der Halbleiterlegierung 211 auf Grundlage gut etablierter selektiver epitaktischer Aufwachstechniken gefüllt werden. Wenn in ähnlicher Weise eine entsprechende Halbleiterlegierung in dem Transistor 200a vorzusehen ist, können auch entsprechende Aussparungen darin hergestellt und mittels einer zugehörigen selektiven epitaktischen Aufwachsprozesses gefüllt werden. Zu diesem Zweck können etablierte Maskierungsschemata eingesetzt werden, um die entsprechenden Aussparungen zu bilden und diese mit einer geeigneten Halbleiterlegierung zu füllen. Daraufhin wird die Abstandshalterstruktur 207 hergestellt, wie dies auch zuvor mit Bezug zu dem Bauelement 100 erläutert ist.
  • 2b zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der die Abstandshalterstruktur ein oder mehrere Abstandshalterelemente 207b in Verbindung mit einem entsprechenden Beschichtungsmaterial 207a aufweist. Des weiteren sind Drain- und Sourcegebiete 204a, 204b in den Transistoren 200a bzw. 200b gebildet, wobei die entsprechenden Profile und Konzentrationen auf der Grundlage geeigneter Implantationstechniken erzeugt werden, wie dies zuvor beschrieben ist. Z. B. wird ein p-Dotierstoffmittel in die Drain- und Sourcegebiete 204b eingebaut, während eine n-Dotierstoffsorte in die Drain- und Sourcegebiete 204a eingebracht wird. Des weiteren das Bauelement 200 keiner erhöhten Temperatur ausgesetzt, etwa Temperaturen von ungefähr 800 Grad Celsius und höher, während in noch anderen anschaulichen Ausführungsformen selbst eine Temperatur von ungefähr 600 Grad Celsius während der vorhergehenden Fertigungsprozesse nicht überschritten wird. Folglich werden ausgeprägte Dotierstoffprofile in den Drain- und Sourcegebieten 204a, 204b erhalten, wobei eine unerwünschte Diffusion von Komponenten der Halbleiterlegierung 211 ebenfalls effizient unterdrückt wird.
  • 2c zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, wird die Abstandshalterstruktur des Transistors 200b modifiziert, wie dies durch 207r angegeben ist, wobei die Abstandshalterstruktur in ihrer Breite und/oder Höhe verringert wird, um damit die verformungsinduzierende Wirkung während eines Millisekunden-Ausheizprozesses 210 zu reduzieren. In der gezeigten Ausführungsform wird das Abstandshalterelement 207b (siehe 2b) vor dem Prozess 210 im Wesentlichen entfernt. Zu diesem Zweck können gut etablierte Fertigungstechniken eingesetzt werden, beispielsweise wird der Transistor 200a mittels einer Lackmaske maskiert und das Bauelement 200 mit einer geeigneten Ätzumgebung ausgesetzt, um Material des Abstandshalterelements 207b selektiv zur Beschichtung 207a und zur Halbleiterlegierung 211 abzutragen. Z. B. kann heiße Phosphorsäure gemäß gut etablierter Ätzrezepte eingesetzt werden. Daraufhin wird die Lackmaske entfernt und das Bauelement 200 mit Einwirkung erhöhter Temperaturen, die durch den Ausheizprozess 210 erzeugt werden, ausgesetzt. Folglich erzeugt eine entsprechende Modifizierung der Abstandshalterstruktur 207 in dem Transistor 200a eine gewünschte Verformungskomponente, während eine entsprechende Wirkung in dem Transistor 200b deutlich geringer ist.
  • 2d zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, enthält der Transistor 200a einen verformungsinduzierenden Bereich 207s, der in der Abstandshalterstruktur 207 ausgebildet ist, wie dies auch zuvor mit Bezug zu dem verformungsinduzierenden Bereich 107s des Bauelements 100 (siehe 1e) erläutert ist. Folglich kann die entsprechende Zugverformungskomponente von der Abstandshalterstruktur 207, die den verformungsinduzierenden Bereich 207s enthält, erzeugt werden, wie dies auch zuvor erläutert ist. Andererseits besitzt der Transistor 200b darin eingebaut die Halbleiterlegierung 211, die für eine gewünschte Verformungskomponente in dem benachbarten Kanalgebiet 203 sorgt, beispielsweise in Form einer kompressiven Verformungskomponente. In der gezeigten Fertigungsphase ist auch eine Kontaktstruktur 220 über den Transistoren 220a, 220b vorgesehen, wobei die Kontaktstruktur ein dielektrisches Material 221a, das über dem Transistor 200a gebildet ist, enthält, und dass einen inneren Verspannungspegel so aufweist, dass die Verformungskomponente in dem Kanalgebiet 203 des Transistors 200a weiter verstärkt wird. In ähnlicher Weise ist ein dielektrisches Material 221b über dem Transistor 200b gebildet und besitzt einen inneren Verspannungspegel derart, dass die Verformungskomponente in dem Kanalgebiet 203 des Transistors 200b weiter vergrößert wird. Auf Grund der reduzierten Abstandshalterstruktur 207r kann das verformungsinduzierende Material der Schicht 221b nahe an dem Kanalgebiet 203 angeordnet werden, wodurch die gesamt verformungsinduzierende Wirkung weiter erhöht wird. Die Kontaktstruktur 220 umfasst ferner ein dielektrisches Zwischenschichtmaterial 222, etwa ein Siliziumdioxidmaterial und dergleichen. Wie gezeigt ist, enthalten bei Bedarf die Transistoren 200a, 200b Metallsilizidgebiete 212 in den Drain- und Sourcebereichen 204a, 204b und in den Gateelektroden 205.
  • Das in 2d gezeigte Halbleiterbauelement 200 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Die Metallsilizidgebiete 212 können mittels gut etablierter Silizidierungstechniken gebildet werden, woran sich das Abscheiden eines der Materialien 221a, 221b anschließt, wobei entsprechende Abscheideparameter geeignet so gewählt werden, dass ein gewünschter hoher innerer Verspannungspegel erhalten wird. Z. B. wird Siliziumnitridmaterial auf der Grundlage plasmaunterstützter CVD-(chemische Dampfabscheide-)Techniken mit einer hohen Zugverspannung oder kompressiven Verspannung aufgebracht. Danach wird ein unerwünschter Teil des zuvor abgeschiedenen verspannten dielektrischen Materials entfernt unter Anwendung gut etablierter Strukturierungsschemata und andere Schichten 221a oder 221b wird abgeschieden, um damit die gewünschten hohen inneren Verspannungspegel zu erhalten. Daraufhin wird ein unerwünschter Bereich entfernt und das dielektrische Zwischenschichtmaterial 222 wird aufgebracht und eingeebnet, so dass die Oberfläche für die Strukturierung entsprechender Kontaktöffnungen (nicht gezeigt) vorbereitet ist.
  • Es gilt also: Die vorliegende Erfindung stellt Fertigungstechniken bereit, in denen verbesserte Dotierstoffprofile in Drain- und Sourcegebieten erhalten werden, indem die thermisch induzierte Diffusion unterdrückt wird, wobei auch zusätzlich Verspannungsgedächtniseffekte erhalten werden, indem ein Millisekunden-Ausheizprozess nach der Fertigstellung der grundlegenden Transistorkonfiguration ausgeführt wird. Es wurde erkannt, dass ein entsprechender Millisekunden-Ausheizprozess zu einem effizienten verformungsinduzierenden Mechanismus führt, indem ein hohlraumartiger Bereich während der Erzeugung einer Zugverspannungskomponente in der Abstandshalterstruktur des Transistors beim Aktivieren und Rekristallisieren der Drain- und Sourcebereiche während des kurzen Ausheizprozesses erzeugt wird. Erfindungsgemäß wird die entsprechende Gedächtnistechnologie selektiv auf gewisse Transistoren angewendet, etwa n-Kanaltransistoren, während gleichzeitig die verformungsinduzierende Wirkung für die andere Art an Transistor auf Grund einer Reduzierung der Abstandshalterstruktur verringert wird, indem beispielsweise ein entsprechendes Abstandshalterelement vor dem Ausführen des kurzen Millisekunden-Ausheizprozesses abgetragen wird. Folglich können die gesamten Transistorabmessungen verringert werden, woraus sich eine höhere Packungsdichte ergibt, während auch die Transistorgeschwindigkeit verbessert wird.

Claims (9)

  1. Verfahren zur Herstellung eines Halbleiterbauelements (200) mit einem ersten und einem zweiten Transistor mit den Schritten: Ausführen einer Prozesssequenz zur Herstellung eines Dotierstoffprofils von Drain- und Sourcegebieten (204A) des ersten und zweiten Transistors (200A, 200B), die in einer Bauteilebene des Halbleiterbauelements gebildet sind, wobei die Einwirkung einer Prozesstemperatur von mehr als 800 Grad Celsius (°C) auf die Transistoren vermieden wird; Bilden eines dielektrischen Materials über zumindest einem Teil der Drain- und Sourcegebiete des ersten und zweiten Transistors durch Bilden eines Beschichtungsmaterials und Abscheiden eines Abstandshaltermaterials (207) auf dem Beschichtungsmaterial; Bilden von Abstandshalterstrukturen jeweils an den Seitenwänden der Gateelektroden des ersten und zweiten Transistors durch Strukturieren des dielektrischen Materials; Reduzieren einer Breite der Abstandshalterstruktur, die an den Seitenwänden der Gateelektrode des zweiten Transistors gebildet ist, während der erste Transistor maskiert ist; danach Ausheizen des ersten Transistors (200A) in Anwesenheit der Abstandshalterstruktur durch Ausführen eines Millisekunden-Ausheizprozesses; und Bilden von Kontaktstrukturen über den Transistoren nach dem Ausheizen des ersten Transistors (200A).
  2. Verfahren nach Anspruch 1, wobei Ausheizen des ersten Transistors (200A) umfasst: Einstellen einer Oberflächentemperatur in der Bauteilebene auf einen Bereich von 1200 Grad Celsius (°C) bis 1350 Grad Celsius (°C).
  3. Verfahren nach Anspruch 1, wobei Ausführen der Prozesssequenz umfasst: Bilden von Drain- und Sourcerweiterungsgebieten und gegendotierter Gebiete.
  4. Verfahren nach Anspruch 3, das ferner umfasst: Bilden einer eingebetteten verformungsinduzierenden Halbleiterlegierung in den Drain- und Sourcegebieten des ersten und/oder zweiten Transistors vor dem Ausführen der Prozesssequenz.
  5. Verfahren nach Anspruch 4, wobei die verformungsinduzierende Halbleiterlegierung in den Drain- und Sourcegebieten des ersten Transistors eine Zugverformung in einem Kanalgebiet (103) des ersten Transistors (200A) hervorruft.
  6. Verfahren nach Anspruch 5, wobei die verformungsinduzierende Halbleiterlegierung Kohlenstoff aufweist.
  7. Verfahren nach Anspruch 1, wobei das Ausheizen des ersten Transistors (200A) durch Ausführen des Millisekunden-Ausheizprozesses der einzige Prozess für die Dotierstoffaktivierung für diesen Transistor ist.
  8. Verfahren nach Anspruch 1, wobei das Ausheizen des ersten Transistors (200A) umfasst: Ausführen zweier oder mehrerer Millisekunden-Ausheizprozesse nach dem Ausführen der Prozesssequenz.
  9. Verfahren nach Anspruch 1, wobei der zweite Transistor (200B) ein p-Kanaltransistor ist.
DE102008059501A 2008-11-28 2008-11-28 Technik zur Verbesserung des Dotierstoffprofils und der Kanalleitfähigkeit durch Millisekunden-Ausheizprozesse Active DE102008059501B4 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE102008059501A DE102008059501B4 (de) 2008-11-28 2008-11-28 Technik zur Verbesserung des Dotierstoffprofils und der Kanalleitfähigkeit durch Millisekunden-Ausheizprozesse
US12/623,683 US8143133B2 (en) 2008-11-28 2009-11-23 Technique for enhancing dopant profile and channel conductivity by millisecond anneal processes
US13/401,896 US8338885B2 (en) 2008-11-28 2012-02-22 Technique for enhancing dopant profile and channel conductivity by millisecond anneal processes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102008059501A DE102008059501B4 (de) 2008-11-28 2008-11-28 Technik zur Verbesserung des Dotierstoffprofils und der Kanalleitfähigkeit durch Millisekunden-Ausheizprozesse

Publications (2)

Publication Number Publication Date
DE102008059501A1 DE102008059501A1 (de) 2010-06-24
DE102008059501B4 true DE102008059501B4 (de) 2012-09-20

Family

ID=42193961

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102008059501A Active DE102008059501B4 (de) 2008-11-28 2008-11-28 Technik zur Verbesserung des Dotierstoffprofils und der Kanalleitfähigkeit durch Millisekunden-Ausheizprozesse

Country Status (2)

Country Link
US (2) US8143133B2 (de)
DE (1) DE102008059501B4 (de)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008059501B4 (de) * 2008-11-28 2012-09-20 Advanced Micro Devices, Inc. Technik zur Verbesserung des Dotierstoffprofils und der Kanalleitfähigkeit durch Millisekunden-Ausheizprozesse
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
DE102011003439B4 (de) * 2011-02-01 2014-03-06 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Durchlassstromerhöhung in Feldeffekttransistoren durch asymmetrische Konzentrationsprofile von Legierungssubstanzen einer Kanalhalbleiterlegierung und Halbleiterbauelement
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8765561B2 (en) * 2011-06-06 2014-07-01 United Microelectronics Corp. Method for fabricating semiconductor device
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
CN103066122B (zh) * 2011-10-20 2016-01-20 中国科学院微电子研究所 Mosfet及其制造方法
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
CN103545211A (zh) * 2012-07-13 2014-01-29 中国科学院微电子研究所 半导体器件制造方法
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
JP2016500927A (ja) 2012-10-31 2016-01-14 三重富士通セミコンダクター株式会社 低変動トランジスタ・ペリフェラル回路を備えるｄｒａｍ型デバイス、及び関連する方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US9379214B2 (en) * 2014-02-14 2016-06-28 Semi Solutions Llc Reduced variation MOSFET using a drain-extension-last process
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
US9911824B2 (en) 2015-09-18 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with multi spacer
US9536982B1 (en) * 2015-11-03 2017-01-03 International Business Machines Corporation Etch stop for airgap protection
JP6841666B2 (ja) * 2017-01-13 2021-03-10 株式会社Ｓｃｒｅｅｎホールディングス 結晶構造制御方法および熱処理方法
US10510860B2 (en) * 2017-08-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10483372B2 (en) 2017-09-29 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Spacer structure with high plasma resistance for semiconductor devices
KR102414957B1 (ko) 2018-06-15 2022-06-29 삼성전자주식회사 반도체 장치의 제조 방법
US10529851B1 (en) 2018-07-12 2020-01-07 International Business Machines Corporation Forming bottom source and drain extension on vertical transport FET (VTFET)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380044B1 (en) * 2000-04-12 2002-04-30 Ultratech Stepper, Inc. High-speed semiconductor transistor and selective absorption process forming same
WO2007054403A1 (en) * 2005-11-14 2007-05-18 International Business Machines Corporation Structure and method to increase strain enhancement with spacerless fet and dual liner process
US20070202653A1 (en) * 2006-02-28 2007-08-30 Jan Hoentschel Technique for forming a strained transistor by a late amorphization and disposable spacers
US20070281472A1 (en) * 2006-05-31 2007-12-06 Patrick Press Method of increasing transistor performance by dopant activation after silicidation

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4108686A (en) * 1977-07-22 1978-08-22 Rca Corp. Method of making an insulated gate field effect transistor by implanted double counterdoping
US5460993A (en) * 1995-04-03 1995-10-24 Taiwan Semiconductor Manufacturing Company Ltd. Method of making NMOS and PMOS LDD transistors utilizing thinned sidewall spacers
US7335545B2 (en) * 2002-06-07 2008-02-26 Amberwave Systems Corporation Control of strain in device layers by prevention of relaxation
US20070196991A1 (en) * 2006-02-01 2007-08-23 Texas Instruments Incorporated Semiconductor device having a strain inducing sidewall spacer and a method of manufacture therefor
US7741200B2 (en) * 2006-12-01 2010-06-22 Applied Materials, Inc. Formation and treatment of epitaxial layer containing silicon and carbon
US7494857B2 (en) * 2006-12-29 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced activation approach for MOS devices
US7846803B2 (en) * 2007-05-31 2010-12-07 Freescale Semiconductor, Inc. Multiple millisecond anneals for semiconductor device fabrication
DE102008059501B4 (de) * 2008-11-28 2012-09-20 Advanced Micro Devices, Inc. Technik zur Verbesserung des Dotierstoffprofils und der Kanalleitfähigkeit durch Millisekunden-Ausheizprozesse

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380044B1 (en) * 2000-04-12 2002-04-30 Ultratech Stepper, Inc. High-speed semiconductor transistor and selective absorption process forming same
WO2007054403A1 (en) * 2005-11-14 2007-05-18 International Business Machines Corporation Structure and method to increase strain enhancement with spacerless fet and dual liner process
US20070202653A1 (en) * 2006-02-28 2007-08-30 Jan Hoentschel Technique for forming a strained transistor by a late amorphization and disposable spacers
US20070281472A1 (en) * 2006-05-31 2007-12-06 Patrick Press Method of increasing transistor performance by dopant activation after silicidation

Also Published As

Publication number Publication date
US8338885B2 (en) 2012-12-25
US8143133B2 (en) 2012-03-27
US20120146155A1 (en) 2012-06-14
DE102008059501A1 (de) 2010-06-24
US20110121398A1 (en) 2011-05-26

Similar Documents

Publication Publication Date Title
DE102008059501B4 (de) Technik zur Verbesserung des Dotierstoffprofils und der Kanalleitfähigkeit durch Millisekunden-Ausheizprozesse
DE102006009272B4 (de) Verfahren zur Herstellung eines verspannten Transistors durch eine späte Amorphisierung und durch zu entfernende Abstandshalter
DE102006019921B4 (de) Verfahren zur Herstellung des Transistors mit eingebetteter Schicht mit Zugverformung mit geringem Abstand zu der Gateelektrode
DE102009006884B4 (de) Verfahren zur Herstellung eines Transistorbauelementes mit In-Situ erzeugten Drain- und Source-Gebieten mit einer verformungsinduzierenden Legierung und einem graduell variierenden Dotierstoffprofil und entsprechendes Transistorbauelement
DE102007030053B4 (de) Reduzieren der pn-Übergangskapazität in einem Transistor durch Absenken von Drain- und Source-Gebieten
DE102006019937B4 (de) Verfahren zur Herstellung eines SOI-Transistors mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers
DE102009010882B4 (de) Transistor mit einer eingebetteten Halbleiterlegierung in Drain- und Sourcegebieten, die sich unter die Gateelektrode erstreckt und Verfahren zum Herstellen des Transistors
DE102008026213B3 (de) Verfahren zur Durchlassstromerhöhung in Transistoren durch asymmetrische Amorphisierungsimplantation
DE102008030854B4 (de) MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
DE102010028462B4 (de) Verspannungsgedächtnistechnik mit geringerer Randzonenkapazität auf der Grundlage von Siliziumnitrid in MOS-Halbleiterbauelementen
DE102006019835B4 (de) Transistor mit einem Kanal mit Zugverformung, der entlang einer kristallographischen Orientierung mit erhöhter Ladungsträgerbeweglichkeit orientiert ist
DE10255849B4 (de) Verbesserte Drain/Source-Erweiterungsstruktur eines Feldeffekttransistors mit dotierten Seitenwandabstandselementen mit hoher Permittivität und Verfahren zu deren Herstellung
DE102008011931B4 (de) Verringerung der Speicherinstabilität durch lokale Anpassung der Rekristallisierungsbedingungen in einem Cache-Bereich eines Halbleiterbauelements
DE102008054075B4 (de) Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren
DE102007015500B4 (de) Verfahren zum Erzeugen einer Zugverspannung bei einem Halbleiterbauelement durch wiederholtes Anwenden von "Verspannungsgedächtnisverfahren" und Halbleiterbauelement
DE102006019936B4 (de) Halbleiterbauelement mit unterschiedlich verspannten Ätzstoppschichten in Verbindung mit PN-Übergängen unterschiedlicher Gestaltung in unterschiedlichen Bauteilgebieten und Verfahren zur Herstellung des Halbleiterbauelements
DE102008063427A1 (de) Transistor mit einem eingebetteten verformungsinduzierenden Material mit einer graduell geformten Gestaltung
DE102008035816A1 (de) Leistungssteigerung in PMOS- und NMOS-Transistoren auf der Grundlage eines Silizium/Kohlenstoff-Materials
DE102010029532B4 (de) Transistor mit eingebettetem verformungsinduzierenden Material, das in diamantförmigen Aussparungen auf der Grundlage einer Voramorphisierung hergestellt ist
DE102008063399B4 (de) Asymmetrischer Transistor mit einer eingebetteten Halbleiterlegierung mit einer asymmetrischen Anordnung und Verfahren zur Herstellung des Transistors
DE102008007003B4 (de) Verfahren zum selektiven Erzeugen von Verformung in einem Transistor durch eine Verspannungsgedächtnistechnik ohne Hinzufügung weiterer Lithographieschritte
DE102011003439B4 (de) Verfahren zur Durchlassstromerhöhung in Feldeffekttransistoren durch asymmetrische Konzentrationsprofile von Legierungssubstanzen einer Kanalhalbleiterlegierung und Halbleiterbauelement
DE102008016512B4 (de) Erhöhen der Verspannungsübertragungseffizienz in einem Transistor durch Verringern der Abstandshalterbreite während der Drain- und Source-Implantationssequenz
DE102008016426B4 (de) Verfahren zum Erzeugen einer Zugverformung durch Anwenden von Verspannungsgedächtnistechniken in unmittelbarer Nähe zu der Gateelektrode
DE102008011813B4 (de) Halbleiterbauelement mit einem Metallgatestapel mit reduzierter Höhe und Verfahren zur Herstellung des Bauelements

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20121221

R081 Change of applicant/patentee

Owner name: ADVANCED MICRO DEVICES, INC., SANTA CLARA, US

Free format text: FORMER OWNERS: ADVANCED MICRO DEVICES, INC., SUNNYVALE, CALIF., US; AMD FAB 36 LIMITED LIABILITY COMPANY & CO. KG, 01109 DRESDEN, DE

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE