DE102008011931B4 - Verringerung der Speicherinstabilität durch lokale Anpassung der Rekristallisierungsbedingungen in einem Cache-Bereich eines Halbleiterbauelements - Google Patents

Verringerung der Speicherinstabilität durch lokale Anpassung der Rekristallisierungsbedingungen in einem Cache-Bereich eines Halbleiterbauelements Download PDF

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Abstract

Verfahren mit den Schritten:
selektives Ausführen eines Voramorphisierungsprozesses für Drain- und Sourcegebiete mehrerer erster n-Kanaltransistoren in einem ersten Bauteilgebiet eines Halbleiterbauteils, während mehrere erste p-Kanaltransistoren in dem ersten Bauteilgebiet maskiert sind und während mehrere zweite p-Kanaltransistoren und mehrere zweite n-Kanaltransistoren, die in einem Speicherbauteilgebiet des Halbleiterbauelements ausgebildet sind, maskiert sind;
Ausheizen der ersten und der zweiten p-Kanaltransistoren und der ersten und der zweiten n-Kanaltransistoren in Anwesenheit einer Materialschicht, die zumindest über dem ersten Bauteilgebiet ausgebildet ist, so dass die ersten n-Kanaltransistoren in einem verformten Zustand rekristallisieren; und
Bereitstellen eines zusätzlichen verformungsinduzierenden Mechanismus in dem ersten Bauteilgebiet und dem Speicherbauteilgebiet, um eine Verformung in den ersten und zweiten p-Kanaltransistoren und den zweiten n-Kanaltransistoren hervorzurufen.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Offenbarung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung von Feldeffekttransistoren in komplexen Schaltungen mit einem komplexen Logikschaltungsteil und einem Speicherbereich, etwa einem Cache-Speicher bzw. schnellen Zwischenspeicher einer CPU.
  • Beschreibung des Stands der Technik
  • Die Herstellung integrierter Schaltungen erfordert das Ausbilden einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie aktuell der vielversprechendste Ansatz auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Ausbilden eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen den Source- und Draingebieten ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, schnell einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Somit wird die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die Reduzierung der Transistorabmessungen zieht ebenfalls eine Reihe von damit verknüpften Problemen nach sich, die es zu lösen gilt, um nicht in unerwünschter Weise die durch das stetige Verringern der Kanallänge von MOS-Transistoren gewonnenen Vorteile aufzuheben. Ein wichtiges Problem in dieser Hinsicht ist das Auftreten sogenannter Kurzkanaleffekte, die beim Verringern der Kanallänge auftreten. Im Allgemeinen wird bei einer geringeren Kanallänge die Steuerung des Kanals zunehmend schwierig und erfordert spezielle Entwurfsmaßnahmen, etwa die Verringerung der Dicke der Gateisolationsschicht, ein Erhöhen der Dotierstoffkonzentration in den Kanalgebieten, und dergleichen. Diese Gegenmaßnahmen können jedoch die Ladungsträgerbeweglichkeit in dem Kanalgebiet beeinträchtigen. Um somit das Transistorleistungsverhalten weiter zu steigern, wurde auch vorgeschlagen, die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge zu erhöhen.
  • In Prinzip können mindestens zwei Mechanismen in Kombination oder separat eingesetzt werden, um die Beweglichkeit der Ladungsträger in dem Kanalgebiet zu steigern. Erstens, die Dotierstoffkonzentration innerhalb des Kanalgebiets kann verringert werden, wodurch Streuereignisse für die Ladungsträger verringert werden und damit die Leitfähigkeit erhöht wird. Jedoch beeinflusst das Verringern der Dotierstoffkonzentration in dem Kanalgebiet deutlich die Schwellwertspannung bzw. Einsetzspannung des Transistorbauelements und kann die Kanalsteuerbarkeit beeinflussen, wie dies zuvor erläutert ist, wodurch die Verringerung der Dotierstoffkonzentration eine wenig attraktive Lösung ist, sofern nicht andere Mechanismen entwickelt werden, um eine gewünschte Schwellwertspannung einzustellen. Zweitens, die Gitterstruktur in dem Kanalgebiet kann modifiziert werden, beispielsweise durch Erzeugen einer Zugverformung oder einer Druckverformung, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet die Beweglichkeit von Elektronen, was sich wiederum direkt in einer Zunahme der Leitfähigkeit für n- Kanaltransistoren ausdrückt. Andererseits kann eine kompressive Verformung in dem Kanalgebiet die Löcherbeweglichkeit erhöhen, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern.
  • Daher wird häufig eine Technik eingesetzt, die das Erzeugen gewünschter Verspannungsbedingungen innerhalb des Kanalgebiets unterschiedlicher Transistorelemente ermöglicht, indem individuell die Verspannungseigenschaften einer Kontaktätzstoppschicht modifiziert werden, die nach der Fertigstellung der grundlegenden Transistorstruktur aufgebracht wird, um Kontaktöffnungen zu dem Gate und zu den Drain- und Sourceanschlüssen in einem dielektrischen Zwischenschichtmaterial zu bilden. Die effektive Steuerung der mechanischen Verspannung in dem Kanalgebiet, d. h. eine effektive Verspannungstechnologie, kann erreicht werden, indem individuell die interne Verspannung in der Kontaktätzstoppschicht eingestellt wird, um etwa eine Kontaktätzstoppschicht mit einer inneren kompressiven Verspannung über einem p-Kanaltransistor anzuordnen, während eine Kontaktätzstoppschicht mit einer inneren Zugverformung über einem n-Kanaltransistor angeordnet wird, wodurch eine Druckverformung bzw. Zugverformung in den jeweiligen Kanalgebieten erzeugt wird.
  • Es sind auch andere verformungsinduzierende Mechanismen für unterschiedliche Transistorarten verfügbar, um in selektiver Weise die Ladungsträgerbeweglichkeit zu erhöhen. Beispielsweise kann Verformung in den Kanalgebieten erzeugt werden, indem in geeigneter Weise verformungsinduzierende Materialien in die grundlegende Transistorstruktur eingebaut werden, wobei das verformungsinduzierende Material nahe an dem Kanalgebiet angeordnet wird, woraus sich letztlich hohe Verformungspegel ergeben. Ein häufig eingesetzter Lösungsweg ist in dieser Hinsicht der Einbau eines Halbleitermaterials mit einer anderen natürlichen Gitterkonstante im Vergleich zu dem Basismaterial, d. h. dem Silizium. Häufig wird eine Silizium/Germanium-Mischung in und/oder nahe dem Kanalgebiet in einem verformten Zustand oder einem relaxierten Zustand angeordnet, wobei dies von der gesamten Verformungstechnologiestrategie abhängt, um die gewünschte Art an Verformung zu erreichen. Beispielsweise kann eine verformte Silizium/Germanium-Legierung in den Drain- und Sourcebereichen vorgesehen werden, wodurch eine kompressive Verformung in den benachbarten Kanalgebieten hervorgerufen wird, was wiederum zu einer erhöhten Stromtragefähigkeit von p-Kanaltransistoren führt.
  • Ferner können verbesserte Gestaltungstechniken für pn-Übergänge in modernen SOI-Bauelementen zur Erhöhung des Leistungsverhaltens eingesetzt werden, indem abrupte pn-Übergänge zur Verringerung der Übergangskapazität erzeugt werden, was sich wiederum in einer erhöhten Schaltgeschwindigkeit ausdrückt. Dazu kann ein sogenannter Voramorphisierungsschritt vor der Drain/Source-Implantation ausgeführt werden, um in präziserer Weise die Dotierstoffkonzentration zu definieren. Das im Wesentlichen amorphe Silizium in den Drain- und Sourcegebieten gefordert jedoch eine Ausheizung zum Rekristallisieren, was zu Disiokationsdefekten in dem Körpergebiet des SOI-Transistors und in den Drain- und Sourcegebieten führen kann. In SOI-Architekturen kann die weiter verringerte Übergangskapazität in Verbindung mit den an sich unerwünschten Dislokationsdefekten zu einem deutlichen Leistungsgewinn führen, da die größeren Übergangsleckströme, die durch die Dislokationsdefekte verursacht werden, die Effekte des schwebenden Körpers verringern können, während die geringere Übergangskapazität zu erhöhten Schaltgeschwindigkeit beiträgt. Somit kann diese bessere Gestaltungstechnologie für die pn-Übergänge mit dem Lösungsweg für verspannte Schichten in einem Versuch kombiniert werden, das Bauteilverhalten weiter zu verbessern.
  • In noch anderen Lösungen zur Steigerung des Leistungsverhaltens anspruchsvoller Transistorbauelemente kann der im Wesentlichen amorphisierte Zustand der Drain- und Sourcebereiche auch verwendet werden, um den schließlich erhaltenen Verspannungspegel in dem Kanalgebiet zu erhöhen, indem die amorphisierten Bereiche in Anwesenheit einer steifen Schicht, die über dem Transistorbereich ausgebildet ist, rekristallisiert werden, wobei die Verformung auch im Wesentlichen nach dem Entfernen der steifen Materialschicht beibehalten wird. Ohne die vorliegende Anmeldung auf die folgende Erläuterung einschränken zu wollen, so wird angenommen, dass das Bilden einer steifen Materialschicht, etwa von Siliziumnitrid, auf einem im Wesentlichen amorphisierten Gebiet eine hohe Zugverformung in dem Material beim Rekristallisieren während eines Ausheizprozesses hervorruft, da das anfängliche kristalline Drain- und Sourcematerial sich während des Amorphisierens im Volumen ausdehnt, wobei die Verringerung des Volumens während des Ausheizprozesses in Anwesenheit der steifen Materialschicht, die nach der Volumenzunahme gebildet wurde, im Wesentlichen unterdrückt wird. Somit kann nach dem Entfernen der steifen Schicht der verformte Bereich der Drain- und Sourcegebiete mit dem umgebenden kristallinen Material Wechselwirken und eine Zugverformung in dem Kanalgebiet hervorrufen. Somit kann in Verbindung mit den obigen Betrachtungen im Hinblick auf Voramorphisierungstechniken in Bezug auf die technische Gestaltung der pn-Übergänge diese Voramorphisierung auch vorteilhaft für n-Kanaltransistoren angewendet werden, da der zusätzliche Verformungseffekt, der zuvor beschrieben ist, weiter zu einem verbesserten Verhalten von n-Kanaltransistoren beitragen kann. Andererseits kann die zusätzliche Zugverformung das Verhalten der p-Kanaltransistoren negativ beeinflussen, für die jedoch andere sehr effiziente verformungsinduzierende Mechanismen verfügbar sind, so dass in vielen Fällen die Voramorphisierung auf n-Kanaltransistoren beschränkt wird.
  • Obwohl diese Technik sehr effizient beim individuellen Verbessern des Leistungsverhaltens einzelner n-Kanaltransistoren ist, kann eine erhöhte Ausfallwahrscheinlichkeit und/oder eine geringe Produktionsbeute in komplexen Schaltungen mit Logikschaltungen und hochdichten Speicherbereichen, etwa statischen RAM-(Speicher mit wahlfreiem Zugriff)Zellen beobachtet werden, wodurch der zuvor beschriebene Lösungsvorschlag mit einer Voramorphisierung für n-Kanaltransistoren wenig erfolgversprechend bei der Herstellung modernster integrierter Schaltungen ist.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung Halbleiterbauelemente und Verfahren zum Verbessern des Transistorverhaltens in komplexen integrierten Schaltungen, während eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in ihrer Auswirkung reduziert werden.
  • Überblick über die Offenbarung
  • Im Allgemeinen betrifft die vorliegende Offenbarung eine Technik zur Herstellung von Transistorelementen mit verbessertem Leistungsverhalten in geschwindigkeitskritischen Bauteilbereichen, etwa in Logikblöcken komplexer Halbleiterbauelemente, wobei eine hohe Verformungskomponente in dem Kanalgebiet für die gewünschte Stromtragefähigkeit und Schaltgeschwindigkeit sorgt. Zu diesem Zweck kann insbesondere das Leistungsverhalten von n-Kanaltransistoren gesteigert werden, indem verformungsinduzierende Mechanismen in Verbindung mit einem verbesserten pn-Übergangsprofil bereitgestellt werden was auf der Grundlage von Amorphisierungsprozessen bewerkstelligt werden kann, wobei beim Rekristallisieren der amorphisierten Bereiche in den n-Kanaltransistoren eine erhöhte Gesamtverformungskomponente sowie ein gewünschtes Übergangsverhalten erreicht werden kann. Wie zuvor erläutert ist, führt die Rekristallisierung amorphisierter Bereiche zu Dislokationsdefekten, die akzeptabel sein können, wenn das Gesamttransistorleistungsverhalten zu verbessern ist, beispielsweise in SOI-Bauelementen, während entsprechende Dislokationsdefekte in anderen Bauteilbereichen, etwa Speicherbereichen moderner zentraler Recheneinheiten zu deutlichen Instabilitäten der Speicherzellen führen können, trotz der moderat hohen Verformungskomponenten, die durch den Amorphisierungsprozess erreicht werden. Da angenommen wird, dass eine starke Abhängigkeit zwischen dem Amorphisierungprozess – und damit dem Ausmaß an Kristallschäden in Bereichen der Drain- und Sourcegebieten von n-Kanaltransistoren und der resultierenden Verformung, die durch Rekristallisieren der Drain- und Sourcegebiete erreicht wird – und der beobachteten Instabilität von Speicherzellen besteht, betreffen die hierin offenbarten Prinzipien eine lokale Modifizierung der Rekristallisierungsbedingungen in Bauteilbereichen, etwa Logikblöcken und äußerst sensiblen Bereichen, etwa statischen RAM-Gebieten. D. h., die Bedingungen zum Erreichen einer hohen mechanischen Verformungskomponente in n-Kanaltransistoren unter Anwendung eines Amorphisierungsprozesses wird in geschwindigkeitskritischen Logikblöcken beibehalten, wodurch die Möglichkeit geschaffen wird, die verformungsinduzierenden Mechanismen weiter zu verbessern, ohne eine Beschränkung im Hinblick auf erhöhte Ausbeuteverluste auf Grund der Instabilität der Speicherzellen, wobei auch Kristalldefekte, etwa Dislokationen beibehalten werden, wie sie ggf. sogar als vorteilhaft im Hinblick auf das Reduzieren der Effekte des schwebenden Körpers in SOI-Bauelementen und dergleichen erachtet werden. Andererseits können deutlich unterschiedliche Bedingungen zum Aktivieren der Drain- und Sourcegebiete der n-Kanaltransistoren in Speicherbereichen geschaffen werden, indem lokal die Wahrscheinlichkeit des Erzeugens von Dislokationsdefekten verringert wird.
  • In einigen hierin offenbarten anschaulichen Aspekten werden effiziente Verspannungsgedächtnistechniken eingesetzt für n-Kanaltransistoren, um einen hohen Verformungspegel in geschwindigkeitskritischen Gebieten zu erreichen, während der Amorphisierungsprozess, der für die Verspannungsgedächtnistechnik erforderlich ist, auf die geschwindigkeitskritischen Bauteilbereiche beschränkt ist, wodurch deutlich unterschiedliche Bedingungen während einer entsprechenden Wärmebehandlung geschaffen werden, die daher zu einem weniger ausgeprägten Verformungspegel in den n-Kanaltransistoren der Speicherzellen führt, wobei zusätzlich die Gesamtstabilität verbessert wird. Obwohl der Verformungspegel in dem Speicherbereich kleiner sein kann, wird das gesamte Bauteilleistungsverhalten nicht wesentlich negativ beeinflusst, da typischerweise die geschwindigkeitskritischen Bauteilbereiche den begrenzenden Faktor für das Gesamtbauteilleistungsverhalten repräsentieren. Da der verformungsinduzierende Mechanismus, beispielsweise das Ausmaß an Gitterschäden vor einer verformten Rekristallisierung der Drain- und Sourcebereiche der n-Kanaltransistoren in dem Logikblock, nicht mehr durch Stabilitätskriterien für den Speicherbereich beschränkt ist, kann ein noch weiter verbesserter verformungsinduzierender Mechanismus eingesetzt werden, wodurch eine weitere Zunahme der Gesamtleistungsfähigkeit ermöglicht wird, ohne dass eine höhere Wahrscheinlichkeit für Ausbeuteverluste auf Grund der Funktionsinstabilitäten in den Speichergebieten hervorgerufen wird.
  • In anderen anschaulichen hierin offenbarten Aspekten werden die Bedingungen während des Rekristallisierens von Drain- und Sourcegebieten in n-Kanaltransistoren von Speicherbereichen in lokaler Weise modifiziert, indem für eine unterschiedliche Form der amorphisierten Bereiche in den Speicherbereichen im Vergleich zu den n-Kanaltransistoren der Logikblöcke gesorgt wird, um damit die Position von Dislokationsdefekten zu „verschieben”, was zu einer erhöhten Funktionsstabilität der Speicherzellen führen kann. Zu diesem Zweck wird in einigen anschaulichen Aspekten eine geneigte Amorphisierungsimplantation lokal im Speicherbereich ausgeführt, wodurch das Positionieren der Defekte an weniger kritischen Bereichen des Transistors ermöglicht wird.
  • Ein anschauliches hierin offenbartes Verfahren umfasst das selektive Ausführen eines Voramorphisierungsprozesses für Drain- und Sourcegebiete von ersten n-Kanaltransistoren in einem ersten Bauteilgebiet eines Halbleiterbauteils, während erste p-Kanaltransistoren in dem ersten Bauteilgebiet maskiert werden und während auch zweite p-Kanaltransistoren und zweite n-Kanaltransistoren, die in einem Speicherbauteilgebiet des Halbleiterbauelements ausgebildet sind, maskiert werden. Das Verfahren umfasst ferner das Ausheizen der ersten und zweiten p-Kanaltransistoren und n-Kanaltransistoren in Anwesenheit einer Materialschicht, die über dem ersten Bauteilgebiet ausgebildet ist, um damit die ersten n-Kanaltransistoren in einem verformten Zustand zu rekristallisieren. Des weiteren umfasst das Verfahren das Vorsehen eines zusätzlichen verformungsinduzierenden Mechanismus in dem ersten Bauteilgebiet und dem Speicherbauteilgebiet, um eine Verformung in den ersten und zweiten p-Kanaltransistoren zu erzeugen.
  • Ein weiteres anschauliches hierin offenbartes Verfahren umfasst das Ausführen eines ersten Amorphisierungsprozesses für erste n-Kanaltransistoren eines ersten Bauteilgebiets eines Halbleiterbauelements. Das Verfahren umfasst ferner das Ausführen eines zweiten Amorphisierungsprozesses für zweite n-Kanaltransistoren eines Speicherbauteilgebiets, während das erste Bauteilgebiet maskiert ist, wobei der zweite Amorphisierungsprozess einen Implantationsschritt unter Anwendung eines Neigungswinkels zum Einführen einer Implantationssorte umfasst. Die ersten und die zweiten n-Kanaltransistoren werden ausgeheizt und ein verspanntes dielektrisches Material wird über den ersten und zweiten n-Kanaltransistoren gebildet, wobei das verspannte dielektrische Material eine Zugverformung in einem Kanalgebiet der ersten und zweiten n-Kanaltransistoren hervorruft.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Offenbarung sind in den angefügten Patentansprüchen und/oder in der folgenden detaillierten Beschreibung beschrieben. Ein besseres Verständnis kann auf der Grundlage der folgenden Beschreibung erreicht werden, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1d schematisch Querschnittsansichten eines Halbleiterbauelements mit einem geschwindigkeitskritischen Bauteilgebiet, etwa einem Logikblock, und einem Speicherblock während diverser Fertigungsphasen zeigen, um verformte n-Kanaltransistoren unter Anwendung eines selektiven Amorphisierungsprozesses gemäß anschaulicher Ausführungsformen zu bilden;
  • 1e schematisch eine Draufsicht des Bauelements aus den 1a bis 1d zeigt; und
  • 1f bis 1i schematisch Querschnittsansichten des Halbleiterbauelements mit dem Speichergebiet und dem geschwindigkeitskritischen Bauteilgebiet gemäß noch weiterer anschaulicher Ausführungsformen zeigen, wobei eine höhere Stabilität in dem Speichergebiet erreicht wird mittels eines geneigten Amorphisierungsprozesses gemäß noch weiteren anschaulichen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die vorliegende Offenbarung betrifft eine Technik zur Verbesserung des Leistungsverhaltens komplexer Halbleiterbauelemente mit geschwindigkeitskritischen Bauteilgebieten, etwa Logikblöcken von komplexen integrierten Halbleiterbauelementen, etwa CPU-Kernen und dergleichen, wobei in anschaulichen Ausführungsformen die Transistoren in einer SOI-(Silizium-auf-Isolator-)Konfiguration vorgesehen sind. Andererseits umfasst das komplexe Halbleiterbauelement ein dicht gepacktes Speichergebiet, etwa einen statischen RAM-(Speicher mit wahlfreiem Zugriff)Bereich, wobei die Funktionsstabilität in diesen Bereich deutlich von einer komplexen gegenseitigen Wechselwirkung zwischen Verformungskomponenten und Kristalldefekten, etwa Dislokationsdefekten, abhängt. Somit betrifft die vorliegende Offenbarung die Problematik einer Kombination von verformungsinduzierenden Mechanismen, wie sie durch Vorsehen stark verspannter dielektrischer Materialien über den Transistorstrukturen möglicherweise in Verbindung mit anderen verformungsinduzierenden Mechanismen eingesetzt werden, wobei eine Amorphisierung von Drain- und Sourcebereichen von n-Kanaltransistoren den gesamten verformungsinduzierenden Mechanismus weiter verbessern kann, indem beispielsweise Verspannungsgedächtnistechniken eingesetzt werden, in denen der Drain- und Sourcebereich in Anwesenheit einer steifen Materialschicht, etwa einer Siliziumnitridschicht, rekristallisiert wird, woraus sich ein verformter Zustand des rekristallisierten Materials ergibt, selbst wenn die steife Materialschicht teilweise oder vollständig entfernt wird. Somit kann die Technik des Rekristallisierens der Drain- und Sourcebereiche von n-Kanaltransistoren in Anwesenheit einer Materialschicht vorteilhaft mit dem Vorsehen eines stark verspannten dielektrischen Materials nach der Fertigstellung der grundlegenden Transistorstruktur kombiniert werden, wodurch hohe Verformungspegel erreicht werden, was in den geschwindigkeitskritischen Bauteilgebieten wünschenswert sein kann, wobei jedoch die Bedingungen während des Rekristallisierungsprozesses deutlich die Produktionsausbeute und die Stabilität der Speicherzellen beeinflussen können.
  • Ohne die vorliegende Anmeldung auf die folgende Erläuterung einschränken zu wollen, so wird dennoch angenommen, dass eine erhöhte Empfindlichkeit von Speicherzellen mit Schwellwertschwankungen korreliert ist, die stark von der Stromtragefähigkeit der Transistoren in Verbindung mit der Defektrate insbesondere bei SOI-Architekturen abhängt, wobei der entsprechende Transistorkörper nicht mit einem Referenzpotential verbunden ist. Folglich können Schwankungen der Effektivität und Intensität der Dislokationsdefekte, die im Prinzip für hohe Übergangsleckströme und damit eine Verringerung des schwebenden Körpereffekts sorgen, deutlich das Funktionsverhalten von Schaltungsbereichen beeinflussen, in denen ein hohes Maß an Schwellwertspannungsanpassung erforderlich ist, etwa in Speicherzellen. Folglich sind für geschwindigkeitskritische Signalwege, etwa im CPU-Kern, in welchem die schwellwertspannungsbezogenen Abhängigkeiten weniger kritisch sind, in denen jedoch ein hohes Transistorleistungsverhalten wünschenswert ist, hohe interne Verformungspegel erforderlich, während auch die entsprechenden Kristalldefekte als vorteilhaft betrachtet werden. Andererseits kann in den statischen RAM-Bereichen die Intensität eines Amorphisierungsprozesses gemäß den hierin offenbarten Prinzipien verringert werden, ohne geschwindigkeitskritische Bauteilbereiche zu beeinflussen, wodurch auch das Übergangsprofil und die schließlich erhaltene mechanische Verformung eingestellt werden.
  • In noch anderen anschaulichen hierin offenbarten Ausführungsformen wird eine Modifizierung der Voramorphisierungsbedingungen erreicht, indem die entsprechenden Wachstumsdefekte an weniger kritischen, Bereichen angeordnet werden, d. h. mit Abstand zu den pn-Übergängen angeordnet werden, was zu einer weniger ausgeprägten Abhängigkeit des Funktionsverhaltens der Speicherzellen von dem inneren Verformungspegel führt, der somit auf einen moderat hohen Wert gehalten werden kann selbst in empfindlichen Speicherbereichen.
  • In anderen anschaulichen hierin offenbarten Aspekten kann beim Rekristallisieren von im Wesentlichen amorphisierten Drain- und Sourcebereichen eine Verringerung von Gitterdefekten erreicht werden, indem die kristallographische Konfiguration des Siliziumbasismaterials geeignet so gewählt wird, dass die horizontalen und vertikalen Wachstumsrichtungen äquivalente Miller-Indezies aufweisen.
  • Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
  • 1a zeigt schematisch ein Halbleiterbauelement 160 mit einem ersten Bauteilgebiet 150L, das ein Gebiet repräsentiert, in welchem Logikschaltungen enthalten sind, die hohe innere Verformungspegel erfordern, wie dies zuvor erläutert ist. Beispielsweise repräsentiert das erste Bauteilgebiet 150L einen Logikschaltungsblock einer modernen CPU (zentrale Recheneinheit), die einen kritischen Signalweg und dergleichen enthält. Das Bauelement 160 umfasst ferner ein Speichergebiet 150M, das eine hohe Integrationsdichte aufweist, wie dies beispielsweise bei statischen RAM-Bereichen in komplexen Halbleiterbauelementen, etwa CPU's, und dergleichen der Fall ist, wenn das Gebiet 150M einen Cache-Speicher repräsentiert. Wie zuvor erläutert ist, enthält das Speichergebiet 150M Transistorbauelemente, die im Hinblick auf den inneren Verformungspegel in Verbindung mit Kristalldefekten empfindlich sind. Jedes der Bauteilgebiete 150L, 150M enthält mehrere n-Kanaltransistoren und p-Kanaltransistoren 100N, 100P, wobei in der gezeigten Ausführungsform die Transistoren 100N, 100P SOI-Transistoren repräsentieren. Es sollte beachtet werden, dass in einer oder beiden Sorten der Transistoren 100N, 100P zusätzliche verformungsinduzierende Mechanismen eingebaut sein können, beispielsweise in den p-Kanaltransistoren 100P eine verformte Halbleiterverbindung vorgesehen, um lokal eine Verformung in dem benachbarten Kanalgebiet hervorzurufen.
  • Das Halbleiterbauelement 160 umfasst ferner ein Substrat 101, über dem eine isolierende Schicht 102, etwa eine vergrabene Siliziumdioxidschicht, eine Siliziumnitridschicht und dergleichen ausgebildet ist, woran sich eine kristalline Halbleiterschicht 103 anschließt, die eine siliziumbasierte Schicht repräsentiert, da die meisten integrierten Schaltungen mit komplexen Logikschaltungen und ausgedehnten Speicherbereichen z. Z. und in der vorhersehbaren Zukunft auf der Grundlage von Silizium hergestellt werden. Es sollte jedoch beachtet werden, dass die Halbleiterschicht 103 auch andere geeignete Komponenten entsprechend den Entwurfserfordernissen aufweisen kann. Wie beispielsweise zuvor angedeutet ist, werden auch Silizium/Germanium-Mischungen oder Silizium/Kohlenstoff-Mischungen und dergleichen als siliziumbasierte Materialien betrachtet und können zum Einstellen des gewünschten Verformungspegels und der elektronischen Eigenschaften in den Transistoren 100N, 100P verwendet werden. Ferner können einige oder alle n-Kanaltransistoren und p-Kanaltransistoren 100N, 100P voneinander durch Isolationsstrukturen getrennt sein, die der Einfachheit halber in 1a nicht gezeigt sind. Die Transistoren 100N, 100P umfassen ferner eine Gateelektrodenstruktur 105, beispielsweise aus Polysilizium, die von einem entsprechenden Kanalgebiet 104 durch eine Gateisolationsschicht 112 getrennt ist. Das Kanalgebiet 104 repräsentiert einen Teil eines „Körpergebiets”, das wiederum lateral geeignet dotierte Source- und Drain-Gebiete 111 trennt, die Erweiterungsgebiete 108 enthalten können. Es sollte beachtet werden, dass in der in 1a gezeigten Fertigungsphase die jeweiligen Drain- und Sourcegebiete 111 bereits in den p-Kanaltransistoren 100P abhängig von der Gesamtprozessstrategie ausgebildet sein können, während die Erweiterungsgebiete 108 in den n-Kanaltransistoren 100N ohne die entsprechenden tiefen Drain- und Sourcegebiete 111 vorgesehen sind. Ferner sind Seitenwandabstandshalter 109 an Seitenwänden der Gateelektroden 105 vorgesehen, um für die laterale Profilierung der Drain- und Sourcegebiete 111 und in der in 1a gezeigten anschaulichen Ausführungsform für den entsprechenden lateralen Abstand eines Amorphisierungsimplantationsprozesses 110 zu sorgen.
  • Der Implantationsprozess 110 ist so gestaltet, dass ein gewünschtes Maß an Amorphisierung in den n-Kanaltransistoren 100N des ersten Bauteilgebiets 150L erhalten wird, so dass ein insgesamt gutes Bauteilverhalten für den n-Kanaltransistor in dem Gebiet 150L erreicht wird. D. h., der Amorphisierungsprozess 110 kann einen nachfolgenden Implantationsprozess zur Herstellung von tiefen Drain- und Source-Gebieten verbessern und kann auch für ein gewünschtes Maß an Amorphisierung sorgen, um damit einen gewünschten hohen Verformungspegel beim Rekristallisieren der Drain- und Sourcebereiche in Anwesenheit eines steifen Materials zu schaffen, um damit einen stark verformten Zustand der Drain- und Sourcegebiete zu erreichen, wie dies zuvor erläutert ist. Zu diesem Zweck wird eine schwere inerte Sorte, etwa Xenon und dergleichen, oder Germanium, Silizium und dergleichen mit geeignet ausgewählter Dosis und Energie angewendet, um schwere Gitterschäden zu schaffen, so dass ein entsprechender Bereich der Halbleiterschicht 103 im Wesentlichen amorphisiert wird. Somit können die Prozessbedingungen insbesondere im Hinblick auf die Leistungskriterien des Transistors 100N in dem Gebiet 150L ausgewählt werden, ohne dass eine Einschränkung durch die n-Kanaltransistoren 100N des Speichergebiets 150M gegeben ist, da das Gebiet 150 sowie der p-Kanaltransistor 100P in dem Gebiet 150L durch eine geeignete Implantationsmaske 107, etwa eine Lackmaske, und dergleichen maskiert wird.
  • Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wobei jedoch im Gegensatz zu konventionellen Strategien der Implantationsprozess 110 auf Grundlage geeigneter ausgewählter Prozessparameter in Verbindung mit der Implantationsmaske 107 ausgeführt wird, um zuverlässig eine Amorphisierung der n-Kanaltransistoren in dem Speichergebiet 150M zu verhindern. D. h., nach dem Bereitstellen des Substrats 101, das darauf ausgebildet die vergrabene isolierende Schicht 102 und die Halbleiterschicht 103 aufweist, werden Isolationsstrukturen durch gut etablierte Lithographie-, Ätz-, Abscheide- und Einebnungstechniken hergestellt, wenn Grabenisolationsstrukturen herzustellen sind. Danach wird die entsprechende Dotierstoffkonzentration in den Halbleiterbereichen zum Definieren diverser Transistorarten auf der Grundlage gut etablierter Implantationsverfahren hergestellt, woran sich das Bereitstellen eines geeigneten Materials für die Gateisolationsschichten 112 und eine nachfolgende Abscheidung eines Gateelektrodenmaterials anschließen. Auf der Grundlage entsprechender moderner Photolithographie- und Ätzverfahren werden diese Materialschichten strukturiert und die Erweiterungsgebiete 108 werden auf Grundlage geeigneter Abstandshalter (nicht gezeigt) gebildet, wobei weitere zusätzliche Implantationen, etwa Halo-Implantationen und dergleichen, ebenfalls ausgeführt werden können.
  • Als nächstes werden die Seitenwandabstandshalter 109 auf Grundlage gut etablierter Techniken hergestellt, die die Ausbildung einer Beschichtung bei Bedarf enthalten, woran sich das Abscheiden eines Abstandhaltermaterials, etwa Siliziumnitrid, Siliziumdioxid und dergleichen anschließt und ein geeignet gestalteter anisotroper Ätzprozess ausgeführt wird. In der in 1a gezeigten anschaulichen Ausführungsform werden die Drain- und Sourcegebiete 111 der p-Kanaltransistoren auf Grundlage geeignet gestalteter Implantationsprozesse gebildet, während die n-Kanaltransistoren in den Bauteilgebieten 150L, 150M entsprechend gut etablierter CMOS-Fertigungsverfahren abgedeckt werden. Es sollte beachtet werden, dass ein Amorphisierungsprozess auch für den p-Kanaltransistor ausgeführt werden kann, wenn dies als geeignet erachtet wird. Wie zuvor erläutert ist, sind Verspannungsgedächtnistechniken vorteilhaft für n-Kanaltransistoren, während p-Kanaltransistoren eine Leistungseinbuße zeigen können und somit wird eine entsprechende Amorphisierung auf einem geringen Niveau gehalten, und/oder die Drain- und Sourcegebiete 111 wurden auf Grundlage geeigneter Techniken ausgeheizt, etwa lasergestützte Techniken und dergleichen, um damit einen im Wesentlichen kristallinen. Zustand in den p-Kanaltransistoren 100P zu schaffen. Anschließend wird die Lackmaske 107 durch geeignete Anwendungen einer Lithographiemaske zum Abdecken des Gebiets 150N und des p-Kanaltransistors 100P in dem Bauteilgebiet 150L gebildet.
  • 1b zeigt schematisch das Halbleiterbauelement 160 in einer weiter fortgeschrittenen Fertigungsphase, in der eine weitere Implantationsmaske 109 vorgesehen ist, um die p-Kanaltransistoren 100P in beiden Bauteilgebieten 150L, 150M abzudecken. Des weiteren wird ein Implantationsprozess 113 ausgeführt, der gestaltet ist, eine geeignete Dotierstoffsorte zur Bildung der Drain- und Sourcegebiete 111 in den n-Kanaltransistoren 100N einzubauen. Somit wird in dem Bauteilgebiet 150L die Dotierstoffsorte über die im Wesentlichen amorphisierten Bereiche 111, wie sie zuvor durch den Implantationsprozess 110 geschaffen wurden, eingebracht, während in dem Speichergebiet 150M die Dotierstoffsorte in eine im Wesentlichen kristalline Struktur eingebaut wird, wodurch ebenfalls Gitterschäden hervorgerufen werden, jedoch mit einer deutlich geringeren Intensität.
  • 1c zeigt schematisch das Halbleiterbauelement 160 in einem weiter fortgeschrittenen Fertigungsstadium. Wie gezeigt, ist ein steifes Material 116, beispielsweise in Form von Siliziumnitridmaterial, möglicherweise in Verbindung mit einer dünnen Ätzstoppbeschichtung (nicht gezeigt), über dem Bauteilgebiet 150L und dem Speichergebiet 150M ausgebildet, wobei in einigen anschaulichen Ausführungsformen das Material 116 beide Arten von Transistoren 100N, 100P bedeckt, wenn die p-Kanaltransistoren in einem im Wesentlichen kristallinen Zustand sind, so dass das Ausheizen des Bauelements 160 mittels eines geeignet gestalteten Ausheizprozesses 115 den Verformungspegel in den p-Kanaltransistoren 100P nicht wesentlich ändert. In anderen anschaulichen Ausführungsformen, wie dies beispielsweise in 1c gezeigt ist, ist die steife Materialschicht 116 selektiv über den n-Kanaltransistoren vorgesehen, während die p-Kanaltransistoren frei liegen. In noch anderen anschaulichen Ausführungsformen wird die Materialschicht 116 selektiv über dem Transistor 100N des Gebiets 150L vorgesehen, während das Speichergebiet 150M frei bleibt. Folglich werden während des Ausheizprozesses 115 die Bereiche 111A in einem stark verformten Zustand rekristallisiert, wobei auch entsprechende Defekte 117 erzeugt werden, die als Dislokationseffekte bezeichnet werden, die in dem n-Kanaltransistor des Gebiets 150L akzeptabel oder sogar vorteilhaft sind, wie dies zuvor erläutert ist. Unabhängig davon, ob die Materialschicht 116 in dem Speichergebiet 150M vorgesehen ist oder nicht, führt die Aktivierung von Dotierstoffen und das Ausheilen von im Implantationsschritt hervorgerufenen Schäden zu einer deutlich geringeren Defektrate insbesondere im Hinblick auf die Dislokationsdefekte. Andererseits kann der entsprechende Verformungspegel in den n-Kanaltransistoren des Speichergebiets 150M reduziert sein, was jedoch das Gesamtverhalten des Bauelements 160 nicht wesentlich beeinflusst, da typischerweise das Bauteilgebiet 150L im Wesentlichen das Gesamtfunktionsverhalten bestimmt.
  • 1d zeigt schematisch das Halbleiterbauelement 160 in einer weiter fortgeschrittenen Fertigungsphase. In der gezeigten Ausführungsform ist ein zusätzlicher verformungsinduzierender Mechanismus vorgesehen, wobei die n-Kanaltransistoren 100N in den Bauteilgebieten 150L, 150M darüber ausgebildet ein stark verspanntes dielektrisches Material 118, beispielsweise in Form von Siliziumnitridmaterial aufweisen, das eine gewünschte Zugverformung in den Kanalgebieten dieser Transistorelemente hervorruft. In ähnlicher Weise besitzen die p-Kanaltransistoren 100P in den Gebieten 150L, 150M darüber ausgebildet ein stark kompressiv verspanntes dielektrisches Material, etwa Siliziumnitrid, stickstoffenthaltendes Siliziumkarbid und dergleichen. Beispielsweise kann Siliziumnitridmaterial mit hohen inneren Verspannungspegeln auf der Grundlage plasmaunterstützter CVD-(chemische Dampfabscheide-)Techniken hergestellt werden, wobei typischerweise kompressive Verspannungspegel von ungefähr 2 GPa oder höher erreicht werden, während ein Zugverspannungspegel im Bereich von 1 GPa und höher erreich wird. Somit kann das zugverspannte dielektrische Material 118 mit einem gewünschten hohen Verspannungspegel bereitgestellt werden, wodurch das Leistungsverhalten der n-Kanaltransistoren 100N in beiden Gebieten 150L, 150M verbessert wird, während zusätzlich in dem Gebiet 150L der zuvor ausgeführte Amorphisierungsprozess in Verbindung mit dem maskierten Ausheizprozess 115 zu einer weiteren Leistungssteigerung führt, wie dies zuvor erläutert ist. Andererseits wird ein moderat hoher Verformungspegel in den n-Kanaltransistoren 100N in dem Speichergebiet 150M erreicht, wobei jedoch eine erhöhte Funktionsstabilität erreicht wird, indem der Amorphisierungsprozess in dem Speichergebiet 150M weggelassen wird, wie dies zuvor erläutert ist.
  • Die dielektrischen Materialien 118, 119 können gemäß gut etablierter Prozesstechniken hergestellt werden, beispielsweise durch Abscheiden eines der Materialien 118, 119 und selektives Entfernen des Materials in nicht gewünschten Bauteilbereichen, woran sich das Abscheiden des anderen Materials 118, 119 anschließt, wobei auch ein unerwünschter Bereich davon in einem nachfolgenden Strukturierungsprozess entfernt wird. Des weiteren werden entsprechende Ätzstopp- und Ätzindikatormaterialien in Verbindung mit den Schichten 118, 119 vorgesehen, um das gesamte Strukturierungsschema zu verbessern. Danach wird ein weiteres dielektrisches Material, etwa Siliziumdioxid, abgeschieden und es werden Kontaktöffnungen in den dielektrischen Materialien gemäß gut etablierter Prozesstechniken hergestellt.
  • 1e zeigt schematisch eine Draufsicht des Halbleiterbauelements 160, wobei das Speichergebiet 150M in Form eines Cache-Bereichs vorgesehen ist, während das Gebiet 150L einen CPU-Kern mit zeitkritischen Schaltungsblöcken repräsentiert. Auf Grund des Vermeidens des Amorphisierungsprozesses 110 in dem Gebiet 150M kann somit eine moderat geringe Verringerung des Leistungsverhaltens der n-Kanaltransistoren auftreten, wobei jedoch vorteilhafterweise eine deutlich verbesserte Stabilität im Funktionsverhalten erreicht wird, wobei auch zusätzlich eine Leistungssteigerung in dem Gebiet 150L erreicht wird, wodurch insgesamt zu einer Leistungssteigerung des Bauelements 160 beigetragen wird.
  • Mit Bezug zu den 1f bis 1i werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen ein Amorphisierungsprozess in dem Speichergebiet 150M durchgeführt wird, jedoch auf der Grundlage eines geneigten Implantationsschritts, um damit für eine modifizierte Form des amorphisierten Bereichs zu sorgen.
  • 1f zeigt schematisch das Halbleiterbauelement 160 gemäß einer anschaulichen Ausführungsform in der der Amorphisierungsimplantationsprozess 110 auf der Grundlage der Lackmaske 107 ausgeführt wird, wie dies zuvor mit Bezug zu 1a erläutert ist. Somit werden die amorphisierten Bereiche 111A selektiv in dem n-Kanaltransistor 100N des Gebiets 150L gebildet; in der gezeigten Ausführungsform wird somit der Amorphisierungsprozess 110 in dem gesamten Speichergebiet 150M blockiert. In noch anderen anschaulichen Ausführungsformen lässt die Implantationsmaske 107 die n-Kanaltransistoren 100N des Speichergebiets 150M frei, wodurch ebenfalls entsprechende amorphisierte Bereiche 110A darin erzeugt werden.
  • 1g zeigt schematisch das Bauelement 160 während eines weiteren Amorphisierungsprozesses 120, der auf Grundlage einer weiteren Implantationsmaske 121 ausgeführt wird, die das Bauteilgebiet 150L bedeckt, während die n-Kanaltransistoren 100N des Speichergebiets 150M frei liegen, wobei auch die p-Kanaltransistoren darin abgedeckt sind. Wie gezeigt, umfasst der Implantationsprozess 120 zumindest einen Implantationsschritt, der auf Grundlage eines Neigungswinkels α ausgeführt wird, der als der Winkel zwischen dem Eintreffen der Ionenstrahl und der senkrechten Richtung im Hinblick auf die Oberfläche der Halbleiterschicht 103 zu verstehen ist. D. h., ein im Wesentlichen paralleler Ionenstrahl, der an der Schicht 103 in einer im Wesentlichen senkrechten Weise eintritt, wird als nicht-geneigter Implantationsprozess verstanden. Somit kann ein Neigungswinkel von α und –α während des Prozesses 120 eingesetzt werden, wodurch die amorphisierende Sorte unter der Gateelektrode 105 angeordnet wird und somit die Grenzfläche zwischen den kristallinen Bereichen und den amorphisierten Bereichen in Richtung des Kanalgebiets „verschoben” wird. Somit werden im Gegensatz zu den im Wesentlichen amorphisierten Bereichen 111A in dem Bauteilgebiet 150L die amorphisierten Bereiche 111b so modifiziert, dass entsprechende Kristalldefekte von den jeweiligen pn-Übergängen beim Rekristallisieren der Bereiche 111b verschoben sind.
  • 1h zeigt schematisch das Bauelement 160 während des Implantationsprozesses 113 zum Einbau der Dotierstoffsorte, um die Drain- und Sourcegebiete 111 zu bilden, die jedoch in einem stark geschädigten Zustand sind.
  • 1i zeigt schematisch das Bauelement 160 während des Ausheizprozesses 115, um die amorphisierten Bereiche 111A, 111B zu kristallisieren. Ferner werden die Drain- und Sourcegebiete der p-Kanaltransistoren 100P aktiviert und rekristallisiert in Abhängigkeit von den gesamten Bauteilerfordernissen. Folglich werden während des Ausheizprozesses 115 die Defekte 117 erzeugt, wie dies zuvor erläutert ist, während in dem Speichergebiet 150M die Defekte 1178 an weniger kritischen Bereichen positioniert sind, d. h. die Defekte 117B beeinflussen die pn-Übergänge weniger stark im Vergleich 1 zu dem Gebiet 150L, wodurch eine erhöhte Funktionsstabilität der n-Kanaltransistoren 100N des Speichergebiets 150M erreicht wird.
  • Es sollte beachtet werden, dass in den gezeigten Ausführungsformen der Ausheizprozess 115 ohne eine steife Materialschicht ausgeführt wird, wenn andere verformungsinduzierende Mechanismen vorgesehen sind. In anderen anschaulichen Ausführungsformen wird die Schicht 116 über den Gebieten 150L, 150M beispielsweise selektiv für jeweiligen n-Kanaltransistoren oder für sowohl die p-Kanaltransistoren als auch die n-Kanaltransistoren vorgesehen, um die amorphisierten Bereiche 111A, 111B in einem stark verformten Zustand zu rekristallisieren. Auch in diesem Falle kann eine verbesserte Funktionsstabilität für die n-Kanaltransistoren des Speichergebiets 150M erreicht werden, während die gewünschten Eigenschaften der pn-Übergänge in dem Bauteilgebiet 150L beibehalten werden. Danach wird die weitere Bearbeitung fortgesetzt, wie dies zuvor beschrieben ist.
  • Es gilt also: Die vorliegende Offenbarung stellt Techniken zum Beibehalten eines moderat hohen Verformungspegels in Speichergebieten komplexer Halbleiterbauelement bereit, wobei dennoch eine verbesserte Funktionsstabilität der jeweiligen Speicherzellen erreicht wird, während gleichzeitig ein verbessertes Leistungsverhalten von n-Kanaltransistoren in geschwindigkeitskritischen Bauteilgebieten erreicht wird. Dies kann bewerkstelligt werden, indem selektiv ein Amorphisierungsimplantationsprozess in dem geschwindigkeitskritischen Bauteilgebiet ausgeführt wird und/oder indem in geeigneter Weise die Bedingungen während des Wiederaufwachsens von amorphisierten Bereichen in dem Speichergebiet geeignet selektiv modifiziert werden.

Claims (14)

  1. Verfahren mit den Schritten: selektives Ausführen eines Voramorphisierungsprozesses für Drain- und Sourcegebiete mehrerer erster n-Kanaltransistoren in einem ersten Bauteilgebiet eines Halbleiterbauteils, während mehrere erste p-Kanaltransistoren in dem ersten Bauteilgebiet maskiert sind und während mehrere zweite p-Kanaltransistoren und mehrere zweite n-Kanaltransistoren, die in einem Speicherbauteilgebiet des Halbleiterbauelements ausgebildet sind, maskiert sind; Ausheizen der ersten und der zweiten p-Kanaltransistoren und der ersten und der zweiten n-Kanaltransistoren in Anwesenheit einer Materialschicht, die zumindest über dem ersten Bauteilgebiet ausgebildet ist, so dass die ersten n-Kanaltransistoren in einem verformten Zustand rekristallisieren; und Bereitstellen eines zusätzlichen verformungsinduzierenden Mechanismus in dem ersten Bauteilgebiet und dem Speicherbauteilgebiet, um eine Verformung in den ersten und zweiten p-Kanaltransistoren und den zweiten n-Kanaltransistoren hervorzurufen.
  2. Verfahren nach Anspruch 1, wobei Bereitstellen des zusätzlichen verformungsinduzierenden Mechanismus umfasst: Bilden eines verspannten dielektrischen Materials über dem ersten Bauteilgebiet und dem Speicherbauteilgebiet nach dem Ausheizen der ersten und der zweiten p-Kanaltransistoren und der ersten und zweiten n-Kanaltransistoren.
  3. Verfahren nach Anspruch 1, wobei die Materialschicht über dem ersten Bauteilgebiet und dem Speicherbauteilgebiet bereitgestellt wird.
  4. Verfahren nach Anspruch 1, das ferner umfasst: Bilden der Materialschicht über dem ersten Bauteilgebiet und dem Speicherbauteilgebiet und selektives Entfernen der Materialschicht von oberhalb des Speicherbauteilgebiets vor dem Ausheizen der ersten und der zweiten p-Kanaltransistoren und n-Kanaltransistoren.
  5. Verfahren nach Anspruch 1, das ferner umfasst: Ausführen eines zweiten Voramorphisierungsprozesses selektiv für die zweiten n-Kanaltransistoren, wobei der zweite Voramorphisierungsprozess einen Implantationsschritt unter Anwendung eines Neigungswinkels umfasst.
  6. Verfahren mit: Ausführen eines ersten Amorphisierungsprozesses für mehrere erste n-Kanaltransistoren eines ersten Bauteilgebiets eines Halbleiterbauelements; Ausführen eines zweiten Amorphisierungsprozesses für mehrere zweite n-Kanaltransistoren eines Speicherbauteilgebiets, während das erste Bauteilgebiet maskiert ist, wobei der zweite Amorphisierungsprozess einen Implantationsschritt unter Anwendung eines Neigungswinkels aufweist; Ausheizen der ersten und der zweiten n-Kanaltransistoren; und Bilden eines verspannten dielektrischen Materials über den ersten und zweiten n-Kanaltransistoren, wobei das verspannte dielektrische Material eine Zugverformung in einem Kanalgebiet der ersten und zweiten n-Kanaltransistoren hervorruft.
  7. Verfahren nach Anspruch 6, wobei der erste Amorphisierungsprozess für die ersten und zweiten n-Kanaltransistoren in einem gemeinsamen Prozess ausgeführt wird.
  8. Verfahren nach Anspruch 6, wobei Ausführen des ersten und des zweiten Amorphisierungsprozesses umfasst: Maskieren von p-Kanaltransistoren in dem ersten Bauteilgebiet und in dem Speicherbauteilgebiet.
  9. Verfahren nach Anspruch 6, wobei Ausführen des ersten Amorphisierungsprozesses umfasst: Maskieren des Speicherbauteilgebiets vor dem Einführen einer amorphisierenden Sorte in die ersten n-Kanaltransistoren.
  10. Verfahren nach Anspruch 6, das ferner umfasst: Bilden einer Materialschicht über dem ersten Bauteilgebiet und dem Speicherbauteilgebiet und Ausheizen der ersten und zweiten n-Kanaltransistoren in Anwesenheit der Materialschicht.
  11. Verfahren nach Anspruch 10, das ferner umfasst: zumindest teilweise Entfernen der Materialschicht von dem ersten Bauteilgebiet und dem Speicherbauteilgebiet vor dem Bilden des verspannten dielektrischen Materials.
  12. Verfahren nach Anspruch 6, wobei das Speicherbauteilgebiet einen statischen RAM-Bereich einer CPU repräsentiert.
  13. Verfahren nach Anspruch 12, wobei das erste Bauteilgebiet einen Logikblock repräsentiert.
  14. Verfahren nach Anspruch 6, wobei die ersten n-Kanaltransistoren eine SOI-Konfiguration besitzen.
DE102008011931A 2008-02-29 2008-02-29 Verringerung der Speicherinstabilität durch lokale Anpassung der Rekristallisierungsbedingungen in einem Cache-Bereich eines Halbleiterbauelements Expired - Fee Related DE102008011931B4 (de)

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